JP3561657B2

JP3561657B2 - Variable frequency divider

Info

Publication number: JP3561657B2
Application number: JP14514299A
Authority: JP
Inventors: 育亮鷲見
Original assignee: Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-05-25
Filing date: 1999-05-25
Publication date: 2004-09-02
Anticipated expiration: 2019-05-25
Also published as: JP2000341111A

Description

【０００１】
【発明の属する技術分野】
本発明は可変分周装置に関する。
【０００２】
【従来の技術】
従来、この種の装置は例えば特開平９−２６１０４８号公報に示されている。この公報によると、入力信号に対しＮ分周とＮ＋１分周を交互に行う可変分周器と、第１出力手段と、入力信号を１／２分周遅延させる第２出力手段と、選択回路が設けられている。そして、選択回路は、可変分周器がＮ分周を行う時は、第２出力手段の出力を選択し、可変分周器がＮ＋１分周を行う時は、第１出力手段の出力を選択する。その結果、Ｎ＋１／２分周の信号を出力している。
【０００３】
【発明が解決しようとする課題】
上述の装置では、ジッタ特性が悪い欠点がある。即ち、正確にＮ＋１／２分周を出力していない。本発明者がその原因を究明したところ、入力信号と第２出力手段との間にインバータを設けているためである事が分った。即ち、このインバータは入力信号を反転させ、第２出力手段をして、入力信号に対し１／２分周遅延させる。
【０００４】
しかし、インバータの持つデバイス特性のために、第２出力手段の出力信号は１／２分周遅延から更に遅れ、それ故に、Ｎ＋１／２の分周が正確に行われない事が分った。故に、本発明はこの様な従来の欠点を考慮し、ジッタ特性を改良した（正確にＮ＋１／２に分周する）可変分周装置を提供する。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、請求項１の本発明では、入力信号に対してＮ分周（Ｎは整数）とＮ＋１分周を交互に行う可変分周器と、前記可変分周器の出力に同期した信号を出力する第１出力手段と、前記可変分周器の出力に同期した信号を前記入力信号に対し１／２分周遅延させた信号を出力する第２出力手段と前記可変分周器がＮ分周を行う時は前記第１出力手段の出力を選択し、前記可変分周器がＮ＋１分周を行う時は前記第２出力手段の出力を選択する選択回路と、前記第２出力手段の出力信号が前記１／２分周遅延から更に遅れる事を阻止する阻止手段とを備える。
【０００６】
請求項２の本発明では、前記阻止手段は、前記第１出力手段又は前記第２出力手段に入力反転機能を内蔵したものである。
【０００７】
請求項３の本発明では、前記阻止手段は、前記第１出力手段と前記選択回路の間に設けられた第１インバータと、前記入力信号と前記第２出力手段の間に設けられた第２インバータとから構成される。
【０００８】
【発明の実施の形態】
以下に、本発明の実施の形態１に係る可変分周装置１を、図１のブロック図に従い説明する。図１に於て、可変分周装置１へは、１／２分周を行うか否かを指定する信号Ｄ０と、分周比Ｎ（Ｎは整数）を指定する信号Ｄ１〜Ｄ４と、電圧制御発振器（後述）からの入力信号Ｂ１が入力される。Ｄ０〜Ｄ４はＬｏｗ（０）かＨｉｇｈ（１）の信号であり、Ａ１は例えば、Ｌｏｗ時間とＨｉｇｈ時間が互いに等しいパルス信号である。
【０００９】
可変分周器２は例えば、４個のトグルフリップフロップＴＦＦ１、ＴＦＦ２、ＴＦＦ３、ＴＦＦ４が直列に接続されたものである。各トグルフリップフロップＴＦＦ１〜４は、各々、入力反転機能が内蔵されている。
【００１０】
可変分周器２は、入力信号Ｂ１の反転信号をクロックパルスとし、入力端子Ｄ１〜Ｄ４に加えられた分周比Ｎでカウントダウンし、端子ＰＥに加えられた信号Ｂ９（後述）のＬｏｗにより、ダウンカウントをプリセットする。
【００１１】
一致回路３は、インバータ４とＡＮＤゲート５等から成る。トグルフリップフロップＴＦＦ１、ＴＦＦ３、ＴＦＦ４の各出力端子Ｑは、各々、ＡＮＤゲート５の入力端子に接続されている。トグルフリップフロップＴＦＦ２の出力端子Ｑはインバータ４を介して、ＡＮＤゲート５の入力端子に接続されている。この様にして、可変分周器２の出力が「２」になった時、一致回路３はＨｉｇｈとなる検出信号Ｂ２を出力する。
【００１２】
第１出力手段６は、例えば入力反転機能が内蔵されたＤ−フリップフロップであり、入力信号Ｂ１の反転信号をクロックパルスとして、一致回路３の出力Ｂ２を、入力信号Ｂ１の１／２分周遅延させた信号Ｂ３を端子Ｑから出力する。
【００１３】
フリップフロップ７は、例えば入力反転機能が内蔵されたＤ−フリップフロップ（ＤＦＦ２）である。フリップフロップ７は、入力信号Ｂ１の反転信号をクロックパルスとして、Ｂ３をＢ１の１分周遅延させた信号Ｂ４を端子Ｑから出力しＢ４を反転させた信号Ｂ５を端子反転Ｑから出力する。
【００１４】
フリップフロップ８は、例えばＤ−フリップフロップ（ＤＦＦ３）である。フリップフロップ８はＢ５をクロックパルスとして、自己の反転出力Ｂ８を入力信号として帰還している。そして、反転ＰＲＥへ入力される信号Ｂ６（端子Ｄ０の出力）がＨｉｇｈの場合は、Ｂ５の立ち上がりに同期して、オンとオフを繰り返す信号Ｂ７を端子Ｑから出力し、Ｂ７を反転させた信号Ｂ８を端子反転Ｑから出力する。信号Ｂ６がＬｏｗの場合は、Ｂ７はＨｉｇｈとなり、Ｂ８はＬｏｗとなる。
【００１５】
第２出力手段９は、例えばＤ−フリップフロップ（ＤＦＦ４）である。第２出力手段９は入力信号Ｂ１をクロックパルスとして、Ｂ３を１／２分周遅延させた信号Ｂ１０を端子Ｑより出力する。何故ならば、第１出力手段６はＢ１を反転させた信号がクロックパルスとして入力し、第２出力手段９はＢ１がクロックパルスとして入力するので、信号Ｂ１０は信号Ｂ３を、入力信号Ｂ１の１／２分周遅延された信号となる。
【００１６】
選択回路１０は例えば、ＮＡＮＤゲート１１と、ＮＡＮＤゲート１２と、ＮＡＮＤゲート１３等から成る。ＮＡＮＤゲート１１はＢ３とＢ７の否定論理積である信号Ｂ１１を出力する。ＮＡＮＤゲート１２はＢ１０とＢ８の否定論理積である信号Ｂ１２を出力する。ＮＡＮＤゲート１３はＢ１１とＢ１２の否定論理積である信号Ｂ１３を出力する。
【００１７】
Ｂ７とＢ８は互いに反転の関係にあるため、Ｂ１３はＢ７とＢ８に同期して、Ｂ１１とＢ１２を交互に出力する信号となる。即ち、３つのＮＡＮＤゲート１１と１２と１３で構成された選択回路１０は、フリップフロップ８の同期により、交互に２つの信号Ｂ３、Ｂ１０を切り換えて、出力することになる。
【００１８】
ＮＡＮＤゲート１４はＢ８とＢ４の否定論理積である信号を出力する。ＮＡＮＤゲート１５はＢ７とＢ３の否定論理積である信号を出力する。ＮＡＮＤゲート１６は上記両信号の否定論理積である信号を、可変分周器２の各ＰＥ端子へ出力する。上述の部品により、可変分周装置１が構成されている。
【００１９】
次に、図１と図２（各信号の波形を示す）に従い、この可変分周装置１の動作を説明する。例えば、Ｎ＝５としてＮ＋１／２＝５．５分周の動作を説明する。端子Ｄ０〜Ｄ４に例えば各々「１」「１」「０」「１」「０」が入力される。この状態にて、局部発振周波数を持つ入力信号Ｂ１が可変分周器２へ入力され、一致回路３で「２」が検出されると、「２」でＨｉｇｈとなる検出信号Ｂ２が出力される（図２参照）。
【００２０】
第１出力手段６の出力Ｂ３は、Ｂ２より１／２分周遅れる。フリップフロップ７の出力Ｂ４、Ｂ５はＢ３より１分周遅れる。フリップフロップ８の出力Ｂ７、Ｂ８は、Ｂ６がＨｉｇｈであるため、Ｂ５の立ち上がりに同期して、オンとオフを繰り返す。第２出力手段９の出力Ｂ１０は、上述の様に、Ｂ３より１／２分周遅れる（図２参照）。
【００２１】
ＮＡＮＤゲート１１の出力Ｂ１１は、Ｂ３とＢ７の否定論理積であり、５分周側のＢ３のＨｉｇｈを抽出する。ＮＡＮＤゲート１２の出力Ｂ１２は、Ｂ１０とＢ８の否定論理積であり、６分周側のＢ１０を抽出する。ＮＡＮＤゲート１３の出力Ｂ１３は、Ｂ１１とＢ１２の否定論理積であり、Ｂ１１とＢ１２の抽出部を複合する。即ち、上述のとおり、Ｂ１３はフリップフロップ８に同期して、Ｂ３とＢ１０を交互に出力する信号となる。Ｂ３とＢ１１は、Ｂ１の１／２分周ずれているため、Ｂ１３は５．５分周となる。
【００２２】
以上の事をまとめる。入力信号Ｂ１に対してＮ分周（例えばＮ＝５）とＮ＋１分周を交互に行う可変分周器２を設け、可変分周器の出力に同期した信号を出力する第１出力手段６を設ける。そして、可変分周器２の出力に同期した信号を、入力信号Ｂ１に対し１／２分周遅延させた信号Ｂ１０を出力する第２出力手段９を設ける。
【００２３】
可変分周器２がＮ分周（５分周）を行う時は、選択回路１０は第１出力手段６の出力Ｂ３を選択する。可変分周器２がＮ＋１分周（６分周）を行う時は、選択回路１０は第２出力手段９の出力Ｂ１０を選択する。
【００２４】
阻止手段１７は、第１出力手段６と第２出力手段９等から成る。上述した様に第１出力手段６は例えば、入力反転機能を内蔵したＤ−フリップフロップであり第２出力手段９は例えば入力反転機能を持たないＤ−フリップフロップである。
【００２５】
この構成により、第１出力手段６内で、入力信号Ｂ１を反転させ、その反転信号をクロックパルスとして、第１出力手段６へ入力される。また、第２出力手段９は、入力信号Ｂ１がクロックパルスとして入力する。故に、阻止手段１７は、第２出力手段９が第１出力手段６の出力に対し、１／２分周遅延から更に遅れる事を防止する。
【００２６】
この阻止手段１７により、端子Ｄ０の出力Ｂ６が１の時、可変分周装置１は、局部発振周波数を持つ入力信号Ｂ１を、分周比Ｎ＋１／２（例えば図２に示した５．５分周）にて、正確に分周する事が出来る。また、Ｂ６が０の時、可変分周装置１は入力信号Ｂ１を、分周比Ｎにて分周する。
【００２７】
また、阻止手段１７は、第１出力手段６に入力反転機能を内蔵せずに、第２出力手段９に入力反転機能を内蔵させても良い。
【００２８】
次に、可変分周装置１を用いたＰＬＬ回路１８を、図３のブロック図に従い説明する。図３に於て、基準発振器１９から出力された基準信号Ｂ１４は、位相比較器２０に入力される。可変分周装置１から出力された信号（帰還信号）Ｂ１３も、位相比較器２０に入力される。
【００２９】
位相比較器２０は、帰還信号Ｂ１３の位相および周波数と、基準信号Ｂ１４の位相および周波数を比較する。位相比較器２０は上記比較の結果、チャージポンプ２１に対し、ポンプアップ信号と、ポンプダウン信号を出力する。
【００３０】
チャージポンプ２１は上記両信号に従い、誤差信号をローパスフィルタ２２へ出力する。ローパスフィルタ２２は、誤差信号に応答して、制御電圧を電圧制御発振器２３へ出力する。電圧制御発振器２３は、制御電圧に応答して、出力信号Ｂ１を出力する。
【００３１】
次に、このＰＬＬ回路１８に於ける、出力信号Ｂ１の特性を、図４に従い説明する。図４に於て、横軸は経過時間を示し、縦軸はＢ１の電圧値を示す。なお、図４は、Ｎ分周（例えば５分周）の場合を示す。特性２４は、出力信号Ｂ１の定常状態を示す。線２５は出力信号Ｂ１の下限しきい値を示し、例えば２．０４ボルトであり、線２６出力信号Ｂ１の上限しきい値を示し、例えば２．４７ボルトである。基準時間２７は、線２５と２６の間に存在する出力信号Ｂ１の時間幅を示し、約８００ピコ秒である。
【００３２】
同様に、図５は、Ｎ＋１／２分周（例えば５．５分周）の場合の、ＰＬＬ回路１８に於ける、出力信号Ｂ１の特性図である。図５に於て、特性２８は出力信号Ｂ１の定常状態を示し、線２９と３０は各々、出力信号Ｂ１の下限しきい値と上限しきい値を示す。線２９と３０は例えば、２．４８ボルトと２．８３ボルトである。基準時間３１は、線２９と３０の間に存在する出力信号Ｂ１の時間幅を示し、約８００ピコ秒である。
【００３３】
また、図４に示したＮ分周（例えば５分周）の場合は、可変分周器２が５分周を行う時は、第１出力手段６のみ選択する。従って、第２出力手段９を選択する事によるジッタの発生（正確にＮ分周しない事）はない。
【００３４】
ところが、Ｎ分周による基準時間２７と、Ｎ＋１／２分周による基準時間３１は同一である。故に、本可変分周装置１を用いれば、Ｎ＋１／２分周した場合もジッタの発生はない（正確にＮ＋１／２分周する）事が分かる。
【００３５】
次に、本発明の実施の形態２に係る可変分周装置３２を、図６のブロック図に従い説明する。図６に於て、可変分周装置３２の特徴は、阻止手段３３を設けた事である。阻止手段３３は、第１インバータ３４と第２インバータ７ａ等から成る。
【００３６】
第１インバータ３４は、第１出力手段４ａの端子反転Ｑと、選択回路１５ａのＮＡＮＤゲート１２ａとの間に設けられている。第２インバータ７ａは、例えば第１インバータ３４と略同一のデバイス特性のものから成り、入力信号Ａ１と、第２出力手段８ａの間に設けられている。
【００３７】
この様な構成により、Ａ５は第１出力手段４ａの出力Ａ４を反転させた信号である。信号Ａ５は第１インバータ３４により再び反転され、出力Ａ４に対し、第１インバータ３４による固有値だけ遅れた信号Ａ５ａとなる。上記固有値は第１インバータ３４の持つデバイス特性（抵抗分とコンデンサ容量等に起因する）に依るものである。
【００３８】
また、入力信号Ａ１と第２出力手段８ａとの間に第２インバータ７ａを設けている。従って、第２出力手段８ａの出力Ａ１１は、第１出力手段４ａの出力Ａ４に対し、入力信号Ａ１の１／２分周と、第２インバータ７ａの固有値を加えた分だけ遅れた信号となる。
【００３９】
第１インバータ３４と第２インバータ７ａのデバイス特性は略同一だから、両者の固有値も略同一である。従って、信号Ａ５ａとＡ１１の位相差は、入力信号Ａ１の１／２分周と、第２インバータ７ａの固有値との和から、第１インバータ３４の固有値を引いたものとする。ところが、上記両固有値は同一であるので、上記位相差は、正確に入力信号Ａ１の１／２分周となる。
【００４０】
この様に、阻止手段３３は、第２出力手段８ａの出力信号Ａ１１が、第１出力手段４ａの出力信号Ａ４より、入力信号Ａ１の１／２分周遅延から更に遅れる事を、殆んど完全に防止する事が出来る。その結果、可変分周装置３２は、正確にＮ＋１／２分周する事が出来る。
【００４１】
【発明の効果】
上述の様に、請求項１の本発明では、入力信号に対してＮ分周（Ｎは整数）とＮ＋１分周を交互に行う可変分周器と、可変分周器の出力に同期した信号を出力する第１出力手段と、可変分周器の出力に同期した信号を入力信号に対し１／２分周遅延させた信号を出力する第２出力手段と、可変分周器がＮ分周を行う時は第１出力手段の出力を選択し、可変分周器がＮ＋１分周を行う時は第２出力手段の出力を選択する選択回路と、第２出力手段の出力信号が１／２分周遅延から更に遅れる事を阻止する阻止手段とを備えるものである。
【００４２】
この様に構成する事により、第２出力手段の出力信号は、第１出力手段の出力信号より、入力信号の１／２分周だけ正確に遅延する。その結果、正確にＮ＋１／２分周が行われ、ジッタ特性が改良される。
【００４３】
請求項２の本発明では、前記阻止手段は、前記第１出力手段又は前記第２出力手段に入力反転機能を内蔵したものである。この様に、入力反転機能を内蔵したものであるから、従来の様に、外付けのインバータのデバイス特性による固有値の遅れがなくなる。その結果、第２出力手段の出力信号は、第１出力手段の出力信号より、入力信号の１／２分周だけ正確に遅延する。
【００４４】
請求項３の本発明では、前記阻止手段は、第１出力手段と選択回路の間に設けられた第１インバータと、入力信号と第２出力手段の間に設けられた第２インバータとから構成する。この構成により、第１出力手段の出力と第２出力手段の出力との位相差は、第１インバータの固有値遅れと第２インバータの固有値遅れが相殺するので、入力信号の１／２分周に略等しくなる。その結果、正確にＮ＋１／２分周が行われ、ジッタ特性が改良される。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る可変分周装置１のブロック図である。
【図２】上記可変分周装置１に用いられる各信号のタイミングチャートである。
【図３】上記可変分周装置１が用いられるＰＬＬ回路１８のブロック図である。
【図４】上記ＰＬＬ回路１８で用いられる電圧制御発振器２３の出力信号特性図（Ｎ分周時）である。
【図５】上記電圧制御発振器２３の出力信号特性図（Ｎ＋１／２分周時）である。
【図６】本発明の実施の形態２に係る可変分周装置３２のブロック図である。
【符号の説明】
２可変分周器
６第１出力手段
９第２出力手段
１０選択回路
１７阻止手段[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a variable frequency dividing device.
[0002]
[Prior art]
Conventionally, this type of apparatus is disclosed in, for example, JP-A-9-261048. According to this publication, a variable frequency divider that alternately divides an input signal by N and divides by N + 1, a first output unit, a second output unit that delays an input signal by ２, and a selection circuit Is provided. The selection circuit selects the output of the second output means when the variable frequency divider divides by N, and selects the output of the first output means when the variable frequency divider performs frequency division by N + 1. I do. As a result, an N + 1/2 frequency-divided signal is output.
[0003]
[Problems to be solved by the invention]
The above-described device has a disadvantage that the jitter characteristics are poor. That is, the N + 1/2 frequency division is not output accurately. The present inventor has investigated the cause and found that the reason is that an inverter is provided between the input signal and the second output means. That is, the inverter inverts the input signal and causes the second output means to delay the input signal by １／.
[0004]
However, it has been found that the output signal of the second output means is further delayed from the 分 frequency division delay due to the device characteristics of the inverter, and therefore the frequency division of N + ／ is not performed accurately. Therefore, the present invention provides a variable frequency divider with improved jitter characteristics (accurate frequency division to N + 1/2) in consideration of such conventional disadvantages.
[0005]
[Means for Solving the Problems]
In order to solve the above problem, according to the present invention, a variable frequency divider that alternately divides an input signal by N (N is an integer) and divides by N + 1, and an output of the variable frequency divider First output means for outputting a signal synchronized with the output of the variable frequency divider, second output means for outputting a signal obtained by delaying the signal synchronized with the output of the variable frequency divider by 1/2 of the input signal, and the variable output A selection circuit for selecting the output of the first output means when the frequency divider performs frequency division by N, and selecting the output of the second output means when the variable frequency divider performs frequency division by N + 1; Blocking means for preventing the output signal of the two output means from further delaying from the 1/2 frequency division delay.
[0006]
According to a second aspect of the present invention, the blocking means has a built-in input inversion function in the first output means or the second output means.
[0007]
According to a third aspect of the present invention, the blocking means includes a first inverter provided between the first output means and the selection circuit, and a second inverter provided between the input signal and the second output means. And an inverter.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the variable frequency dividing device 1 according to Embodiment 1 of the present invention will be described with reference to the block diagram of FIG. In FIG. 1, a signal D0 designating whether or not to perform 1/2 frequency division, a signal D1 to D4 designating a frequency division ratio N (N is an integer), and a voltage An input signal B1 from a control oscillator (described later) is input. D0 to D4 are Low (0) or High (1) signals, and A1 is, for example, a pulse signal in which the Low time and the High time are equal to each other.
[0009]
The variable frequency divider 2 has, for example, four toggle flip-flops TFF1, TFF2, TFF3, TFF4 connected in series. Each of the toggle flip-flops TFF1 to TFF4 has a built-in input inversion function.
[0010]
The variable frequency divider 2 uses the inverted signal of the input signal B1 as a clock pulse, counts down with the frequency division ratio N applied to the input terminals D1 to D4, and, based on the low of the signal B9 (described later) applied to the terminal PE, Preset down count.
[0011]
The matching circuit 3 includes an inverter 4, an AND gate 5, and the like. Each output terminal Q of the toggle flip-flops TFF1, TFF3, TFF4 is connected to the input terminal of the AND gate 5, respectively. The output terminal Q of the toggle flip-flop TFF2 is connected to the input terminal of the AND gate 5 via the inverter 4. Thus, when the output of the variable frequency divider 2 becomes "2", the coincidence circuit 3 outputs the detection signal B2 which becomes High.
[0012]
The first output means 6 is, for example, a D-flip-flop having a built-in input inversion function. The delayed signal B3 is output from the terminal Q.
[0013]
The flip-flop 7 is, for example, a D-flip-flop (DFF2) having a built-in input inversion function. Using the inverted signal of the input signal B1 as a clock pulse, the flip-flop 7 outputs a signal B4 obtained by delaying B3 by one frequency division of B1 from a terminal Q, and outputs a signal B5 obtained by inverting B4 from a terminal inverted Q.
[0014]
The flip-flop 8 is, for example, a D-flip-flop (DFF3). The flip-flop 8 uses B5 as a clock pulse and feeds back its inverted output B8 as an input signal. When the signal B6 (output from the terminal D0) input to the inverted PRE is High, a signal B7 that repeats on and off is output from the terminal Q in synchronization with the rise of B5, and a signal obtained by inverting B7. B8 is output from the terminal Q. When the signal B6 is Low, B7 is High and B8 is Low.
[0015]
The second output means 9 is, for example, a D-flip-flop (DFF4). The second output means 9 outputs from a terminal Q a signal B10 obtained by delaying B3 by 分 and using the input signal B1 as a clock pulse. This is because the first output means 6 inputs a signal obtained by inverting B1 as a clock pulse, and the second output means 9 inputs B1 as a clock pulse. Therefore, the signal B10 outputs the signal B3 and the input signal B1. It is a signal that has been delayed by a factor of two.
[0016]
The selection circuit 10 includes, for example, a NAND gate 11, a NAND gate 12, a NAND gate 13, and the like. The NAND gate 11 outputs a signal B11 which is the NAND of B3 and B7. The NAND gate 12 outputs a signal B12 which is the NAND of B10 and B8. The NAND gate 13 outputs a signal B13 which is the NAND of B11 and B12.
[0017]
Since B7 and B8 are in an inverse relationship to each other, B13 is a signal that alternately outputs B11 and B12 in synchronization with B7 and B8. That is, the selection circuit 10 composed of the three NAND gates 11, 12 and 13 alternately switches and outputs the two signals B3 and B10 in synchronization with the flip-flop 8.
[0018]
NAND gate 14 outputs a signal that is the NAND of B8 and B4. NAND gate 15 outputs a signal that is the NAND of B7 and B3. The NAND gate 16 outputs a signal that is the NAND of the two signals to each PE terminal of the variable frequency divider 2. The above-mentioned components constitute the variable frequency dividing device 1.
[0019]
Next, the operation of the variable frequency dividing device 1 will be described with reference to FIGS. 1 and 2 (showing the waveform of each signal). For example, an operation of dividing the frequency by N + ／ = 5.5 with N = 5 will be described. For example, “1”, “1”, “0”, “1”, and “0” are input to the terminals D0 to D4, respectively. In this state, the input signal B1 having the local oscillation frequency is input to the variable frequency divider 2, and when "2" is detected by the coincidence circuit 3, a detection signal B2 which becomes "High" at "2" is output. (See FIG. 2).
[0020]
The output B3 of the first output means 6 is delayed by 1/2 the frequency of B2. The outputs B4 and B5 of the flip-flop 7 are delayed by one division from B3. The outputs B7 and B8 of the flip-flop 8 repeat on and off in synchronization with the rise of B5 since B6 is High. As described above, the output B10 of the second output means 9 is delayed by 1/2 the frequency of B3 (see FIG. 2).
[0021]
The output B11 of the NAND gate 11 is the NAND of B3 and B7, and extracts High of B3 on the divide-by-5 side. The output B12 of the NAND gate 12 is the NAND of B10 and B8, and extracts B10 on the divide-by-6 side. The output B13 of the NAND gate 13 is the NAND of B11 and B12, and combines the extraction units of B11 and B12. That is, as described above, B13 is a signal that alternately outputs B3 and B10 in synchronization with the flip-flop 8. Since B3 and B11 are shifted by 1/2 of B1, the frequency of B13 is 5.5.
[0022]
Summarizing the above. A variable frequency divider 2 for alternately dividing the input signal B1 by N (for example, N = 5) and dividing by N + 1 is provided, and the first output means 6 for outputting a signal synchronized with the output of the variable frequency divider is provided. Provide. Then, there is provided a second output means 9 for outputting a signal B10 obtained by delaying a signal synchronized with the output of the variable frequency divider 2 by 1/2 of the input signal B1.
[0023]
When the variable frequency divider 2 performs frequency division by N (frequency division by 5), the selection circuit 10 selects the output B3 of the first output means 6. When the variable frequency divider 2 performs N + 1 frequency division (frequency division by 6), the selection circuit 10 selects the output B10 of the second output means 9.
[0024]
The blocking means 17 includes the first output means 6, the second output means 9, and the like. As described above, the first output means 6 is, for example, a D-flip-flop having a built-in input inversion function, and the second output means 9 is, for example, a D-flip-flop having no input inversion function.
[0025]
With this configuration, the input signal B1 is inverted in the first output means 6, and the inverted signal is input to the first output means 6 as a clock pulse. The second output means 9 receives the input signal B1 as a clock pulse. Therefore, the blocking unit 17 prevents the second output unit 9 from further delaying the output of the first output unit 6 from the 1/2 frequency division delay.
[0026]
When the output B6 of the terminal D0 is 1, the variable frequency divider 1 converts the input signal B1 having the local oscillation frequency into a frequency division ratio N + 1/2 (for example, 5.5 minutes shown in FIG. 2). ), The frequency can be accurately divided. When B6 is 0, the variable frequency divider 1 divides the input signal B1 by the frequency division ratio N.
[0027]
Further, the blocking means 17 may have the second output means 9 with an input inversion function, without having the first output means 6 with an input inversion function.
[0028]
Next, the PLL circuit 18 using the variable frequency dividing device 1 will be described with reference to the block diagram of FIG. 3, the reference signal B14 output from the reference oscillator 19 is input to the phase comparator 20. The signal (feedback signal) B13 output from the variable frequency dividing device 1 is also input to the phase comparator 20.
[0029]
The phase comparator 20 compares the phase and frequency of the feedback signal B13 with the phase and frequency of the reference signal B14. As a result of the comparison, the phase comparator 20 outputs a pump-up signal and a pump-down signal to the charge pump 21.
[0030]
The charge pump 21 outputs an error signal to the low-pass filter 22 according to the two signals. Low-pass filter 22 outputs a control voltage to voltage-controlled oscillator 23 in response to the error signal. The voltage controlled oscillator 23 outputs an output signal B1 in response to the control voltage.
[0031]
Next, the characteristics of the output signal B1 in the PLL circuit 18 will be described with reference to FIG. In FIG. 4, the horizontal axis indicates the elapsed time, and the vertical axis indicates the voltage value of B1. FIG. 4 shows a case of frequency division by N (for example, frequency division by 5). A characteristic 24 indicates a steady state of the output signal B1. Line 25 indicates the lower threshold of output signal B1, for example, 2.04 volts, and line 26 indicates the upper threshold of output signal B1, for example, 2.47 volts. The reference time 27 indicates the time width of the output signal B1 existing between the lines 25 and 26, and is about 800 picoseconds.
[0032]
Similarly, FIG. 5 is a characteristic diagram of the output signal B1 in the PLL circuit 18 in the case of N + ／ frequency division (for example, 5.5 frequency division). In FIG. 5, characteristic 28 indicates the steady state of output signal B1, and lines 29 and 30 indicate the lower and upper thresholds of output signal B1, respectively. Lines 29 and 30 are, for example, 2.48 volts and 2.83 volts. The reference time 31 indicates a time width of the output signal B1 existing between the lines 29 and 30, and is approximately 800 picoseconds.
[0033]
In the case of the frequency division by N (for example, frequency division by 5) shown in FIG. 4, when the variable frequency divider 2 performs frequency division by 5, only the first output means 6 is selected. Accordingly, there is no occurrence of jitter (no accurate frequency division by N) by selecting the second output means 9.
[0034]
However, the reference time 27 based on the N frequency division and the reference time 31 based on the N + ／ frequency division are the same. Therefore, it can be understood that the use of the variable frequency divider 1 does not cause jitter even when the frequency is divided by N + ／ (the frequency is accurately divided by N + ／).
[0035]
Next, a variable frequency dividing device 32 according to Embodiment 2 of the present invention will be described with reference to the block diagram of FIG. 6, a feature of the variable frequency dividing device 32 is that a blocking means 33 is provided. The blocking means 33 includes a first inverter 34 and a second inverter 7a.
[0036]
The first inverter 34 is provided between the terminal inversion Q of the first output means 4a and the NAND gate 12a of the selection circuit 15a. The second inverter 7a has substantially the same device characteristics as the first inverter 34, for example, and is provided between the input signal A1 and the second output means 8a.
[0037]
With such a configuration, A5 is a signal obtained by inverting the output A4 of the first output means 4a. The signal A5 is inverted again by the first inverter 34, and becomes a signal A5a delayed from the output A4 by the eigenvalue of the first inverter 34. The eigenvalue depends on the device characteristics of the first inverter 34 (caused by the resistance and the capacitance of the capacitor).
[0038]
Further, a second inverter 7a is provided between the input signal A1 and the second output means 8a. Accordingly, the output A11 of the second output means 8a is a signal which is delayed from the output A4 of the first output means 4a by half of the frequency of the input signal A1 and the eigenvalue of the second inverter 7a. .
[0039]
Since the device characteristics of the first inverter 34 and the second inverter 7a are substantially the same, their eigenvalues are also substantially the same. Therefore, the phase difference between the signals A5a and A11 is obtained by subtracting the eigenvalue of the first inverter 34 from the sum of the 周 frequency division of the input signal A1 and the eigenvalue of the second inverter 7a. However, since the two eigenvalues are the same, the phase difference is exactly 1/2 the frequency of the input signal A1.
[0040]
In this way, the blocking means 33 almost prevents the output signal A11 of the second output means 8a from being further delayed from the output signal A4 of the first output means 4a by a 分 frequency division delay of the input signal A1. It can be completely prevented. As a result, the variable frequency dividing device 32 can accurately divide the frequency by N + ／.
[0041]
【The invention's effect】
As described above, according to the first aspect of the present invention, a variable frequency divider that alternately divides an input signal by N (N is an integer) and divides by N + 1, and a signal synchronized with an output of the variable frequency divider A first output means for outputting a signal synchronized with the output of the variable frequency divider, a second output means for outputting a signal obtained by delaying a signal synchronized with an output of the variable frequency divider by 1/2, and And a selection circuit that selects the output of the second output means when the variable frequency divider performs N + 1 frequency division, and the output signal of the second output means is １／. Blocking means for preventing further delay from the frequency division delay.
[0042]
With such a configuration, the output signal of the second output means is accurately delayed from the output signal of the first output means by 分 of the input signal. As a result, N + 1/2 frequency division is performed accurately, and the jitter characteristic is improved.
[0043]
According to a second aspect of the present invention, the blocking means has a built-in input inversion function in the first output means or the second output means. As described above, since the input inversion function is built in, the delay of the eigenvalue due to the device characteristics of the external inverter is eliminated unlike the related art. As a result, the output signal of the second output means is exactly delayed from the output signal of the first output means by half the frequency of the input signal.
[0044]
According to a third aspect of the present invention, the blocking means includes a first inverter provided between the first output means and the selection circuit, and a second inverter provided between the input signal and the second output means. I do. With this configuration, the phase difference between the output of the first output means and the output of the second output means is reduced to 1/2 of the input signal because the eigenvalue delay of the first inverter and the eigenvalue delay of the second inverter cancel each other. It is almost equal. As a result, N + 1/2 frequency division is performed accurately, and the jitter characteristic is improved.
[Brief description of the drawings]
FIG. 1 is a block diagram of a variable frequency dividing device 1 according to Embodiment 1 of the present invention.
FIG. 2 is a timing chart of signals used in the variable frequency dividing device 1;
FIG. 3 is a block diagram of a PLL circuit 18 in which the variable frequency dividing device 1 is used.
FIG. 4 is an output signal characteristic diagram (when dividing by N) of a voltage controlled oscillator 23 used in the PLL circuit 18.
FIG. 5 is an output signal characteristic diagram of the voltage controlled oscillator 23 (at the time of N + ／ frequency division).
FIG. 6 is a block diagram of a variable frequency dividing device 32 according to Embodiment 2 of the present invention.
[Explanation of symbols]
2 Variable frequency divider 6 First output means 9 Second output means 10 Selection circuit 17 Blocking means

Claims

A variable divider that alternately divides an input signal by N (N is an integer) and divides by N + 1; a first output unit that outputs a signal synchronized with an output of the variable divider; A second output means for outputting a signal obtained by delaying a signal synchronized with an output of the frequency divider by 1/2 of the input signal, and a first output means when the variable frequency divider performs frequency division by N; And a selection circuit for selecting the output of the second output means when the variable frequency divider performs the N + 1 frequency division, wherein the output signal of the second output means is selected from the １／ frequency division delay. A variable frequency dividing device further comprising a blocking means for preventing further delay.

2. The variable frequency dividing device according to claim 1, wherein said blocking means has a built-in input inversion function in said first output means or said second output means.

The blocking means includes a first inverter provided between the first output means and the selection circuit, and a second inverter provided between the input signal and the second output means. The variable frequency dividing device according to claim 1, wherein: