JP3866936B2

JP3866936B2 - Heterojunction bipolar transistor

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Publication number: JP3866936B2
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Inventors: 直高橋
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Priority date: 2001-06-18
Filing date: 2001-06-18
Publication date: 2007-01-10
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Description

【０００１】
【発明の属する技術分野】
本発明は、高速動作可能で、電流駆動能力が高いためマイクロ波デバイス等への応用が期待されるヘテロ接合バイポーラトランジスタ(ＨＢＴ)に関する。
【０００２】
【従来の技術】
従来、ＧaＩnＰ／ＧaＡs系のヘテロ接合バイポーラトランジスタとして、例えば特開平５‐３６７１３に記載のものがある。しかし、このヘテロ接合バイポーラトランジスタは、通電などによってデバイス内部の温度が長時間に亘って上昇すると、エミッタ抵抗が高くなって、通電前の抵抗値に戻らないという問題がある。その理由は、ＡlＧaＡs／ＧaＩnＰエミッタ構造では、ＧaＩnＰ層とその直上のＡlＧaＡs層との界面がエミッタメサの側面に露出すると、絶縁膜の不純物、または絶縁膜を経る不純物が上記界面付近に蓄積され、この不純物が、高温に長時間曝されて活性化し、界面付近の抵抗、ひいてはエミッタ抵抗が高くなるからである。その結果、トランジスタの高周波特性が劣化し、信頼性が低下する。
【０００３】
上記問題を解決すべく、(Ａl)ＧaＡs／ＧaＩnＰ界面をエミッタメサ側面に露出させない図１１に示すようなＧaＩnＰ／(Ａl)ＧaＡs／ＧaＩnＰの３層エミッタ構造をもつヘテロ接合バイポーラトランジスタが提案されている(特開平１０‐１７８０２１号)。
このトランジスタは、半絶縁性ＧaＡs基板101の上に、ＧaＡsバッファ層102、ｎ型ＧaＡsサブコレクタ層103、ｎ型ＡlＧaＡsコレクタエッチング停止層104、ｎ型ＧaＡsコレクタ層105、ｐ型ＧaＡsベース層106、ｎ型ＧaＩnＰ第１エミッタ層107(不純物濃度４×１０¹⁷／cm³,25nm厚)、ｎ型ＧaＡsエミッタエッチング停止層108(不純物濃度４×１０¹⁷／cm³,10nm厚)、ｎ型ＧaＩnＰ第２エミッタ層109、ｎ型ＧaＡsエミッタキャップ層110、ｎ型ＧaＩnＡsエミッタコンタクト層111、ＷＳiエミッタ電極112が順次形成されている。
【０００４】
上記エミッタキャップ層110とエミッタコンタクト層111とエミッタ電極112の３層でエミッタメサが形成され、後二者111,112の両側面は、前者110の両側面から庇状に張り出していて、これらの両側面は、サイドウォール絶縁膜115で覆われている。サイドウォール絶縁膜115の下端は、外側に向かって張り出した張出部分115aになっており、エミッタキャップ層110の直下の第２エミッタ層109の外側には、空洞114をあけて張出部分115aの先端に内縁が接するようにベース電極116を形成している。一方、サブコレクタ層103上にコレクタ電極117を形成し、その外側に、イオン注入された素子分離領域118を形成している。
このように、第２エミッタ層109とベース電極116の間に空洞114を設けることによって、ガードリング層が空乏化し易くなり、その結果、エミッタ・ベース間のリーク電流を抑制し、低電流動作時の電流利得の低下を抑制している。
【０００５】
【発明が解決しようとする課題】
ここで、上記エミッタ・ベース間のリーク電流を抑制するための空洞114は、第２エミッタ層109をサイドエッチングして形成され、空洞114の幅は、第２エミッタ層109の膜厚の５倍以上が好ましいと開示されている。
しかしながら、発明者らの詳細な検討の結果、従来のオーバーエッチによるサイドエッチングは、制御性に乏しく、開示されている通りの寸法の空洞を作製するのが難しいことが判明した。特に、サイドエッチング量が少ない場合、ベース電極116を形成する際、電極材料が空洞１１４内のエミッタエッチング停止層108上に僅かに蒸着され、エミッタ・ベース間の電流経路となって、エミッタ・ベース間リーク電流の発生原因になる。
この問題は、量産工程などで同時に多数枚の電極蒸着を行なう場合、電極材料が半導体基板に対して斜め方向から蒸着されるため一層顕著化し、また、エミッタエッチング停止層108をＧaＡsまたはＡlＧaＡsで形成する場合、ヘテロ接合バイポーラトランジスタの製造プロセス中の熱処理工程などによって、ベース電極材料が半導体層内を拡散しやすくなるため一層顕著化することが判明した。
【０００６】
さらに、空洞114を作る際のサイドエッチング量が多い場合には、エミッタの実効面積が縮小されて、エミッタ抵抗が増大し、その結果、ヘテロ接合バイポーラトランジスタの高周波特性が劣化する。
また、空洞114を形成した後に、第２エミッタ層109の側面やエミッタエッチング停止層108の上面には直接保護絶縁膜を形成することができないため、ヘテロ接合バイポーラトランジスタの耐湿性が良くないという問題がある。
【０００７】
【課題を解決するための手段】
そこで、本発明の目的は、エミッタ・ベース間のリーク電流を抑制し、高周波デバイスとして優れた動作特性を有し、チップ面積および製造コストを削減できる量産性に優れたヘテロ接合バイポーラトランジスタとその製造方法を提供することにある。
【０００８】
上記目的を達成するため、本発明のヘテロ接合バイポーラトランジスタは、半導体基板上にコレクタ層、ベース層、III−Ｖ族化合物半導体からなる第１エミッタ層、III−Ｖ族化合物半導体からなるエッチング停止層、第２エミッタ層およびエミッタコンタクト層が順次形成され、上記エッチング停止層は、上記第２エミッタ層に対してエッチング停止層としての機能を奏し、上記ベース層上に上記第１エミッタ層、エッチング停止層および第２エミッタ層の一部、エミッタコンタクト層からなるエミッタメサ部が形成され、第２エミッタ層はエミッタコンタクト層界面においてエミッタコンタクト層よりも外側に突出しており、上記第１エミッタ層、エッチング停止層および第２エミッタ層は、エミッタコンタクト層よりも幅広く形成され、上記エミッタメサ部の全側面に絶縁膜が形成されていることを特徴とする。
【０００９】
上記構成によれば、エミッタメサ部の全側面に絶縁膜が形成されているので、この絶縁膜によって、エミッタメサ部とベース電極が空間的に分離される。つまり、エミッタメサ部の両側に蒸着によってベース電極を形成する際、エミッタメサ部の側壁が絶縁膜で覆われているので、ベース電極材料がエミッタメサ部の側壁に蒸着されることがない。従って、エミッタ・ベース間のリーク電流を抑制することができる。
この構成によって、従来のように第２エミッタ層の一部を寸法制御性に劣るサイドエッチングで除去して空洞を作らなくとも、上記絶縁膜によってエミッタメサ部とベース電極を空間的に分離して、エミッタ・ベース間のリーク電流を確実に抑制できるのである。
また、エミッタメサ部の側壁が全て絶縁膜で覆われているので、素子の耐湿性が向上する。
さらに、第１エミッタ層、エッチング停止層および第２エミッタ層が、エミッタコンタクト層よりも幅広く形成され、第２エミッタ層がエミッタコンタクト層界面においてエミッタコンタクト層よりも外側に突出しているので、エミッタ電流が広がり、結果的にエミッタ抵抗とベース抵抗を低減することができる。
【００１０】
本発明の一実施形態では、上記ベース層に電気的に接続されたベース電極が、上記第１エミッタ層上に形成されている。
【００１１】
この実施形態によれば、ベース電極が、第１エミッタ層上に形成されているので、ベース電極近傍が空乏化しやすく、その結果、リーク電流が一層低減する。
【００１２】
本発明の一実施形態では、上記ベース層に電気的に接続されたベース電極が、上記エッチング停止層上に形成されている。
【００１３】
この実施形態によれば、ベース電極が、エッチング停止層上に形成されているので、第１エミッタ層上にベース電極を形成した場合に比較して、エッチング工程が減り、製造コストが低減する。
【００１４】
本発明の一実施形態では、上記エッチング停止層と上記ベース層は、同じIII−Ｖ族化合物半導体からなる。
【００１５】
この実施形態によれば、エッチング停止層とベース層が同じIII‐Ｖ族化合物半導体からなるので、１種類のウェットエッチング液、または１組のドライエッチングガス種で上記両層の第１エミッタ層に対するエッチング選択性を保持することができ、製造コストを低減することができる。
【００１６】
本発明の一実施形態では、上記エッチング停止層は、ＧaＡsからなる。
【００１７】
この実施形態によれば、エッチング停止層がＧaＡsからなるので、エッチング停止層の幅を良好に制御することができ、エミッタ・ベース間のリーク電流の増大およびエミッタ抵抗値の増大を抑制することができる。
【００１８】
本発明の一実施形態では、上記第１エミッタ層および第２エミッタ層は、同じIII−Ｖ族化合物半導体からなる。
【００１９】
この実施形態によれば、第１エミッタ層および第２エミッタ層が、同じIII−Ｖ族化合物半導体からなるので、１種類のウェットエッチング液または１組のドライエッチングガス種で両層のエミッタエッチング停止層に対するエッチング選択性を保持することができ、素子特性を劣化させることなく製造コストを低減することができる。
【００２０】
本発明の一実施形態では、上記第１エミッタ層および第２エミッタ層は、ＧaＩnＰ、ＡlＧaＩnＰ、ＧaＩnＡsＰまたはＡlＧaＩnＡsＰのいずれかでなる。
【００２１】
この実施形態によれば、第１エミッタ層および第２エミッタ層が、ＧaＩnＰ層、ＡｌＧaＩnＰ層、ＧaＩnＡsＰ層、ＡlＧaＩnＡsＰ層のいずれかでなるので、両層のＧaＡs層に対する選択エッチングが容易になり、Ｖ族にＰ系材料を用いることによって、電極材料の異常な熱拡散を防止できる。
【００２２】
本発明の一実施形態では、上記第１エミッタ層は、ｎ型不純物濃度が３×１０¹⁷／cm³〜５×１０¹⁷／cm³の範囲であり、膜厚が２０nm〜５０nmである。
【００２３】
この実施形態によれば、上記第１エミッタ層は、ｎ型不純物濃度が３×１０¹⁷／cm³〜５×１０¹⁷／cm³の範囲で、膜厚が２０nm〜５０nmであるので、ベース電極直下の第１エミッタ層はその厚さ方向に対して空乏化しており、第１エミッタ層上の導電層の導電性を抑制することができる。
【００２４】
本発明の一実施形態では、上記エミッタエッチング停止層は、ｎ型不純物濃度が３×１０¹⁷／cm³〜１×１０¹⁸／cm³の範囲であり、膜厚が１０nm以上である。
【００２５】
この実施形態によれば、エミッタエッチング停止層のｎ型不純物濃度が、３×１０¹⁷／cm³以上なので、エミッタからベースヘ十分な電子を供給することができ、エミッタ抵抗値を抑制できる。また、エミッタエッチング停止層のｎ型不純物濃度が、１×１０¹⁸／cm³以下であるので、エミッタエッチング停止層を堆積する際のドーパントの拡散を無視できる程度に抑制でき、ドーパントの拡散による電流増幅率の劣化を抑制できる。さらに、エミッタエッチング停止層の膜厚が、１０nm以上なので、第２エミッタ層との選択エッチングを安定して行なうことができ、歩留りなどを改善することができる。
【００２６】
また、本発明の無線通信モジュールは、上記ヘテロ接合バイポーラトランジスタを用いている。
【００２７】
本発明の無線通信モジュールでは、出力段のパワーアンプ素子として上述のヘテロ接合バイポーラトランジスタを用いているので、エミッタ・ベース間のリーク電流を低減でき、低エミッタ抵抗の高性能かつ量産性に優れたトランジスタが実現し、無線通信モジュールの低消費電力化および製造コスト低減を図れる。
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【発明の実施の形態】
以下、本発明を図示の実施形態により詳細に説明する。
図１は、本発明の第１の実施形態であるヘテロ接合バイポーラトランジスタの断面図である。図１において、１は半絶縁性のＧaＡs基板、２はｎ型ＧaＡsサブコレクタ層(不純物濃度ｎ＝５×１０¹⁸／cm³,500nm厚)、３はｎ型ＧaＡsコレクタ層(不純物濃度ｎ＝３×１０¹⁶／cm³,700nm厚)、４はｐ型ＧaＡsベース層(不純物濃度ｐ＝４×１０¹⁹／cm³,80nm厚)、５はｎ型ＧaＩnＰ第１エミッタ層(不純物濃度ｎ＝５×１０¹⁷／cm³,30nm厚)、６はｎ型ＧaＡsエミッタエッチング停止層(不純物濃度ｎ＝５×１０¹⁷／cm³,30nm厚)、７はｎ型ＧaＩnＰ第２エミッタ層(不純物濃度ｎ＝５×１０¹⁷／cm³,100nm厚)、８はｎ型ＧaＡs層(不純物濃度ｎ＝５×１０¹⁸／cm³,100nm厚)とｎ型ＧaＩnＡs層(不純物濃度ｎ＝２×１０¹⁹／cm³,100nm厚)とからなるエミッタコンタクト層であり、これら各層は、ガスソースＭＢＥ(分子線エピタキシ)法あるいはＭＯＣＶＤ(有機金属化学気相成長)法などで形成される。
また、９は窒化タングステンからなる100nm厚のエミッタ電極、１０はエミッタメサ、１１は内側のサイドウォール、１２はエミッタメサ、１３は外側のサイドウォール、１４はベース電極、１５はコレクタ電極である。
【００３３】
図２〜図５は、図１のヘテロ接合バイポーラトランジスタの製造方法を順に示すもので、図２はエミッタ電極を、図３はエミッタメサを、図４はサイドウォール絶縁膜を、図５はベース電極を夫々形成する工程を示している。
まず、ＧaＡs基板１上に、図１のサブコレタ層２,コレクタ層３,ベース層４,第１エミッタ層５,エッチング停止層としてのエミッタエッチング停止層６,第２エミッタ層７,エミッタコンタクト層８,エミッタ電極９を順次堆積した後、エミッタ電極９となる部分以外をフォトリソグラフィによって除去する。
次に、エミッタ電極９をマスクとして、エミッタコンタクト層８をエッチングしてＧaＩnＰ第２エミッタ層７の表面を露出させ、ここにＣＶＤ法などによってＳiＯ₂膜１１を堆積させて、図２に示す状態とする。
【００３４】
図３に示すエミッタメサの形成工程では、図２で堆積させたＳiＯ₂膜１１を異方性のリアクティブエッチング法等を用いてエッチングし、エミッタ電極メサ１０(図３参照)の側面にＳiＯ₂膜からなるサイドウォール絶縁膜１１を形成する。さらに、このサイドウォール絶縁膜１１をマスクとして、塩酸とリン酸と純水の混合液で第２エミッタ層７を、ｎ型ＧaＡsエミッタエッチング停止層６に達するまでエッチングする。
塩酸とリン酸と純水の混合液は、ｎ型ＧaＩnＰ第２エミッタ層７のＧaＡs層６に対するエッチングの選択比が１０：１程度であり、この程度の選択比であれば、エッチングはＧaＡsエミッタエッチング停止層６中で十分停止させることができる。また、Ａrなどのガスによるイオンミリング法でも同様のエッチング速度の違いがあり、エッチングをＧaＡsエミッタエッチング停止層６中で停止させることができる。
【００３５】
ここで、ＧaＩnＰ第２エミッタ層７のエッチングに塩酸とリン酸と純水の混合液を用いた理由は、ＧaＩnＰ層とＧaＡs層の界面には、ＧaＩnＡsＰからなる中間生成物が生じている場合があり、従来用いられている塩酸と純水の混合液ではこの中間生成物を完全に除去できないからである。この中間生成物は、次工程のリン酸系のエッチング液でも除去できない場合があり、製品の歩留りを著しく低下させる。そこで、エッチング速度に差があり、ＧaＩnＰ層とＧaＡs層の双方をエッチングできるエッチング液またはエッチング混合ガスを用いなければならない。
【００３６】
また、上記中間生成物を、塩酸の割合の高い塩酸と純水のエッチング混合液を用いて除去することも可能であるが、ＧaＩnＰ層と中間生成物のエッチング速度に差があるため、第２エミッタ層７とエミッタエッチング停止層６の界面の中間生成物を完全に除去するためには、オーバーエッチングが必要となる。そうすると、ＧaＩnＰ第２エミッタ層７は、塩酸の割合が高いこのエッチング混合液で急速にエッチングされるため、サイドエッチング量を制御することが難しく、しばしば過剰にサイドエッチングされ、その結果、エミッタ領域が狭くなって、エミッタ抵抗が増加し、素子の高周波特性が劣化するという問題がある。
なお、ここで使用した塩酸系のエッチング液は、エミッタコンタクト層８を構成するｎ型ＧaＩnＡs層をエッチングし、エミッタ抵抗を増加させるので、サイドウォール絶縁膜１１は、このエミッタコンタクト層のメサ側面をエッチングから保護する役割も果たしている。
さらに、リン酸(Ｈ₃ＰＯ₄)、過酸化水素水(Ｈ₂Ｏ₂)、純水の混合液でＧaＡsエミッタエッチング停止層６をエッチングする。このエッチング液は、ＧaＩnＰ層をエッチングしないので、ＧaＩnＰ第１エミッタ層５の表面でエッチングは停止する。
【００３７】
図４に示すサイドウォール絶縁膜の再形成工程では、図３の工程で作製した基板にＣＶＤ法などによってＳiＯ₂を堆積させ、異方性のリアクテイブエッチング法等を用いてエミッタメサ１２の側面にＳiＯ₂からなるサイドウォール絶縁膜１３を形成する。
【００３８】
図５に示すベース電極の蒸着工程では、図４の工程で作製した基板に、Ｐt／Ｔi／Ｐt／Ａuをこの順番に１０nm／１０nm／２０nm／８０nmの厚さで真空蒸着する。これによって、エミッタ電極９から第１エミッタ層５にかけて表面がＰt／Ｔi／Ｐt／Ａu膜で覆われる。次に、斜め方向からアルゴンイオンミリングを行ない、サイドウォール絶縁膜１３側面に堆積した余分なＰt／Ｔi／Ｐt／Ａu膜をエッチングで除去することによって、図５に示すようにエミッタ電極９とベース電極１４とを分離する。
こうして、ベース電極１４をエミッタ電極９に対してセルフアラインで形成することができる。図５から明らかなように、ベース電極１４は、エミッタメサ１２に対してサイドウォール絶縁膜１３を隔てて形成され、エミッタ電極９の側面およびエミッタメサ１２の側面はサイドウォール絶縁膜１１,１３が全面に形成されているので、ベース電極をそれ以外の所望の部分、あるいはその後のミリングによるエッチングが可能な部分にのみ蒸着することができるから、従来の多数枚基板の同時蒸着などで生じていたエミッタ・ベース間のリーク電流の原因になる蒸着材の周り込みをなくせることが判る。
【００３９】
最後に、エミッタおよびベース領域をフォトレジストなどで保護し、余分なＰt／Ｔi／Ｐt／Ａu膜をイオンミリングなどによって除去した後、リン酸、過酸化水素水、純水の混合液によってメサエッチングを行ない、図１に示すＧaＡsサブコレクタ層２を露出させる。次いで、リソグラフィによってレジストマスクを形成し、ＡuＧe／Ｎi／Ａuを夫々150nm／15nm／150nm蒸着し、リフトオフ法でコレクタ電極１５を形成する。その後、400℃程度の熱処理を行ない、ベースおよびコレクタのオーミック接触を得る。
【００４０】
こうして作製された図１に示すヘテロ接合バイポーラトランジスタは、エミッタメサ１２が、サイドウォール絶縁膜１３で全て覆われており、ベース電極１４が、サイドウォール絶縁膜１３によってエミッタメサ１２から隔てられている。つまり、エミッタメサ１２の側壁はサイドウォール絶縁膜１３で覆われているので、ベース電極１４の蒸着材がエミッタメサ側壁に周り込んで蒸着されることがないから、半導体表面を流れるエミッタ・ベース間のリーク電流は、殆どなくなる。上記サイドウォール絶縁膜１３のお陰で、図１１の従来例で述べたように、エミッタメサ部とベース電極116を分離してリーク電流をなくすべく、第２エミッタ層109の一部を寸法制御性に劣るサイドエッチングで除去して空洞114(図１１参照)を作る必要がないから、ウエハ間のエミッタ抵抗のバラツキを非常に小さくでき、素子の高周波特性が損なわれない。本実施形態では、ＧaＩnＰ／ＧaＡs／ＧaＩnＰの層５,６,７からなる３層エミッタ構造を採用したので、非常に高い信頼性のヘテロ接合バイポーラトランジスタが得られたのである。
【００４１】
また、本実施形態では、ＧaＡs／ＧaＩnＰ界面がエミッタメサ側面に露出するが、信頼性試験においてエミッタ抵抗の増加は認められなかった。その理由は、半導体のうちでドーピング濃度の比較的小さい第２エミッタ層７、エミッタエッチング停止層６、第１エミッタ層５を、エミッタコンタクト層８つまりエミッタ電極メサに対して幅広く形成することができた結果と考えられる。
このように、本実施形態のＧaＩnＰ／ＧaＡs／ＧaＩnＰの３層エミッタ構造を採用することにより、ベース電極１４をエミッタエッチング停止層６または第１エミッタ層５上に形成しても、エミッタ抵抗が小さく、エミッタ・ベース間リーク電流が少なく、低電流密度から高い電流増幅率を示すヘテロ接合バイポーラトランジスタ素子を再現性良く大量に提供することが可能となる。
加えて、本実施形態のエミッタ・ベース間リーク電流の少ない高性能ヘテロ接合バイポーラトランジスタを、無線通信モジュールの出力段のパワーアンプ素子に用いることによって、低消費電力で低価格の電力無線通信モジュールを提供することができる。
【００４２】
本実施形態では、ＧaＩnＰ／ＧaＡs／ＧaＩnＰのエミッタ構造で説明したが、ＡlＧaＩnＰ／ＧaＡs／ＡlＧaＩnＰのエミッタ構造のヘテロ接合バイポーラトランジスタに関しても同様の工程で作製することができる。
異なるＶ族元素であるリン系とヒ素系の化合物半導体も、夫々選択的にエッチングするのが容易なので、夫々の適切な化合物の半導体を組み合わせることもできる。
また、エミッタエッチング停止層６とベース層４を同じIII−Ｖ族化合物半導体で形成することによって、１種類のウェットエッチング液または１組のドライエッチングガス種で上記両層を第１エミッタ層５に対して選択的にエッチングできるので、コスト削減に有効である。
さらに、エミッタエッチング停止層６を、ＧaＡsで形成することによって、エッチング停止層６の幅を良好に制御することができ、エミッタ・ベース間のリーク電流およびエミッタ抵抗値の増大を抑制することができる。
【００４３】
第１エミッタ層７および第２エミッタ層５は、同じIII−Ｖ族化合物半導体から形成することにより、１種類のウェットエッチング液または１組のドライエッチングガス種で上記両層をエミッタエッチング停止層に対して選択的にエッチングでき、コスト削減に有効である。
また、第１エミッタ層５および第２エミッタ層７を、ＧaＩnＰ、ＡlＧaＩnＰ、ＧaＩnＡsＰ、ＡlＧaＩnＡsＰのいずれかで形成することによって、ベース電極形成時にベース電極材料の周り込みにより、エミッタメサ１２の側壁に導電層が形成された場合でも、上記化合物半導体は半導体中での拡散係数が小さいことが発明者らの実験で確かめられていて、熱処理工程における導電層の拡散を防止する効果がある。
【００４４】
第１エミッタ層５のｎ型不純物濃度は、３×１０¹⁷／cm³〜７×１０¹⁷／cm³の範囲であり、なかでも５×１０¹⁷／cm³程度が、エミッタ抵抗を小さくし、かつベース層への不純物拡散を抑制し、素子の電流増幅率を安定させるのに好適である。第１エミッタ層５の膜厚は、２０nm〜５０nmの範囲にすることによって、ベース電極１４直下の第１エミッタ層５が、厚さ方向に対して空乏化するので、第１エミッタ層５中の導電層の導電性を抑制することができる。なかでも２５nm〜４０nmが好ましい。
【００４５】
エミッタエッチング停止層６のｎ型不純物濃度を、３×１０¹⁷／cm³以上にすることにより、エミッタからベースヘ十分な電子を供給することができ、エミッタ抵抗値を抑制できる。一方、エミッタエッチング停止層６のｎ型不純物濃度を、１×１０¹⁸／cm³以下にすることにより、エミッタエッチング停止層を堆積する際のドーパントの拡散を無視できる程度に抑制でき、ドーパントの拡散による電流増幅率の劣化を抑制できる。また、エミッタエッチング停止層６のドーピング濃度を、下層の第１エミッタ層５近傍から上層の第２エミッタ層７に向けて上記濃度範囲内で徐々に増加させると効果的である。
エミッタエッチング停止層６の膜厚は、１０nm以上とすることにより、第２エミッタ層７に対する選択エッチングが安定して可能となり、歩留りなどを改善できる。なかでも、１０nm〜５０nmがより好ましい。
【００４６】
図６は、本発明の第２の実施形態であるヘテロ接合バイポーラトランジスタの断面図である。図６において、２１は半絶縁性のＧaＡs基板、２２はｎ型ＧaＡsサブコレクタ層、２３はｎ型ＧaＡsコレクタ層、２４はｐ型ＧaＡsベース層、２５はｎ型ＡlＧaＩnＰ第１エミッタ層(不純物濃度ｎ＝３×１０¹⁷／cm³,５０nm厚)、２６はｎ型ＧaＡsエミッタエッチング停止層(不純物濃度ｎ＝３×１０¹⁷／cm³,100nm厚)、２７はｎ型ＧaＩnＰ第２エミッタ層(ｎ＝５×１０¹⁷／cm³,100nm厚)、２８はエミッタコンタクト層、２９はエミッタ電極、３０はエミッタ電極メサ、３１は内側のサイドウォール、３２はエミッタメサ、３３は外側のサイドウォール、３４はベース電極、３５はコレクタ電極である。
【００４７】
上記第２の実施形態は、エミッタ構造がｎ型ＡlＧaＩnＰ第１エミッタ層２５、ｎ型ＧaＡsエミッタエッチング停止層２６、ｎ型ＧaＩnＰ第２エミッタ層２７の３層からなる点を除いて、上述の第１の実施形態と略同じである。
【００４８】
図７〜図１０は、図６のヘテロ接合バイポーラトランジスタの製造方法を順に示して示している。
まず、ＧaＡs基板２１上に、図６のサブコレタ層２２,コレクタ層２３,ベース層２４,第１エミッタ層２５,エッチング停止層としてのエミッタエッチング停止層２６,第２エミッタ層２７,エミッタコンタクト層２８,エミッタ電極２９を順次堆積した後、エミッタ電極２９となる部分以外をフォトリソグラフィによって除去する。
次に、エミッタ電極２９をマスクとして、エミッタコンタクト層２８をエッチングしてＡlＧaＩnＰ第２エミッタ層２７の表面を露出させ、ここにＣＶＤ法などによってＳiＮx膜３１を堆積させて、図７に示す状態とする。
【００４９】
図８に示すエミッタメサの形成工程では、図７で堆積させたＳiＮx膜３１を異方性のリアクティブエッチング法等を用いてエッチングし、エミッタ電極メサ３０(図８参照)の側面にＳiＮx膜からなるサイドウォール絶縁膜３１を形成する。さらに、このサイドウォール絶縁膜３１をマスクとして、塩酸とリン酸と純水の混合液で第２エミッタ層２７を、ｎ型ＧaＡsエミッタエッチング停止層２６に達するまでエッチングする。
塩酸とリン酸と純水の混合液は、ｎ型ＧaＩnＰ第２エミッタ層２７のＧaＡs層２６に対するエッチングの選択比が１０：１程度であり、この程度の選択比であれば、エッチングはＧaＡsエミッタエッチング停止層２６中で十分停止させることができる。また、Ａrなどのガスによるイオンミリング法でも同様のエッチング速度の違いがあり、エッチングをＧaＡsエミッタエッチング停止層２６中で停止させることができる。
【００５０】
ここで、ＧaＩnＰ第２エミッタ層７のエッチングに塩酸とリン酸と純水の混合液を用いた理由は、ＧaＩnＰ層とＧaＡs層の界面には、ＧaＩnＡsＰからなる中間生成物が生じている場合があり、従来用いられている塩酸と純水の混合液ではこの中間生成物を完全に除去できないからである。この中間生成物は、次工程のリン酸系のエッチング液でも除去できない場合があり、製品の歩留りを著しく低下させる。そこで、エッチング速度に差があり、ＧaＩnＰ層とＧaＡs層の双方をエッチングできるエッチング液またはエッチング混合ガスを用いなければならない。
【００５１】
また、上記中間生成物を、塩酸の割合の高い塩酸と純水のエッチング混合液を用いて除去することも可能であるが、ＧaＩnＰ層と中間生成物のエッチング速度に差があるため、第２エミッタ層２７とエミッタエッチング停止層２６の界面の中間生成物を完全に除去するためには、オーバーエッチングが必要となる。そうすると、ＧaＩnＰ第２エミッタ層２７は、塩酸の割合が高いこのエッチング混合液で急速にエッチングされるため、サイドエッチング量を制御することが難しく、しばしば過剰にサイドエッチングされ、その結果、エミッタ領域が狭くなって、エミッタ抵抗が増加し、素子の高周波特性が劣化するという問題がある。
なお、ここで使用した塩酸系のエッチング液は、エミッタコンタクト層２８を構成するｎ型ＧaＩnＡs層をエッチングし、エミッタ抵抗を増加させるので、サイドウォール絶縁膜３１は、このエミッタコンタクト層のメサ側面をエッチングから保護する役割も果たしている。
【００５２】
図９に示すサイドウォール絶縁膜の再形成工程では、図８の工程で作製した基板にＳiＮxを堆積させ、異方性のリアクテイブエッチング法等を用いてエミッタメサ３２の側面にＳiＮxからなるサイドウォール絶縁膜３３を形成する。
【００５３】
図５に示すベース電極の蒸着工程では、図９の工程で作製した基板に、Ｐt／Ｔi／Ｐt／Ａuをこの順番に１０nm／１０nm／２０nm／８０nmの厚さで真空蒸着する。これによって、エミッタ電極２９からエミッタエッチング停止層２６にかけて表面がＰt／Ｔi／Ｐt／Ａu膜で覆われる。次に、斜め方向からアルゴンイオンミリングを行ない、サイドウォール絶縁膜３３側面に堆積した余分なＰt／Ｔi／Ｐt／Ａu膜をエッチングで除去することによって、図１０に示すようにエミッタ電極２９とベース電極３４とを分離する。
こうして、ベース電極３４をエミッタ電極２９に対してセルフアラインで形成することができる。図１０から明らかなように、ベース電極３４は、エミッタメサ３２に対してサイドウォール絶縁膜３３を隔てて形成され、エミッタ電極２９の側面およびエミッタメサ３２の側面はサイドウォール絶縁膜３１,３３が全面に形成されているので、ベース電極をそれ以外の所望の部分にのみ蒸着することができるから、従来の多数枚基板の同時蒸着などで生じていたエミッタ・ベース間のリーク電流の原因になる蒸着材の周り込みをなくせることが判る。
【００５４】
最後に、エミッタおよびベース領域をフォトレジストなどで保護し、余分なＰt／Ｔi／Ｐt／Ａu膜をイオンミリングなどによって除去した後、リン酸、過酸化水素水、純水の混合液によってメサエッチングを行ない、図６に示すＧaＡsサブコレクタ層２２を露出させる。次いで、リソグラフィによってレジストマスクを形成し、ＡuＧe／Ｎi／Ａuを夫々150nm／15nm／150nm蒸着し、リフトオフ法でコレクタ電極３５を形成する。その後、400℃程度の熱処理を行ない、ベースおよびコレクタのオーミック接触を得る。
【００５５】
こうして作製された図６に示すヘテロ接合バイポーラトランジスタは、エミッタメサ３２が、サイドウォール絶縁膜３３で全て覆われており、ベース電極３４が、サイドウォール絶縁膜３３によってエミッタメサ３２から隔てられている。つまり、エミッタメサ３２の側壁はサイドウォール絶縁膜３３で覆われているので、ベース電極３４の蒸着材がエミッタメサ側壁に周り込んで蒸着されることがないから、半導体表面を流れるエミッタ・ベース間のリーク電流は、殆どなくなる。上記サイドウォール絶縁膜３３のお陰で、図１１の従来例で述べたように、エミッタメサ部とベース電極116を分離してリーク電流をなくすべく、第２エミッタ層109の一部を寸法制御性に劣るサイドエッチングで除去して空洞114(図１１参照)を作る必要がないから、ウエハ間のエミッタ抵抗のバラツキを非常に小さくでき、素子の高周波特性が損なわれない。
本実施形態ではＡlＧaＩnＰ／ＧaＡs／ＧaＩnＰの層２５,２６,２７からなる３層エミッタ構造を採用したので、信頼性試験におけるエミッタ抵抗の増加は認められなかった。その理由は、半導体のうちでドーピング濃度の比較的小さい第２エミッタ層２７、エミッタエッチング停止層２６、第１エミッタ層２５を、エミッタコンタクト層２８に対して幅広く形成することができた結果と考えられる。
【００５６】
加えて、本実施形態のエミッタ・ベース間リーク電流の少ない高性能ヘテロ接合バイポーラトランジスタを、無線通信モジュールの出力段のパワーアンプ素子に用いることによって、低消費電力で低価格の電力無線通信モジュールを提供することができる。
【００５７】
本実施形態では、ＡlＧaＩnＰ／ＧaＡs／ＧaＩnＰのエミッタ構造で説明したが、ＡlＧaＩnＰ／ＧaＡs／ＡlＧaＩnＰのエミッタ構造のヘテロ接合バイポーラトランジスタに関しても同様の工程で作製することができる。
異なるＶ族元素であるリン系とヒ素系の化合物半導体も、夫々選択的にエッチングするのが容易なので、夫々の適切な化合物の半導体を組み合わせることもできる。
また、エミッタエッチング停止層２６とベース層２４を同じIII−Ｖ族化合物半導体で形成することによって、１種類のウェットエッチング液または１組のドライエッチングガス種で上記両層を第１エミッタ層２５に対して選択的にエッチングできるので、コスト削減に有効である。
さらに、エミッタエッチング停止層２６を、ＧaＡsで形成することによって、エッチング停止層２６の幅を良好に制御することができ、エミッタ・ベース間のリーク電流およびエミッタ抵抗値の増大を抑制することができる。
【００５８】
第１エミッタ層２５のｎ型不純物濃度は、３×１０¹⁷／cm³〜７×１０¹⁷／cm³の範囲であり、なかでも５×１０¹⁷／cm³程度が、エミッタ抵抗を小さくし、かつベース層への不純物拡散を抑制し、素子の電流増幅率を安定させるのに好適である。第１エミッタ層２５の膜厚は、２０nm〜５０nmの範囲にすることによって、ベース電極３４直下の第１エミッタ層２５が、厚さ方向に対して空乏化するので、第１エミッタ層２５中の導電層の導電性を抑制することができる。なかでも２０nm〜５０nmが好ましい。
【００５９】
エミッタエッチング停止層２６のｎ型不純物濃度を、３×１０¹⁷／cm³以上にすることにより、エミッタからベースヘ十分な電子を供給することができ、エミッタ抵抗値を抑制できる。一方、エミッタエッチング停止層２６のｎ型不純物濃度を、１×１０¹⁸／cm³以下にすることにより、エミッタエッチング停止層を堆積する際のドーパントの拡散を無視できる程度に抑制でき、ドーパントの拡散による電流増幅率の劣化を抑制できる。また、エミッタエッチング停止層２６のドーピング濃度を、下層の第１エミッタ層２５近傍から上層の第２エミッタ層２７に向けて上記濃度範囲内で徐々に増加させると効果的である。
エミッタエッチング停止層２６の膜厚は、１０nm以上とすることにより、第２エミッタ層２７に対する選択エッチングが安定して可能となり、歩留りなどを改善できる。なかでも、１０nm〜２０nmがより好ましい。
【００６０】
また、副次的な効果として、半導体中でのドーピング濃度の比較的小さい第２エミッタ層２７、エミッタエッチング停止層２６、第１エミッタ層２５を、エミッタコンタクト層２８に比べて幅広く形成することができるので、エミッタ電流が広がり、結果的にエミッタ抵抗とベース抵抗を従来技術と比較して小さくすることができる。
【００６１】
以上の実施形態では、ベース電極とエミッタメサ間をサイドエッチングによる空間分離で電気的に分離していた従来技術と異なり、サイドウォール絶縁膜によって電気的に分離している。従って、エミッタから所定膜厚のサイドウォール絶縁膜を隔ててベース電極が形成されので、ヘテロ接合バイポーラトランジスタの真性部からベース電極までの距離が、サイドウォール絶縁膜の膜厚で画定され、その結果、トランジスタ製造の再現性と量産性に優れる。また、上記距離を比較的短くできるので、ヘテロ接合バイポーラトランジスタ素子のエミッタ抵抗値を極力小さくできるうえ、ベース電極蒸着時の蒸着材のエミッタへの周り込みを防止できるので、エミッタ・ベース間のリーク電流を無視できるほど小さくすることができる。
エミッタ抵抗の低減は、ヘテロ接合バイポーラトランジスタの高速動作特性の改善に寄与するところが大きく、この効果は、ＧＨz以上、特に１０ＧＨz程度の高周波デバイスに用いた場合顕著であることが判明した。さらに、トランジスタ面積を縮小してもエミッタ抵抗の上昇を抑制できることから、トランジスタ面積を削減することができ、マイクロ波モノリシック集積回路のチップ面積、ひいてはそのパッケージを含めた容積を小さくできるとともに、量産性に優れ、製造コストの低減を図ることができる。
【００６２】
【発明の効果】
以上の説明で明らかなように、本発明のヘテロ接合バイポーラトランジスタは、エミッタメサ部の全側面に絶縁膜を形成しているので、この絶縁膜によって、エミッタメサ部とベース電極が空間的に分離され、エミッタメサ部の両側にベース電極を蒸着で形成する際、ベース電極材料がエミッタメサ部の側壁に蒸着されることがないから、エミッタ・ベース間のリーク電流を抑制することができるとともに、素子の耐湿性を向上させることができる。さらに、第１エミッタ層、エッチング停止層および第２エミッタ層が、エミッタコンタクト層よりも幅広く形成され、第２エミッタ層がエミッタコンタクト層界面においてエミッタコンタクト層よりも外側に突出しているので、エミッタ電流が広がり、結果的にエミッタ抵抗とベース抵抗を低減することができる。
【００６３】
本発明の一実施形態では、上記ベース層に電気的に接続されたベース電極が、上記第１エミッタ層上に形成されているので、ベース電極近傍が空乏化しやすく、その結果、リーク電流を一層低減させることができる。
【００６４】
本発明の一実施形態では、上記ベース層に電気的に接続されたベース電極が、エッチング停止層上に形成されているので、第１エミッタ層上にベース電極を形成した場合に比較して、エッチング工程が減り、製造コストを低減できる。
【００６５】
本発明の一実施形態では、上記エッチング停止層と上記ベース層は、同じIII−Ｖ族化合物半導体からなるので、１種類のウェットエッチング液、または１組のドライエッチングガス種で上記両層の第１エミッタ層に対するエッチング選択性を保持することができ、製造コストを低減することができる。
【００６６】
本発明の一実施形態では、上記エッチング停止層がＧaＡsからなるので、エッチング停止層の幅を良好に制御することができ、エミッタ・ベース間のリーク電流の増大およびエミッタ抵抗値の増大を抑制することができる。
【００６７】
本発明の一実施形態では、上記第１エミッタ層および第２エミッタ層が、同じIII−Ｖ族化合物半導体からなるので、１種類のウェットエッチング液または１組のドライエッチングガス種で両層のエミッタエッチング停止層に対するエッチング選択性を保持することができ、素子特性を劣化させることなく製造コストを低減することができる。
【００６８】
本発明の一実施形態では、上記第１エミッタ層および第２エミッタ層が、ＧaＩnＰ、ＡlＧaＩnＰ、ＧaＩnＡsＰまたはＡlＧaＩnＡsＰのいずれかでなるので、両層のＧaＡs層に対する選択エッチングが容易になり、Ｖ族にＰ系材料を用いることによって、電極材料の異常な熱拡散を防止できる。
【００６９】
本発明の一実施形態では、上記第１エミッタ層は、ｎ型不純物濃度が３×１０¹⁷／cm³〜５×１０¹⁷／cm³の範囲であり、膜厚が２０nm〜５０nmであるので、ベース電極直下の第１エミッタ層はその厚さ方向に対して空乏化しており、第１エミッタ層上の導電層の導電性を抑制することができる。
【００７０】
本発明の一実施形態では、上記エミッタエッチング停止層は、ｎ型不純物濃度が３×１０¹⁷／cm³〜１×１０¹⁸／cm³の範囲であり、膜厚が１０nm以上であるので、エミッタからベースヘ十分な電子を供給することができ、エミッタ抵抗値を抑制でき、エミッタエッチング停止層を堆積する際のドーパントの拡散、ドーパントの拡散による電流増幅率の劣化を抑制できるとともに、第２エミッタ層との選択エッチングを安定して行なうことができ、歩留りを改善することができる。
【００７１】
また、本発明の無線通信モジュールは、上記ヘテロ接合バイポーラトランジスタを用いているので、エミッタ・ベース間のリーク電流を低減でき、低エミッタ抵抗の高性能かつ量産性に優れたトランジスタが実現し、無線通信モジュールの低消費電力化および製造コスト低減を図れる。
【００７２】
【００７３】
【図面の簡単な説明】
【図１】本発明の第１実施形態であるヘテロ接合バイポーラトランジスタの断面図である。
【図２】上記トランジスタのエミッタ電極形成時の断面図である。
【図３】上記トランジスタのエミッタメサ形成時の断面図である。
【図４】上記トランジスタのサイドウォール形成時の断面図である。
【図５】上記トランジスタのベース電極形成時の断面図である。
【図６】本発明の第２実施形態であるヘテロ接合バイポーラトランジスタの断面図である。
【図７】上記トランジスタのエミッタ電極形成時の断面図である。
【図８】上記トランジスタのエミッタメサ形成時の断面図である。
【図９】上記トランジスタのサイドウォール形成時の断面図である。
【図１０】上記トランジスタのベース電極形成時の断面図である。
【図１１】従来のヘテロ接合バイポーラトランジスタの断面図である。
【符号の説明】
１,２１ＧaＡs基板
２,２２ｎ型ＧaＡsサブコレクタ層
３,２３ｎ型ＧaＡsコレクタ層
４,２４ｐ型ＧaＡsベース層
５ｎ型ＧaＩnＰ第１エミッタ層
６,２６ｎ型ＧaＡsエミッタエッチング停止層
７,２７ｎ型ＧaＩnＰ第２エミッタ層
８,２８エミッタコンタクト層
９,２９エミッタ電極
１０,３０エミッタ電極メサ側壁
１１,３１サイドウォール絶縁膜
１２,３２エミッタメサ
１３,３３サイドウォール絶縁膜
１４,３４ベース電極
１５,３５コレクタ電極
２５ｎ型ＡlＧaＩnＰ第１エミッタ層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a heterojunction bipolar transistor (HBT) that can be operated at high speed and is expected to be applied to a microwave device or the like because of its high current drive capability.
[0002]
[Prior art]
Conventionally, as a GaInP / GaAs-based heterojunction bipolar transistor, for example, there is a transistor described in JP-A-5-36713. However, this heterojunction bipolar transistor has a problem that when the temperature inside the device rises for a long time due to energization or the like, the emitter resistance becomes high and the resistance value before energization does not return. The reason is that, in the AlGaAs / GaInP emitter structure, when the interface between the GaInP layer and the AlGaAs layer immediately above it is exposed on the side surface of the emitter mesa, impurities in the insulating film or impurities passing through the insulating film are accumulated near the interface. This is because the impurities are activated by being exposed to a high temperature for a long time, and the resistance near the interface, and hence the emitter resistance, is increased. As a result, the high frequency characteristics of the transistor are deteriorated and the reliability is lowered.
[0003]
In order to solve the above problem, a heterojunction bipolar transistor having a three-layer emitter structure of GaInP / (Al) GaAs / GaInP as shown in FIG. 11 in which the (Al) GaAs / GaInP interface is not exposed on the side of the emitter mesa has been proposed. (JP-A-10-178021).
This transistor comprises a semi-insulating GaAs substrate 101, a GaAs buffer layer 102, an n-type GaAs subcollector layer 103, an n-type AlGaAs collector etch stop layer 104, an n-type GaAs collector layer 105, a p-type GaAs base layer 106, n-type GaInP first emitter layer 107 (impurity concentration 4 × 10 ¹⁷ /cm ^Three N-type GaAs emitter etching stop layer 108 (impurity concentration 4 × 10) ¹⁷ /cm ^Three , 10 nm thick), an n-type GaInP second emitter layer 109, an n-type GaAs emitter cap layer 110, an n-type GaInAs emitter contact layer 111, and a WSi emitter electrode 112 are sequentially formed.
[0004]
An emitter mesa is formed by the three layers of the emitter cap layer 110, the emitter contact layer 111, and the emitter electrode 112. Both side surfaces of the rear two members 111 and 112 protrude from the both side surfaces of the former 110 in a bowl shape. The sidewall insulating film 115 is covered. The lower end of the sidewall insulating film 115 is an overhanging portion 115a projecting outward, and the overhanging portion 115a is formed outside the second emitter layer 109 directly below the emitter cap layer 110 with a cavity 114 therebetween. The base electrode 116 is formed so that the inner edge is in contact with the tip. On the other hand, a collector electrode 117 is formed on the subcollector layer 103, and an ion-isolated element isolation region 118 is formed outside the collector electrode 117.
As described above, by providing the cavity 114 between the second emitter layer 109 and the base electrode 116, the guard ring layer is easily depleted. As a result, the leakage current between the emitter and the base is suppressed, and the low current operation is achieved. The decrease in current gain is suppressed.
[0005]
[Problems to be solved by the invention]
Here, the cavity 114 for suppressing the leakage current between the emitter and the base is formed by side etching the second emitter layer 109, and the width of the cavity 114 is five times the film thickness of the second emitter layer 109. It is disclosed that the above is preferable.
However, as a result of detailed investigations by the inventors, it has been found that conventional side etching by overetching has poor controllability and it is difficult to produce a cavity having the dimensions as disclosed. In particular, when the side etching amount is small, when the base electrode 116 is formed, the electrode material is slightly deposited on the emitter etching stop layer 108 in the cavity 114 to provide a current path between the emitter and the base. Cause leakage current.
This problem becomes more prominent when a large number of electrodes are deposited simultaneously in a mass production process, etc., because the electrode material is deposited obliquely with respect to the semiconductor substrate, and the emitter etching stop layer 108 is formed of GaAs or AlGaAs. In this case, it has been found that the base electrode material becomes more prominent because the base electrode material easily diffuses in the semiconductor layer due to a heat treatment step in the manufacturing process of the heterojunction bipolar transistor.
[0006]
Further, when the side etching amount when forming the cavity 114 is large, the effective area of the emitter is reduced and the emitter resistance is increased. As a result, the high frequency characteristics of the heterojunction bipolar transistor are deteriorated.
In addition, since the protective insulating film cannot be formed directly on the side surface of the second emitter layer 109 or the upper surface of the emitter etching stop layer 108 after forming the cavity 114, the moisture resistance of the heterojunction bipolar transistor is not good. There is.
[0007]
[Means for Solving the Problems]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a heterojunction bipolar transistor excellent in mass productivity that can suppress a leakage current between an emitter and a base, has excellent operating characteristics as a high-frequency device, and can reduce a chip area and a manufacturing cost. It is to provide a method.
[0008]
In order to achieve the above object, a heterojunction bipolar transistor of the present invention includes a collector layer, a base layer, a first emitter layer made of a III-V group compound semiconductor, and an etching stop layer made of a group III-V compound semiconductor on a semiconductor substrate. A second emitter layer and an emitter contact layer are sequentially formed; The etching stop layer functions as an etching stop layer for the second emitter layer, An emitter mesa portion including the first emitter layer, the etching stop layer, a part of the second emitter layer, and an emitter contact layer is formed on the base layer, and the second emitter layer is located outside the emitter contact layer at the interface of the emitter contact layer. The first emitter layer, the etching stop layer, and the second emitter layer are formed wider than the emitter contact layer, and an insulating film is formed on all side surfaces of the emitter mesa portion.
[0009]
According to the above configuration, since the insulating film is formed on all side surfaces of the emitter mesa portion, the emitter mesa portion and the base electrode are spatially separated by this insulating film. That is, when the base electrode is formed on both sides of the emitter mesa part by vapor deposition, the side wall of the emitter mesa part is covered with the insulating film, so that the base electrode material is not deposited on the side wall of the emitter mesa part. Therefore, the leakage current between the emitter and the base can be suppressed.
With this configuration, the emitter mesa portion and the base electrode are spatially separated by the insulating film without removing a part of the second emitter layer by side etching that is inferior in dimensional control as in the prior art to create a cavity. The leakage current between the emitter and the base can be surely suppressed.
In addition, since the sidewall of the emitter mesa portion is entirely covered with the insulating film, the moisture resistance of the element is improved.
Furthermore, the first emitter layer, the etching stop layer, and the second emitter layer are formed wider than the emitter contact layer. The second emitter layer protrudes outside the emitter contact layer at the emitter contact layer interface. As a result, the emitter current spreads, and as a result, the emitter resistance and the base resistance can be reduced.
[0010]
In one embodiment of the present invention, a base electrode electrically connected to the base layer is formed on the first emitter layer.
[0011]
According to this embodiment, since the base electrode is formed on the first emitter layer, the vicinity of the base electrode is easily depleted, and as a result, the leakage current is further reduced.
[0012]
In one embodiment of the present invention, a base electrode electrically connected to the base layer is formed on the etching stop layer.
[0013]
According to this embodiment, since the base electrode is formed on the etching stop layer, the etching process is reduced and the manufacturing cost is reduced as compared with the case where the base electrode is formed on the first emitter layer.
[0014]
In one embodiment of the present invention, the etching stop layer and the base layer are made of the same III-V compound semiconductor.
[0015]
According to this embodiment, since the etching stop layer and the base layer are made of the same group III-V compound semiconductor, a single wet etching solution or a set of dry etching gas species can be used for the first emitter layer of both layers. Etching selectivity can be maintained, and manufacturing costs can be reduced.
[0016]
In one embodiment of the present invention, the etching stop layer is made of GaAs.
[0017]
According to this embodiment, since the etching stop layer is made of GaAs, the width of the etching stop layer can be controlled well, and an increase in the leakage current between the emitter and the base and an increase in the emitter resistance value can be suppressed. it can.
[0018]
In one embodiment of the present invention, the first emitter layer and the second emitter layer are made of the same group III-V compound semiconductor.
[0019]
According to this embodiment, since the first emitter layer and the second emitter layer are made of the same III-V group compound semiconductor, the emitter etching of both layers is stopped with one kind of wet etching solution or one set of dry etching gas species. The etching selectivity with respect to the layer can be maintained, and the manufacturing cost can be reduced without deteriorating the element characteristics.
[0020]
In one embodiment of the present invention, the first emitter layer and the second emitter layer are made of either GaInP, AlGaInP, GaInAsP, or AlGaInAsP.
[0021]
According to this embodiment, since the first emitter layer and the second emitter layer are any one of a GaInP layer, an AlGaInP layer, a GaInAsP layer, and an AlGaInAsP layer, selective etching for both GaAs layers is facilitated. By using a P-based material for the group, abnormal thermal diffusion of the electrode material can be prevented.
[0022]
In one embodiment of the present invention, the first emitter layer has an n-type impurity concentration of 3 × 10. ¹⁷ /cm ^Three ~ 5x10 ¹⁷ /cm ^Three The film thickness is 20 nm to 50 nm.
[0023]
According to this embodiment, the first emitter layer has an n-type impurity concentration of 3 × 10. ¹⁷ /cm ^Three ~ 5x10 ¹⁷ /cm ^Three In this range, since the film thickness is 20 nm to 50 nm, the first emitter layer immediately below the base electrode is depleted in the thickness direction, and the conductivity of the conductive layer on the first emitter layer is suppressed. Can do.
[0024]
In one embodiment of the present invention, the emitter etching stop layer has an n-type impurity concentration of 3 × 10 5. ¹⁷ /cm ^Three ~ 1x10 ¹⁸ /cm ^Three The film thickness is 10 nm or more.
[0025]
According to this embodiment, the n-type impurity concentration of the emitter etching stop layer is 3 × 10 ¹⁷ /cm ^Three As described above, sufficient electrons can be supplied from the emitter to the base, and the emitter resistance value can be suppressed. The n-type impurity concentration of the emitter etching stop layer is 1 × 10 ¹⁸ /cm ^Three Therefore, the diffusion of the dopant when depositing the emitter etching stop layer can be suppressed to a negligible level, and the deterioration of the current amplification factor due to the diffusion of the dopant can be suppressed. Furthermore, since the thickness of the emitter etching stop layer is 10 nm or more, selective etching with the second emitter layer can be performed stably, and the yield and the like can be improved.
[0026]
The wireless communication module of the present invention uses the heterojunction bipolar transistor.
[0027]
In the wireless communication module of the present invention, since the above-described heterojunction bipolar transistor is used as the power amplifier element in the output stage, the leakage current between the emitter and the base can be reduced, and high performance and mass productivity with low emitter resistance are achieved. A transistor is realized, so that the power consumption and the manufacturing cost of the wireless communication module can be reduced.
[0028]
[0029]
[0030]
[0031]
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to illustrated embodiments.
FIG. 1 is a cross-sectional view of a heterojunction bipolar transistor according to a first embodiment of the present invention. In FIG. 1, 1 is a semi-insulating GaAs substrate, 2 is an n-type GaAs subcollector layer (impurity concentration n = 5 × 10 ¹⁸ /cm ^Three , 500 nm thickness), 3 is an n-type GaAs collector layer (impurity concentration n = 3 × 10 ¹⁶ /cm ^Three , 700 nm thickness) 4 is a p-type GaAs base layer (impurity concentration p = 4 × 10 ¹⁹ /cm ^Three , 80 nm thickness), 5 is an n-type GaInP first emitter layer (impurity concentration n = 5 × 10 ¹⁷ /cm ^Three , 30 nm thickness), 6 is an n-type GaAs emitter etching stop layer (impurity concentration n = 5 × 10 ¹⁷ /cm ^Three , 30 nm thickness), 7 is an n-type GaInP second emitter layer (impurity concentration n = 5 × 10 ¹⁷ /cm ^Three , 100 nm thickness), 8 is an n-type GaAs layer (impurity concentration n = 5 × 10 ¹⁸ /cm ^Three , 100 nm thickness) and n-type GaInAs layer (impurity concentration n = 2 × 10 ¹⁹ /cm ^Three , 100 nm thick), and these layers are formed by gas source MBE (molecular beam epitaxy) method or MOCVD (metal organic chemical vapor deposition) method.
Further, 9 is a 100 nm thick emitter electrode made of tungsten nitride, 10 is an emitter mesa, 11 is an inner side wall, 12 is an emitter mesa, 13 is an outer side wall, 14 is a base electrode, and 15 is a collector electrode.
[0033]
2 to 5 sequentially show a method of manufacturing the heterojunction bipolar transistor of FIG. 1, FIG. 2 shows an emitter electrode, FIG. 3 shows an emitter mesa, FIG. 4 shows a sidewall insulating film, and FIG. The process of forming each is shown.
First, on the GaAs substrate 1, the sub-collector layer 2, the collector layer 3, the base layer 4, the first emitter layer 5, the emitter etching stop layer 6 as an etching stop layer, the second emitter layer 7, and the emitter contact layer 8 of FIG. The emitter electrodes 9 are sequentially deposited, and then the portions other than the emitter electrode 9 are removed by photolithography.
Next, by using the emitter electrode 9 as a mask, the emitter contact layer 8 is etched to expose the surface of the GaInP second emitter layer 7, and this is exposed to SiO 2 by CVD or the like. ₂ The film 11 is deposited to obtain the state shown in FIG.
[0034]
In the emitter mesa formation process shown in FIG. 3, the SiO deposited in FIG. ₂ The film 11 is etched using an anisotropic reactive etching method or the like, and SiO 2 is formed on the side surface of the emitter electrode mesa 10 (see FIG. 3). ₂ A sidewall insulating film 11 made of a film is formed. Further, using the sidewall insulating film 11 as a mask, the second emitter layer 7 is etched with a mixed solution of hydrochloric acid, phosphoric acid, and pure water until the n-type GaAs emitter etching stop layer 6 is reached.
The mixed solution of hydrochloric acid, phosphoric acid and pure water has an etching selection ratio of the n-type GaInP second emitter layer 7 to the GaAs layer 6 of about 10: 1. The etching can be sufficiently stopped in the etching stop layer 6. Further, there is a similar difference in etching rate even in an ion milling method using a gas such as Ar, and the etching can be stopped in the GaAs emitter etching stop layer 6.
[0035]
Here, the reason why the mixed solution of hydrochloric acid, phosphoric acid and pure water is used for etching the GaInP second emitter layer 7 is that an intermediate product composed of GaInAsP is generated at the interface between the GaInP layer and the GaAs layer. This is because the intermediate product cannot be completely removed with a conventionally used mixed solution of hydrochloric acid and pure water. This intermediate product may not be removed even by the phosphoric acid-based etching solution in the next step, which significantly reduces the product yield. Therefore, there is a difference in etching rate, and an etching solution or etching mixed gas that can etch both the GaInP layer and the GaAs layer must be used.
[0036]
Although the intermediate product can be removed using an etching mixture of hydrochloric acid and pure water having a high hydrochloric acid ratio, the second etching rate is different between the GaInP layer and the intermediate product. In order to completely remove the intermediate product at the interface between the emitter layer 7 and the emitter etching stop layer 6, overetching is required. As a result, the GaInP second emitter layer 7 is rapidly etched with this etching mixture having a high proportion of hydrochloric acid, so that it is difficult to control the amount of side etching, and often the side etching is excessively performed. There is a problem that the emitter resistance increases and the high-frequency characteristics of the element deteriorate.
The hydrochloric acid-based etching solution used here etches the n-type GaInAs layer constituting the emitter contact layer 8 and increases the emitter resistance. Therefore, the sidewall insulating film 11 forms the mesa side surface of the emitter contact layer. It also serves to protect against etching.
Furthermore, phosphoric acid (H _Three PO _Four ), Hydrogen peroxide solution (H ₂ O ₂ ) Etch the GaAs emitter etching stop layer 6 with a mixture of pure water. Since this etching solution does not etch the GaInP layer, the etching stops on the surface of the GaInP first emitter layer 5.
[0037]
In the step of re-forming the sidewall insulating film shown in FIG. 4, the substrate manufactured in the step of FIG. ₂ Is deposited on the side surface of the emitter mesa 12 using an anisotropic reactive etching method or the like. ₂ A side wall insulating film 13 made of is formed.
[0038]
In the base electrode deposition step shown in FIG. 5, Pt / Ti / Pt / Au is vacuum-deposited in this order at a thickness of 10 nm / 10 nm / 20 nm / 80 nm on the substrate fabricated in the step of FIG. Thus, the surface is covered with the Pt / Ti / Pt / Au film from the emitter electrode 9 to the first emitter layer 5. Next, argon ion milling is performed from an oblique direction, and the excess Pt / Ti / Pt / Au film deposited on the side surface of the sidewall insulating film 13 is removed by etching, whereby the emitter electrode 9 and the base are formed as shown in FIG. The electrode 14 is separated.
Thus, the base electrode 14 can be formed in a self-aligned manner with respect to the emitter electrode 9. As is apparent from FIG. 5, the base electrode 14 is formed with the side wall insulating film 13 being separated from the emitter mesa 12, and the side walls of the emitter electrode 9 and the side surface of the emitter mesa 12 are covered with the side wall insulating films 11, 13. Since it is formed, the base electrode can be deposited only in other desired portions or portions that can be etched by subsequent milling. It turns out that the surroundings of the vapor deposition material which causes the leak current between bases can be eliminated.
[0039]
Finally, the emitter and base regions are protected with a photoresist, and the excess Pt / Ti / Pt / Au film is removed by ion milling and then mesa etching with a mixture of phosphoric acid, hydrogen peroxide, and pure water. To expose the GaAs subcollector layer 2 shown in FIG. Next, a resist mask is formed by lithography, AuGe / Ni / Au is deposited at 150 nm / 15 nm / 150 nm, respectively, and the collector electrode 15 is formed by a lift-off method. Thereafter, heat treatment at about 400 ° C. is performed to obtain ohmic contact between the base and the collector.
[0040]
In the heterojunction bipolar transistor manufactured as shown in FIG. 1, the emitter mesa 12 is entirely covered with the sidewall insulating film 13, and the base electrode 14 is separated from the emitter mesa 12 by the sidewall insulating film 13. That is, since the side wall of the emitter mesa 12 is covered with the side wall insulating film 13, the vapor deposition material of the base electrode 14 does not go around the side wall of the emitter mesa and is deposited, so that the leak between the emitter and the base that flows on the semiconductor surface. The current is almost gone. Thanks to the sidewall insulating film 13, a part of the second emitter layer 109 is made dimensionally controllable so as to separate the emitter mesa portion and the base electrode 116 and eliminate leakage current as described in the conventional example of FIG. Since it is not necessary to remove the cavity 114 (see FIG. 11) by inferior side etching, variations in emitter resistance between wafers can be made extremely small, and the high frequency characteristics of the device are not impaired. In the present embodiment, since a three-layer emitter structure comprising GaInP / GaAs / GaInP layers 5, 6, and 7 is adopted, a very high-reliability heterojunction bipolar transistor is obtained.
[0041]
In this embodiment, the GaAs / GaInP interface is exposed on the side surface of the emitter mesa, but no increase in emitter resistance was observed in the reliability test. The reason is that the second emitter layer 7, the emitter etching stop layer 6, and the first emitter layer 5 having a relatively low doping concentration in the semiconductor can be widely formed with respect to the emitter contact layer 8, that is, the emitter electrode mesa. It is thought that it was the result.
As described above, by adopting the GaInP / GaAs / GaInP three-layer emitter structure of this embodiment, even when the base electrode 14 is formed on the emitter etching stop layer 6 or the first emitter layer 5, the emitter resistance is small. Therefore, it is possible to provide a large number of heterojunction bipolar transistor devices with low emitter-base leakage current and low current density and high current amplification factor with good reproducibility.
In addition, by using the high-performance heterojunction bipolar transistor with low emitter-base leakage current of this embodiment for the power amplifier element in the output stage of the wireless communication module, a low-power consumption and low-cost power wireless communication module can be obtained. Can be provided.
[0042]
In the present embodiment, the emitter structure of GaInP / GaAs / GaInP has been described. However, a heterojunction bipolar transistor having an emitter structure of AlGaInP / GaAs / AlGaInP can also be manufactured in the same process.
Phosphorus-based and arsenic-based compound semiconductors, which are different Group V elements, can easily be selectively etched, so that semiconductors of appropriate compounds can be combined.
Further, the emitter etching stop layer 6 and the base layer 4 are formed of the same III-V group compound semiconductor, so that both the layers are formed on the first emitter layer 5 with one kind of wet etching solution or one set of dry etching gas species. On the other hand, since etching can be performed selectively, it is effective for cost reduction.
Further, by forming the emitter etching stop layer 6 with GaAs, the width of the etching stop layer 6 can be controlled well, and the increase in the leakage current between the emitter and the base and the increase in the emitter resistance can be suppressed. .
[0043]
The first emitter layer 7 and the second emitter layer 5 are formed of the same group III-V compound semiconductor, so that both layers can be used as an emitter etching stop layer with one kind of wet etching solution or one set of dry etching gas species. On the other hand, it can be selectively etched, which is effective for cost reduction.
Further, by forming the first emitter layer 5 and the second emitter layer 7 with any one of GaInP, AlGaInP, GaInAsP, and AlGaInAsP, a conductive layer is formed on the side wall of the emitter mesa 12 by surrounding the base electrode material when forming the base electrode. Even when the above compound semiconductor is formed, it has been confirmed by the inventors' experiments that the compound semiconductor has a small diffusion coefficient in the semiconductor, and has an effect of preventing the diffusion of the conductive layer in the heat treatment step.
[0044]
The n-type impurity concentration of the first emitter layer 5 is 3 × 10 ¹⁷ /cm ^Three ~ 7 × 10 ¹⁷ /cm ^Three In particular, 5 × 10 ¹⁷ /cm ^Three The degree is suitable for reducing the emitter resistance, suppressing impurity diffusion into the base layer, and stabilizing the current amplification factor of the device. By setting the film thickness of the first emitter layer 5 in the range of 20 nm to 50 nm, the first emitter layer 5 immediately below the base electrode 14 is depleted in the thickness direction. The conductivity of the conductive layer can be suppressed. Among these, 25 nm to 40 nm is preferable.
[0045]
The n-type impurity concentration of the emitter etching stop layer 6 is 3 × 10 ¹⁷ /cm ^Three By doing so, sufficient electrons can be supplied from the emitter to the base, and the emitter resistance value can be suppressed. On the other hand, the n-type impurity concentration of the emitter etching stop layer 6 is 1 × 10 ¹⁸ /cm ^Three By making it below, it is possible to suppress the diffusion of the dopant when depositing the emitter etching stop layer to a negligible level, and it is possible to suppress the deterioration of the current amplification factor due to the diffusion of the dopant. Further, it is effective to gradually increase the doping concentration of the emitter etching stop layer 6 from the vicinity of the lower first emitter layer 5 toward the upper second emitter layer 7 within the above concentration range.
By setting the thickness of the emitter etching stop layer 6 to 10 nm or more, selective etching with respect to the second emitter layer 7 can be stably performed, and the yield and the like can be improved. Among these, 10 nm to 50 nm is more preferable.
[0046]
FIG. 6 is a cross-sectional view of a heterojunction bipolar transistor according to the second embodiment of the present invention. In FIG. 6, 21 is a semi-insulating GaAs substrate, 22 is an n-type GaAs subcollector layer, 23 is an n-type GaAs collector layer, 24 is a p-type GaAs base layer, and 25 is an n-type AlGaInP first emitter layer (impurity concentration). n = 3 × 10 ¹⁷ /cm ^Three , 50 nm thick), 26 is an n-type GaAs emitter etching stop layer (impurity concentration n = 3 × 10 ¹⁷ /cm ^Three , 100 nm thickness), 27 is an n-type GaInP second emitter layer (n = 5 × 10 ¹⁷ /cm ^Three , 100 nm thickness), 28 is an emitter contact layer, 29 is an emitter electrode, 30 is an emitter electrode mesa, 31 is an inner sidewall, 32 is an emitter mesa, 33 is an outer sidewall, 34 is a base electrode, and 35 is a collector electrode. is there.
[0047]
The second embodiment is the same as the first embodiment except that the emitter structure is composed of three layers of an n-type AlGaInP first emitter layer 25, an n-type GaAs emitter etching stop layer 26, and an n-type GaInP second emitter layer 27. This is substantially the same as the first embodiment.
[0048]
7 to 10 sequentially show a method of manufacturing the heterojunction bipolar transistor of FIG.
First, on the GaAs substrate 21, the sub-collector layer 22, the collector layer 23, the base layer 24, the first emitter layer 25, the emitter etching stop layer 26 as an etching stop layer, the second emitter layer 27, and the emitter contact layer 28 of FIG. The emitter electrodes 29 are sequentially deposited, and then the portions other than the emitter electrode 29 are removed by photolithography.
Next, using the emitter electrode 29 as a mask, the emitter contact layer 28 is etched to expose the surface of the AlGaInP second emitter layer 27, and a SiNx film 31 is deposited thereon by a CVD method or the like to obtain the state shown in FIG. To do.
[0049]
In the emitter mesa formation process shown in FIG. 8, the SiNx film 31 deposited in FIG. 7 is etched using an anisotropic reactive etching method or the like, and the SiNx film is formed on the side surface of the emitter electrode mesa 30 (see FIG. 8). A side wall insulating film 31 is formed. Further, using the sidewall insulating film 31 as a mask, the second emitter layer 27 is etched with a mixed solution of hydrochloric acid, phosphoric acid, and pure water until the n-type GaAs emitter etching stop layer 26 is reached.
The mixed solution of hydrochloric acid, phosphoric acid and pure water has an etching selection ratio of the n-type GaInP second emitter layer 27 to the GaAs layer 26 of about 10: 1. The etching stop layer 26 can be stopped sufficiently. Further, there is a similar difference in etching rate even in an ion milling method using a gas such as Ar, and the etching can be stopped in the GaAs emitter etching stop layer 26.
[0050]
Here, the reason why the mixed solution of hydrochloric acid, phosphoric acid and pure water is used for etching the GaInP second emitter layer 7 is that an intermediate product composed of GaInAsP is generated at the interface between the GaInP layer and the GaAs layer. This is because the intermediate product cannot be completely removed with a conventionally used mixed solution of hydrochloric acid and pure water. This intermediate product may not be removed even by the phosphoric acid-based etching solution in the next step, which significantly reduces the product yield. Therefore, there is a difference in etching rate, and an etching solution or etching mixed gas that can etch both the GaInP layer and the GaAs layer must be used.
[0051]
Although the intermediate product can be removed using an etching mixture of hydrochloric acid and pure water having a high hydrochloric acid ratio, the second etching rate is different between the GaInP layer and the intermediate product. In order to completely remove the intermediate product at the interface between the emitter layer 27 and the emitter etching stop layer 26, overetching is required. As a result, the GaInP second emitter layer 27 is rapidly etched with this etching mixture having a high proportion of hydrochloric acid, so that it is difficult to control the amount of side etching, and often the side etching is excessively performed. There is a problem that the emitter resistance increases and the high-frequency characteristics of the element deteriorate.
The hydrochloric acid-based etching solution used here etches the n-type GaInAs layer constituting the emitter contact layer 28 and increases the emitter resistance. Therefore, the sidewall insulating film 31 forms the mesa side surface of the emitter contact layer. It also serves to protect against etching.
[0052]
In the sidewall insulating film re-forming step shown in FIG. 9, SiNx is deposited on the substrate manufactured in the step of FIG. 8, and the sidewall made of SiNx is formed on the side surface of the emitter mesa 32 by using an anisotropic reactive etching method or the like. An insulating film 33 is formed.
[0053]
In the base electrode deposition step shown in FIG. 5, Pt / Ti / Pt / Au is vacuum-deposited in this order at a thickness of 10 nm / 10 nm / 20 nm / 80 nm on the substrate produced in the step of FIG. As a result, the surface is covered with the Pt / Ti / Pt / Au film from the emitter electrode 29 to the emitter etching stop layer 26. Next, argon ion milling is performed from an oblique direction, and the excess Pt / Ti / Pt / Au film deposited on the side wall of the sidewall insulating film 33 is removed by etching, whereby the emitter electrode 29 and the base are formed as shown in FIG. The electrode 34 is separated.
Thus, the base electrode 34 can be formed with respect to the emitter electrode 29 by self-alignment. As is apparent from FIG. 10, the base electrode 34 is formed with the sidewall insulating film 33 separated from the emitter mesa 32, and the side walls of the emitter electrode 29 and the side of the emitter mesa 32 are covered with the sidewall insulating films 31 and 33. Since it is formed, the base electrode can be deposited only in other desired portions. Therefore, the deposition material that causes the leak current between the emitter and the base, which has occurred in the conventional simultaneous deposition of a large number of substrates. It turns out that you can eliminate the wrap around.
[0054]
Finally, the emitter and base regions are protected with a photoresist, and the excess Pt / Ti / Pt / Au film is removed by ion milling and then mesa etching with a mixture of phosphoric acid, hydrogen peroxide, and pure water. To expose the GaAs subcollector layer 22 shown in FIG. Next, a resist mask is formed by lithography, AuGe / Ni / Au is deposited at 150 nm / 15 nm / 150 nm, respectively, and a collector electrode 35 is formed by a lift-off method. Thereafter, heat treatment at about 400 ° C. is performed to obtain ohmic contact between the base and the collector.
[0055]
In the heterojunction bipolar transistor shown in FIG. 6 thus manufactured, the emitter mesa 32 is entirely covered with the sidewall insulating film 33, and the base electrode 34 is separated from the emitter mesa 32 by the sidewall insulating film 33. That is, since the side wall of the emitter mesa 32 is covered with the side wall insulating film 33, the vapor deposition material of the base electrode 34 does not wrap around the side wall of the emitter mesa and is deposited, so that the leak between the emitter and the base that flows on the semiconductor surface. The current is almost gone. Thanks to the sidewall insulating film 33, as described in the conventional example of FIG. 11, a part of the second emitter layer 109 is made dimensionally controllable so as to separate the emitter mesa portion and the base electrode 116 to eliminate leakage current. Since it is not necessary to remove the cavity 114 (see FIG. 11) by inferior side etching, variations in emitter resistance between wafers can be made extremely small, and the high frequency characteristics of the device are not impaired.
In this embodiment, since a three-layer emitter structure composed of AlGaInP / GaAs / GaInP layers 25, 26 and 27 is employed, an increase in emitter resistance in the reliability test was not recognized. The reason is considered to be the result that the second emitter layer 27, the emitter etching stop layer 26, and the first emitter layer 25 having a relatively low doping concentration in the semiconductor can be formed widely with respect to the emitter contact layer 28. It is done.
[0056]
In addition, by using the high-performance heterojunction bipolar transistor with low emitter-base leakage current of this embodiment for the power amplifier element in the output stage of the wireless communication module, a low-power consumption and low-cost power wireless communication module can be obtained. Can be provided.
[0057]
In this embodiment, the emitter structure of AlGaInP / GaAs / GaInP has been described. However, a heterojunction bipolar transistor having an emitter structure of AlGaInP / GaAs / AlGaInP can also be manufactured in the same process.
Phosphorus-based and arsenic-based compound semiconductors, which are different Group V elements, can easily be selectively etched, so that semiconductors of appropriate compounds can be combined.
Further, the emitter etching stop layer 26 and the base layer 24 are formed of the same group III-V compound semiconductor, so that both the layers are formed on the first emitter layer 25 with one kind of wet etching liquid or one set of dry etching gas species. On the other hand, since etching can be performed selectively, it is effective for cost reduction.
Further, by forming the emitter etching stop layer 26 with GaAs, the width of the etching stop layer 26 can be controlled well, and an increase in the leakage current between the emitter and the base and the increase in the emitter resistance value can be suppressed. .
[0058]
The n-type impurity concentration of the first emitter layer 25 is 3 × 10 ¹⁷ /cm ^Three ~ 7 × 10 ¹⁷ /cm ^Three In particular, 5 × 10 ¹⁷ /cm ^Three The degree is suitable for reducing the emitter resistance, suppressing impurity diffusion into the base layer, and stabilizing the current amplification factor of the device. By setting the film thickness of the first emitter layer 25 in the range of 20 nm to 50 nm, the first emitter layer 25 immediately below the base electrode 34 is depleted in the thickness direction. The conductivity of the conductive layer can be suppressed. Of these, 20 nm to 50 nm is preferable.
[0059]
The n-type impurity concentration of the emitter etching stop layer 26 is 3 × 10 ¹⁷ /cm ^Three By doing so, sufficient electrons can be supplied from the emitter to the base, and the emitter resistance value can be suppressed. On the other hand, the n-type impurity concentration of the emitter etching stop layer 26 is set to 1 × 10 5. ¹⁸ /cm ^Three By making it below, it is possible to suppress the diffusion of the dopant when depositing the emitter etching stop layer to a negligible level, and it is possible to suppress the deterioration of the current amplification factor due to the diffusion of the dopant. It is also effective to gradually increase the doping concentration of the emitter etching stop layer 26 from the vicinity of the lower first emitter layer 25 toward the upper second emitter layer 27 within the above concentration range.
By setting the film thickness of the emitter etching stop layer 26 to 10 nm or more, selective etching with respect to the second emitter layer 27 can be stably performed, and the yield and the like can be improved. Of these, 10 nm to 20 nm is more preferable.
[0060]
As a secondary effect, the second emitter layer 27, the emitter etching stop layer 26, and the first emitter layer 25 having a relatively low doping concentration in the semiconductor can be formed wider than the emitter contact layer 28. As a result, the emitter current spreads, and as a result, the emitter resistance and the base resistance can be reduced as compared with the prior art.
[0061]
In the above embodiment, unlike the conventional technique in which the base electrode and the emitter mesa are electrically separated by side separation by side etching, they are electrically separated by the sidewall insulating film. Accordingly, since the base electrode is formed across the sidewall insulating film having a predetermined thickness from the emitter, the distance from the intrinsic part of the heterojunction bipolar transistor to the base electrode is defined by the thickness of the sidewall insulating film. Excellent in reproducibility and mass production of transistor manufacturing. In addition, since the distance can be made relatively short, the emitter resistance value of the heterojunction bipolar transistor element can be made as small as possible, and it is possible to prevent the deposition material from entering the emitter during the base electrode deposition, so that the leakage between the emitter and the base can be prevented. The current can be made small enough to be ignored.
The reduction of the emitter resistance largely contributes to the improvement of the high-speed operation characteristics of the heterojunction bipolar transistor, and it has been found that this effect is remarkable when used in a high-frequency device of GHz or higher, particularly about 10 GHz. Furthermore, since the increase in emitter resistance can be suppressed even if the transistor area is reduced, the transistor area can be reduced, the chip area of the microwave monolithic integrated circuit, and thus the volume including the package, can be reduced, and the mass productivity can be reduced. And the manufacturing cost can be reduced.
[0062]
【The invention's effect】
As is clear from the above description, the heterojunction bipolar transistor of the present invention has an insulating film formed on all side surfaces of the emitter mesa portion, so that the emitter mesa portion and the base electrode are spatially separated by this insulating film, When the base electrode is formed on both sides of the emitter mesa by vapor deposition, the base electrode material is not deposited on the side wall of the emitter mesa, so that the leakage current between the emitter and the base can be suppressed, and the moisture resistance of the element Can be improved. Furthermore, the first emitter layer, the etching stop layer, and the second emitter layer are formed wider than the emitter contact layer. The second emitter layer protrudes outside the emitter contact layer at the emitter contact layer interface. As a result, the emitter current spreads, and as a result, the emitter resistance and the base resistance can be reduced.
[0063]
In one embodiment of the present invention, since the base electrode electrically connected to the base layer is formed on the first emitter layer, the vicinity of the base electrode is easily depleted, and as a result, the leakage current is further increased. Can be reduced.
[0064]
In one embodiment of the present invention, since the base electrode electrically connected to the base layer is formed on the etching stop layer, compared with the case where the base electrode is formed on the first emitter layer, Etching steps are reduced and manufacturing costs can be reduced.
[0065]
In one embodiment of the present invention, the etching stop layer and the base layer are made of the same III-V compound semiconductor, so that the first layer of the two layers is formed with one kind of wet etchant or one set of dry etching gas species. The etching selectivity for one emitter layer can be maintained, and the manufacturing cost can be reduced.
[0066]
In one embodiment of the present invention, since the etching stop layer is made of GaAs, the width of the etching stop layer can be controlled well, and an increase in the leakage current between the emitter and the base and an increase in the emitter resistance value are suppressed. be able to.
[0067]
In one embodiment of the present invention, since the first emitter layer and the second emitter layer are made of the same III-V compound semiconductor, both types of emitters are formed with one kind of wet etching solution or one set of dry etching gas species. The etching selectivity with respect to the etching stop layer can be maintained, and the manufacturing cost can be reduced without deteriorating the element characteristics.
[0068]
In one embodiment of the present invention, since the first emitter layer and the second emitter layer are made of either GaInP, AlGaInP, GaInAsP, or AlGaInAsP, selective etching for the GaAs layers of both layers is facilitated, and the By using the P-based material, abnormal heat diffusion of the electrode material can be prevented.
[0069]
In one embodiment of the present invention, the first emitter layer has an n-type impurity concentration of 3 × 10. ¹⁷ /cm ^Three ~ 5x10 ¹⁷ /cm ^Three Since the film thickness is 20 nm to 50 nm, the first emitter layer immediately below the base electrode is depleted in the thickness direction, and the conductivity of the conductive layer on the first emitter layer is suppressed. be able to.
[0070]
In one embodiment of the present invention, the emitter etching stop layer has an n-type impurity concentration of 3 × 10 5. ¹⁷ /cm ^Three ~ 1x10 ¹⁸ /cm ^Three Since the film thickness is 10 nm or more, sufficient electrons can be supplied from the emitter to the base, the emitter resistance value can be suppressed, and dopant diffusion when depositing the emitter etching stop layer, dopant diffusion As a result, it is possible to suppress the deterioration of the current amplification factor due to the above, and to perform selective etching with the second emitter layer stably, thereby improving the yield.
[0071]
In addition, since the wireless communication module of the present invention uses the heterojunction bipolar transistor, the leakage current between the emitter and the base can be reduced, and a transistor with low emitter resistance and excellent mass productivity is realized. It is possible to reduce the power consumption and the manufacturing cost of the communication module.
[0072]
[0073]
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a heterojunction bipolar transistor according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view when forming an emitter electrode of the transistor.
FIG. 3 is a cross-sectional view of the transistor when forming an emitter mesa.
FIG. 4 is a cross-sectional view of the transistor when a sidewall is formed.
FIG. 5 is a cross-sectional view of the transistor when a base electrode is formed.
FIG. 6 is a cross-sectional view of a heterojunction bipolar transistor according to a second embodiment of the present invention.
FIG. 7 is a cross-sectional view of the transistor when the emitter electrode is formed.
FIG. 8 is a cross-sectional view of the transistor when forming an emitter mesa.
FIG. 9 is a cross-sectional view of the transistor when the sidewall is formed.
FIG. 10 is a cross-sectional view of the transistor when a base electrode is formed.
FIG. 11 is a cross-sectional view of a conventional heterojunction bipolar transistor.
[Explanation of symbols]
1,21 GaAs substrate
2,22 n-type GaAs subcollector layer
3,23 n-type GaAs collector layer
4,24 p-type GaAs base layer
5 n-type GaInP first emitter layer
6,26 n-type GaAs emitter etching stop layer
7,27 n-type GaInP second emitter layer
8,28 Emitter contact layer
9,29 Emitter electrode
10,30 Emitter electrode mesa side wall
11,31 Side wall insulating film
12,32 Emitter mesa
13,33 Side wall insulating film
14,34 Base electrode
15,35 Collector electrode
25 n-type AlGaInP first emitter layer

Claims

A collector layer, a base layer, a first emitter layer made of a III-V group compound semiconductor, an etching stop layer made of a III-V group compound semiconductor, a second emitter layer, and an emitter contact layer are sequentially formed on the semiconductor substrate,
The etching stop layer functions as an etching stop layer for the second emitter layer,
An emitter mesa portion including the first emitter layer, the etching stop layer, a part of the second emitter layer, and an emitter contact layer is formed on the base layer, and the second emitter layer is located outside the emitter contact layer at the interface of the emitter contact layer. Projecting
The first emitter layer, the etch stop layer and the second emitter layer are formed wider than the emitter contact layer;
A heterojunction bipolar transistor, wherein an insulating film is formed on all side surfaces of the emitter mesa portion.

2. The heterojunction bipolar transistor according to claim 1, wherein a base electrode electrically connected to the base layer is formed on the first emitter layer.

2. The heterojunction bipolar transistor according to claim 1, wherein a base electrode electrically connected to the base layer is formed on the etching stop layer.

2. The heterojunction bipolar transistor according to claim 1 , wherein the etching stop layer and the base layer are made of the same III-V compound semiconductor.

2. The heterojunction bipolar transistor according to claim 1 , wherein the etching stop layer is made of GaAs.

2. The heterojunction bipolar transistor according to claim 1 , wherein the first emitter layer and the second emitter layer are made of the same group III-V compound semiconductor.

2. The heterojunction bipolar transistor according to claim 1 , wherein the first emitter layer and the second emitter layer are made of GaInP, AlGaInP, GaInAsP, or AlGaInAsP.

2. The heterojunction bipolar transistor according to claim 1 , wherein the first emitter layer has an n-type impurity concentration in a range of 3 × 10 ¹⁷ / cm ^{3 to} 5 × 10 ¹⁷ / cm ³ and a film thickness of 20 nm to 50 nm. A heterojunction bipolar transistor characterized in that:

2. The heterojunction bipolar transistor according to claim 1 , wherein the emitter etching stop layer has an n-type impurity concentration in a range of 3 × 10 ¹⁷ / cm ³ to 1 × 10 ¹⁸ / cm ³ and a film thickness of 10 nm or more. A heterojunction bipolar transistor characterized in that:

A wireless communication module using the heterojunction bipolar transistor according to claim 1 .