JP3350426B2 - Method for manufacturing heterojunction bipolar transistor - Google Patents
Method for manufacturing heterojunction bipolar transistorInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ(以下、HBTと記す)の製造方法に
係り、特に、低消費電力回路への適用に好適で、微細ト
ランジスタ寸法を有し、信頼性、高周波特性に優れたH
BTの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a heterojunction bipolar transistor (hereinafter referred to as "HBT"), and more particularly, to a method suitable for application to a low power consumption circuit, having a fine transistor dimension, and having a high reliability. H with excellent high frequency characteristics
The present invention relates to a BT manufacturing method.
【0002】[0002]
【従来の技術】HBTは、エミッタにベースよりもバン
ドギャップの大きな半導体材料を用いることにより、ベ
ースの不純物濃度を高くしてもエミッタ注入効率を低下
させることなく、大きな電流増幅率が得られること、こ
のためベース抵抗が低く抑えられること等、トランジス
タの高性能化に有利な利点を多く有している。2. Description of the Related Art An HBT uses a semiconductor material having a band gap larger than that of a base for an emitter, so that a large current amplification factor can be obtained without lowering the emitter injection efficiency even when the impurity concentration of the base is increased. Therefore, there are many advantages, such as a low base resistance, which are advantageous for improving the performance of the transistor.
【0003】特に、III−V族化合物半導体材料を用い
ると、その優れた電子輸送特性、材料の選択によりヘテ
ロ接合の組み合わせが広がること、また、電子デバイス
のみならず光デバイスとの融合も可能であること等利点
が増大する。[0003] In particular, when a III-V compound semiconductor material is used, its excellent electron transporting properties, the selection of materials, the combination of heterojunctions can be expanded, and not only electronic devices but also optical devices can be integrated. The advantages, such as being, increase.
【0004】化合物半導体を用いたHBTは、一般に、
(100)面を主表面とする半絶縁性半導体基板上に目
的とする半導体層をエピタキシャル成長させ、エッチン
グによりメサ型構造を形成し、エミッタ層、ベース層、
コレクタ層にそれぞれオーミックコンタクト電極を形成
して製造される。An HBT using a compound semiconductor is generally
A target semiconductor layer is epitaxially grown on a semi-insulating semiconductor substrate having a (100) plane as a main surface, a mesa structure is formed by etching, and an emitter layer, a base layer,
It is manufactured by forming an ohmic contact electrode on each of the collector layers.
【0005】このようなHBTの寄生抵抗、寄生容量を
減らし高速化を図るため、また、高集積化、低消費電力
化を図るためには、トランジスタ寸法の微細化が必要で
あり、素子構造上セルフアラインHBTが有利である。
このセルフアラインHBTの製造プロセスの中でも、エ
ミッタ電極に対し、エミッタを構成する半導体層にサイ
ドエッチングすることによりアンダーカット領域を形成
し、エミッタ電極を含んだ領域に、上からベース電極形
成用金属を電子ビーム蒸着することにより、エミッタと
ベース電極とを同時にかつ分離して形成するプロセスが
ある。これは、微細寸法のエミッタメサ領域とベース電
極との距離を極力近づけ、寄生ベース抵抗を大幅に低減
させることができるため、盛んに用いられている。In order to reduce the parasitic resistance and the parasitic capacitance of the HBT to increase the speed, and to achieve high integration and low power consumption, it is necessary to miniaturize the transistor dimensions. Self-aligned HBTs are advantageous.
In the manufacturing process of the self-aligned HBT, an undercut region is formed by side-etching the semiconductor layer forming the emitter with respect to the emitter electrode, and a base electrode forming metal is formed from above on the region including the emitter electrode. There is a process of forming an emitter and a base electrode simultaneously and separately by electron beam evaporation. This is widely used because the distance between the emitter mesa region having a fine dimension and the base electrode can be reduced as much as possible and the parasitic base resistance can be greatly reduced.
【0006】エミッタ電極に対し、エミッタを構成する
半導体層にサイドエッチングを導入する最も簡便な方法
は、エミッタ電極をエッチングマスクとして、エミッタ
コンタクト層とエミッタ層に選択ウェットエッチングに
よりサイドエッチングする方法である。一般的に、Ga
AsやInPを中心とする化合物半導体をウェットエッ
チング法でエッチングする場合、その結晶面方位により
エッチング速度およびエッチング断面形状は大いに異な
り、エッチング断面形状は台形状の順メサ形状と逆台形
(上底の方が下底より長い)の逆メサ形状に大別され
る。The simplest method of introducing side etching into the semiconductor layer forming the emitter with respect to the emitter electrode is to perform side etching by selective wet etching on the emitter contact layer and the emitter layer using the emitter electrode as an etching mask. . Generally, Ga
When a compound semiconductor centering on As or InP is etched by a wet etching method, the etching rate and the etching cross-sectional shape greatly differ depending on the crystal plane orientation, and the etching cross-sectional shape is a trapezoidal forward mesa shape and an inverted trapezoidal shape (upper bottom). Is longer than the lower bottom).
【0007】前記エミッタ電極をマスクとしてエミッタ
コンタクト層およびエミッタ層のサイドエッチングを行
い、アンダーカット領域を形成し、その上からベース電
極形成用金属を電子ビーム蒸着するセルフアライン工程
では逆メサ断面形状の方が必要最低限の僅かなサイドエ
ッチング量でエミッタ/ベース電極が分離されるため、
エッチング時間が短くて済み、再現性、ウェハ面内均一
性に優れる。また、サイドエッチング量が少ないため、
エッチングマスクであるエミッタ電極材料とエミッタコ
ンタクト半導体層との密着面積も向上し、高歩留まりが
実現できる。In the self-alignment step of performing side etching of the emitter contact layer and the emitter layer by using the emitter electrode as a mask to form an undercut region, and depositing a base electrode forming metal on the undercut region by electron beam vapor deposition, an inverted mesa sectional shape is formed. Since the emitter / base electrode is separated by the minimum necessary amount of side etching,
The etching time is short, and the reproducibility and the uniformity within the wafer surface are excellent. Also, since the amount of side etching is small,
The adhesion area between the emitter electrode material serving as an etching mask and the emitter contact semiconductor layer is also improved, and a high yield can be realized.
【0008】一方、順メサ断面形状ではサイドエッチン
グ量が充分でないと、電子ビーム蒸着されたベース電極
金属がエミッタ層と一部接触してしまい、エミッタ/ベ
ース間短絡を招く危険性がある。充分深いサイドエッチ
ングを行うには、エッチング時間を長くしなければなら
ず、横方向へのエッチング深さの再現性、ウェハ面内均
一性が低下する。また、深いサイドエッチングを行う
と、エミッタ電極材料とエミッタコンタクト層との密着
面積を低下させ、歩留まりが低下する危険性も懸念され
る。On the other hand, if the side etching amount is not sufficient in the forward mesa cross-sectional shape, the base electrode metal deposited by electron beam partially contacts the emitter layer, and there is a danger of causing a short circuit between the emitter and the base. In order to perform a sufficiently deep side etching, the etching time must be lengthened, and the reproducibility of the etching depth in the lateral direction and the uniformity within the wafer surface deteriorate. Further, when the deep side etching is performed, the contact area between the emitter electrode material and the emitter contact layer is reduced, and there is a concern that the yield may be reduced.
【0009】また、化合物半導体系HBTの中でも、特
に高速性に優れ、かつ材料系のバンドギャップエネルギ
ーに対応する波長帯が、光デバイスと良く適合するIn
P/InGaAsHBTにおいては、InPエミッタメ
サ断面形状が順メサ形状である方が逆メサ形状よりも信
頼性に優れていることが報告されている(ケー・クリシ
マ他による「エクステンディド アブストラクツ オブ
ザ 1997 インターナショナル コンファレンス オン ソ
リッド ステイト デバイシズ アンド マテリアルズ 199
7年 420〜421頁(K. Kurishima et al., Extended Abstr
acts of the 1997 International Conference on Solid
State Devices and Materials, 1997,pp.420-421)参
照)。[0009] Among compound semiconductor-based HBTs, a wavelength band that is particularly excellent in high-speed operation and corresponds to the band gap energy of the material system is well suited to optical devices.
In P / InGaAs HBTs, it has been reported that the InP emitter mesa having a forward mesa cross-sectional shape is more reliable than an inverted mesa shape ("Extended Abstracts of K. Krisima et al.").
The 1997 International Conference on Solid State Devices and Materials 199
7 years 420-421 (K. Kurishima et al., Extended Abstr
acts of the 1997 International Conference on Solid
State Devices and Materials, 1997, pp. 420-421).
【0010】したがって、高信頼性のセルフアラインI
nP/InGaAsHBTを製作するためには、順メサ
面を含むエミッタメサ構造によりアンダーカット領域を
形成しなければならず、このため、エッチングマスクで
あるエミッタ電極に対して充分深いサイドエッチングが
必要不可欠となる。特に、InPにおける順メサ面は、
(111)B面であり、メサ断面形状は45度に近い角
度となるため、少なくともエミッタ層厚を大幅に上回る
深いサイドエッチング量(0.2μm以上)が求められ
る。Therefore, a highly reliable self-aligned I
In order to manufacture nP / InGaAsHBT, an undercut region must be formed by an emitter mesa structure including a normal mesa surface, and therefore, a sufficiently deep side etching is necessary for an emitter electrode serving as an etching mask. . In particular, the forward mesa surface in InP is
Since it is the (111) B plane and the mesa cross-sectional shape is at an angle close to 45 degrees, a deep side etching amount (0.2 μm or more) that at least greatly exceeds the thickness of the emitter layer is required.
【0011】図9(A)、(B)は従来例のInP/I
nGaAsHBTの製造工程を示す概略断面図である。FIGS. 9A and 9B show a conventional InP / I.
It is a schematic sectional drawing which shows the manufacturing process of nGaAsHBT.
【0012】図9において、24はp+型InGaAs
ベース層、25はn型InPエミッタ層、26はn+型
InGaAsエミッタコンタクト層、27はWSiエミ
ッタ電極である。In FIG. 9, reference numeral 24 denotes p + type InGaAs.
A base layer, 25 is an n-type InP emitter layer, 26 is an n + -type InGaAs emitter contact layer, and 27 is a WSi emitter electrode.
【0013】すなわち、これらの図は、従来の製造方法
によるInP/InGaAsHBTの順メサInPエミ
ッタ層25を含むセルフアラインエミッタ/ベースメサ
構造製造工程を示し、順メサ断面構造があらわれる(0
11)面方位から見た断面形状を示す。In other words, these figures show a manufacturing process of a self-aligned emitter / base mesa structure including a forward mesa InP emitter layer 25 of InP / InGaAsHBT by a conventional manufacturing method, and a forward mesa cross-sectional structure appears.
11) Shows a cross-sectional shape viewed from the plane orientation.
【0014】(A)は、高濃度n型不純物をドーピング
したn+型InGaAsエミッタコンタクト層26を、
WSi(タングステンシリサイド)エミッタ電極27を
エッチングマスクとして、Cl2/Ar混合ガスを用い
たECR−RIE(すなわち、電子サイクロトロン共鳴
で励起させたプラズマ源を用いた反応性イオンエッチン
グ)により異方性エッチング(垂直方向のみエッチング
される)する工程を示している。(A) shows an n + -type InGaAs emitter contact layer 26 doped with a high concentration n-type impurity,
Using WSi (tungsten silicide) emitter electrode 27 as an etching mask, anisotropic etching by ECR-RIE using Cl 2 / Ar mixed gas (that is, reactive ion etching using a plasma source excited by electron cyclotron resonance). 4 shows a step of performing etching only in the vertical direction.
【0015】(B)は、(A)の状態からさらに、クエ
ン酸/過酸化水素水溶液を用いてn+型InGaAsエ
ミッタコンタクト層26を、n型不純物をドーピングし
たn型InPエミッタ層25に対し、選択的にサイドエ
ッチングした後、塩酸/リン酸溶液を用いてn型InP
エミッタ層25のみ選択的にエッチングする工程を示し
ている。(B) shows the state of (A), further using an aqueous solution of citric acid / hydrogen peroxide to form an n + -type InGaAs emitter contact layer 26 and an n-type InP emitter layer 25 doped with an n-type impurity. After selective side etching, n-type InP using hydrochloric acid / phosphoric acid solution
The step of selectively etching only the emitter layer 25 is shown.
【0016】(B)において、この後セルフアラインベ
ースを形成するためのベース電極形成用金属を、エミッ
タ電極27を含んだ全面上から電子ビーム蒸着する(図
示省略)。このとき、n型InPエミッタ層25/p+
型InGaAsベース層24のp−n接合寸法幅(メサ
下端のp+型InGaAsベース層24と接する部分の
幅)が少なくともWSiエミッタ電極27の幅よりも長
いと、エミッタ/ベース間の短絡を招き、トランジスタ
特性が著しく低下する。エミッタ/ベース間のリーク電
流は、単に電流利得を低下させるばかりでなく、信頼性
に関しても顕著な劣化を引き起こす要因となり得る。し
たがって、クエン酸/過酸化水素水溶液を用いて、n+
型InGaAsエミッタコンタクト層26に大幅なサイ
ドエッチングを行わなければならないことになる。In FIG. 3B, a metal for forming a base electrode for forming a self-aligned base is then subjected to electron beam evaporation from the entire surface including the emitter electrode 27 (not shown). At this time, the n-type InP emitter layer 25 / p +
If the pn junction dimension width of the InGaAs base layer 24 (the width of the lower end of the mesa in contact with the p + -type InGaAs base layer 24) is longer than at least the width of the WSi emitter electrode 27, a short circuit between the emitter and the base is caused. In addition, the transistor characteristics are significantly reduced. The leakage current between the emitter and the base not only lowers the current gain but also causes a significant deterioration in reliability. Therefore, using citric acid / hydrogen peroxide aqueous solution, n +
Significant side etching must be performed on the type InGaAs emitter contact layer 26.
【0017】InP/InGaAsHBTの高信頼化を
図るには、ベース層中のp型不純物(ドーパント)の選
択が重要であるが、拡散係数が最も小さく、GaAs系
HBTにおいても高信頼性が示されているC(炭素)が
有望である。Cアクセプタをドーピングするエピタキシ
ャル成長手法としては、装置の小型化や原料補充が容易
である等の点で、有機金属気相エピタキシャル成長法
(MOCVD、MOVPE)が広く用いられている。し
かし、これらエピタキシャル成長中に、キャリアガスで
ある水素(H2)やアルシン(AsH3)、ホスフィン
(PH3)等の水素化物の水素がCアクセプタと結合
し、Cアクセプタを不活性化させ、正孔キャリア濃度を
低下させることが問題であった。Cと結合している水素
は、ベース層成長温度以上の高温アニール(450℃以
上)を施すことにより、容易に追い出すことが可能であ
る。ところが、HBT構造のウェハのままアニールを行
っても、ベース/エミッタp−n接合の空間電荷が障壁
となり、ベース層中で同じ正に帯電した水素は外へ抜け
出ることはできない。したがって、必ずエミッタ層を除
去し、ベース層を露出した状態で高温アニールを行う必
要がある(エイチ・イトウ他によるジャパニーズ ジャ
ーナル オブ アプライド フィジックス 第35巻 1996年
第6139〜6144頁(H. Ito et al., Jpn. J. Appl. Phys.
Vol.35 (1996), pp.6139-6144)参照)。エミッタメサ構
造を有する実際のHBTでは、エミッタ直下の内部ベー
ス領域中の水素は、アニールにより横方向に拡散し、外
部ベース領域に達した時点で外に抜け出ることになる。
一方、結晶性低下を避けるため、アニールは650℃以
下で行うのが望ましい。In order to increase the reliability of the InP / InGaAs HBT, it is important to select a p-type impurity (dopant) in the base layer. However, the diffusion coefficient is the smallest, and the GaAs HBT also exhibits high reliability. C (carbon) is promising. As an epitaxial growth method for doping a C acceptor, metalorganic vapor phase epitaxial growth methods (MOCVD, MOVPE) are widely used in terms of miniaturization of an apparatus and easy replenishment of raw materials. However, during these epitaxial growths, hydrogen of a hydride such as hydrogen (H 2 ), arsine (AsH 3 ), or phosphine (PH 3 ) as a carrier gas is bonded to the C acceptor, inactivating the C acceptor, and The problem was to lower the hole carrier concentration. Hydrogen bonded to C can be easily removed by high-temperature annealing (450 ° C. or higher) at a temperature higher than the base layer growth temperature. However, even if annealing is performed with the wafer having the HBT structure, the space charge at the base / emitter pn junction becomes a barrier, and the same positively charged hydrogen in the base layer cannot escape to the outside. Therefore, it is necessary to remove the emitter layer and perform high-temperature annealing with the base layer exposed (Japanese Journal of Applied Physics Vol. 35, 1996 by H. Ito et al.)
Pp. 6139-6144 (H. Ito et al., Jpn.J. Appl. Phys.
Vol. 35 (1996), pp. 6139-6144). In an actual HBT having an emitter mesa structure, hydrogen in the internal base region immediately below the emitter diffuses in the lateral direction by annealing, and escapes when reaching the external base region.
On the other hand, in order to avoid a decrease in crystallinity, it is desirable to perform annealing at 650 ° C. or lower.
【0018】このため脱水素化を図り、Cをドープした
ベース層の正孔キャリア濃度を回復させるためには、ベ
ース層を露出させ、エミッタ電極を含んだ状態で、45
0℃〜650℃の温度範囲で高温アニールを行わねばな
らない。Therefore, in order to achieve dehydrogenation and to recover the hole carrier concentration of the C-doped base layer, the base layer is exposed, and the base layer including the emitter electrode is exposed.
High temperature annealing must be performed in a temperature range of 0 ° C to 650 ° C.
【0019】[0019]
【発明が解決しようとする課題】高信頼性、優れた高周
波特性が期待されるCドープInGaAsベース層を有
するセルフアラインInP/InGaAsHBTの順メ
サ面を含むエミッタメサ断面構造において、電子ビーム
蒸着法によりベース電極金属を蒸着するときに、エミッ
タ/ベース短絡を防ぐためには、前述のように、マスク
となるエミッタ電極に対して充分に深いサイドエッチン
グを行わなければならない。したがって、ウェットエッ
チング時間の増大に伴い、サイドエッチング深さの再現
性、ウェハ面内均一性の低下が問題となる。SUMMARY OF THE INVENTION In an emitter mesa cross-sectional structure including a forward mesa surface of a self-aligned InP / InGaAs HBT having a C-doped InGaAs base layer, which is expected to have high reliability and excellent high-frequency characteristics, the base is formed by electron beam evaporation. In order to prevent an emitter / base short circuit when depositing an electrode metal, a sufficiently deep side etching must be performed on the emitter electrode serving as a mask as described above. Therefore, with the increase of the wet etching time, the reproducibility of the side etching depth and the decrease in the uniformity within the wafer surface become problems.
【0020】また、特にエミッタ幅が狭い微細寸法HB
Tでは、深いサイドエッチングが入ると、前述のよう
に、エミッタ電極材料とエミッタコンタクト層との密着
面積が低下し、歩留まりが減少するという不利益も生じ
る。In addition, particularly, a fine dimension HB having a narrow emitter width is used.
In T, when deep side etching is introduced, as described above, the contact area between the emitter electrode material and the emitter contact layer is reduced, and the yield is reduced.
【0021】また、エピタキシャル成長中に水素化によ
り不活性化されたCドープInGaAsベース層の脱水
素化を行い、正孔キャリア濃度を増加させるためには、
ベース層成長温度以上の高温アニール(少なくとも45
0℃以上)が必要であり、また、このアニールは、エミ
ッタ電極を含んだ状態で行われるため、エミッタ電極に
は耐熱性が要求される。したがって、エミッタ電極に通
常用いられる金(Au)を用いることはできない。In order to increase the hole carrier concentration by performing dehydrogenation of the C-doped InGaAs base layer inactivated by hydrogenation during epitaxial growth,
High temperature annealing above the base layer growth temperature (at least 45
(0 ° C. or more), and since this annealing is performed in a state including the emitter electrode, the emitter electrode is required to have heat resistance. Therefore, gold (Au) usually used for the emitter electrode cannot be used.
【0022】なお、単層エミッタ電極に対して充分に深
いサイドエッチングを行う危険を回避するために、積層
エミッタ電極をT字形構造に加工し、エミッタ電極自体
にアンダーカット領域を設ける方法が試みられている
(エイチ・マスダ他によるマイクロウェーブ アンド オ
プティカル テクノロジー レターズ 第11巻 ナンバー3
1996年 第159〜163頁(H. Masuda et al., Microwave an
d Optical TechnologyLetters, Vol.11, No.3, 1996, p
p.159-163)参照)。アンダーカット領域を含むT字形エ
ミッタ電極構造を用いることにより、エミッタ電極に対
し、エミッタコンタクト層を深くサイドエッチングする
危険性は避けられる。しかし、T字形エミッタ電極構造
を形成する場合、マスクとなる最上層の材料が反応性ガ
スを用いたRIEに対し、エッチングされないことが再
現性に優れた微細セルフアラインHBTの実現にとって
重要となる。例えば、耐熱性に優れたタングステンシリ
サイド(下層)/タングステン(上層)(WSi/W)
をエミッタ電極材料に用い、フッ素(F)を含む反応性
ガスを用いたRIEにより、下層のWSi層にサイドエ
ッチングを行い、T字形電極構造を実現しようとして
も、最上層のW層も前記RIEによりある程度サイドエ
ッチングされて後退してしまい、エミッタ電極寸法の制
御性、再現性、ウェハ面内均一性の低下が問題となる。In order to avoid the danger of performing a sufficiently deep side etching on the single-layer emitter electrode, a method of processing the laminated emitter electrode into a T-shaped structure and providing an undercut region in the emitter electrode itself has been attempted. (Microwave and Optical Technology Letters, Vol. 11, No. 3 by H. Masuda et al.
1996 pp. 159-163 (H. Masuda et al., Microwave an
d Optical Technology Letters, Vol.11, No.3, 1996, p
p.159-163)). By using the T-shaped emitter electrode structure including the undercut region, the danger of side-etching the emitter contact layer deeply with respect to the emitter electrode can be avoided. However, when forming a T-shaped emitter electrode structure, it is important for the realization of a fine self-aligned HBT with excellent reproducibility that the material of the uppermost layer serving as a mask is not etched by RIE using a reactive gas. For example, tungsten silicide (lower layer) / tungsten (upper layer) (WSi / W) having excellent heat resistance
Is used as an emitter electrode material, and the lower WSi layer is side-etched by RIE using a reactive gas containing fluorine (F) to realize a T-shaped electrode structure. As a result, the film is receded by side etching to some extent, and the controllability and reproducibility of the dimensions of the emitter electrode and the reduction in the uniformity within the wafer surface become problems.
【0023】本発明の目的は、前記のような従来技術の
有していた課題を解決し、エミッタ電極寸法の制御性、
再現性、ウェハ面内均一性が高く、高信頼性、高電流増
幅率を有し、かつ、高周波特性に優れた微細寸法のセル
フアラインHBTを提供することにある。An object of the present invention is to solve the problems of the prior art as described above and to control the size of the emitter electrode.
An object of the present invention is to provide a self-aligned HBT having high reproducibility, uniformity in a wafer surface, high reliability, a high current amplification factor, and excellent in high-frequency characteristics.
【0024】[0024]
【課題を解決するための手段】前記の課題を解決するた
めに、本発明のヘテロ接合バイポーラトランジスタの製
造方法は、基板上に、コレクタコンタクト層、コレクタ
層、ベース層、エミッタ層、エミッタコンタクト層を順
次形成する第1の工程と、前記エミッタコンタクト層上
にWSiからなる第1の金属膜を堆積する第2の工程
と、前記第1の金属膜上に所定のパターンを有しTi膜
上にPt膜を堆積してなる第2の金属膜を形成する第3
の工程と、前記第2の金属膜をマスクとして、前記第1
の金属膜を選択的に、前記エミッタコンタクト層が露出
するまで六フッ化硫黄ガスを用いた反応性イオンエッチ
ングでドライエッチングし、かつ、該第1の金属膜を該
第2の金属膜の端部から内側に横方向にサイドエッチン
グし、該第1の金属膜および第2の金属膜からなるT字
形電極を形成する第4の工程と、前記基板を酸処理し、
該基板上の反応生成物を除去する第5の工程と、前記第
2の金属膜をマスクとして、前記エミッタコンタクト層
を前記エミッタ層が露出するまで、該基板面と垂直方向
に選択的に異方性ドライエッチングするとともに、また
は、該異方性エッチングを行わないで、前記T字形電極
をマスクとして前記エミッタコンタクト層を選択的にウ
ェットエッチングし、前記第1の金属膜の端部近傍にそ
の上端が接するように、メサ構造のエミッタコンタクト
層を形成する第6の工程と、前記エミッタコンタクト層
をマスクとして、前記エミッタ層を前記ベース層が露出
するまで選択的にウェットエッチングし、前記エミッタ
コンタクト層の端部にその上端が接するように、メサ構
造のエミッタ層を形成する第7の工程と、前記基板に対
し、温度範囲450℃〜650℃の熱処理による脱水素
化を行い、前記ベース層のキャリア濃度を回復させる第
8の工程と、露出した前記ベース層上に、第3の金属膜
を堆積し、ベース電極を前記T字形電極に対して自己整
合的に形成する第9の工程とを有することを特徴とす
る。In order to solve the above-mentioned problems, a method of manufacturing a heterojunction bipolar transistor according to the present invention comprises a method of forming a collector contact layer, a collector layer, a base layer, an emitter layer, and an emitter contact layer on a substrate. a first step of sequentially forming, a second step of depositing a first metal film made of WSi the emitter contact layer, Ti film have a predetermined pattern on said first metal film
Third forming a second metal film ing by depositing Pt film on
Step, and using the second metal film as a mask,
Reactive metal etch using sulfur hexafluoride gas until the emitter contact layer is exposed.
Dry etching in ring, and the side etching in the lateral direction said first metal film from the second end of the metal film on the inner side, T-shaped comprising a first and second metal films A fourth step of forming an electrode, and acid-treating the substrate;
A fifth step of removing a reaction product on the substrate; and selectively using the second metal film as a mask to selectively separate the emitter contact layer in a direction perpendicular to the substrate surface until the emitter layer is exposed. While performing the isotropic dry etching or not performing the anisotropic etching, the emitter contact layer is selectively wet-etched using the T-shaped electrode as a mask, and the wet etching is performed near the end of the first metal film. A sixth step of forming an emitter contact layer having a mesa structure so that an upper end is in contact with the emitter contact layer, and selectively wet-etching the emitter layer using the emitter contact layer as a mask until the base layer is exposed; as its upper end comes into contact with the end portion of the layer, and the seventh step of forming an emitter layer of the mesa structure, with respect to the substrate, the temperature range 45 ° C. performed dehydrogenation by annealing to 650 ° C., and an eighth step of recovering the carrier concentration of the base layer, on the base layer exposed, depositing a third metal film, the base electrode and the T A ninth step of forming in a self-alignment manner with respect to the V-shaped electrode.
【0025】また、前記エミッタコンタクト層がInG
aAsからなり、前記エミッタ層がInPからなり、前
記ベース層がCをドープしたInGaAsからなり、前
記第5の工程の酸処理が濃塩酸処理であり、前記第6の
工程の異方性ドライエッチングが、不活性ガスで希釈さ
れた塩素およびアルゴンの混合ガスを用いたECR−R
IEであり、前記第6の工程のウェットエッチング液
が、クエン酸、過酸化水素水および水の混合液であり、
前記第7の工程のウェットエッチング液が、塩酸および
リン酸の混合液であることを特徴とする。The emitter contact layer is made of InG.
consists GaAs, said emitter layer is made of InP, the Ri InGaAs Tona the base layer doped with C, an acid treatment is hydrochloric acid treatment before <br/> SL fifth step, the sixth step ECR-R using a mixed gas of chlorine and argon diluted with an inert gas
IE, wherein the wet etching solution in the sixth step is a mixture of citric acid, hydrogen peroxide solution and water,
Wet etching solution of the seventh step is characterized in that it is a mixture of hydrochloric acid and phosphoric acid.
【0026】[0026]
【発明の実施の形態】以下、本発明のHBTの製造方法
の実施の形態について、図を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing an HBT according to the present invention will be described below with reference to the drawings.
【0027】本実施の形態は、エミッタ電極を先に形成
した後、ベース電極をセルフアラインで形成するプロセ
スに基づいており、各電極は蒸着およびリフトオフ法に
より形成される。なお、この基本プロセスについては、
例えば、同一出願人による特開平5−136159号公
報に示されている。The present embodiment is based on a process in which an emitter electrode is formed first, and then a base electrode is formed in a self-aligned manner. Each electrode is formed by vapor deposition and a lift-off method. Please note that this basic process
For example, it is disclosed in Japanese Patent Application Laid-Open No. 5-136159 by the same applicant.
【0028】図7は本発明の実施の形態の製造方法によ
り製造したHBTの概略断面図である。FIG. 7 is a schematic sectional view of an HBT manufactured by the manufacturing method according to the embodiment of the present invention.
【0029】1は半絶縁性InP基板、2はコレクタコ
ンタクト層、3はコレクタ層、4はベース層、5はエミ
ッタ層、6はエミッタコンタクト層、10はT字形積層
エミッタ電極、11、12、13はT字形積層エミッタ
電極を構成するエミッタ電極層、14はベース電極、1
5はコレクタ電極、16はパッシベーション膜、17は
シリコン酸化膜、18、19はコンタクトスルーホー
ル、20はエミッタ電極10と接続されたエミッタパッ
ド配線、21はコレクタ電極15と接続されたコレクタ
パッド配線である。1 is a semi-insulating InP substrate, 2 is a collector contact layer, 3 is a collector layer, 4 is a base layer, 5 is an emitter layer, 6 is an emitter contact layer, 10 is a T-shaped laminated emitter electrode, 11, 12, Reference numeral 13 denotes an emitter electrode layer constituting a T-shaped laminated emitter electrode, 14 denotes a base electrode, 1
5 is a collector electrode, 16 is a passivation film, 17 is a silicon oxide film, 18 and 19 are contact through holes, 20 is an emitter pad wiring connected to the emitter electrode 10, and 21 is a collector pad wiring connected to the collector electrode 15. is there.
【0030】高周波特性、信頼性に優れたCドープIn
GaAsベース層を有する微細セルフアラインInP/
InGaAsHBTを実現するには、順メサ面を含むエ
ミッタメサ断面構造において、電子ビーム蒸着法により
ベース電極金属を蒸着するときに、エミッタ/ベース短
絡を防ぐため、T字形積層エミッタ電極構造が必要とな
る。この場合、Cドープベース層が露出した段階で行う
高温脱水素化アニールに耐え得る耐熱性エミッタ電極材
料が要求され、同時に反応性ガスを用いたRIEにより
T字形構造を形成する際、少なくとも最上層金属のエッ
チング速度が極めて遅くエミッタ電極幅が後退しないこ
とが望ましい。C-doped In excellent in high frequency characteristics and reliability
Fine self-aligned InP with GaAs base layer /
In order to realize InGaAsHBT, a T-shaped laminated emitter electrode structure is required to prevent an emitter / base short circuit when a base electrode metal is deposited by an electron beam evaporation method in an emitter mesa cross-sectional structure including a normal mesa surface. In this case, a heat-resistant emitter electrode material that can withstand high-temperature dehydrogenation annealing performed at a stage where the C-doped base layer is exposed is required, and at the same time, when forming a T-shaped structure by RIE using a reactive gas, at least the uppermost layer It is desirable that the metal etching rate is extremely slow and the emitter electrode width does not recede.
【0031】前記T字形積層エミッタ電極構造を実現で
きる導電性材料として、下層から順にWSi/Ti/P
tから成る電極構成が最適であり、次の各工程からT字
形積層エミッタ電極およびセルフアラインエミッタ/ベ
ースメサ構造を製造することができる。WSi/Ti/
Pt積層電極構成において、TiはWSiとPtの密着
性を向上させる働きをするため、厚さは20nm程度の
薄膜となる。WSi、Ptは450℃〜650℃のアニ
ール温度範囲では充分耐熱性を示し、また、中間のTi
も薄膜であるため、高温アニールを施してもセルフアラ
インエミッタ/ベースメサ形成には大きな影響を与えな
い。As a conductive material capable of realizing the T-shaped laminated emitter electrode structure, WSi / Ti / P
The electrode configuration consisting of t is optimal, and a T-shaped laminated emitter electrode and a self-aligned emitter / base mesa structure can be manufactured from the following steps. WSi / Ti /
In the configuration of the Pt laminated electrode, Ti functions to improve the adhesion between WSi and Pt, so that a thin film having a thickness of about 20 nm is formed. WSi and Pt show sufficient heat resistance in the annealing temperature range of 450 ° C. to 650 ° C.
Since this is also a thin film, high temperature annealing does not significantly affect the formation of the self-aligned emitter / base mesa.
【0032】その実現手段の各工程は以下の通りであ
る。The steps of the realizing means are as follows.
【0033】図1は本発明の実施の形態の製造方法によ
り製造したHBTの層構成図である。FIG. 1 is a layer configuration diagram of an HBT manufactured by the manufacturing method according to the embodiment of the present invention.
【0034】1は半絶縁性InP基板、2はn+型In
GaAsコレクタコンタクト層、3はコレクタ層、7、
8、9はコレクタ層の構成層で、7はn型InP層、8
はn型InGaAs層、9はアンドープInGaAs
層、4はp+型InGaAsベース層、5はn型InP
層、6はn+型InGaAsエミッタコンタクト層であ
る。1 is a semi-insulating InP substrate, and 2 is an n + -type InP substrate.
GaAs collector contact layer, 3 is a collector layer, 7,
8 and 9 are constituent layers of a collector layer, 7 is an n-type InP layer, 8
Is an n-type InGaAs layer, 9 is undoped InGaAs
Layers, 4 are p + -type InGaAs base layers, 5 is n-type InP
Layer 6 is an n + -type InGaAs emitter contact layer.
【0035】図2〜図6は図1および図7に示したHB
Tのエミッタ/ベースメサ構造(ベース電極形成まで)
の製造工程を示す概略断面図である。なお、図2〜図6
において、ベース層4より下層は図示省略してある。FIGS. 2 to 6 show the HB shown in FIGS. 1 and 7.
T emitter / base mesa structure (until base electrode is formed)
It is a schematic sectional drawing which shows the manufacturing process of. 2 to 6
In the figure, the layers below the base layer 4 are not shown.
【0036】(1)まず、半絶縁性InP基板上に、コ
レクタコンタクト層2、コレクタ層3(7、8、9)、
ベース層4、エミッタ層5、エミッタコンタクト層6を
順次積層した後(図7参照)、図2に示すように、高濃
度ドーピングn+型InGaAsエミッタコンタクト層
6上に高融点金属であるWSi層11′をスパッタ法に
より全面堆積し、該WSi層11′上に所定の形状にパ
ターニングしたTi/Pt電極層12をこの順序で蒸着
およびリフトオフ法により形成する。(1) First, a collector contact layer 2 and a collector layer 3 (7, 8, 9) are formed on a semi-insulating InP substrate.
After sequentially laminating the base layer 4, the emitter layer 5, and the emitter contact layer 6 (see FIG. 7), as shown in FIG. 2, a WSi layer, which is a refractory metal, is formed on the heavily doped n + -type InGaAs emitter contact layer 6. A Ti / Pt electrode layer 12 patterned in a predetermined shape is formed on the WSi layer 11 'by vapor deposition and lift-off in this order.
【0037】(2)次に、図3に示すように、六フッ化
硫黄(SF6)ガスを用いたRIE法によりWSi層1
1′のみ選択的に除去すると同時に、少なくとも最上層
のPt電極層13に対し、WSi層11′のサイドエッ
チングを行う。(2) Next, as shown in FIG. 3, the WSi layer 1 is formed by RIE using sulfur hexafluoride (SF 6 ) gas.
At the same time as selectively removing only 1 ', side etching of the WSi layer 11' is performed on at least the uppermost Pt electrode layer 13.
【0038】(3)次に、前記プラズマ化したSF6ガ
スによりエミッタコンタクト層6上に付着した反応生成
物を濃塩酸処理により除去した後、図4に示すように、
T字形WSi/Ti/Pt積層エミッタ電極10をエッ
チングマスクとして、不活性ガスで希釈された塩素/ア
ルゴン(Cl2/Ar)混合ガスを用いたECR−RI
Eにより、エミッタコンタクト層6を深さ方向に異方性
(基板面と垂直方向)エッチングする。(3) Next, after removing the reaction products adhered on the emitter contact layer 6 with the above-mentioned plasma-formed SF 6 gas by a concentrated hydrochloric acid treatment, as shown in FIG.
ECR-RI using a chlorine / argon (Cl 2 / Ar) mixed gas diluted with an inert gas, using the T-shaped WSi / Ti / Pt laminated emitter electrode 10 as an etching mask.
By E, the emitter contact layer 6 is anisotropically etched (in the direction perpendicular to the substrate surface) in the depth direction.
【0039】(4)次に、T字形積層エミッタ電極10
をエッチングマスクとして、クエン酸、過酸化水素水、
水から構成される選択ウェットエッチング液を用いて、
図5に示すように、エミッタコンタクト層6に少なくと
も前記SF6−RIEにより後退したWSi層11の幅
までサイドエッチングを行う。(4) Next, the T-shaped laminated emitter electrode 10
As an etching mask, citric acid, hydrogen peroxide solution,
Using a selective wet etchant composed of water,
As shown in FIG. 5, the emitter contact layer 6 is side-etched at least to the width of the recessed WSi layer 11 by the SF 6 -RIE.
【0040】(5)次に、T字形積層エミッタ電極10
をエッチングマスクとして、塩酸、リン酸から構成され
るウェットエッチング液を用いて、図5に示すように、
InPエミッタ層5のみを選択的にエッチングし、Cド
ープされたInGaAsベース層4を露出させる。(5) Next, the T-shaped laminated emitter electrode 10
As an etching mask, using a wet etching solution composed of hydrochloric acid and phosphoric acid, as shown in FIG.
Only the InP emitter layer 5 is selectively etched to expose the C-doped InGaAs base layer 4.
【0041】(6)次に、T字形積層エミッタ電極10
を含むエミッタメサにおいて、アニール保護膜を形成す
ることなく、少なくとも450℃以上の高温アニールを
行い、ベース層4中の水素を追い出し、正孔キャリア濃
度を回復させる。(6) Next, the T-shaped laminated emitter electrode 10
Is performed at a high temperature of at least 450 ° C. without forming an annealing protective film to drive out hydrogen in the base layer 4 and recover the hole carrier concentration.
【0042】(7)次に、T字形積層エミッタ電極10
を含むエミッタメサ全面に、下層からPt/Ti/Pt
/Au層からなるベース電極形成用金属層14′を電子
ビーム蒸着し、セルフアラインエミッタ/ベースメサ構
造を製造する。(7) Next, the T-shaped laminated emitter electrode 10
Over the entire surface of the emitter mesa including Pt / Ti / Pt
A metal layer 14 'for forming a base electrode made of an Au layer is subjected to electron beam evaporation to manufacture a self-aligned emitter / base mesa structure.
【0043】図2〜図6に示す工程により、図7に示す
ような、順メサ断面形状を有するInPエミッタ層を含
むエミッタ/ベースメサ構造を再現性、均一性良く製造
できる。したがって、信頼性、高周波特性に優れた微細
寸法セルフアラインInP/InGaAsHBTを提供
することができる。By the steps shown in FIGS. 2 to 6, an emitter / base mesa structure including an InP emitter layer having a normal mesa sectional shape as shown in FIG. 7 can be manufactured with good reproducibility and uniformity. Therefore, it is possible to provide a fine dimension self-aligned InP / InGaAsHBT excellent in reliability and high frequency characteristics.
【0044】[0044]
【実施例】以下、本発明のHBTの製造方法の実施例に
ついて、図1〜7を用いて詳細に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view showing an embodiment of a method for manufacturing an HBT according to the present invention.
【0045】なお、図1〜図7は、順メサ構造があらわ
れる(011)面方位から見た断面概略構造を示してい
る。FIGS. 1 to 7 show schematic cross-sectional structures as viewed from the (011) plane orientation where a normal mesa structure appears.
【0046】図1に示すように、(100)面を主表面
とする半絶縁性InP基板上に、MOVPE(MOCV
D)等のエピタキシャル成長法によって、コレクタにオ
ーミック性抵抗を形成するための高濃度n型不純物を含
むn+型InGaAsコレクタコンタクト層、InPと
InGaAsから構成されるコレクタ層3、高濃度C不
純物をドープしたp+型InGaAsベース層4、n型
不純物をドープしたn型InPエミッタ層5、エミッタ
にオーミック性抵抗を形成するための高濃度n型不純物
をドープしたn+型InGaAsエミッタコンタクト層
6を順次エピタキシャル成長させる。As shown in FIG. 1, MOVPE (MOCV) is formed on a semi-insulating InP substrate having a (100) plane as a main surface.
D) or the like, an n + -type InGaAs collector contact layer containing a high-concentration n-type impurity for forming an ohmic resistance in the collector, a collector layer 3 composed of InP and InGaAs, and a high-concentration C impurity A p + -type InGaAs base layer 4, an n-type InP emitter layer 5 doped with an n-type impurity, and an n + -type InGaAs emitter contact layer 6 doped with a high-concentration n-type impurity for forming an ohmic resistance in the emitter. Epitaxial growth is performed.
【0047】InPとInGaAsから構成されるコレ
クタ層3は、超高速、高耐圧用にバンド構造が設計され
ており、本実施例ではn型不純物をドープしたn型In
P層7、n型不純物をドープしたn型InGaAs層
8、アンドープInGaAs層9を順次エピタキシャル
成長させたエピ層構造を用いている。The collector layer 3 made of InP and InGaAs has a band structure designed for ultra-high speed and high withstand voltage. In this embodiment, n-type impurity doped with n-type impurities is used.
An epitaxial layer structure is used in which a P layer 7, an n-type InGaAs layer 8 doped with an n-type impurity, and an undoped InGaAs layer 9 are sequentially epitaxially grown.
【0048】次に、図2に示すように、n+型InGa
Asエミッタコンタクト層6上に、WSi層11′を膜
厚200nm、スパッタ法により全面堆積した後、電子
ビーム蒸着およびリフトオフ法によりTi/Pt積層金
属構造12を形成する。本実施例では、Ti/Pt積層
構造12の厚さは20nm/150nmとした。次い
で、Ti/Pt積層構造12を、レジストを用いてパタ
ーニングした後、電子ビーム蒸着直前に、C2F6ガスを
用いたRIEを、WSi層11′上に1分30秒行うこ
とでWSi層11′表面をクリーニングし、WSi層1
1′とTi層との接触抵抗を極力低減させた。このと
き、エミッタ電極となるTi/Pt層12の平面形状
は、2角の先端が90度の角度をなす六角形状をしてお
り、(011)面方位がエミッタ長を形成し、エミッタ
幅方向に(01 ̄1)面方位を含まないことが重要であ
る(なお、「1 ̄」の「 ̄」は負方向を表わす)。ま
た、本実施例では、エミッタ電極幅は1.2μm、エミ
ッタ長は5μmとした。Next, as shown in FIG. 2, n + -type InGa
After a WSi layer 11 'is entirely deposited on the As emitter contact layer 6 to a thickness of 200 nm by sputtering, a Ti / Pt laminated metal structure 12 is formed by electron beam evaporation and lift-off. In this embodiment, the thickness of the Ti / Pt laminated structure 12 is set to 20 nm / 150 nm. Next, after patterning the Ti / Pt laminated structure 12 using a resist, immediately before electron beam evaporation, RIE using a C 2 F 6 gas is performed on the WSi layer 11 ′ for 1 minute and 30 seconds to form a WSi layer. 11 'surface is cleaned and WSi layer 1
The contact resistance between 1 'and the Ti layer was reduced as much as possible. At this time, the planar shape of the Ti / Pt layer 12 serving as the emitter electrode has a hexagonal shape in which two corners form an angle of 90 degrees, the (011) plane orientation forms the emitter length, and the emitter width direction. It is important not to include the (01) 1) plane orientation (where “” in “1 ̄” indicates a negative direction). In this embodiment, the emitter electrode width is 1.2 μm and the emitter length is 5 μm.
【0049】次に、図3に示すように、Ti/Ptエミ
ッタ層12をエッチングマスクとして、SF6ガスを用
いたRIEによりWSi層11′のみ選択的にエッチン
グし、さらにオーバーエッチングを行うことで、最上層
のPt層に対し、WSi層11′を任意の深さにサイド
エッチングする。なお、このSF6ガスを用いたRIE
(下地としてテフロン基板使用、RFバイアスは400
W)においては、等方性成分を高め、サイドエッチング
が促進されるように、反応ガス圧力を10Paと高めに
設定した。本エッチング条件でのエッチング速度は、W
Si層11′は200nm/min、Ti層は20nm
/minで、Pt層、InGaAs層6はほとんどエッ
チングされない。Next, as shown in FIG. 3, a Ti / Pt emitter layer 12 as an etching mask to selectively etch only the WSi layer 11 'by RIE using SF 6 gas, by further performing overetching Then, the WSi layer 11 'is side-etched to an arbitrary depth with respect to the uppermost Pt layer. RIE using this SF 6 gas
(Use Teflon substrate as base, RF bias is 400
In W), the reaction gas pressure was set as high as 10 Pa so as to increase the isotropic component and promote side etching. The etching rate under this etching condition is W
200 nm / min for the Si layer 11 ′ and 20 nm for the Ti layer
/ Min, the Pt layer and the InGaAs layer 6 are hardly etched.
【0050】図8は本実施例におけるSF6−RIEに
よるWSi層11′のサイドエッチング深さとエッチン
グ時間との関係との関係を示す図である(圧力10P
a)。FIG. 8 is a diagram showing the relationship between the side etching depth and the etching time of the WSi layer 11 'by SF 6 -RIE in this embodiment (pressure 10P).
a).
【0051】この図に示すように、WSIのサイドエッ
チング深さのエッチング時間依存性は、直線性が満たさ
れており、サイドエッチング深さがエッチング時間のみ
で制御でき、プロセス上有利である。本実施例では、S
F6−RIEを前記エッチング条件で3分15秒行うこ
とで、Ptに対してWSiは片側0.25μm程度サイ
ドエッチングされ、所望のT字形積層エミッタ電極10
構造が実現できる。As shown in this figure, the dependence of the side etching depth of the WSI on the etching time satisfies the linearity, and the side etching depth can be controlled only by the etching time, which is advantageous in the process. In this embodiment, S
By performing F 6 -RIE under the above etching conditions for 3 minutes and 15 seconds, WSi is side-etched by about 0.25 μm on one side with respect to Pt, and a desired T-shaped laminated emitter electrode 10 is formed.
The structure can be realized.
【0052】次に、このSF6−RIE処理後、SF6プ
ラズマによるInGaAs層6との反応生成物(例えば
S−As、GaやInのフッ化物)を除去するために、
当該基板の濃塩酸処理を行う。Next, after this SF 6 -RIE treatment, in order to remove a reaction product (for example, fluoride of S-As, Ga or In) with the InGaAs layer 6 by SF 6 plasma,
The substrate is subjected to a concentrated hydrochloric acid treatment.
【0053】次に、図4に示すように、T字形WSi/
Ti/Pt積層エミッタ電極10をエッチングマスクと
して、電子サイクロトロン共鳴で励起させたプラズマ源
を用いた反応性イオンエッチング(ECR−RIE)を
用い、Cl2/Ar混合ガスで異方性エッチング(塩素
ガスにアルゴンガスを添加することで、エッチングマス
クに対してエッチング側面の垂直性が実現できる)を少
なくともn+型InGaAsエミッタコンタクト層6を
n型InPエミッタ層5が露出するまで行う。なお、こ
のECR−RIEによるエミッタ電極10のエッチング
は進まない。Next, as shown in FIG.
Using the Ti / Pt laminated emitter electrode 10 as an etching mask, reactive ion etching (ECR-RIE) using a plasma source excited by electron cyclotron resonance, and anisotropic etching with a Cl 2 / Ar mixed gas (chlorine gas) By adding an argon gas to the etching mask, verticality of the etching side surface with respect to the etching mask can be realized) at least until the n + -type InGaAs emitter contact layer 6 is exposed until the n-type InP emitter layer 5 is exposed. The etching of the emitter electrode 10 by the ECR-RIE does not proceed.
【0054】次に、ECR−RIEにより垂直方向にの
みエッチングされたn+型InGaAsエミッタコンタ
クト層6を、クエン酸/過酸化水素水溶液を用いてn型
InPエミッタ層5に対して選択的にウェットエッチン
グし、図5に示すごとく、WSiエミッタ電極層11の
下端近傍にエミッタコンタクト層6の上端が接するよう
にエミッタコンタクト層6のメサ構造を形成する。次
に、エミッタコンタクト層6をマスクとして、塩酸/リ
ン酸溶液を用いてn型InPエミッタ層5を、Cドープ
p+型InGaAsベース層4に対して該ベース層4が
露出するまで選択的にウェットエッチングし、図5に示
すように、エミッタコンタクト層6の下端近傍にエミッ
タ層5の上端が接するようにエミッタ層5のメサ構造を
形成する。n+型InGaAs層6は、(100)面か
らエッチングが進むので、図5に示すように、WSi層
11のマスク端で横方向へのエッチングが停止し、横方
向幅が規定される。本実施例では、クエン酸/過酸化水
素水溶液によるエッチングを30秒間行った。また、n
型InPエミッタ層5は、n+型InGaAs層6をマ
スクとして塩酸/リン酸溶液により選択的にエッチング
され、該エミッタ層5のエッチングはn+型InGaA
s層6端でエッチングが停止する。すなわち、該エミッ
タ層5の横方向の寸法は、n+型InGaAs層6の幅
により規定される。本実施例では、塩酸/リン酸溶液に
よるエッチングを15秒間行った。Next, the n + -type InGaAs emitter contact layer 6 etched only in the vertical direction by ECR-RIE is selectively wetted with respect to the n-type InP emitter layer 5 using an aqueous citric acid / hydrogen peroxide solution. Etching is performed to form a mesa structure of the emitter contact layer 6 such that the upper end of the emitter contact layer 6 is in contact with the lower end of the WSi emitter electrode layer 11 as shown in FIG. Next, using the emitter contact layer 6 as a mask, an n-type InP emitter layer 5 is selectively formed on the C-doped p + -type InGaAs base layer 4 using a hydrochloric acid / phosphoric acid solution until the base layer 4 is exposed. By wet etching, a mesa structure of the emitter layer 5 is formed near the lower end of the emitter contact layer 6 such that the upper end of the emitter layer 5 is in contact with the lower end of the emitter contact layer 6, as shown in FIG. Since the etching of the n + -type InGaAs layer 6 proceeds from the (100) plane, the etching in the horizontal direction is stopped at the mask end of the WSi layer 11 as shown in FIG. In this embodiment, etching with an aqueous citric acid / hydrogen peroxide solution was performed for 30 seconds. Also, n
-Type InP emitter layer 5, with hydrochloric acid / phosphoric acid solution n + -type InGaAs layer 6 as a mask is selectively etched, etching of the emitter layer 5 is n + -type InGaA
Etching stops at the end of the s layer 6. That is, the lateral dimension of the emitter layer 5 is determined by the width of the n + -type InGaAs layer 6. In this embodiment, etching with a hydrochloric acid / phosphoric acid solution was performed for 15 seconds.
【0055】次に、前記塩酸/リン酸溶液によりn型I
nPエミッタ層5をエッチングしてp+型InGaAs
ベース層4が露出した後、CドープInGaAsベース
層4中の水素を追い出し、正孔濃度を増大させるため、
高温脱水素化アニールを行う。この脱水素化アニール温
度は、450〜500℃、5〜20分間の範囲内で行
い、90%以上の正孔濃度回復が期待できる。次いで、
当該基板上にフォトレジスト膜(図示省略)を形成し、
外部ベース領域の外側のベース電極形成用を形成したく
ない領域にのみ、該フォトレジスト膜をパターニングし
て残した後、図6に示すように、エミッタメサ全体を含
む全面に、下層よりPt/Ti/Pt/Auからなるベ
ース電極形成用金属膜を電子ビーム蒸着し、リフトオフ
する。Next, the hydrochloric acid / phosphoric acid solution was used to form n-type I
The nP emitter layer 5 is etched to form p + -type InGaAs
After the base layer 4 is exposed, hydrogen in the C-doped InGaAs base layer 4 is expelled to increase the hole concentration.
High-temperature dehydrogenation annealing is performed. This dehydrogenation annealing temperature is in the range of 450 to 500 ° C. for 5 to 20 minutes, and a hole concentration recovery of 90% or more can be expected. Then
Forming a photoresist film (not shown) on the substrate;
The photoresist film is patterned and left only in a region outside the external base region where it is not desired to form a base electrode, and then, as shown in FIG. A base electrode forming metal film of / Pt / Au is subjected to electron beam evaporation and lifted off.
【0056】次に、フォトレジスト膜のマスクを用い
て、p+型InGaAsベース層4、アンドープInG
aAs層9、n型InGaAs層8、n型InP層から
なるコレクタ層(図1参照)をクエン酸/過酸化水素水
溶液、塩酸/リン酸溶液を用いて選択的にウェットエッ
チングし、n+型InGaAsコレクタコンタクト層2
を露出させ(図7参照)、蒸着およびリフトオフ法によ
りTi/Pt/Au/Pt/Ti積層構造のコレクタ電
極15を形成する。この後、フォトレジスト膜のマスク
を用いて、n+型InGaAsコレクタコンタクト層2
をクエン酸/過酸化水素水溶液のウェットエッチングを
用いて、能動素子部以外をメサエッチングすることによ
り素子間分離を行った後、ウェハ全面にサイクロテン樹
脂(BCB)をスピンコーティングし、250℃の熱処
理による硬化(キュアリング)を施し、半導体表面のパ
ッシベーション膜16を形成する。BCB前駆体は、粘
性が低いため、平坦性に優れており、配線プロセスにと
って段切れ等の問題を回避でき、有効である。Next, the p + -type InGaAs base layer 4 and the undoped InG
The collector layer (see FIG. 1) composed of the aAs layer 9, the n-type InGaAs layer 8, and the n-type InP layer is selectively wet-etched using a citric acid / hydrogen peroxide aqueous solution or a hydrochloric acid / phosphoric acid solution to obtain an n + type. InGaAs collector contact layer 2
Is exposed (see FIG. 7), and a collector electrode 15 having a Ti / Pt / Au / Pt / Ti laminated structure is formed by vapor deposition and a lift-off method. Thereafter, using a photoresist film mask, the n + -type InGaAs collector contact layer 2 is formed.
Is separated from each other by performing mesa etching except for the active element portion using wet etching of a citric acid / hydrogen peroxide aqueous solution. Then, a cycloten resin (BCB) is spin-coated on the entire surface of the wafer, and heated at 250 ° C. Hardening (curing) by heat treatment is performed to form a passivation film 16 on the semiconductor surface. Since the BCB precursor has low viscosity, the BCB precursor is excellent in flatness, and is effective in avoiding problems such as disconnection in a wiring process.
【0057】次に、パッシベーション膜16を全面に塗
布したウェハ全面に、プラズマCVD法によりシリコン
酸化膜(SiO2)17を堆積した後、その上に、フォ
トレジスト膜(図示省略)を形成し、エミッタ電極1
0、ベース電極14およびコレクタ電極15上に該フォ
トレジスト膜の開口部をパターニングして形成する。そ
の後、該フォトレジスト膜をマスクとして、シリコン酸
化膜17をC2F6ガスを用いたRIEにより、パッシベ
ーション膜16をSF6ガスを用いたRIEにより各々
エッチングし、コンタクトスルーホール18、19(ベ
ース電極14のスルーホールは図7では図示省略)を形
成する。C2F6ガスを用いることにより、フォトレジス
トとの選択性をある程度確保でき、かつ垂直方向のみの
異方性エッチングが可能である。本実施例では、シリコ
ン酸化膜17の膜厚は300nm、フォトレジスト膜の
膜厚は1.2μm程度である。また、SF6−RIEを
行うことでシリコン酸化膜17に対して選択性が取れる
ので、オーバーエッチングを行ってもシリコン酸化膜1
7のマスクは大幅に後退することはない。このため、1
回の工程で1μm以下の微細寸法のエミッタ、ベース、
コレクタ電極上のパッド配線用コンタクトスルーホール
が形成でき、スループットを向上できる。最後に、コン
タクトスルーホールを通してエミッタ、ベース、コレク
タ電極上にパッド配線20、21を形成する(ベース電
極のパッド配線は図示されない)。図7に、完成したH
BTの断面構造概略が示される。なお、パッド配線2
0、21は厚いTi/Pt/Au(20/20/120
0nm)積層構造を用いている。このような工程で製作
したHBTにおいて、制御性、再現性良く、高いウェル
面内均一性を得ることができた。Next, a silicon oxide film (SiO 2 ) 17 is deposited on the entire surface of the wafer on which the passivation film 16 is applied by plasma CVD, and a photoresist film (not shown) is formed thereon. Emitter electrode 1
0, an opening of the photoresist film is formed on the base electrode 14 and the collector electrode 15 by patterning. Thereafter, using the photoresist film as a mask, the silicon oxide film 17 is etched by RIE using C 2 F 6 gas, and the passivation film 16 is etched by RIE using SF 6 gas, and the contact through holes 18 and 19 (base) are formed. The through-hole of the electrode 14 forms an illustration (not shown in FIG. 7). By using C 2 F 6 gas, selectivity with the photoresist can be secured to some extent, and anisotropic etching only in the vertical direction is possible. In this embodiment, the thickness of the silicon oxide film 17 is 300 nm, and the thickness of the photoresist film is about 1.2 μm. Further, since the selectivity to the silicon oxide film 17 can be obtained by performing SF 6 -RIE, the silicon oxide film 1
The mask No. 7 does not retreat significantly. Therefore, 1
The emitter, base,
A contact through hole for pad wiring on the collector electrode can be formed, and the throughput can be improved. Finally, pad wirings 20 and 21 are formed on the emitter, base and collector electrodes through the contact through holes (pad wirings of the base electrode are not shown). FIG. 7 shows the completed H
The cross-sectional structure outline of the BT is shown. Note that pad wiring 2
0 and 21 are thick Ti / Pt / Au (20/20/120)
0 nm). In the HBT manufactured in such a process, high in-plane uniformity of the well was obtained with good controllability and reproducibility.
【0058】なお、本実施例においては、InP/In
GaAs系における最も基本的な構造について説明した
が、本発明はこれに限定されるものではなく、層構造は
適宜設計することができる。また、用いるエッチング系
は多少異なるが、水素化されたCドープベース層を有す
るInAlAs/InGaAs、AlGaAs/GaA
s、InGaP/GaAs系等の他の材料系を用いたH
BTへも適用できることはいうまでもない。In this embodiment, InP / In
Although the most basic structure in the GaAs system has been described, the present invention is not limited to this, and the layer structure can be appropriately designed. Further, although the etching system used is slightly different, InAlAs / InGaAs and AlGaAs / GaAs having a hydrogenated C-doped base layer are used.
s, H using another material system such as InGaP / GaAs system
Needless to say, it can be applied to BT.
【0059】また、エミッタコンタクト層6のエッチン
グに、Cl2/Ar混合ガスを用いたECR−RIEを
用いたが、エミッタコンタクト層6が薄い場合には、該
ECR−RIEは用いないで、クエン酸/過酸化水素水
溶液のみでエミッタコンタクト層をエッチングしても本
発明の趣旨を満足させる。ウェットエッチング溶液の種
類に関しても、本実施例で示したクエン酸/過酸化水素
水溶液、および塩酸/リン酸溶液に限定されず、InG
aAs層、InP層の選択ウェットエッチング液であれ
ば適用可能である。Further, ECR-RIE using a mixed gas of Cl 2 / Ar is used for etching the emitter contact layer 6. However, when the emitter contact layer 6 is thin, the ECR-RIE is not used and the quenching is performed. Even if the emitter contact layer is etched only with an acid / hydrogen peroxide aqueous solution, the purpose of the present invention is satisfied. The type of the wet etching solution is not limited to the citric acid / hydrogen peroxide aqueous solution and the hydrochloric acid / phosphoric acid solution described in this embodiment, but may be InG.
Any wet etching solution for selecting the aAs layer and the InP layer can be used.
【0060】[0060]
【発明の効果】以上説明したように、本発明のHBTの
製造方法によれば、エミッタ電極寸法の制御性、再現
性、ウェハ面内均一性が高く、高信頼性、高電流増幅率
を有し、かつ、高周波特性に優れ、低消費電力回路への
適用に好適な微細寸法のセルフアラインHBTを提供す
ることができる。As described above, according to the method of manufacturing the HBT of the present invention, the controllability of the dimensions of the emitter electrode, the reproducibility, the uniformity within the wafer surface are high, and the reliability and the current amplification factor are high. In addition, it is possible to provide a self-aligned HBT having an excellent high frequency characteristic and a fine dimension suitable for application to a low power consumption circuit.
【図1】本発明によるHBTの一実施例の層構成図であ
る。FIG. 1 is a layer configuration diagram of one embodiment of an HBT according to the present invention.
【図2】図1に示すHBTのエミッタ/ベースメサ構造
の製造工程を示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing a manufacturing process of the emitter / base mesa structure of the HBT shown in FIG.
【図3】図1に示すHBTのエミッタ/ベースメサ構造
の製造工程を示す概略断面図である。FIG. 3 is a schematic cross-sectional view showing a step of manufacturing the emitter / base mesa structure of the HBT shown in FIG.
【図4】図1に示すHBTのエミッタ/ベースメサ構造
の製造工程を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing a step of manufacturing the emitter / base mesa structure of the HBT shown in FIG.
【図5】図1に示すHBTのエミッタ/ベースメサ構造
の製造工程を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing a step of manufacturing the emitter / base mesa structure of the HBT shown in FIG.
【図6】図1に示すHBTのエミッタ/ベースメサ構造
の製造工程を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing a step of manufacturing the emitter / base mesa structure of the HBT shown in FIG.
【図7】本発明によるHBTの一実施例の概略断面図で
ある。FIG. 7 is a schematic sectional view of one embodiment of an HBT according to the present invention.
【図8】本発明の一実施例におけるSF6−RIEによ
るWSi層のサイドエッチング深さとエッチング時間と
の関係との関係を示す図である。FIG. 8 is a diagram showing a relationship between a side etching depth of a WSi layer by SF 6 -RIE and an etching time in one embodiment of the present invention.
【図9】(A)、(B)は従来例のInP/InGaA
sHBTの製造工程を示す概略断面図である。FIGS. 9A and 9B are conventional InP / InGaAs.
It is a schematic sectional drawing which shows the manufacturing process of sHBT.
1…半絶縁性InP基板、2…n+型InGaAsコレ
クタコンタクト層、3…コレクタ層、7…n型InP
層、8…n型InGaAs層、9…アンドープInGa
As層、4…p+型InGaAsベース層、5…n型I
nP層、6…n+型InGaAsエミッタコンタクト
層、10…T字形積層エミッタ電極、11…WSiエミ
ッタ電極層、12…Ti/Ptエミッタ電極層、13…
Pt/Ti/Pt/Auエミッタ電極層、14…Pt/
Ti/Pt/Auベース電極、15…Ti/Pt/Au
/Pt/Tiコレクタ電極、16…BCBパッシベーシ
ョン膜、17…シリコン酸化膜、18、19…コンタク
トスルーホール、20…Ti/Pt/Auエミッタパッ
ド配線、21…Ti/Pt/Auコレクタパッド配線。DESCRIPTION OF SYMBOLS 1 ... Semi-insulating InP board, 2 ... n + type InGaAs collector contact layer, 3 ... collector layer, 7 ... n-type InP
Layer, 8 ... n-type InGaAs layer, 9 ... undoped InGa
As layer, 4 ... p + -type InGaAs base layer, 5 ... n-type I
nP layer, 6 ... n + type InGaAs emitter contact layer, 10 ... T-shaped laminated emitter electrode, 11 ... WSi emitter electrode layer, 12 ... Ti / Pt emitter electrode layer, 13 ...
Pt / Ti / Pt / Au emitter electrode layer, 14 ... Pt /
Ti / Pt / Au base electrode, 15 ... Ti / Pt / Au
/ Pt / Ti collector electrode, 16: BCB passivation film, 17: silicon oxide film, 18, 19: contact through hole, 20: Ti / Pt / Au emitter pad wiring, 21: Ti / Pt / Au collector pad wiring.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 則之 東京都新宿区西新宿三丁目19番2号 日 本電信電話株式会社内 (56)参考文献 特開 平8−288302(JP,A) 特開 平5−326463(JP,A) 特開 平9−64054(JP,A) 特開 平9−115919(JP,A) 特開 平8−288297(JP,A) 特開 平9−181085(JP,A) 特開 平2−194652(JP,A) 特開 平5−136159(JP,A) 特開 昭64−76761(JP,A) 特開 平5−129324(JP,A) Nubuo NAGANO,et.a l.,”AlGaAs/GaAs He terojunction Bipol ar Transistor ICs for Optical Transm ission Systems”,IE ICE TRANS.ELECTRO N.,1993年6月,VOL.E76−C, NO.6,pp.883−890 (58)調査した分野(Int.Cl.7,DB名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/28 - 21/288 H01L 29/40 - 29/51 H01L 29/872 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Noriyuki Watanabe 3-19-2 Nishishinjuku, Shinjuku-ku, Tokyo Within Nippon Telegraph and Telephone Corporation (56) References JP-A-8-288302 (JP, A) JP-A-5-326463 (JP, A) JP-A-9-64054 (JP, A) JP-A-9-115919 (JP, A) JP-A 8-288297 (JP, A) JP-A 9-181085 (JP, A) JP-A-2-194652 (JP, A) JP-A-5-136159 (JP, A) JP-A-64-76761 (JP, A) JP-A-5-129324 (JP, A) Nubuo NAGANO, et. a l. , "AlGaAs / GaAs Heterojunction Bipolar Transistor ICs for Optical Transmission Systems", IE ICE TRANS. ELECTRO N. , June 1993, VOL. E76-C, NO. 6, pp. 883-890 (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/33-21/331 H01L 29/68-29/737 H01L 21/28-21/288 H01L 29/40-29 / 51 H01L 29/872
Claims (2)
タ層、ベース層、エミッタ層、エミッタコンタクト層を
順次形成する第1の工程と、 前記エミッタコンタクト層上にWSiからなる第1の金
属膜を堆積する第2の工程と、 前記第1の金属膜上に所定のパターンを有しTi膜上に
Pt膜を堆積してなる第2の金属膜を形成する第3の工
程と、 前記第2の金属膜をマスクとして、前記第1の金属膜を
選択的に、前記エミッタコンタクト層が露出するまで六
フッ化硫黄ガスを用いた反応性イオンエッチングでドラ
イエッチングし、かつ、該第1の金属膜を該第2の金属
膜の端部から内側に横方向にサイドエッチングし、該第
1の金属膜および第2の金属膜からなるT字形電極を形
成する第4の工程と、 前記基板を酸処理し、該基板上の反応生成物を除去する
第5の工程と、 前記第2の金属膜をマスクとして、前記エミッタコンタ
クト層を前記エミッタ層が露出するまで、該基板面と垂
直方向に選択的に異方性ドライエッチングするととも
に、または、該異方性エッチングを行わないで、前記T
字形電極をマスクとして前記エミッタコンタクト層を選
択的にウェットエッチングし、前記第1の金属膜の端部
近傍にその上端が接するように、メサ構造のエミッタコ
ンタクト層を形成する第6の工程と、 前記エミッタコンタクト層をマスクとして、前記エミッ
タ層を前記ベース層が露出するまで選択的にウェットエ
ッチングし、前記エミッタコンタクト層の端部にその上
端が接するように、メサ構造のエミッタ層を形成する第
7の工程と、 前記基板に対し、温度範囲450℃〜650℃の熱処理
による脱水素化を行い、前記ベース層のキャリア濃度を
回復させる第8の工程と、 露出した前記ベース層上に、第3の金属膜を堆積し、ベ
ース電極を前記T字形電極に対して自己整合的に形成す
る第9の工程とを有することを特徴とするヘテロ接合バ
イポーラトランジスタの製造方法。A first step of sequentially forming a collector contact layer, a collector layer, a base layer, an emitter layer, and an emitter contact layer on a substrate; and forming a first metal film made of WSi on the emitter contact layer. a second step of depositing a predetermined pattern on said first metal film perforated with on the Ti film
A third step of forming a second metal film Pt film ing by depositing, the second metal film as a mask, selectively said first metal layer, the emitter contact layer is exposed Up to six
Dry etching by reactive ion etching using sulfur fluoride gas , and laterally etching the first metal film laterally inward from an end of the second metal film; A fourth step of forming a T-shaped electrode comprising a first metal film and a second metal film; a fifth step of subjecting the substrate to an acid treatment to remove a reaction product on the substrate; Using the metal film of No. 2 as a mask, the emitter contact layer is selectively anisotropically dry-etched in a direction perpendicular to the substrate surface until the emitter layer is exposed, or without performing the anisotropic etching. , The T
A sixth step of selectively wet-etching the emitter contact layer using the V-shaped electrode as a mask, and forming a mesa-structured emitter contact layer such that the upper end is in contact with an end of the first metal film, Using the emitter contact layer as a mask, the emitter layer is selectively wet-etched until the base layer is exposed, and an emitter layer having a mesa structure is formed so that an upper end thereof is in contact with an end of the emitter contact layer. Step 7, dehydrogenation of the substrate by heat treatment in a temperature range of 450 ° C. to 650 ° C. to recover the carrier concentration of the base layer, A ninth step of depositing a metal film of No. 3 and forming a base electrode in self-alignment with the T-shaped electrode. Method of manufacturing a case bipolar transistor.
からなり、 前記エミッタ層がInPからなり、 前記ベース層がCをドープしたInGaAsからなり、 前 記第5の工程の酸処理が濃塩酸処理であり、 前記第6の工程の異方性ドライエッチングが、不活性ガ
スで希釈された塩素およびアルゴンの混合ガスを用いた
ECR−RIEであり、 前記第6の工程のウェットエッチング液が、クエン酸、
過酸化水素水および水の混合液であり、 前記第7の工程のウェットエッチング液が、塩酸および
リン酸の混合液であることを特徴とする請求項1記載の
ヘテロ接合バイポーラトランジスタの製造方法。2. The method according to claim 1, wherein said emitter contact layer is made of InGaAs.
The emitter layer is made of InP, and the base layer is made of C-doped InGaAs.And Previous The acid treatment in the fifth step is a concentrated hydrochloric acid treatment, and the anisotropic dry etching in the sixth step is an inert gas treatment.
Using a gas mixture of chlorine and argon diluted with water
ECR-RIE, wherein the wet etching solution in the sixth step is citric acid,
A liquid mixture of hydrogen peroxide water and water, wherein the wet etching solution in the seventh step is hydrochloric acid and
With a mixture of phosphoric acidis there2. The method according to claim 1, wherein
A method for manufacturing a heterojunction bipolar transistor.
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