JP3866026B2 - スパイキングニューロン回路 - Google Patents
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Description
【関連出願】
本出願に関連する主題は、本出願と同日に出願された米国特許出願、すなわち、アール・ヘレラ(R. Herrera)とアール・サーペシュカー(R. Sarpeshkar )による“エッジトリガー式トグルフリップフロップ回路"、およびアール・ヘレラ(R. Herrera)とアール・サーペシュカー(R. Sarpeshkar )による“スパイクトリガー式非同期有限状態マシン"において提案されている。これらの出願は、本出願の譲受人に譲渡されており、本出願における参照によりここに含まれる。
【0002】
【発明の属する技術分野】
本発明は、電子回路に関し、特に、電圧制御および電流制御発振器と単安定パルス発生回路に関する。さらに、本発明の実施例は、動物の神経系においてニューロンを生じるのと同様な出力信号を発生するパルス発生回路に関する。
【0003】
【従来の技術及び発明が解決しようとする課題】
スパイキング ニューロン回路は、動物の神経系におけるニューロンの機能によって示唆されている。このようなニューロンをモデル化する簡単で効果的な方方法は、インテグレート アンド ファイアユニットとしてである。すなわち、ニューロンは、コンデンサの電圧が予め決められたスレショールド電圧に達するまで、コンデンサにおける入力電流を積分する。そして、ニューロンは、スパイク信号を発生し、コンデンサの電圧をリセットして基準電位(典型的にはゼロ電圧または接地電位)にする。一般的には、C. Mead, Analog VLSI and Neural Systems, Addison-Wesley, Reading MA, 1989,especially chapters 4 and 12を参照されたい。
【0004】
ニューロン回路の商業的な重要性は、これらが、電圧制御または電流制御発振器、あるいは単安定パルス発生回路のような、パターン承認のためのニューロンネットワークにおける構築ブロックとして使用できるため、部分的に起こっている。実際には、ニューロン回路は、エス・エム・タム(S. M. Tam )等に対して1990年10月2日に発行された米国特許第4,961,002号にあるように、アレイ状態で使用されることがある。したがって、ニューロン回路は少数のデバイスを用いて製作されるべきであり、また、これらのデバイスは動作中できるだけ少ない熱を消費すべきであるということが、ニューロン回路の有効な特質となる。さらに、ニューロン回路の多くの先行実施例は、非常に複雑で、多くのタスクに適する密度のパッケージ化を妨げるようなレベルのエネルギーを消費している。
【0005】
生物学的ニューロンに類似した方法で動作する際、ニューロン回路は、生物学的関係の樹枝状突起に類似した1つ以上のソースから入力信号を受け取ることがある。これらの入力信号は、典型的に、ニューラルネットワークで使用するための論理機能を形成するように重み付けされることがある低レベル信号である。ほとんどのインテグレート アンド ファイア回路の特性は、出力におけるファイアリングに基づく累積入力信号のリセットである。先行技術のニューロン回路は、典型的に、ニューロン回路スパイキング信号を発生する際に使用される正帰還ループにおける入力を含むことにより、このリセットを実行している。しかしながら、この帰還は、ニューロン回路のファイアリング中とフィアリング後の過渡期間中に、入力信号源に望ましくない影響を与えることがある。
【0006】
先行技術のニューロン回路は、ニューロン回路出力のパルス幅、形状、およびニューロン回路のスレショールド電圧に関する制限を示した。さらに、いくつかの先行技術のニューロン回路では、不応期間、すなわち、出力パルスの終了と次の出力パルスの発生の間に経過する時間を制御することができることが証明されていなかった。
【0007】
【課題を解決するための手段】
以下の実施例で説明される本発明にしたがって、従来技術の制限は克服され、技術的な進歩がなされる。
【0008】
一実施例において、ニューロン回路は、少数のトランジスタと2個のコンデンサを用いることにより、効率的にデバイスエリアを使用する。出力パルス幅とスレショールド電圧は調整可能であり、不応期間は、たとえば出力スパイク幅と同一になっている。さらに、スパイクの持続期間中、ニューロン回路は、その入力に表れる信号に対して感度がある。
【0009】
慎重な調整により、実施例のニューロン回路は、非常に広範囲の周波数(典型的には、数Hzから数百MHzまでの範囲)にわたって、パルス状波形または反復のこぎり波形または三角波形を発生するのに使用することができる。たとえば、ニューロン回路は、ニューロン回路のスレショールドと共に変化する調整可能な振幅を有するのこぎり波形を発生することができる。
【0010】
重要なことに、従来のトポロジーと違って、ニューロン中でファイアするスパイクの原因である正帰還は、入力を正帰還ループに直接含める必要がなく、それにより、ノイズのある出力波形からニューロンの入力における微弱なアナログ波形との干渉が減少する。入力からの、ノイズのある出力信号の絶縁の結果、さらに、ニューロンの出力状態に関係なく、ニューロンを横切るスレショールド入力負荷のより大きな相似性および整合性を達成することができる。
【0011】
他の実施例では、入力電流は、電流ミラー配置を用いてさらに絶縁され、それにより、放電電流が入力電流を越える必要がなく、したがって、全エネルギー消費が改善されるというさらなる利点がある。
【0012】
付随の請求項の精神および範囲内にある他の特定の実施例は、以下の詳細な説明および添付図面に鑑みて、当業者に明らかになるだろう。
【0013】
【発明の実施の形態】
図1は、本発明の一実施例によるニューロン回路の構成図を示す。図1およびこの詳細な説明のほかの場所において、全てのiおよびxに関するトランジスタMi およびコンデンサCx は、種々の標準的な工程にしたがう製造に適する標準的なデザインからなる。好適には、MOSFETデザインが使用されるが、特定の状況においては、PMOS、NMOS、CMOSまたはこれらのタイプの組み合わせのいずれかを使用するのが有利である。標準的な実施に一致して、pチャンネルデバイス(たとえば、M3 )は、ゲートに“バブル"を含み、ゲートがソースに対して負になるとターンオンするデバイスを示す。また、正電源は、通常、構成図の上部に配置され、負電源は下部に配置される。そこで、pチャンネルデバイスのソースは上部にあり、nチャンネルデバイス(たとえば、M9 )は下部にある。それ以上は、たとえば、ミード(Mead)の3章を参照されたい。
【0014】
図1に戻ると、それぞれ、ニューロンの入力電流および積分コンデンサを構成する電流IinおよびコンデンサCinが示されている。トランジスタM1 ,M2 およびM3 は、Vthを可変することにより調整可能なスレショールドを有する既知のデザインのインバータを構成している。Vthの大きな値(ほぼVDD、図1の斜線で示される上部電源レールの電圧)は、インバータのスイッチングスレショールドを減少させ、Vthの小さな値(ほぼ接地)は、インバータのスイッチングスレショールドをほぼVDD/2に移動させる。トランジスタM4 およびM5 は他のインバータを構成し、トランジスタM7 ,M8 およびM6 は、電圧Vpwで設定される制限電流を有する電流制限式インバータを構成する。コンデンサCh の電圧Vh は、図1のニューロン回路の内部状態変数である。Vpwの大きな値は、電圧Vh の早い放電を生じさせるが、Vpwの小さな値は、電圧Vh の遅い放電を生じさせる。トランジスタM9 およびM10は、M4 −M5 インバータを回る正帰還(Vh でゲートされる)を提供する。トランジスタM11は、ニューロン回路のファイアリングに基づいて積分コンデンサの電圧をリセットする。
【0015】
次に,図1の回路の典型的な動作を説明するが、電圧Vinは接地にあり、電圧Vh はVDDにあると仮定する。電流Iinは、Iin/Cinで与えられる速度でコンデンサCinの充電を開始する。Vinが、M1 −M2 −M3 インバータのスイッチングスレショールドに達すると、このインバータは、接地にスイッチし、M4 −M5 インバータを作動させてスイッチさせるためのトリガ信号を供給する。ニューロンの出力Vout はVDDに切り換わる。Vh はVDDになっているので、M9 およびM10は、ニューロン回路のスイッチング応答をさらにスピードアップする正帰還を構成する。
【0016】
電圧Vout は急速にVDDに達し、入力電圧Vinを、M11を介して接地にリセットする。完全オン時のM11を介する電流は、リセットを成功させるために、好適には電流Iinより大きくすべきである。また、M9 およびM10の直列組み合わせを流れる電流は、電圧VinがM11のリセット動作により接地になっているにもかかわらず、正帰還が電圧Vout を効果的にVDDに維持するように、電圧M2 およびM3 の直列組み合わせを介する電流より大きくしなければならない。
【0017】
ニューロンの電圧Vout がVDDになっている間、M6 ,M7 およびM8 で構成された電流制限式インバータは、コンデンサCh の電圧Vh の放電を開始し、正帰還を不作動にする。電圧Vh が、M9 およびM10の直列組み合わせを流れる電流がM2 およびM3 の直列組み合わせを流れる電流より小さくなる電圧に達すると、正帰還が不作動になり、電圧Vintが立ち上がり始め、M4 −M5 インバータが切り換わり、Vout が急速に接地に下がり、したがって、ニューロンの出力におけるスパイクを終了させる。そして、電圧Vh は、M8 によってVDDにリセットされる。次に、ニューロン回路は、充電およびリセットのサイクルを再び開始する準備をする。
【0018】
説明したように作用する際、ニューロン回路のリセットは、好適に、ニューロンパルスのタイムスケールより非常に早い(たとえば、10倍早い)タイムスケールで起こる。これは、電圧Vinが接地に達する前に電圧Vout が下がり始める場合、ニューロンの放電電流を弱め、その結果Vinの接地への完全な放電を妨げる不完全なリセットの可能性を回避する。Vinがオーバーシュートするのを避けるために、大電流Iinによる正帰還作動のスレショールドは、Vinが、入力におけるインバータのスイッチングとVout のVDDへのスイッチングの間の時間遅延中多少増加しないように、好適に、十分に小さくなるように選択されている。
【0019】
図2は、本発明の他の実施例を示す。すなわち、ニューロン回路は、トランジスタM12乃至M15の追加からなる図1の回路の修正を含む。4個の追加のトランジスタは、Iinをニューロンの入力に導く電流ミラーを構成している。より詳細には、入力電流Iinは、VDDからM13を介してCinに流れる電流で反映される。(たとえば、ミード(Mead)引例の第39〜40ページを参照されたい。)図2のトランジスタM15は、ニューロンのスパイク状パルスの間、Vout によって不作動になることがわかる。したがって、図2の構成では、早いリセットは、放電電流を入力電流より非常に大きくする必要がない。トランジスタM14は、電流ミラーが放電段階の間良好に整合するのを確実にする。トランジスタM14およびM15は共に、この段階中接地になっている。
【0020】
図2のニューロン回路は、所定の放電速度に対して、小電流が回路で消費されるので、図1の回路よりエネルギー効率が良いのがわかる。しかしながら、図1および図2にしめされるスパイキングニューロン回路は、入力電流がない場合電力を消費しないことが注目される。
【0021】
図3は、図2の回路に表れる信号の波形例を示す。ここでは、例示の目的で、標準的な例示の0.5μm製造工程において、Iin=15μA、Cin=0.5pF、Ch =0.05pF、Vpw=0.92V、VTH=1.2VおよびVDD=3.3Vである。Vinの充電およびリセット特性と、Vout のスパイク特性と、Vh の充放電特性は、図3から明らかである。図2の回路の他の実施例において、Iin=80nA、Cin=0.5pF、Vpw=0.69V、VTH=1.6VおよびVDD=3.3Vは、有効なことがわかった。図1および図2の回路の出力パルス幅およびパルスファイアリング周波数は、それぞれ、VpwおよびIinを変更することにより多くのオーダーの大きさにわたって変えることができる。
【0022】
慎重な調整により、本発明の教示に基づくニューロン回路は、非常に広範囲の周波数(典型的には、数Hzから数百MHzのレートまで)にわたってパルス状波形または反復のこぎり波形または三角波形を発生するのに使用することができる。たとえば、このニューロン回路は、ニューロン回路のスレショールドと共に変わる調整可能な振幅を有するのこぎり波形を発生することができる。
【0023】
既に述べたものに加えて本発明の実施例の応用と、上記に引用されて含まれる特許出願で説明されている回路およびシステムと関連するものは、タイミング事象をマークする信号としてスパイク出力の使用を含む。したがって、たとえば、本発明の実施例は、特定の入力から自己トリガされる非同期タイミング事象として役立つ。特定の応用では、それは、スパイク幅に等しい(または、スパイク幅に対して予め決められた関係を有する)例示のパルス回路の不応期間を持つのに有利であることがわかる。この選択された適切な不応期間により、ニューロンへのさらなる入力の禁止を達成することができるが、システムの他の部分は、スパイク信号に応じて終了し、次のレベルに落ち着く。このように、本発明の実施例で発生するスパイクは、従来のデジタルシステムにおけるクロック遷移に類似する仕方で役立つ。
【0024】
本発明の実施例に対する入力Iinは、1つまたは複数の入力信号の直線または非直線作用で供給することができる。いくつかの応用、たとえば典型的なニューラルネットワークパターン承認システムにおいては、本発明の教示に基づくニューラルスレショールド構成要素は、他の特定の信号の重み付けされた直線的な組み合わせに基づくその入力電流を得ることができる。
【0025】
当業者は、例示のデバイスタイプ、製造工程、極性および回路パラメータ値は、単なる例であることがわかる。他の特定のタイプ、工程、極性および値は、本発明を用いた特定の応用における値からなることがわかる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の概略構成図である。
【図2】本発明の第2の実施例の概略構成図である。
【図3】Aは、図1および図2の回路の入力および出力電圧と、特定の中間電圧の一例を示す図である。
Bは、図1および図2の回路の入力および出力電圧と、特定の中間電圧の一例を示す図である。
Cは、図1および図2の回路の入力および出力電圧と、特定の中間電圧の一例を示す図である。
Claims (9)
- 電子ニューロン回路であって、
初期的に第1の電圧にある出力端子と、
少なくとも1つの入力電流に応じて電圧Vinに充電する第1のコンデンサと、
スイッチングスレショールドVthを有し、Vin>Vthの場合に第1のトリガ信号を発生する第1のスレショールド回路と、
該第1のトリガ信号に応じて、該出力端子を該第1の電圧からスパイク電圧の方へ駆動する第1の回路手段と、
該スパイク電圧の方へ駆動される該出力端子の該電圧に応じて、VinをVthより小さい値にリセットする手段と、
該スパイク電圧の方へ駆動される該出力端子の該電圧に応じて、該出力端子の該駆動を該スパイク電圧の方へスピードアップする第1の帰還手段とを含む電子ニューロン回路。 - 請求項1記載のニューロン回路において、該スパイク電圧は、実質的に電源電圧に等しいニューロン回路。
- 請求項1記載のニューロン回路において、該第1の回路手段は、該トリガ信号に応じて該出力端子を電源電圧に接続するインバータを含むニューロン回路。
- 請求項1記載のニューロン回路において、該Vinを該Vthより小さい値にリセットする該手段は、該スパイク電圧の方へ駆動される該出力端子の該電圧に応じるスイッチを含み、該スイッチは、該第1のコンデンサに基準電圧を印加するニューロン回路。
- 請求項1記載のニューロン回路において、さらに、該少なくとも1つの入力電流を反映して該第1のスレショールド回路に印加する電流ミラー回路を含むニューロン回路。
- 少なくとも1つの入力電流に応じて、初期的に第1の電圧にある出力端子にスパイク状パルスを発生するタイミング回路であって、
印加された電流に応じて電圧Vinに充電する第1のコンデンサと、
該少なくとも1つの入力電流を該第1のコンデンサに選択的に印加する手段と、
スイッチングスレショールドVthを有し、該Vin>Vthの場合に第1のトリガ信号を発生する第1のスレショールド回路と、
該第1のトリガ信号に応じて、該出力端子を該第1の電圧から、該第1の電圧と実質的に異なるスパイク電圧の方へ駆動する第1の回路手段と、
該スパイク電圧の方へ駆動される該出力端子の該電圧に応じて、Vinを該Vthより小さい値にリセットする手段と、
該出力端子が該第1の電圧と実質的に異なる電圧にある場合に、該選択的に印加する手段を接続解除する手段と、
該スパイク電圧の方へ駆動される該出力端子の該電圧に応じて、該出力端子の該駆動を該スパイク電圧の方へスピードアップする帰還手段とを含むタイミング回路。 - 請求項6記載のタイミング回路において、さらに、予め決められた期間後、該出力電圧を該第1の電圧に戻す手段を含むタイミング回路。
- 請求項6記載のタイミング回路において、該入力電流を該第1のコンデンサに選択的に印加する手段は、複数の入力電流の重み付けされた組み合わせを印加する手段を含むタイミング回路。
- 請求項6記載のタイミング回路において、該選択的に印加する手段は電流ミラー回路を含むタイミング回路。
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