JPH08335873A - 断熱性論理回路 - Google Patents

断熱性論理回路

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JPH08335873A
JPH08335873A JP8075510A JP7551096A JPH08335873A JP H08335873 A JPH08335873 A JP H08335873A JP 8075510 A JP8075510 A JP 8075510A JP 7551096 A JP7551096 A JP 7551096A JP H08335873 A JPH08335873 A JP H08335873A
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clock
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JP8075510A
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Alexander George Dickinson
ジョージ デッキンソン アレキサンダー
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A T and T I P M CORP
AT&T Corp
Original Assignee
A T and T I P M CORP
AT&T Corp
AT&T IPM Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation

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  • Engineering & Computer Science (AREA)
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  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
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Abstract

(57)【要約】 【課題】 本発明は低消費で単純なトポロジーを持つ論
理回路に関する。 【解決手段】 静的な入力と出力を持つ、クロック制御
された低電力論理回路が断熱的に操作される。多様な論
理機能が複雑な回路や特殊に組み合わされたデバイスな
しに達成される。この論理回路は多様な論理・ストレー
ジ機能を行うように組み合わせ出来る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は論理回路に関する。
より詳細には、本発明は低電力消費で単純化なトポロジ
ーを持つ論理回路に関する。
【０００２】
【関連出願の相互参照】１９９３年５月２８日出願の、
「断熱性動的論理回路」という表題の、Ａｌｅｘ Ｇ．
Ｄｉｃｋｉｎｓｏｎの出願第０８／０６９、９２６号。
１９９３年５月２８日出願の、「断熱性動的ノン・イン
バータ回路」という表題の、Ｊｏｈｎ Ｓ．Ｄｅｎｋｅ
ｒの出願第０８／０６９、９４４号。１９９３年５月２
８日出願の、「断熱性動的プリチャージ・ブースト回
路」という表題の、Ｊｏｈｎ Ｓ．Ｄｅｎｋｅｒの出願
第０８／０６９、９４４号。１９９３年１２月３０日出
願の、「多数出力能力を持つ、準静的抵抗性散逸のため
のダイオード接合ＣＭＯＳ論理回路の設計」という表題
の、ＳｔｅｖｅｎＣ．Ａｖｅｒｙ、Ａｌｅｘ Ｇ．Ｄｉ
ｃｋｉｎｓｏｎ、Ｔｈａｄｄｅｕｓ Ｊ．Ｇａｂａｒ
ａ、Ａｌａｎ Ｈ．Ｋｒａｍｅｒの出願第０８／１７
５、７０９号。
【０００３】
【従来の技術】静的・動的ＣＭＯＳ論理回路のような標
準的な論理回路では、ノードは、ノードを第１の電位に
充電し、第２の電位に放電するスイッチを使用する、完
全に不可逆的で散逸的な方法で充電・放電される。こう
したノードを、理論上漸次的、断熱的、可逆的にノード
を充電・放電するスルーレート制限クロックに取り付け
ることが提案されてきた。
【０００４】
【発明が解決しようとする課題】この技術を使用した論
理回路は、現在余りにも複雑で、多くのトランジスタを
使用するため、通常の動作速度では、各トランジスタの
電力をどんなに節約しても、単純な論理動作を達成する
ために余りにも多くのトランジスタを使用するという事
実の前に無意味になってしまう。さらに、先行する設計
では、非断熱性伝達を完全に避けることは不可能であ
る。従って、回路全体の総電力消費は、非断熱性回路に
よって消費される電力とそう変わらない。
【０００５】
【課題を解決するための手段】上記で参照された特許出
願は、消費電力が少なく、複雑さを低減した断熱性論理
回路を開示し特許請求する。出願人は動的論理回路のあ
る特性と、静的論理回路のある特性を持つ、新しい論理
回路を追加して開発した。この論理回路は、参照された
出願で開示され特許請求された動的論理回路に比べて電
力の散逸と複雑さを低減している。この発明の個々の例
では、論理回路は動的回路のようにクロック制御される
が、この回路の論理出力は静的で回路への入力が変化し
ない限り変化しない。インバータ機能、ＮＡＮＤ機能、
ＮＯＲ機能、複合機能といった多様な論理機能は、本発
明の特定の例に従って提供される。出願人は、シフト・
レジスタやストレージ・エレメントが、本発明の原理に
従っていかに提供されるかも論証する。
【０００６】本発明の一例に従って、電子回路は入力ノ
ードと出力ノードを含む。入力ノードは２つの電位の間
で変化する信号を、断熱的な方法で、実質上散逸するエ
ネルギーの損失なしに運ぶ。出力ノードは対応する出力
信号を、同様の断熱的な方法で運ぶ。入力・出力ノード
によって運ばれる信号の性質は、少なくとも２つの有り
得る論理状態すなわちレベルを表すことである。本発明
のこの例に従う電子回路は、２つの電位の間で断熱的な
方法で、少なくとも１つのクロック信号を作り出すエネ
ルギー源に接続されるクロック・ノードを持つ。電子回
路はまた、入力信号の状態に反応して、クロック信号の
既定の部分の間に選択的に出力ノードを充電するため
に、クロックノードと出力ノードの間に選択的に電流を
流す手段を含む。この手段はまた、入力信号の状態に反
応して、選択的に出力ノードの放電を防ぐために、出力
ノードとクロック・ノードの間に選択的に電流が流れな
いようにする。入力信号は、電子回路の断熱的な性質を
高めるために、クロック信号の周期のある時間、電位間
の移行を禁止される。一連の論理回路のグループが、上
記で説明された概念に基づいて開発された。
【０００７】重大な量かそれ以上の電力消費の低減が先
行する論理回路に比較して達成された。本発明に従う論
理回路を使用した断熱性コンピュータの使用は、電力の
散逸が重要な用件である、電池を電源とする製品から高
性能システムにいたる幅広い適用範囲で大きな衝撃を持
つと期待される。
【０００８】
【発明の実施の形態】図１は、本発明に従う論理ゲート
の一例を示す。図１に示すゲートは、インバータであ
り、図１が、従来のＣＭＯＳ回路で普通使用されるｎ型
ＦＥＴ１０と、ｐ型ＦＥＴ１１として示す、２つの制御
スイッチの形態を持つ論理エレメントを含む。図１のイ
ンバータは、入力ノード１２、出力ノード１３、クロッ
ク・ノード１４を持つ。ＦＥＴ１０、１１のゲートすな
わち制御ターミナルは入力ノード１２に接続される。図
１の回路のクロック・ノード１４は、クロック信号を発
生するクロック信号発生器１５に接続されるが、クロッ
ク信号の波形は図２の一番上の波形によって示される。
入力ノードは、２つの有り得る入力論理レベルを示す２
つの電位の中の１つを持つ入力信号を発生する信号源に
接続される。入力論理レベルの間の移行は、２つの既定
の電位レベルの間の移行を伴う。図２に示すように、入
力信号は２つの論理レベルの間を、断熱的に、すなわ
ち、図１の回路におけるエネルギーの散逸を最小限にす
る低減された電圧変化率で移行する。
【０００９】特に、本発明における信号またはノード
は、移行を発生する機器内で散逸するエネルギーが、２
つの状態のエネルギーの差よりかなり小さい時、１つの
状態から別の状態に断熱的な移行を行う。例えば、Ｃが
ノードに関連する有効静電容量で、Ｖがある論理状態か
ら別の論理状態に移行するノードの結果として行われる
電圧または電位の変化である時、１つの論理レベルと別
の論理レベルの間のエネルギーの差が１／２ＣＶ2 とす
ると、移行が行われることに関連して散逸するエネルギ
ーが１／４ＣＶ2 から１／２０ＣＶ2 以下といった、１
／２ＣＶ2 よりかなり低い値であるなら、ある論理レベ
ルから別のレベルへの移行は断熱的である。
【００１０】ＦＥＴ１０、１１の各々の１つの出力ター
ミナルは、上記で説明されたクロック信号源１５に接続
されるクロック・ノード１４に接続される。図２に示す
ように、信号源１５からのクロック信号は、２つの状態
すなわち電位レベルの間で変化する。入力信号の変化と
同様、クロック信号の変化は図１の回路におけるエネル
ギーの散逸を最小限にするために、断熱的な低減された
変化率で起こる。
【００１１】出力ノード１３は、２つの有り得る出力論
理レベルの１つを持つ出力信号を運ぶ。入力信号やクロ
ック信号と同様、論理レベル間の出力信号の移行は、２
つの既定の電位間の移行を伴う。出力論理レベル間の移
行は、入力信号やクロック信号の移行に伴って起こった
のと同様の、非散逸的で断熱的な方法で起こる。ダイオ
ード１６は、図１に示すＦＥＴ１０の別の出力ターミナ
ルと出力ノード１３の間に接続される。別のダイオード
１７は、トランジスタ１１の別の出力ターミナルと出力
ノード１３の間に接続される。図１は、ＦＥＴである、
制御スイッチ１０、１１を示すが、バイポーラ・トラン
ジスタのようなあらゆる制御スイッチが、本発明により
インバータの機能を達成するための対応する回路の組み
合わせにおいて使用可能である。
【００１２】図２は、図１の論理ゲートの動作を示す時
間ダイアグラムである。論理ゲートの入力ターミナルに
現れる信号が、既定の大きさの実質上一定の電圧レベル
すなわち電位である高いレベルにある時、論理ゲートの
出力ターミナルに現れる信号は、既定の大きさの別の実
質上一定の電圧レベルすなわち電位である、低いレベル
にある。反対に、論理ゲートの入力ターミナルに現れる
信号が低いレベルにある時、出力ターミナルに現れる信
号は高いレベルにある。図２に示すように、入力信号
が、参照番号１８で示すように、低いレベルから高いレ
ベルに変化する時、出力信号は、参照番号２０で示すよ
うに、クロック信号の次の減衰する勾配１９をたどって
下向きに低いレベルに変化する。出力信号は、クロック
信号レベルのその後の変化に関わらず、入力信号が高い
限り、一定の（静的な）低いレベルにある。参照番号２
１で示すように、入力信号が高いレベルから低いレベル
に変化すると、出力信号は、参照番号２３で示すよう
に、クロックを上向きにたどって、クロック・パルスの
次の上昇する勾配２２の上の高いレベルにいたる。出力
信号は、クロック信号レベルのその後の変化に関わら
ず、入力信号が低いレベルにあり続ける限り、一定の
（静的な）高いレベルにある。
【００１３】図２は、図１の論理ゲートに適用される断
熱性クロック信号の性質を示す。クロック信号は、既定
の期間Ｔを持つ反復的な信号である。クロック信号は低
いレベルから始まり、図２でＡと記されている期間に徐
々に増加して高いレベルにいたる。クロックは、その
後、図２でＢと記された一定期間高いレベルにとどま
る。この期間はどんな既定の時間量でも良く、ゼロでも
良い。クロック信号はその後、図２でＣと記された期間
に徐々に低いレベルに戻る。クロック信号は、図２でＤ
と記された既定の期間低いレベルにとどまり、その後こ
れまで説明したサイクルが繰り返される。ここでは台形
状のクロック信号が示されたが、正弦波のような同様に
形成された波形でも良い。正弦波の利点は、従来のＬＣ
発振回路によって容易に発生出来る点である。
【００１４】図１に示すような論理回路は、図２に具体
的に示す入力論理信号とクロック信号のようなスイッチ
信号への反応を分析する際、単純な直列抵抗・コンデン
サ（ＲＣ）回路によって模倣される。図１の回路に適用
された入力信号がある電圧レベルから別の電圧レベルに
急激に変化すると、電圧変化の直後、ＲＣ回路の直列抵
抗越しに、電圧の急上昇が現れる。この電圧の急上昇
は、ＲＣ回路の直列コンデンサが充電または放電される
ために時間を経て徐々に低下する。抵抗にかかる電圧の
ため、電力は、電圧急上昇の間、この抵抗で不可逆的に
散逸する。図１の回路の信号が、コンデンサにかかる電
圧がスイッチ電圧の変化をそのままたどれる程度にスル
ー・レートを制限出来るなら、抵抗を通じての電力の散
逸は最小限に出来る。従って、入力信号やクロック信号
のような図１の回路の信号の傾斜は低減され、図１の回
路は断熱的な方法で動作する。より詳細には、傾斜は充
分に漸次的なので、図１の回路に関連するコンデンサ
は、変化する電圧信号と実質上順応して充・放電出来
る。例えば、クロックまたは他の変化する信号が低い状
態から高い状態に達する、またその逆の時間（「ランプ
・タイム」）は、これまで言及されたＲＣ回路の時定数
より大きく出来る。本発明の１つの特定の例では、ラン
プ・タイムは時定数の少なくとも１０倍である。このこ
とは、変化する信号に接続された充・放電路にある抵抗
にかかる電圧が最小であることを意味する。このことは
また、変化する信号の動作によって発生する充電、放電
の間のエネルギーの散逸が最小であることを意味する。
このことは、図１の回路の入力、出力ノードの状態の移
行が断熱的であること、すなわち、機器の中で不可逆的
に散逸されるエネルギーは、実質上２つの状態の間のエ
ネルギーの差以下であることを保証する。
【００１５】図１に示すインバータ・ゲートのような論
理回路の非断熱的な性質を保存するために、入力信号は
実質上、ある状態から別の状態に突然移行することを禁
止される。入力信号はまた、図１のクロック信号の既定
の一部分の間、いかなる状態変化も禁止される。例え
ば、入力信号がある論理状態すなわちレベルから、別の
論理状態すなわちレベルに移行させられるのは、入力が
高い状態から低い状態に移行する場合クロック信号が低
い時（例えば期間Ｄ）のみであり、入力が低い状態から
高い状態に移行する場合クロック信号が高い時（例えば
期間Ｂ）のみである。最も詳細には、本発明に従う回路
の信号は、実質上スイッチにかかる電圧がある時はスイ
ッチが閉じず、実質上スイッチを流れる電流がある時は
スイッチが開かないようにしか、ある電位から別の電位
への変化を許されない。この規則が遵守されれば、場合
によっては、回路の動作の断熱的な性質を保つためにあ
る信号の変化率を大きく制限する必要はない。例えば、
図１のＦＥＴ１０、１１のような制御スイッチへの入力
信号が、これらの制御スイッチの出力ターミナルにかか
る電圧がない時のみ状態変化させられるならば、断熱的
な動作を得るためには、これらの入力信号の変化率を大
きく制限する必要はない。
【００１６】図３は、本発明の原理に従って構成された
代表的なＮＡＮＤゲートを示す。ＮＡＮＤゲートは、ク
ロック・ノード２６と出力ノード２７の間のダイオード
２６と直列に接続されたｎ型ＦＥＴ２４、２５の形態を
取る２つの直列に接続された制御スイッチを含む。図３
の回路はまた、並列に接続された２つのｐ型ＦＥＴ２
７、２８の組み合わせを含む。ＦＥＴ２７、２８の並列
の組み合わせは、クロック・ノード２６と出力ノード２
７の間のダイオード２９と直列に接続される。クロック
・ノード２６は、上記で説明したように、信号源１５と
接続される。図３の回路は、図３に示すように、ＦＥＴ
２４、２５、２７、２８の制御ターミナルに接続された
対応する入力ノード３０、３１に向けられた２つの入力
信号Ａ、ＢのＮＡＮＤ操作を行う。論理操作の結果は出
力ターミナル２７に現れる。２つの入力信号Ａ、Ｂより
多くのＮＡＮＤ操作を行うことの出来るゲートは、追加
の制御スイッチを供給することによって構成出来る。Ｎ
ＡＮＤ操作に含まれる各入力は、対応する入力ノード
と、各制御スイッチの対応する制御ターミナルに向けら
れる。図４のＮＡＮＤゲートはＦＥＴを含むように示さ
れるが、ＮＰＮ、ＰＮＰバイポーラ・トランジスタなど
を含む、他の制御スイッチも使用可能である。
【００１７】図４は、本発明の原理に従って構成され
た、代表的なＮＯＲゲートを示す。図５のＮＯＲゲート
は、ダイオード３５と直列に接続された１組のｎ型ＦＥ
Ｔ３３、３４のような、並列に接続された１組の制御ス
イッチを含む。このスイッチとダイオードの組み合わせ
は、クロック・ノード３６と出力ノード３７の間に接続
される。ｐ型ＦＥＴ４０、ｐ型ＦＥＴ４１、ダイオード
４２の直列の組み合わせもまた、クロック・ノード３６
と出力ノード３７の間に接続される。図１、３の回路の
クロック信号と同様のクロック信号が、図４のクロック
３６ノードに向けられる。図４の回路は、図４のＮＯＲ
ゲートの対応する入力ノード３８、３９に向けられた、
２つの入力信号Ａ、Ｂの論理ＮＯＲである、ノード３７
の出力信号を発生する。図４のＮＯＲゲートはスイッチ
・デバイスとしてＦＥＴを使用しているが、ＦＥＴ３
３、３４、４０、４１の代わりに、ＮＰＮ、ＰＮＰバイ
ポーラ・トランジスタ等を含む他の種類の制御スイッチ
を使用したＮＯＲゲートも使用可能である。
【００１８】図５は、入力信号Ａ、Ｂ、Ｃの組み合わせ
の複合論理操作を行う、本発明に従う断熱性論理回路を
示す。図５の回路は、ｎ型ＦＥＴ４５と並列の、２つの
直列に接続されたｎ型ＦＥＴ４３、４４を含む。ダイオ
ード４６が、この３つのＦＥＴの組み合わせと直列に接
続されている。３つのＦＥＴ４３〜４５とダイオード４
０は、クロック・ノード４７と出力ノード４８の間に接
続されている。さらに、図５の回路は、ｐ型ＦＥＴ５１
と直列の、２つの並列に接続されたｐ型ＦＥＴ４９、５
０を含む。３つのＦＥＴ４９〜５１は、クロック・ノー
ド４７と出力ノード４８の間に、ダイオード５２と直列
に接続されている。クロック信号はクロック・ノード４
７に向けられる。クロック信号は、上記で説明した他の
論理回路のクロック・ノードに向けられたクロック信号
と同様である。図５の回路は、図５のデバイスの入力ノ
ードに適用される入力信号Ａ、Ｂ、Ｃの論理関数Ａ・Ｂ
＋Ｃである、出力ノード４８の出力信号を発生する。図
５に示すＦＥＴの代わりに、他の制御スイッチも使用可
能である。
【００１９】図６は、これまで説明した断熱性論理ビル
ディング・ブロックを使用した論理回路の一例を示す。
図６の回路は、シフト・レジスタとして機能する直列の
４つのインバータ・ステージ５３、５４、５５、５６を
含む。ステージ５３は図６で詳細に示され、図１に示す
インバータと同様のインバータである。このインバータ
は、ｎ型ＦＥＴ５８とｐ型ＦＥＴ５９の制御ターミナル
に接続された入力ノード５７を含む。ダイオード６１
が、ＦＥＴ５８の１つの出力ターミナルを、インバータ
５３の出力ノード６０に接続する。ＦＥＴ５８の別の接
続ターミナルはクロック・ノード６２に接続される。ク
ロック・ノード６２は、図１の回路のクロック信号と同
様のクロック信号Φ0 を発生するエネルギー源に接続さ
れる。クロック信号は、図７に示す一番上の波形Φ0 と
して表される。ダイオード６３はＦＥＴ５９の１つの出
力ターミナルを出力ノード６０に接続する。ＦＥＴ５９
の別の出力ターミナルはクロック・ノード６２に接続さ
れる。
【００２０】各インバータ５４、５５、５６はインバー
タ５３と同一である。インバータ５３の出力ノード６０
はインバータ５４の入力ノードに接続される。インバー
タ５４の出力ノードはインバータ５５入力ノードに接続
され、インバータ５５の出力ノードはインバータ５６の
入力ノードに接続され、インバータ５６の出力ノードは
図６のシフト・レジスタの出力６４に接続される。
【００２１】クロック・ノード６５は、インバータ５４
のＦＥＴの出力ターミナルに接続され、エネルギー源に
よって発生されるクロック信号Φ1 を受け取る。クロッ
ク信号Φ1 は、図７に示すインバータ５３のクロック信
号Φ0 と同様で、特に図７で、Φ1 と記された上から２
番目の波形として示される。本発明のこの例のクロック
信号Φ1 は、クロック信号Φ0 に関して、クロック周期
の３／４だけ遅れている。図７に示すクロック信号Φ2
は、インバータ５５のクロック・ノード６６に向けられ
ている。クロック信号Φ2 は、クロック信号Φ1 に関し
て、クロック周期の３／４だけ遅れている。（従って、
クロック信号Φ2 は、クロック信号Φ0の逆相にな
る。）クロック信号Φ3 は、インバータ５６のクロック
・ノード６８に向けられる。クロック信号Φ3 の詳細
は、図７の一番下の波形として示される。クロック信号
Φ3 は、クロック信号Φ2 に関して、クロック周期の３
／４だけ遅れている。図７では接続されていないように
示されているが、出力６４は、インバータ５３の入力ノ
ード５７に安全に接続出来ることが指摘されるべきであ
る。
【００２２】図８は、本発明によるストレージ・エレメ
ントを示す。ストレージ・エレメントは、図１に示すよ
うな２つのインバータを含む。インバータはどちらも、
図１に示すクロック信号発生器１５のようなクロック信
号発生器によって発生される共通のクロック信号に接続
される。ｎ型ＦＥＴ Ｑ１、ｐ型ＦＥＴ Ｑ２、ダイオ
ードＤ１、ダイオードＤ２を含むインバータの出力ノー
ドは、ｎ型ＦＥＴ Ｑ３、ｐ型ＦＥＴ Ｑ４、ダイオー
ドＤ３、ダイオードＤ４を含むインバータの入力ノード
に接続される。Ｑ３、Ｑ４、Ｄ３、Ｄ４インバータの出
力ノードは、Ｑ１、Ｑ２、Ｄ１、Ｄ２インバータの入力
ノードにフィード・バックされる。
【００２３】場合によっては、その逆相の論理レベルが
有効で使用可能であると同時に、有効で使用可能である
所与の論理レベルを持つことが望ましい。これは、図９
に示すような、本発明の原理に従うノン・インバータ回
路によって達成出来る。図９のノン・インバータは、そ
れぞれ図１、図２に示すインバータと同様の２つの直列
に接続されたインバータ６９、７０を含む。インバータ
６９、７０はどちらも、図１、図２のクロック信号発生
器１５と同様の共通のクロックに接続される。インバー
タ７０の出力はインバータ６９の入力が反転されないも
のである。上記で説明した本発明の全ての例において、
論理回路は単純で電力の散逸を大きく低減している。
【図面の簡単な説明】
【図１】本発明に従う断熱性インバータの一例の概要図
である。
【図２】図１のインバータに関連する入力、出力、クロ
ック電圧を示す時間ダイアグラムである。
【図３】本発明による断熱性ＮＡＮＤゲートの概要図で
ある。
【図４】本発明による断熱性ＮＯＲゲートの概要図であ
る。
【図５】本発明による断熱性ＮＡＮＤ／ＮＯＲゲートの
概要図である。
【図６】本発明による多ステージ断熱性論理回路の概要
図である。
【図７】図６に示す多ステージ論理回路のクロック電圧
を示す時間ダイアグラムである。
【図８】本発明によるストレージ・エレメントの概要図
である。
【図９】本発明によるノン・インバータの概要図であ
る。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】論理回路であって、 第１、第２入力論理レベルの間で変化する入力信号を受
    け取る入力ノードと、 第１、第２出力論理レベルの間で変化する出力信号を発
    生する出力ノードと、 第１、第２電位の間で断熱的に変化し、クロック信号が
    第１の電位から第２の電位に断熱的に変化する第１期間
    と、クロック信号が第２の電位から第１の電位に断熱的
    に変化する第２期間とを定義するクロック信号を受け取
    るクロック・ノードと、 入力信号が第１入力論理レベルにある時、出力信号が第
    ２出力論理レベルに達するまで、出力信号が第１電位か
    ら第２電位へのクロック信号の変化を断熱的にたどるこ
    とを許容し、出力信号は、入力信号が第１入力論理レベ
    ルにある限り、クロック信号のその後の変化に関わら
    ず、第２出力論理レベルにある、クロック・ノードと出
    力ノードの間の第１の通路と、 入力信号が第２入力論理レベルにある時、出力信号が第
    １出力論理レベルに達するまで、出力信号が第２電位か
    ら第１電位へのクロック信号の変化を断熱的にたどるこ
    とを許容し、出力信号は、入力信号が第２入力論理レベ
    ルにある限り、クロック信号のその後の変化に関わら
    ず、第１出力論理レベルにある、クロック・ノードと出
    力ノードの間の第２の通路とを含む、論理回路。
JP8075510A 1995-03-30 1996-03-29 断熱性論理回路 Withdrawn JPH08335873A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/413658 1995-03-30
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788121B2 (en) 2000-06-06 2004-09-07 Nippon Telegraph And Telephone Corporation Adiabatic charging register circuit
JP2009278433A (ja) * 2008-05-15 2009-11-26 Yasuhiro Takahashi ２相駆動ｃｍｏｓ断熱的論理回路

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473526A (en) 1994-04-22 1995-12-05 University Of Southern California System and method for power-efficient charging and discharging of a capacitive load from a single source
USRE38918E1 (en) 1994-04-22 2005-12-13 University Of Southern California System and method for power-efficient charging and discharging of a capacitive load from a single source
US5670899A (en) * 1994-11-21 1997-09-23 Yamaha Corporation Logic circuit controlled by a plurality of clock signals
JPH08148982A (ja) * 1994-11-21 1996-06-07 Yamaha Corp 半導体集積回路
US5602497A (en) * 1995-12-20 1997-02-11 Thomas; Steven D. Precharged adiabatic pipelined logic
US5841299A (en) * 1997-02-06 1998-11-24 Intel Corporation Method and apparatus for implementing an adiabatic logic family
US5986476A (en) * 1997-08-08 1999-11-16 Intel Corporation Method and apparatus for implementing a dynamic adiabatic logic family
US6242951B1 (en) * 1997-09-05 2001-06-05 Shunji Nakata Adiabatic charging logic circuit
US6985142B1 (en) 1998-09-03 2006-01-10 University Of Southern California Power-efficient, pulsed driving of capacitive loads to controllable voltage levels
FR2796224B1 (fr) 1999-07-08 2001-09-07 Suisse Electronique Microtech Circuit logique adiabatique
US7005893B1 (en) * 1999-07-19 2006-02-28 University Of Southern California High-performance clock-powered logic
US6415181B1 (en) * 2000-02-25 2002-07-02 Medtronic, Inc. Implantable medical device incorporating adiabatic clock-powered logic
EP1303881A1 (en) * 2000-06-02 2003-04-23 Advanced Micro Devices, Inc. Silicon on insulator logic circuit utilizing diode switching elements
US6433389B1 (en) 2000-06-09 2002-08-13 Advanced Micro Devices, Inc. Silicon on insulator logic circuit utilizing diode switching elements
DE10101951A1 (de) * 2001-01-17 2002-08-01 Infineon Technologies Ag Transistor-Dioden-Anordnung
CN101087128B (zh) * 2006-06-07 2010-08-25 黑龙江大学 绝热锁存器和无绝热门的绝热cmos时序电路
TWI539749B (zh) 2015-03-31 2016-06-21 國立交通大學 能量回收系統及其回收方法
KR101722558B1 (ko) * 2015-08-28 2017-04-04 서울과학기술대학교 산학협력단 단일 다이오드를 사용한 adcl 인버터

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651340A (en) * 1970-06-22 1972-03-21 Hamilton Watch Co Current limiting complementary symmetry mos inverters
US4142251A (en) * 1977-11-21 1979-02-27 Hewlett-Packard Company Field programmable read-only-memory
US4985643A (en) * 1988-06-24 1991-01-15 National Semiconductor Corporation Speed enhancement technique for CMOS circuits
US5121003A (en) * 1990-10-10 1992-06-09 Hal Computer Systems, Inc. Zero overhead self-timed iterative logic
US5208490A (en) * 1991-04-12 1993-05-04 Hewlett-Packard Company Functionally complete family of self-timed dynamic logic circuits
WO1994002993A1 (en) * 1992-07-17 1994-02-03 Massachusetts Institute Of Technology Recovered energy logic circuits
US5378940A (en) * 1993-03-12 1995-01-03 Massachusetts Institute Of Technology Charge recovery logic including split level logic
US5422582A (en) * 1993-12-30 1995-06-06 At&T Corp. Diode coupled CMOS logic design for quasi-static resistive dissipation with multi-output capability
US5426382A (en) * 1994-05-03 1995-06-20 Motorola, Inc. Complementary logic recovered energy circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788121B2 (en) 2000-06-06 2004-09-07 Nippon Telegraph And Telephone Corporation Adiabatic charging register circuit
US7030672B2 (en) 2000-06-06 2006-04-18 Nippon Telegraph And Telephone Corporation Adiabatic charging register circuit
JP2009278433A (ja) * 2008-05-15 2009-11-26 Yasuhiro Takahashi ２相駆動ｃｍｏｓ断熱的論理回路

Also Published As

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SG83641A1 (en) 2001-10-16
TW297187B (ja) 1997-02-01
CA2172096A1 (en) 1996-10-01
US5521538A (en) 1996-05-28

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