JP3850139B2

JP3850139B2 - Logic circuit

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Publication number: JP3850139B2
Application number: JP12551998A
Authority: JP
Inventors: 洋二蟹江
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Priority date: 1998-05-08
Filing date: 1998-05-08
Publication date: 2006-11-29
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Description

【０００１】
【発明の属する技術分野】
本発明はデジタル信号処理に用いられる論理回路に関する。
【０００２】
【従来の技術】
図２６は従来の２入力の論理積の否定回路の回路図である。入力端子７１、７２より２信号が論理積の否定回路に入力される。入力端子７１はＰチャネルトランジスタ７３のゲート及びＮチャネルトランジスタ７５のゲートに接続されている。一方、入力端子７２はＰチャネルトランジスタ７４のゲート及びＮチャネルトランジスタ７６のゲートに接続されている。トランジスタ７３のソースは電源電圧７７に接続されドレインは出力端子７９に接続されている。トランジスタ７４のソースは電源電圧７７に接続されドレインは出力端子７９に接続されている。トランジスタ７５のドレインは出力端子７９に接続されソースはトランジスタ７６のドレインに接続されている。そして、トランジスタ７６のソースはグランドレベル７８に接続されている。
【０００３】
これにより、入力端子７１、７２より入力される信号がともにハイレベル（以下「１」という）であるときにはトランジスタ７３、７４はともにオフし、トランジスタ７５、７６はともにオンするので出力端子７９の状態はローレベル（以下「０」という）となる。これに対して、入力端子７１、７２より入力される信号が上記条件の１となるとき以外ではトランジスタ７３、７４の少なくとも一方がオンし、トランジスタ７５、７６の少なくとも一方がオフするので出力端子７９の状態は１となる。
【０００４】
図２７は従来の３入力以上の多入力の論理積の否定回路の回路図である。入力端子８１、８２・・・８３より３以上の多信号が論路積の否定回路に入力される。入力端子８１はＰチャネルトランジスタ８４のゲート及びＮチャネルトランジスタ８７のゲートに接続されている。入力端子８２はＰチャネルトランジスタ８５のゲート及びＮチャネルトランジスタ８８のゲートに接続されている。各入力ごとに同様の構成をとり、最後に入力端子８３はＰチャネルトランジスタ８６のゲート及びＮチャネルトランジスタ８９のゲートに接続されている。
【０００５】
トランジスタ８４のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。トランジスタ８５のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。同様に、各入力について設けられているＰチャネルトランジスタのソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。そして、トランジスタ８６のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。
【０００６】
トランジスタ８７のドレインは出力端子９２に接続されソースはトランジスタ８８のソースに接続されている。同様に、各入力に設けられているＮチャネルトランジスタは直列となるように接続されている。そして、トランジスタ８９のソースはグランドレベル９１に接続されている。
【０００７】
これにより、入力端子８１、８２・・・８３より入力される信号がすべて１であるときにはトランジスタ８４、８５・・・８６はすべてオフし、トランジスタ８７、８８・・・８９はすべてオンするので出力端子９２の状態は０となる。これに対して、入力端子８１、８２・・・８３より入力される信号が上記条件のようにすべて１となるとき以外ではトランジスタ８４、８５・・・８６の少なくとも１つがオンし、トランジスタ８７、８８・・・８９の少なくとも１つがオフするので出力端子９２の状態は１となる。
【０００８】
図２８は従来の２入力の論理和の否定回路の回路図である。入力端子１０１、１０２より２信号が論理和の否定回路に入力される。入力端子１０１はＰチャネルトランジスタ１０３のゲート及びＮチャネルトランジスタ１０５のゲートに接続されている。一方、入力端子１０２はＰチャネルトランジスタ１０４のゲート及びＮチャネルトランジスタ１０６のゲートに接続されている。トランジスタ１０４のソースは電源電圧１０７に接続され、ドレインはトランジスタ１０３のソースにグランドレベル１０８に接続されている。トランジスタ１０３のドレインは出力端子１０９に接続されている。トランジスタ１０５のドレインは出力端子１０９に接続されソースはグランドレベル１０８に接続されている。一方、トランジスタ１０６のドレインは出力端子１０９に接続されソースはグランドレベル１０８に接続されている。
【０００９】
これにより、入力端子１０１、１０２より入力される信号がともに０であるときにトランジスタ１０３、１０４がともにオンし、トランジスタ１０５、１０６がともにオフするので出力端子１０９の状態は１となる。これに対して入力端子１０１、１０２より入力される信号が上述のようにともに１となるとき以外ではトランジスタ１０３、１０４の少なくとも一方がオフし、トランジスタ１０５、１０６の少なくとも一方がオンするので出力端子１０９の状態は０となる。
【００１０】
図２９は従来の３入力以上の多入力の論理和の否定回路の回路図である。入力端子１１１、１１２・・・１１３より３以上の多信号が論理和の否定回路に入力される。入力端子１１１はＰチャネルトランジスタ１１４のゲート及びＮチャネルトランジスタ１１７のゲートに接続されている。入力端子１１２はＰチャネルトランジスタ１１５のゲート及びＮチャネルトランジスタ１１８のゲートに接続されている。同様に、各入力ごとに同様の構成をとり最後に、入力端子１１３はＰチャネルトランジスタ１１６のゲート及びＮチャネルトランジスタ１１９のゲートに接続されている。
【００１１】
トランジスタ１１６のソースは電源電圧１２０に接続されドレインは次段のＰチャネルトランジスタのソースに接続されている。同様に各入力に設けられているＰチャネルトランジスタは直列となるように接続され、トランジスタ１１５のドレインはトランジスタ１１４のソースに接続されている。トランジスタ１１４のドレインは出力端子１２２に接続されている。トランジスタ１１７のドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続されている。トランジスタ１１８のドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続されている。同様に、各入力について設けられているＮチャネルトランジスタのドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続され、最後にトランジスタ１１９の出力端子１２２にグランドレベル１１１に接続されている。
【００１２】
これにより、入力端子１１１、１１２・・・１１３より入力される信号がすべて０であるときにトランジスタ１１４、１１５・・・１１６がすべてオンし、トランジスタ１１７、１１８・・・１１９がすべてオフするので出力端子１２２の状態は１となる。これに対して、入力端子１１１、１１２・・・１１３より入力される信号が上記条件のようにすべて０となるとき以外ではトランジスタ１１４、１１５・・・１１６の少なくとも１つがオフし、トランジスタ１１７、１１８・・・１１９の少なくとも１つがオンするので出力端子１２２の状態は０となる。
【００１３】
以上図２６〜図２９に示す論理回路では、例えば図２６に示す論理積の否定回路では入力端子７１が２つのトランジスタ７３、７５の各ゲートに接続されているように、いずれの回路においても１つの入力端子は２つのトランジスタの各ゲートに接続されている構成となっている。
【００１４】
【発明が解決しようとする課題】
ところが、実際の論理回路では、例えば図２６に示す論理積の否定回路では入力端子７１、７２の信号入力が平均的に１と０に変化するものでなく、例えば一方の入力端子７１に入力される信号に１が多く、他方の入力端子７２に入力される信号が短周期で多数振動する場合がある。この場合、各入力端子７１、７２は２個のトランジスタのゲートに接続されているので各信号の１と０の切り替わり時に各ゲートの容量に充放電電流が流れるため、消費電流が多く流れるという問題があった。
【００１５】
本発明は上記課題を解決するもので、上述のように例えば入力信号の一方が１又は０の状態が比較的長期間に及び、もう一方が短周期で多数振動する場合に、充放電電流が少なくて済む論理回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の構成では、第１の入力端子と、第２の入力端子と、前記第２の入力端子に入力される信号とは否定関係のある信号が入力される第３の入力端子と、ソースが前記第１の入力端子に接続されゲートが前記第２の入力端子に接続されドレインがノードに接続されている第１のＮチャネルトランジスタと、ソースが第１の電圧に接続されゲートが前記第３の入力端子に接続されドレインが前記ノードに接続されている第２のＮチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第２の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているＰチャネルトランジスタと、前記否定回路の出力を導き出すための第１の出力端子と、前記ノードの信号状態を導き出すための第２の出力端子とを備えるようにしている。
【００１７】
このような構成によると、論理回路では第２の入力端子と第３の入力端子に互いに否定関係のある信号が入力される。例えば、第１の電圧はグランドレベルであり、第２の電圧は電源電圧である。第２の入力端子では０（グランドレベル）、すなわち第３の入力端子では１（電源電圧）が入力されるときには第１のＮチャネルトランジスタはオフし、第２のＮチャネルトランジスタはオンする。そのため、ノードの状態はグランドレベルに固定されるので、第１の入力端子に入力される信号の状態に関係なく前記否定回路を介して第１の出力端子より１が出力され、一方、第２の出力端子ではノードから直接に０が出力される。一方、第２の入力端子では１すなわち第３の入力端子では０が入力されるときには第１のＮチャネルトランジスタがオンし、第２のＮチャネルトランジスタがオフするので、第１の入力端子より入力される信号が前記第１のＮチャネルトランジスタを介して前記ノードに送られ、ノードの状態に応じた信号が出力端子１、出力端子２より出力される。したがって、第２の入力端子が０すなわち第３の入力端子が１となるときには、入力端子１より入力される信号が、短周期で多数振動するときにも第１のトランジスタのソースでの容量による充放電電流が流れるだけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００１８】
また、本発明の第２の構成では、第１の入力端子と、第２の入力端子と、前記第２の入力端子に入力される信号とは否定関係のある信号が入力される第３の入力端子と、ソースが前記第１の入力端子に接続されゲートが前記第２の入力端子に接続されドレインがノードに接続されている第１のＰチャネルトランジスタと、ソースが第１の電圧に接続されゲートが前記第３の入力端子に接続されドレインが前記ノードに接続されている第２のＰチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第２の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているＮチャネルトランジスタと、前記否定回路の出力を導き出すための第１の出力端子と、前記ノードの信号状態を導き出すための第２の出力端子とを備えるようにしている。
【００１９】
このような構成によると、例えば第１の電圧は電源電圧で第２の電圧はグランドレベルであり、上記構成とは逆に、第２の入力端子では１、すなわち第３の入力端子では０が入力されるとき、第１のＰチャネルトランジスタはオフし、第２のＰチャネルトランジスタはオンする。そのため、ノードの状態は電源電圧によって１となり、否定回路を介して第１の出力端子より０が出力され、一方、第２の出力端子ではノードから直接１が出力される。
【００２０】
また、本発明の第３の構成では、上記第１の構成又は上記第２の構成において、第１の入力信号は前記第１の入力端子に直接入力され、第２の入力信号は前記第２の入力端子に直接入力されるとともに否定回路を介して前記第３の入力端子に入力されるようにしている。
【００２１】
このような構成によると、論理回路は２信号が入力されるようになっており、上記第１の構成の場合では、第１の入力信号は第１の入力端子に、第２の入力信号は直接第２の入力端子に、また第２の入力信号は否定回路を介して第３の入力端子に入力される。これにより、第１の出力端子では前記第１、第２の入力信号の論理積の否定が出力され、第２の出力端子では前記第１、第２の入力端子の論理積が出力される。一方、上記第２の構成では第１の出力端子より第１、第２の入力信号の論理和の否定が出力され、第２の出力端子より第１、第２の入力信号の論理和が出力される。
【００２２】
また、本発明の第４の構成では、上記第１の構成又は上記第２の構成において、さらに、第１の入力信号は前記第１の入力端子に直接入力され、第２の入力信号は否定回路を介して前記第２の入力端子に入力されるとともに第３の入力端子には直接入力されるようにしている。
【００２３】
このような構成によると、論理回路は第２、第３の入力端子に入力される信号が上記第３の構成とは、否定関係のある信号が入力されるようになっており、第２の信号の否定したものについて上記第３の構成と同様に動作する。
【００２４】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の実施形態について説明する。図１は本発明の第１の実施形態を示す論理回路の回路図である。この論理回路は２つの入力信号Ａ、Ｂの論理積回路及び論理積の否定回路を実現した回路図である。
【００２５】
入力端子１より信号Ａが入力され、入力端子２より信号Ｂが入力される。入力端子１はＮチャネルトランジスタ４のソースに接続されている。一方、入力端子２はトランジスタ４のゲートに接続されるとともに、入力端子２はさらに否定回路１３を介してＮチャネルトランジスタ５のゲートに接続されている。トランジスタ４のドレインはノード１５に接続されている。また、トランジスタ５のドレインはノード１５に接続されソースはグランドレベル９に接続されている。
【００２６】
否定回路６はノード１５の信号状態を入力してその否定を出力する。Ｐチャネルトランジスタ７のソースは電源電圧８に接続されゲートは否定回路６の出力に接続されドレインはノード１５に接続されている。そして、否定回路６の出力を導き出すための出力端子１０と、ノード１５の状態を導き出すための出力端子１１が設けられている。
【００２７】
これにより、信号Ｂが０である場合には、トランジスタ４はオフし、トランジスタ５はオンする。そのため、ノード１５は信号Ａの状態に関係なくグランドレベル９となる。したがって、出力端子１０より１が出力され、出力端子１１より０が出力される。このとき、トランジスタ７はオフしている。
【００２８】
一方、信号Ｂが１である場合には、トランジスタ４はオンし、トランジスタ５はオフする。そのため、トランジスタ４を介してと信号Ａがノード１５に送られる。例えば、信号Ａが０であるときには、出力端子１０より１が出力され、出力端子１１より０が出力される。このとき、トランジスタ７はオフしている。また、信号Ａが１であるときには、出力端子１０より０が出力され、出力端子１１より１が出力される。このとき、トランジスタ７はオンし、ノード１５を電源電圧８により１の状態に安定に保つようにしている。
【００２９】
以上のように本実施形態の論理回路によって、信号Ａ、Ｂの入力により出力端子１０より信号Ａと信号Ｂの論理積の否定が得られ、出力端子１１より信号Ａと信号Ｂの論理積が得られる。さらに、信号Ｂが０である場合にはトランジスタ４はオフしているので信号Ａの状態が短周期で多数振動してもトランジスタ４のソース容量での充放電電流となるので、このような状態となる期間が比較的長い場合には論理回路は低消費電力となる。
【００３０】
次に、本実施形態の論理回路と図２６に示す上記従来の論理積の否定回路との消費電流の比較を行う。ここでは、簡単のために各トランジスタのソース容量、ゲート容量、ドレイン容量を同一として、それぞれの容量を基準の１とする。また、否定回路６、１３はそれぞれ図２１に示す回路を仮定して評価する。
【００３１】
すなわち、図２１において、否定回路の入力端子６１はＰチャネルトランジスタ６２のゲートと、Ｎチャネルトランジスタ６３のゲートに接続されている。トランジスタ６２のソースは電源電圧６４に接続されドレインは出力端子６６に接続されている。トランジスタ６３のドレインは出力端子６６に接続されソースはグランドレベル６５に接続されている。これにより、否定回路は入力端子６１に入力された信号の否定を出力端子６６より出力する。
【００３２】
図１の論理回路において、入力端子１の負荷容量を上記基準に準じて計算すると、信号Ｂが０であるときトランジスタ４がオフしているのでトランジスタ４のソース容量だけとなるため１となる。一方、信号Ｂが１であるときトランジスタ４は１でトランジスタ５はオフするので負荷容量はトランジスタ４のソース容量と、トランジスタ４のドレイン容量と、トランジスタ５のドレイン容量と、否定回路６を構成する２つのトランジスタ６２、６３（図２１参照）の各ゲート容量と、トランジスタ７のドレイン容量であるので合計６となる。また、入力端子２の負荷容量はトランジスタ４のゲート容量、否定回路１３を構成する２つのトランジスタ６２、６３（図２１参照）の各ゲート容量なので合計３となる。
【００３３】
図２６に示す上記従来の論理積の否定回路でも、同様に、負荷容量を計算すると、入力端子７１の負荷容量はトランジスタ７３のゲート容量と、トランジスタ７５のゲート容量となるので合計２となる。一方、入力端子７２の負荷容量はトランジスタ７４のゲート容量と、トランジスタ７６のゲート容量なので合計２となる。以上の結果を図２２にまとめている。ただし、第１入力、第２入力とは信号Ａ、信号Ｂをいい、上記従来の論理積の否定回路（図２６）ではそれぞれ入力端子７１、７２に入力される信号をいう。
【００３４】
これらの両者の回路に図２３に示すような波形の信号を入力した場合の入力端子での充放電電流の合計を比較する。第１の入力は１００回振動する波形の信号であり、第２の入力は第１の入力の振動している１００回のうちｎ回分だけ１となっていてその他のときは０である信号である。例えば、第１入力はクロック入力である。
【００３５】
このとき、図１に示す本実施形態の論理回路における入力端子での充放電電流の合計を比較する。図１に示す本実施形態の論理回路での入力端子１、２での充放電電流は、１容量で１回充放電したときの電流を基準値の１として次式で表される。
（第２の入力が０のときの第１の入力の負荷容量）×（第２の入力が０のときの第１の入力の振動回数）＋（第２の入力が１のときの第１の入力の負荷容量）×（第２の入力が１のときの第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝１・（１００−ｎ）＋６・ｎ＋３・１＝５ｎ＋１０３
【００３６】
また、上記従来の論理積の否定回路（図２６）における入力端子７１、７２での充放電電流は、次式で計算される。
（第１の入力の負荷容量）×（第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝２・１００＋２・１＝２０２
【００３７】
図２４は各ｎの値における上述の式の値を比較したものである。図２４に示すように、上記従来の論理積の否定回路（図２６）では、ｎの値に関係なく充放電電流は一定であるが、本実施形態の論理回路（図１）では、充放電電流はｎの値が小さくなるほど小さくなる。ｎが１９以下では上記従来の論理積の否定回路（図２６）よりも本実施形態の論理回路（図１）のほうが充放電電流が小さくなっている。そして、ｎが２０のところで両者の充放電電流がほぼ一致し、それよりもｎが大きいところでは回路の充放電電流は上記従来の論理積の否定回路（図２６）よりも大きくなっている。ただし、トランジスタのソース容量、ゲート容量、ドレイン容量の一致等を仮定しているのでこれらの容量が変化する場合には両者の充放電電流は変化する。
【００３８】
したがって、本実施形態の論理回路（図１）では、第１の信号が短周期で多数振動しており、かつ第２の信号が０となっている期間が比較的長期間に及ぶ条件では、本実施形態の論理回路（図１）は上記従来の論理積の否定回路（図２６）よりも充放電電流が小さくなり低消費電力となる。つまり、本実施形態の論理積及び論理積の否定回路は第２の信号が０であることが多く、第１の入力の振動回数が多いときに低消費電力で動作する。なお、この低消費電力の効果は、第２の信号が０であるときに第１の信号の負荷容量が小さいことによるものである。
【００３９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図２は本発明の第２の実施形態を示す論理回路の回路図である。なお、図２において図１と同一部分については同一符号を付して説明を省略する。ただし、否定回路１３の挿入位置が上記第１の実施形態の論理回路（図１）とは異なっており、入力端子２とトランジスタ５のゲートとは直接に接続され、また、入力端子２とトランジスタ４のゲートは否定回路１３を介して接続されている。そして、入力端子２より信号Ｂバーが入力されるものとする。
【００４０】
そのため、入力端子２に入力される信号Ｂバーは本実施形態の論理回路では上記第１の実施形態の論理回路（図１）の信号Ｂの否定として処理される。したがって、信号Ｂバーの否定を信号Ｂとすると本実施形態の論理回路では、出力端子１０より入力端子１より入力される信号Ａと信号Ｂの論理積の否定が出力され、出力端子１１より信号Ａと信号Ｂの論理積が出力される。この回路においても上述の第１の実施形態と同様に、入力端子２から入力される信号Ｂバーが１である期間が比較的長期間に及ぶ場合にはトランジスタ４がオフし、トランジスタ５がオンするので、入力端子１より入力される信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００４１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図３は本発明の第３の実施形態を示す論理回路の回路図である。なお、図３において図１と同一部分については同一符号を付してある。本実施形態では、３つの入力端子１、２、３が設けられてあり、入力端子１より信号Ａが入力される。次に入力端子２より信号Ｂが入力される。入力端子３より信号Ｂとは否定関係のある信号Ｂバーが入力される。そして、入力端子２はＮチャネルトランジスタ４のゲートに接続され、入力端子３はＮチャネルトランジスタ５のゲートに接続される。
【００４２】
これにより、上記第１の実施形態（図１）や上記第２の実施形態（図２）における論理回路と同様の動作をし、出力端子１０より信号Ａと信号Ｂの論理積の否定が出力され、出力端子１１より信号Ａと信号Ｂの論理積が出力される。そのため、上記第１の実施形態と同様に、信号Ｂが０である期間が比較的長期間に及び信号Ａが短周期で多数振動する場合には低消費電力となる効果がある。
【００４３】
本実施形態では、入力信号Ａが入力端子１に直接入力され、第２の入力信号Ｂは入力端子２に直接入力されるとともに入力信号Ｂは否定回路を介して入力端子３に入力されるようにすることにより上記第１の実施形態（図１）を実現できる。また、第１の入力信号Ａが入力端子１に直接入力され、第２の入力信号Ｂバーは否定回路を介して入力端子２に入力されるとともに、第２の入力信号Ｂバーが直接入力端子３に入力されるようにすることにより上記第２の実施形態（図２）を実現できる。
【００４４】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図４は図１に示す上記第１の実施形態の論理回路２０を用いて３入力の論理積の否定を得るための論理回路の回路図である。本実施形態では論理回路２０に３入力のうち２信号が入力され、論理回路２０において図１における出力端子１１より出力される信号が次段の論理積の否定回路２１の一方に入力される。また、論理積の否定回路２１のもう一方には３入力のうちの残りの１つの信号が入力される。
【００４５】
これにより、３入力の論理積の否定が論理積の否定回路２１より出力される。本実施形態では、論理回路２０の一方の入力が短周期で多数振動する信号であって、他方がその振動に比べて十分に０となっている期間が長い信号である場合には、図２７に示すような上記従来の多入力の論理積の否定回路を利用した場合に比べて充放電電流が小さくなり、低消費電力となる。
【００４６】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図５は図１に示す上記第１の実施形態の論理回路２０を用いた３入力の論理積回路の回路図である。本実施形態では３入力のうちの２信号が入力される論理回路２０において出力端子１１より出力される信号が次段の論理積回路２２の一方に入力される。また、論理積回路２２のもう一方には３入力のうちの残りの１つの信号が入力される。これにより、３入力の論理積が論理積回路２２より出力される。信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００４７】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。図６は図１に示す上記第１の実施形態の論理回路２０を用いた多入力の論理積及び論理積の否定回路の回路図である。本実施形態では多入力の論理積回路２３は図２７に示す上記従来の多入力論理積回路を利用する。論理積回路２３は上記従来の多入力の論理積の否定回路（図２７）の出力段にさらに否定回路（図２１）を付け加えることにより実現することができる。
【００４８】
そして、論理積回路２３より出力される信号が論理回路２０の一方に入力される。論理回路２０のもう一方には残りの１つの入力信号が入力される。そして、論理回路２０より論理積と論理積の否定の出力が得られるので、図６に示す回路全体として、多入力の論理積と論理積の否定の出力が得られる。特に、論理回路２０に入力される信号がクロックのように短周期で多数振動し、論理積回路２３より出力される信号が０である期間が比較的長期間に及ぶ場合には論理回路によって低消費電力となる効果がある。
【００４９】
＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。図７は図１に示す上記第１の実施形態の論理回路２０を用いた３入力の論理積の否定を得るための論理回路の回路図である。本実施形態では論理回路２０において図１に示す出力端子１０より出力される信号が否定回路を介して論理積の否定回路２４に入力される。また、論理積の否定回路２４のもう一方の入力は残りの１信号が入力される。これにより、３入力の論理積の否定が論理積の否定回路２４より出力される。このとき、論理回路２０の一方の入力が短周期で多数振動する信号であって、他方の入力が比較的０となっている期間が比較的長い信号である場合には低消費電力となる。
【００５０】
＜第８の実施形態＞
次に、本発明の第８の実施形態について説明する。図８は図１に示す上記第１の実施形態の論理回路２０を用いて３入力の論理積を得るための論理回路の回路図である。３入力のうち２信号が論理回路２０に入力され、論理回路２０の出力端子１０（図１参照）より出力される信号が否定回路を介して次段の論理積回路２４に入力される。そして、論理積回路２４の他方の入力には残りの一方の信号が入力される。これにより、３入力の論理積が出力される。
【００５１】
＜第９の実施形態＞
次に、本発明の第９の実施形態について説明する。図９は図２に示す上記第２の実施形態の論理回路２６を用いて多入力の論理積及び論理積の否定回路を実現している。まず、多入力のうち１つを除いて、図２７に示す上記従来の多入力論理積の否定回路２５に入力される。そして、論理積の否定回路２５の出力が論理回路２６の入力端子２（図２参照）に入力される。論理回路２６の他方の入力端子１（図２参照）には多入力の残りの１信号が入力される。論理回路２６より論理積と論理積の否定がそれぞれ出力されるので、本実施形態の論理回路は多入力の論理積と論理積の否定を出力することができる。
【００５２】
＜第１０の実施形態＞
次に、本発明の第１０の実施形態について説明する。図１０は図３に示す上記第３の実施形態の論理回路２７を用いて多入力の論理積及び論理積の否定回路を実現している。まず、多入力の論理積及び論理積の否定回路２５に入力され、論理回路２５より出力される互いに否定関係のある信号が論理回路２７の入力端子２と入力端子３（図３参照）に入力される。そして、多入力の残りの１つの信号が論理回路２７の入力端子１（図３参照）に入力される。これにより、論理回路２７より論理積及び論理積の否定が出力される。本実施形態に用いられている論理回路２７は論理回路２０、２６（図１及び図９参照）に比べると、図３にも示すように否定回路が１つ少なくなっている。
【００５３】
＜第１１の実施形態＞
次に、本発明の第１１の実施形態について説明する。図１１は本発明の第１１の実施形態を示す論理回路の回路図である。この論理回路は２つの入力信号Ａ、Ｂの論理和及び論理和の否定回路を実現した論理回路の回路図である。
【００５４】
入力端子３１より信号Ａが入力され、入力端子３２より信号Ｂが入力される。入力端子３１はＰチャネルトランジスタ３４のソースに接続されている。入力端子３２はトランジスタ３４のゲートに接続されるとともに、入力端子２はさらに否定回路４３を介してＰチャネルトランジスタ３５のゲートに接続されている。トランジスタ３４のドレインはノード４５に接続されている。トランジスタ３５のソースは電源電圧３８に接続され、ドレインはノード４５に接続されている。また、否定回路３６はノード４５の信号状態を入力してその否定を出力する。Ｐチャネルトランジスタ３７のドレインはグランドレベル３９に接続されゲートは否定回路３６の出力に接続されドレインはノード４５に接続されている。そして、否定回路３６の出力を導き出すための出力端子４０と、ノード４５の信号状態を導き出すための出力端子４１が設けられている。
【００５５】
これにより、信号Ｂが１である場合には、トランジスタ３４はオフし、トランジスタ３５はオンする。そのため、ノード４５は信号Ａの状態に関係なく電源電圧３８が導かれて１となる。したがって、出力端子４０より０が出力され、出力端子４１より１が出力される。このとき、トランジスタ３７はオフしている。
【００５６】
信号Ｂが０である場合には、トランジスタ３４はオンし、トランジスタ３５はオフする。そのため、トランジスタ３４を介して信号Ａがノード４５に送られる。例えば、信号Ａが１であるときには、出力端子４０より０が出力され、出力端子４１より１が出力される。このとき、トランジスタ３７はオフしている。また、信号Ａが０であるときには、出力端子４０より１が出力され、出力端子４１より０が出力される。このとき、トランジスタ３７はオンし、ノード４５をグランドレベル３９により０の状態に安定に保つようにしている。
【００５７】
以上のように本実施形態の論理回路によって、信号Ａ、Ｂの入力により出力端子４０より信号Ａと信号Ｂの論理和の否定が得られ、出力端子４１より信号Ａと信号Ｂの論理和が得られる。さらに、信号Ｂが１である場合にはトランジスタ７はオフしているので信号Ａの状態が短周期で多数振動する動作をしてもトランジスタ３７のソース容量での充放電電流となるので、このような状態となる期間が比較的長い場合には論理回路は低消費電力となる。
【００５８】
次に、本実施形態の論理回路と図２８に示す上記従来の論理和の否定回路との消費電流の比較を行う。ここでも、上記第１の実施形態と同様の仮定及び基準を用い評価する。すなわち、各トランジスタのソース容量、ゲート容量、ドレイン容量を同一として、それぞれの容量を基準の１とする。また、否定回路６、１３はそれぞれ図２１に示す回路を仮定して評価する。
【００５９】
図１１に示す入力端子３１の負荷容量を上述した基準に準じて計算すると、信号Ｂが０であるとき、トランジスタ３４がオンし、トランジスタ３５がオフしており、トランジスタ３４のソース容量と、トランジスタ３４のドレイン容量と、トランジスタ３５のドレイン容量と、否定回路３６を構成する２つのトランジスタ６２、６３（図２１参照）のゲート容量と、トランジスタ３７のドレイン容量であるので合計６となる。
【００６０】
また、信号Ｂが１であるときトランジスタ３４がオフしており、トランジスタ３４のソース容量だけなので１となる。また、入力端子３２の負荷容量はトランジスタ３４のゲート容量、否定回路４３を構成する２つのトランジスタ６２、６３（図２１参照）のゲート容量であるので合計３となる。
【００６１】
図２８に示す上記従来の論理和の否定回路でも、同様に、負荷容量を計算すると、入力端子１０１の負荷容量はトランジスタ１０３のゲート容量と、トランジスタ１０５のゲート容量となるので合計２となる。一方、入力端子１０２の負荷容量はトランジスタ１０４のゲート容量と、トランジスタ１０６のゲート容量となるので合計２となる。以上の結果を図２２にまとめている。ただし、第１入力、第２入力とは信号Ａ、信号Ｂをいい、上記従来の論理和の否定回路（図２６）ではそれぞれ入力端子１０１、１０２に入力される信号をいう。
【００６２】
これらの両者の回路に図２３に示すような波形の信号を入力した場合の各入力端子での充放電電流の合計を比較する。すでに説明したように第１の入力は１００回振動する波形の信号であり、第２の入力は第１の入力の振動している１００回のうちｎ回分だけ１となっていてその他のときは０である信号として評価する。
【００６３】
このとき、図１１に示す本実施形態の論理回路における入力端子３１、３２での充放電電流の合計を比較する。図１１に示す本実施形態の論理回路での入力端子１、２での充放電電流は、１容量で１回充電又は放電したときの電流を基準値の１として次式で表される。
（第２の入力が０のときの第１の入力の負荷容量）×（第２の入力が０のときの第１の入力の振動回数）＋（第２の入力が１のときの第１の入力の負荷容量）×（第２の入力が１のときの第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝６・（１００−ｎ）＋１・ｎ＋３・１＝−５ｎ＋６０３
【００６４】
また、上記従来の論理和の否定回路（図２６）における入力端子７１、７２での充放電電流は、次式で計算される。
（第１の入力の負荷容量）×（第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝２・１００＋２・１＝２０２
【００６５】
図２５は各ｎの値における上述の式の値を比較したものである。上記従来の論理和の否定回路（図２８）では、充放電電流はｎの値が大きくなるほど小さくなる。ｎが８０以下では上記従来の論理和の否定回路（図２８）よりも充放電電流が大きくなっている。ｎが８０のところで両者の充放電電流はほぼ一致し、それよりもｎが大きなところでは本実施形態の論理回路の充放電電流は上記従来の論理和の否定回路（図２８）よりも小さくなっている。ただし、トランジスタのソース容量、ゲート容量、ドレイン容量等によって両者の充放電電流は変化する。
【００６６】
したがって、本実施形態の論理回路（図１）では、第１の信号が短周期で多数振動しており、一方の第２の信号が１となっている期間が長くなっている条件では、本実施形態の論理回路（図１１）は上記従来の論理和の否定回路（図２８）よりも消費電流が小さくなり低消費電力となる。つまり、本実施形態の論理和及び論理和の否定回路は第２の信号が１であることが多く、第２の入力の振動回数が多いときに低消費電力で動作する。なお、この低消費電流の効果は、第２の信号Ｂが１であるときに第１の信号Ａの負荷容量が小さいことによるものである。
【００６７】
＜第１２の実施形態＞
次に、本発明の第１２の実施形態について説明する。図１２は本発明の第１２の実施形態を示す論理回路の回路図である。なお、図１２において図１１と同一部分については同一符号を付して説明を省略する。ただし、否定回路４３の挿入位置が上記第１１の実施形態の論理回路（図１１）とは異なっており、本実施形態では入力端子３２とトランジスタ３５のゲートとは直接に接続されており、また、入力端子３２とトランジスタ３４のゲートは否定回路３４を介して接続されている。
【００６８】
そのため、入力端子３２に入力される信号Ｂバーは本実施形態の論理回路では上記第１の実施形態の論理回路（図１）の信号Ｂの否定として処理される。したがって、信号Ｂバーの否定を信号Ｂとすると本実施形態の論理回路では、出力端子４０より信号Ａと信号Ｂの論理和の否定が出力され、出力端子４１より信号Ａと信号Ｂの論理和が出力される。この回路においても上述の第１の実施形態と同様に、入力端子３２から入力される信号Ｂバーが１である期間が比較的長期間に及びトランジスタ３４がオフし、トランジスタ３５がオンするので、入力端子３１より入力される信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００６９】
＜第１３の実施形態＞
次に、本発明の第１３の実施形態について説明する。図１３は本発明の第１３の実施形態を示す論理回路の回路図である。なお、図１３において図１１と同一部分については同一符号を付してある。本実施形態では、３つの入力端子３１、３２、３３が設けられてあり、入力端子３１より信号Ａが入力される。次に入力端子３２より信号Ｂが入力される。入力端子３３より信号Ｂとは否定関係のある信号Ｂバーが入力される。そして、入力端子３２はＮチャネルトランジスタ３４のゲートに接続され、入力端子３３はＮチャネルトランジスタ３５のゲートに接続される。
【００７０】
これにより、上記第１の実施形態（図１）や上記第２の実施形態（図２）における論理回路と同様の動作をし、出力端子３０より信号Ａと信号Ｂの論理和の否定が出力され、出力端子４１より信号Ａと信号Ｂの論理和が出力される。そのため、上記第１の実施形態と同様に、信号Ｂが０である期間が比較的長期間に及び信号Ａが短周期で多数振動する場合には低消費電力となる効果がある。
【００７１】
本実施形態では、入力信号Ａが入力端子３１に直接入力され、第２の入力信号Ｂは入力端子３２に直接入力されるとともに入力信号Ｂは否定回路を介して入力端子３３に入力されるようにすることにより上記第１の実施形態（図１）を実現できる。また、第１の入力信号Ａが入力端子４１に直接入力され、第２の入力信号Ｂバーは否定回路を介して入力端子４２に入力されるとともに、第２の入力信号Ｂバーが直接第３の入力信号に入力されるようにすることにより上記第２の実施形態（図２）を実現できる。
【００７２】
＜第１４の実施形態＞
次に、本発明の第１４の実施形態について説明する。図１４は図１１に示す上記第１の実施形態の論理回路５０を用いて３入力の論理和の否定を得るための論理回路の回路図である。本実施形態では論理回路５０に３入力のうち２信号が入力され、論理回路５０において図１における出力端子４１より出力される信号が次段の論理和の否定回路５１の一方に入力される。また、論理和の否定回路５１のもう一方には３入力のうちの残りの１つの信号が入力される。
【００７３】
これにより、３入力の論理和の否定が論理和の否定回路５１より出力される。本実施形態では、論理回路５０の一方の入力が短周期で多数振動する信号であって、他方がその振動に比べて十分に０となっている期間が長い信号である場合には、図２７に示すような上記従来の多入力の論理和の否定回路を利用した場合に比べて充放電電流が小さくなり、低消費電力となる。
【００７４】
＜第１５の実施形態＞
次に、本発明の第１５の実施形態について説明する。図１５は図１１に示す上記第１の実施形態の論理回路５０を用いた３入力の論理和回路の回路図である。本実施形態では３入力のうちの２信号が入力される論理回路５０において出力端子４１より出力される論理和の信号が次段の論理和回路５２の一方に入力される。また、論理和回路５２のもう一方には３入力のうちの残りの１つの信号が入力される。これにより、３入力の論理和が論理和回路５２より出力される。信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００７５】
＜第１６の実施形態＞
次に、本発明の第１６の実施形態について説明する。図１６は図１１に示す上記第１の実施形態の論理回路５０を用いた多入力の論理和及び論理和の否定回路の回路図である。本実施形態では多入力の論理和回路５３は図２７に示す上記従来の多入力論理和回路を利用する。論理和回路５３は上記従来の多入力の論理和の否定回路（図２７）の出力段にさらに否定回路（図２１）を付け加えることにより実現することができる。
【００７６】
そして、論理和回路５３より出力される信号が論理回路５０の一方に入力される。論理回路５２のもう一方には１つの入力信号が入力される。そして、論理回路５０より論理和と論理和の否定の出力が得られるので、図１６に示す回路全体として、多入力の論理和と論理和の否定の出力が得られる。特に、論理回路５０に入力される信号がクロックのように短周期で多数振動し、論理和回路５３より出力される信号が０である期間が比較的長期間に及ぶ場合には論理回路によって低消費電力となる効果がある。
【００７７】
＜第１７の実施形態＞
次に、本発明の第１７の実施形態について説明する。図１７は図１に示す上記第１１の実施形態の論理回路５０を用いた３入力の論理和の否定を得るための論理回路の回路図である。本実施形態では論理回路５０において図１に示す出力端子４０より出力される信号が否定回路を介して論理和の否定回路５４に入力される。また、論理和の否定回路５４のもう一方の入力は残りの１信号が入力される。これにより、３入力の論理和の否定が論理和の否定回路５４より出力される。このとき、論理回路５０の一方の入力が短周期で多数振動する信号であって、他方の入力が比較的０となっている期間が比較的長い信号である場合には低消費電力となる。
【００７８】
＜第１８の実施形態＞
次に、本発明の第１８の実施形態について説明する。図１８は図１１に示す上記第１１の実施形態の論理回路５０を用いて３入力の論理和を得るための論理回路の回路図である。３入力のうち２信号が論理回路５０に入力され、論理回路５０の出力端子４０（図１１参照）より出力される信号の否定が次段の論理和回路５４に入力される。そして、論理和回路５４の他方の入力には残りの一方の信号が入力される。これにより、３入力の論理和が出力される。
【００７９】
＜第１９の実施形態＞
次に、本発明の第１９の実施形態について説明する。図１９は図１２に示す上記第２の実施形態の論理回路５６を用いて多入力の論理和及び論理和の否定回路を実現している。まず、多入力のうち１つを除いて、図２７に示す上記従来の多入力論理和の否定回路５５に入力される。そして、論理和の否定回路５５の出力が論理回路５６の入力端子２（図１２参照）に入力される。論理回路５６の他方の入力端子１（図１２参照）には多入力の残りの１信号が入力される。論理回路５６より論理和と論理和の否定がそれぞれ出力されるので、本実施形態の論理回路は多入力の論理和と論理和の否定を出力することができる。
【００８０】
＜第２０の実施形態＞
次に、本発明の第２０の実施形態について説明する。図２０は図３に示す上記第３の実施形態の論理回路５７を用いて多入力の論理和及び論理和の否定回路を実現している。まず、多入力の論理和及び論理和の否定回路５５に入力され、論理回路５５より出力される互いに否定関係のある信号が論理回路５７の入力端子２２と入力端子３３（図１３参照）に入力される。そして、多入力の残りの１つの信号が論理回路５７の入力端子１（図１３参照）に入力される。これにより、論理回路５７より論理和及び論理和の否定が出力される。本実施形態に用いられている論理回路５７は論理回路５０、５６（図１１及び図１２参照）に比べると、図３にも示すように否定回路が１つ少なくなっている。
【００８１】
【発明の効果】
以上説明したように、請求項１に記載の論理回路では、第２の入力端子の入力状態が０、すなわち第３の入力端子の入力状態が１となるときには第１のＮチャネルトランジスタがオフし、第２のＮチャネルトランジスタがオンするのでノードの状態が第１の電圧となるので、第１の入力端子では短周期で頻繁に繰り返すような信号入力がある場合でも第１のＮチャネルトランジスタのソースでの充放電電流だけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００８２】
また、請求項２に記載の論理回路では、上記条件とは逆に、第２の入力端子の信号状態が０、すなわち第３の入力端子の信号状態が０となるときには第１のＰチャネルトランジスタがオフし、第２のＰチャネルトランジスタがオンするのでノードの状態が第１の電圧となるので、第１の入力端子では短周期で多数振動する場合でも第１のＰチャネルトランジスタのソースでの充放電電流だけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００８３】
また、請求項３に記載の論理回路によれば、第１及び第２の入力信号で、請求項１に記載の論理回路の構成では、第１の出力端子より第１の入力信号と第２の入力信号の論理積の否定が出力され、また、第２の出力端子より第１の入力信号と第２の入力信号の論理積が出力される。請求項２に記載の論理回路の構成では第１の出力端子より第１及び第２の論理和の否定が出力され、第２の出力端子より第１及び第２の入力信号の論理和が出力される。
【００８４】
また、請求項４に記載の論理回路によれば、第１の入力信号が入力端子に入力され、そして、第２の入力信号が否定回路を介して第２の入力端子に入力され、第２の入力信号は直接第３の入力信号に入力されるので、上述の請求項３に記載の論理回路とは第２の入力信号とは否定関係のある信号として処理される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の論理回路の回路図である。
【図２】本発明の第２の実施形態の論理回路の回路図である。
【図３】本発明の第３の実施形態の論理回路の回路図である。
【図４】本発明の第４の実施形態の論理回路の回路図である。
【図５】本発明の第５の実施形態の論理回路の回路図である。
【図６】本発明の第６の実施形態の論理回路の回路図である。
【図７】本発明の第７の実施形態の論理回路の回路図である。
【図８】本発明の第８の実施形態の論理回路の回路図である。
【図９】本発明の第９の実施形態の論理回路の回路図である。
【図１０】本発明の第１０の実施形態の論理回路の回路図である。
【図１１】本発明の第１１の実施形態の論理回路の回路図である。
【図１２】本発明の第１２の実施形態の論理回路の回路図である。
【図１３】本発明の第１３の実施形態の論理回路の回路図である。
【図１４】本発明の第１４の実施形態の論理回路の回路図である。
【図１５】本発明の第１５の実施形態の論理回路の回路図である。
【図１６】本発明の第１６の実施形態の論理回路の回路図である。
【図１７】本発明の第１７の実施形態の論理回路の回路図である。
【図１８】本発明の第１８の実施形態の論理回路の回路図である。
【図１９】本発明の第１９の実施形態の論理回路の回路図である。
【図２０】本発明の第２０の実施形態の論理回路の回路図である。
【図２１】その論理回路の否定回路の回路図である。
【図２２】各回路の負荷容量をまとめた表である。
【図２３】各回路への入力波形である。
【図２４】論理積否定回路の充放電電流を比較したグラフである。
【図２５】論理和の否定回路の充放電電流を比較したグラフである。
【図２６】従来の論理積の否定回路の回路図である。
【図２７】従来の多入力の論理積の否定回路の回路図である。
【図２８】従来の論理和の否定回路の回路図である。
【図２９】従来の多入力の論理和の否定回路の回路図である。
【符号の説明】
１入力端子
２入力端子
３入力端子
４Ｎチャネルトランジスタ
５Ｎチャネルトランジスタ
６否定回路
７Ｐチャネルトランジスタ
８電源電圧
９グランドレベル
１０出力端子
１１出力端子
１３否定回路
１５ノード
２０第１の実施形態の論理回路
２１論理積の否定回路
２２論理積回路
２４論理積の否定回路
２６第２の実施形態の論理回路
２７第３の実施形態の論理回路
３１入力端子
３２入力端子
３３入力端子
３４Ｎチャネルトランジスタ
３５Ｎチャネルトランジスタ
３６否定回路
３７Ｐチャネルトランジスタ
３８電源電圧
３９グランドレベル
４０出力端子
４１出力端子
４３否定回路
４５ノード
５０第１の実施形態の論理回路
５１論理積の否定回路
５２論理積回路
５４論理積の否定回路
５６第２の実施形態の論理回路
５７第３の実施形態の論理回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a logic circuit used for digital signal processing.
[0002]
[Prior art]
FIG. 26 is a circuit diagram of a conventional 2-input logical product negation circuit. Two signals are input from the input terminals 71 and 72 to the NAND circuit of the logical product. The input terminal 71 is connected to the gate of the P-channel transistor 73 and the gate of the N-channel transistor 75. On the other hand, the input terminal 72 is connected to the gate of the P-channel transistor 74 and the gate of the N-channel transistor 76. The source of the transistor 73 is connected to the power supply voltage 77, and the drain is connected to the output terminal 79. The source of the transistor 74 is connected to the power supply voltage 77 and the drain is connected to the output terminal 79. The drain of the transistor 75 is connected to the output terminal 79 and the source is connected to the drain of the transistor 76. The source of the transistor 76 is connected to the ground level 78.
[0003]
Thus, when the signals input from the input terminals 71 and 72 are both at a high level (hereinafter referred to as “1”), the transistors 73 and 74 are both turned off, and the transistors 75 and 76 are both turned on. Becomes a low level (hereinafter referred to as “0”). On the other hand, at least one of the transistors 73 and 74 is turned on and at least one of the transistors 75 and 76 is turned off except when the signal input from the input terminals 71 and 72 is 1 of the above condition, so that the output terminal 79 is turned off. The state is 1.
[0004]
FIG. 27 is a circuit diagram of a conventional NAND circuit for a multi-input logical product of three or more inputs. Three or more multi-signals are input from the input terminals 81, 82... 83 to the logical product negation circuit. The input terminal 81 is connected to the gate of the P channel transistor 84 and the gate of the N channel transistor 87. The input terminal 82 is connected to the gate of the P-channel transistor 85 and the gate of the N-channel transistor 88. The same configuration is adopted for each input. Finally, the input terminal 83 is connected to the gate of the P-channel transistor 86 and the gate of the N-channel transistor 89.
[0005]
The source of the transistor 84 is connected to the power supply voltage 90 and the drain is connected to the output terminal 92. The source of the transistor 85 is connected to the power supply voltage 90 and the drain is connected to the output terminal 92. Similarly, the source of a P-channel transistor provided for each input is connected to the power supply voltage 90 and the drain is connected to the output terminal 92. The source of the transistor 86 is connected to the power supply voltage 90 and the drain is connected to the output terminal 92.
[0006]
The drain of the transistor 87 is connected to the output terminal 92 and the source is connected to the source of the transistor 88. Similarly, N channel transistors provided at each input are connected in series. The source of the transistor 89 is connected to the ground level 91.
[0007]
Thus, when all the signals input from the input terminals 81, 82... 83 are 1, the transistors 84, 85... 86 are all turned off and the transistors 87, 88. The state of the terminal 92 is zero. On the other hand, at least one of the transistors 84, 85,... 86 is turned on except when the signals input from the input terminals 81, 82,. Since at least one of 88... 89 is turned off, the state of the output terminal 92 is 1.
[0008]
FIG. 28 is a circuit diagram of a conventional 2-input logical sum negation circuit. Two signals are input from the input terminals 101 and 102 to the logical sum negation circuit. The input terminal 101 is connected to the gate of the P channel transistor 103 and the gate of the N channel transistor 105. On the other hand, the input terminal 102 is connected to the gate of the P-channel transistor 104 and the gate of the N-channel transistor 106. The source of the transistor 104 is connected to the power supply voltage 107, and the drain is connected to the ground level 108 to the source of the transistor 103. The drain of the transistor 103 is connected to the output terminal 109. The drain of the transistor 105 is connected to the output terminal 109 and the source is connected to the ground level 108. On the other hand, the drain of the transistor 106 is connected to the output terminal 109 and the source is connected to the ground level 108.
[0009]
As a result, when the signals input from the input terminals 101 and 102 are both 0, the transistors 103 and 104 are both turned on and the transistors 105 and 106 are both turned off, so that the state of the output terminal 109 is 1. On the other hand, at least one of the transistors 103 and 104 is turned off and at least one of the transistors 105 and 106 is turned on except when the signals input from the input terminals 101 and 102 are both 1 as described above. The state 109 is 0.
[0010]
FIG. 29 is a circuit diagram of a conventional NOR circuit for multi-input logical sum of 3 inputs or more. Three or more multi-signals are input from the input terminals 111, 112,. The input terminal 111 is connected to the gate of the P-channel transistor 114 and the gate of the N-channel transistor 117. The input terminal 112 is connected to the gate of the P-channel transistor 115 and the gate of the N-channel transistor 118. Similarly, the same configuration is adopted for each input, and finally, the input terminal 113 is connected to the gate of the P-channel transistor 116 and the gate of the N-channel transistor 119.
[0011]
The source of the transistor 116 is connected to the power supply voltage 120, and the drain is connected to the source of the P-channel transistor at the next stage. Similarly, P-channel transistors provided at the respective inputs are connected in series, and the drain of the transistor 115 is connected to the source of the transistor 114. The drain of the transistor 114 is connected to the output terminal 122. The drain of the transistor 117 is connected to the output terminal 122 and the source is connected to the ground level 111. The drain of the transistor 118 is connected to the output terminal 122, and the source is connected to the ground level 111. Similarly, the drain of the N-channel transistor provided for each input is connected to the output terminal 122, the source is connected to the ground level 111, and finally, the output terminal 122 of the transistor 119 is connected to the ground level 111.
[0012]
As a result, when the signals input from the input terminals 111, 112,... 113 are all 0, the transistors 114, 115,... 116 are all turned on, and the transistors 117, 118,. The state of the output terminal 122 is 1. On the other hand, at least one of the transistors 114, 115,... 116 is turned off except when the signals input from the input terminals 111, 112,. Since at least one of 118... 119 is turned on, the state of the output terminal 122 becomes zero.
[0013]
In the logic circuits shown in FIGS. 26 to 29, for example, in the AND circuit shown in FIG. 26, the input terminal 71 is connected to the gates of the two transistors 73 and 75. One input terminal is connected to each gate of two transistors.
[0014]
[Problems to be solved by the invention]
However, in an actual logic circuit, for example, in the NAND circuit shown in FIG. 26, the signal input at the input terminals 71 and 72 does not change to 1 and 0 on average, but is input to one input terminal 71, for example. 1 may be a large number, and the signal input to the other input terminal 72 may vibrate in a short period. In this case, since the input terminals 71 and 72 are connected to the gates of the two transistors, a charge / discharge current flows through the capacitance of each gate when each signal is switched between 1 and 0, so that a large amount of consumption current flows. was there.
[0015]
The present invention solves the above-mentioned problem. As described above, for example, when one of the input signals is 1 or 0 for a relatively long period and the other vibrates in a short cycle, the charge / discharge current is An object of the present invention is to provide a logic circuit that requires less.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, in the first configuration of the present invention, a signal having a negative relationship with the first input terminal, the second input terminal, and the signal input to the second input terminal is provided. An input third input terminal; a first N-channel transistor having a source connected to the first input terminal; a gate connected to the second input terminal; and a drain connected to a node; A second N-channel transistor having a gate connected to the third input terminal and a drain connected to the node; a negation circuit outputting negation of the signal state of the node; and a source Is connected to the second voltage, the gate is connected to the output of the negation circuit, and the drain is connected to the node, the first output terminal for deriving the output of the negation circuit, So that a second output terminal for deriving a signal state of serial nodes.
[0017]
According to such a configuration, in the logic circuit, signals having a negative relationship with each other are input to the second input terminal and the third input terminal. For example, the first voltage is a ground level, and the second voltage is a power supply voltage. When 0 (ground level) is input to the second input terminal, that is, 1 (power supply voltage) is input to the third input terminal, the first N-channel transistor is turned off and the second N-channel transistor is turned on. Therefore, since the state of the node is fixed at the ground level, 1 is output from the first output terminal via the negation circuit regardless of the state of the signal input to the first input terminal, In the output terminal, 0 is directly output from the node. On the other hand, when 1 is input at the second input terminal, that is, when 0 is input at the third input terminal, the first N-channel transistor is turned on and the second N-channel transistor is turned off. The signal to be transmitted is sent to the node via the first N-channel transistor, and signals corresponding to the state of the node are output from the output terminal 1 and the output terminal 2. Therefore, when the second input terminal is 0, that is, when the third input terminal is 1, the signal input from the input terminal 1 depends on the capacitance at the source of the first transistor even when a large number of signals vibrate in a short period. Since only the charge / discharge current flows, the logic circuit has low power consumption when the signal input under such conditions is relatively large.
[0018]
In the second configuration of the present invention, the third input terminal receives a signal having a negative relationship with the first input terminal, the second input terminal, and the signal input to the second input terminal. An input terminal, a first P-channel transistor having a source connected to the first input terminal, a gate connected to the second input terminal and a drain connected to the node, and a source connected to the first voltage A second P-channel transistor having a gate connected to the third input terminal and a drain connected to the node; a negation circuit that outputs negation of the signal state of the node; and a source at the second voltage An N-channel transistor having a gate connected to the output of the negation circuit and a drain connected to the node; a first output terminal for deriving an output of the negation circuit; and a signal state of the node So that a second output terminal for deriving.
[0019]
According to such a configuration, for example, the first voltage is the power supply voltage and the second voltage is the ground level. Contrary to the above configuration, 1 is set at the second input terminal, that is, 0 is set at the third input terminal. When input, the first P-channel transistor is turned off and the second P-channel transistor is turned on. Therefore, the state of the node becomes 1 by the power supply voltage, and 0 is output from the first output terminal via the negative circuit, while 1 is directly output from the node at the second output terminal.
[0020]
In the third configuration of the present invention, in the first configuration or the second configuration, the first input signal is directly input to the first input terminal, and the second input signal is the second input signal. Are input directly to the third input terminal and via a negation circuit.
[0021]
According to such a configuration, the logic circuit receives two signals. In the first configuration, the first input signal is input to the first input terminal, and the second input signal is input to the logic circuit. The signal is directly input to the second input terminal, and the second input signal is input to the third input terminal via a negation circuit. As a result, the negation of the logical product of the first and second input signals is output at the first output terminal, and the logical product of the first and second input terminals is output at the second output terminal. On the other hand, in the second configuration, the negation of the logical sum of the first and second input signals is output from the first output terminal, and the logical sum of the first and second input signals is output from the second output terminal. Is done.
[0022]
In the fourth configuration of the present invention, in the first configuration or the second configuration, the first input signal is directly input to the first input terminal, and the second input signal is negated. The signal is input to the second input terminal via a circuit and directly input to the third input terminal.
[0023]
According to such a configuration, the logic circuit is configured such that a signal input to the second and third input terminals is input with a signal having a negative relationship with the third configuration. For the negated signal, the operation is the same as in the third configuration.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
<First Embodiment>
Hereinafter, embodiments of the present invention will be described. FIG. 1 is a circuit diagram of a logic circuit showing a first embodiment of the present invention. This logic circuit is a circuit diagram in which a logical product circuit and a logical product negation circuit of two input signals A and B are realized.
[0025]
A signal A is input from the input terminal 1, and a signal B is input from the input terminal 2. The input terminal 1 is connected to the source of the N channel transistor 4. On the other hand, the input terminal 2 is connected to the gate of the transistor 4, and the input terminal 2 is further connected to the gate of the N-channel transistor 5 through a negation circuit 13. The drain of the transistor 4 is connected to the node 15. The drain of the transistor 5 is connected to the node 15 and the source is connected to the ground level 9.
[0026]
The negation circuit 6 inputs the signal state of the node 15 and outputs the negation. The source of the P-channel transistor 7 is connected to the power supply voltage 8, the gate is connected to the output of the negation circuit 6, and the drain is connected to the node 15. An output terminal 10 for deriving the output of the negation circuit 6 and an output terminal 11 for deriving the state of the node 15 are provided.
[0027]
Thereby, when the signal B is 0, the transistor 4 is turned off and the transistor 5 is turned on. Therefore, the node 15 becomes the ground level 9 regardless of the state of the signal A. Therefore, 1 is output from the output terminal 10 and 0 is output from the output terminal 11. At this time, the transistor 7 is off.
[0028]
On the other hand, when the signal B is 1, the transistor 4 is turned on and the transistor 5 is turned off. Therefore, the signal A is sent to the node 15 through the transistor 4. For example, when the signal A is 0, 1 is output from the output terminal 10 and 0 is output from the output terminal 11. At this time, the transistor 7 is off. When the signal A is 1, 0 is output from the output terminal 10 and 1 is output from the output terminal 11. At this time, the transistor 7 is turned on, and the node 15 is stably kept in the 1 state by the power supply voltage 8.
[0029]
As described above, the logical circuit of this embodiment obtains the negation of the logical product of the signals A and B from the output terminal 10 by the input of the signals A and B, and the logical product of the signals A and B from the output terminal 11. can get. Further, when the signal B is 0, the transistor 4 is off, so that even if the state of the signal A oscillates many times in a short cycle, a charge / discharge current is generated in the source capacitance of the transistor 4. When the period is relatively long, the logic circuit has low power consumption.
[0030]
Next, the current consumption of the logic circuit of this embodiment is compared with that of the conventional AND circuit shown in FIG. Here, for simplicity, the source capacitance, the gate capacitance, and the drain capacitance of each transistor are the same, and the respective capacitances are set to 1 as a reference. The negation circuits 6 and 13 are evaluated assuming the circuit shown in FIG.
[0031]
That is, in FIG. 21, the input terminal 61 of the negative circuit is connected to the gate of the P-channel transistor 62 and the gate of the N-channel transistor 63. The source of the transistor 62 is connected to the power supply voltage 64 and the drain is connected to the output terminal 66. The drain of the transistor 63 is connected to the output terminal 66 and the source is connected to the ground level 65. As a result, the negation circuit outputs the negation of the signal input to the input terminal 61 from the output terminal 66.
[0032]
In the logic circuit of FIG. 1, when the load capacitance of the input terminal 1 is calculated according to the above criteria, it becomes 1 because only the source capacitance of the transistor 4 is provided because the transistor 4 is off when the signal B is 0. On the other hand, when the signal B is 1, the transistor 4 is 1 and the transistor 5 is turned off, so that the load capacity constitutes the source capacity of the transistor 4, the drain capacity of the transistor 4, the drain capacity of the transistor 5, and the negation circuit 6. Since each of the gate capacitances of the two transistors 62 and 63 (see FIG. 21) and the drain capacitance of the transistor 7, the total is 6. The load capacity of the input terminal 2 is 3 because the gate capacity of the transistor 4 and the gate capacity of each of the two transistors 62 and 63 (see FIG. 21) constituting the negation circuit 13 are three.
[0033]
Similarly, in the above conventional logical product negation circuit shown in FIG. 26, when the load capacitance is calculated, the load capacitance of the input terminal 71 becomes the gate capacitance of the transistor 73 and the gate capacitance of the transistor 75, which is a total of two. On the other hand, the load capacity of the input terminal 72 is 2 in total because the gate capacity of the transistor 74 and the gate capacity of the transistor 76. The above results are summarized in FIG. However, the first input and the second input refer to the signals A and B, respectively, and refer to signals input to the input terminals 71 and 72 in the conventional logical product negation circuit (FIG. 26), respectively.
[0034]
The total charge / discharge current at the input terminal when a signal having a waveform as shown in FIG. 23 is input to these two circuits is compared. The first input is a signal having a waveform that oscillates 100 times, and the second input is a signal that is 1 for n times out of the 100 oscillating times of the first input, and is 0 at other times. is there. For example, the first input is a clock input.
[0035]
At this time, the total charge / discharge currents at the input terminals in the logic circuit of this embodiment shown in FIG. 1 are compared. The charging / discharging current at the input terminals 1 and 2 in the logic circuit of this embodiment shown in FIG. 1 is expressed by the following equation, with the current when charging / discharging once with one capacitor being 1 as a reference value.
(Load capacity of the first input when the second input is 0) × (Number of vibrations of the first input when the second input is 0) + (First when the second input is 1) Input load capacity) × (number of vibrations of the first input when the second input is 1) + (load capacity of the second input) × (number of vibrations of the second input) = 1 · (100 −n) + 6 · n + 3 · 1 = 5n + 103
[0036]
Further, the charge / discharge current at the input terminals 71 and 72 in the conventional logical product negation circuit (FIG. 26) is calculated by the following equation.
(Load capacity of first input) × (Number of vibrations of first input) + (Load capacity of second input) × (Number of vibrations of second input) = 2 · 100 + 2 · 1 = 202
[0037]
FIG. 24 is a comparison of the values of the above formulas for each value of n. As shown in FIG. 24, in the conventional logical product negation circuit (FIG. 26), the charge / discharge current is constant regardless of the value of n, but in the logic circuit (FIG. 1) of the present embodiment, charge / discharge is performed. The current decreases as the value of n decreases. When n is 19 or less, the charge / discharge current is smaller in the logic circuit (FIG. 1) of the present embodiment than in the conventional NAND circuit (FIG. 26). When n is 20, the charging / discharging currents of the two are substantially the same, and when n is larger than that, the charging / discharging current of the circuit is larger than that of the conventional logical product negation circuit (FIG. 26). However, since it is assumed that the source capacity, gate capacity, drain capacity, and the like of the transistors match, when these capacitances change, the charge / discharge currents of both change.
[0038]
Therefore, in the logic circuit (FIG. 1) of the present embodiment, under the condition that the period in which the first signal vibrates in a short cycle and the second signal is 0 is relatively long. The logic circuit (FIG. 1) of the present embodiment has a smaller charge / discharge current and lower power consumption than the conventional logical product negation circuit (FIG. 26). That is, the logical product and logical product negation circuit of this embodiment often operates with low power consumption when the second signal is 0 and the number of oscillations of the first input is large. This low power consumption effect is due to the fact that the load capacity of the first signal is small when the second signal is zero.
[0039]
<Second Embodiment>
Next, a second embodiment of the present invention will be described. FIG. 2 is a circuit diagram of a logic circuit showing a second embodiment of the present invention. In FIG. 2, the same parts as those in FIG. However, the insertion position of the negative circuit 13 is different from the logic circuit (FIG. 1) of the first embodiment, the input terminal 2 and the gate of the transistor 5 are directly connected, and the input terminal 2 and the transistor The gate of 4 is connected through a negation circuit 13. The signal B bar is input from the input terminal 2.
[0040]
Therefore, the signal B bar input to the input terminal 2 is processed as a negative of the signal B of the logic circuit (FIG. 1) of the first embodiment in the logic circuit of the present embodiment. Therefore, when the negation of the signal B bar is the signal B, in the logic circuit of this embodiment, the negation of the logical product of the signal A and the signal B input from the input terminal 1 is output from the output terminal 10, and the signal is output from the output terminal 11. A logical product of A and signal B is output. Also in this circuit, as in the first embodiment described above, when the period in which the signal B bar input from the input terminal 2 is 1 is relatively long, the transistor 4 is turned off and the transistor 5 is turned on. Therefore, when a large number of signals A input from the input terminal 1 vibrate in a short cycle, the charge / discharge current is reduced.
[0041]
<Third Embodiment>
Next, a third embodiment of the present invention will be described. FIG. 3 is a circuit diagram of a logic circuit showing a third embodiment of the present invention. In FIG. 3, the same parts as those in FIG. 1 are denoted by the same reference numerals. In this embodiment, three input terminals 1, 2, and 3 are provided, and a signal A is input from the input terminal 1. Next, the signal B is input from the input terminal 2. A signal B bar having a negative relationship with the signal B is input from the input terminal 3. Input terminal 2 is connected to the gate of N-channel transistor 4, and input terminal 3 is connected to the gate of N-channel transistor 5.
[0042]
Thus, the same operation as the logic circuit in the first embodiment (FIG. 1) and the second embodiment (FIG. 2) is performed, and the negation of the logical product of the signal A and the signal B is output from the output terminal 10. Then, the logical product of the signal A and the signal B is output from the output terminal 11. Therefore, as in the first embodiment, when the period when the signal B is 0 is relatively long and when the signal A vibrates in a short cycle, there is an effect of low power consumption.
[0043]
In the present embodiment, the input signal A is directly input to the input terminal 1, the second input signal B is directly input to the input terminal 2, and the input signal B is input to the input terminal 3 through a negation circuit. Thus, the first embodiment (FIG. 1) can be realized. Further, the first input signal A is directly input to the input terminal 1, the second input signal B bar is input to the input terminal 2 through a negation circuit, and the second input signal B bar is directly input to the input terminal. The second embodiment (FIG. 2) can be realized by making the input to 3.
[0044]
<Fourth Embodiment>
Next, a fourth embodiment of the present invention will be described. FIG. 4 is a circuit diagram of a logic circuit for obtaining the negation of the 3-input AND using the logic circuit 20 of the first embodiment shown in FIG. In the present embodiment, two of the three inputs are input to the logic circuit 20, and a signal output from the output terminal 11 in FIG. 1 in the logic circuit 20 is input to one of the logical product negation circuits 21 in the next stage. The other one of the three inputs is input to the other of the logical product negation circuit 21.
[0045]
As a result, the negation of the 3-input AND is output from the NOT circuit 21 of the AND. In the present embodiment, when one input of the logic circuit 20 is a signal that oscillates many times in a short period and the other is a signal that has a sufficiently long period of time compared to the oscillation, FIG. The charge / discharge current is reduced and the power consumption is reduced as compared with the case where the conventional multi-input logical product negation circuit as shown in FIG.
[0046]
<Fifth Embodiment>
Next, a fifth embodiment of the present invention will be described. FIG. 5 is a circuit diagram of a 3-input AND circuit using the logic circuit 20 of the first embodiment shown in FIG. In the present embodiment, a signal output from the output terminal 11 in the logic circuit 20 to which two signals out of three inputs are input is input to one of the logical product circuits 22 in the next stage. The other one of the three inputs is input to the other AND circuit 22. As a result, a logical product of three inputs is output from the logical product circuit 22. When the signal A vibrates in a short cycle, there is an effect that the charge / discharge current is reduced.
[0047]
<Sixth Embodiment>
Next, a sixth embodiment of the present invention will be described. FIG. 6 is a circuit diagram of a multi-input logical product and logical product negation circuit using the logical circuit 20 of the first embodiment shown in FIG. In this embodiment, the multi-input AND circuit 23 uses the conventional multi-input AND circuit shown in FIG. The logical product circuit 23 can be realized by adding a negative circuit (FIG. 21) to the output stage of the conventional multi-input logical product NOT circuit (FIG. 27).
[0048]
A signal output from the AND circuit 23 is input to one of the logic circuits 20. The other input signal is input to the other side of the logic circuit 20. Since the logical circuit 20 obtains a logical product and a negative output of the logical product, the entire circuit shown in FIG. 6 can obtain a multi-input logical product and a negative output of the logical product. In particular, when the signal input to the logic circuit 20 oscillates in a short cycle like a clock and the signal output from the AND circuit 23 is 0 for a relatively long period of time, the signal is reduced by the logic circuit. There is an effect of power consumption.
[0049]
<Seventh Embodiment>
Next, a seventh embodiment of the present invention will be described. FIG. 7 is a circuit diagram of a logic circuit for obtaining the negation of the 3-input logical product using the logic circuit 20 of the first embodiment shown in FIG. In this embodiment, the signal output from the output terminal 10 shown in FIG. 1 in the logic circuit 20 is input to the logical product negation circuit 24 via the negation circuit. The other input of the logical product negation circuit 24 is the remaining one signal. Thus, the negation of the 3-input AND is output from the NOT circuit 24 of the AND. At this time, when one input of the logic circuit 20 is a signal that oscillates in a short cycle and the other input is a relatively long signal, the power consumption is low.
[0050]
<Eighth Embodiment>
Next, an eighth embodiment of the present invention will be described. FIG. 8 is a circuit diagram of a logic circuit for obtaining a three-input AND using the logic circuit 20 of the first embodiment shown in FIG. Of the three inputs, two signals are input to the logic circuit 20, and a signal output from the output terminal 10 (see FIG. 1) of the logic circuit 20 is input to the next AND circuit 24 via a negation circuit. The other signal is input to the other input of the AND circuit 24. As a result, a logical product of three inputs is output.
[0051]
<Ninth Embodiment>
Next, a ninth embodiment of the present invention will be described. 9 implements a multi-input logical product and logical product negation circuit using the logic circuit 26 of the second embodiment shown in FIG. First, except for one of the multiple inputs, the signal is input to the conventional multi-input logical product negation circuit 25 shown in FIG. The output of the logical product negation circuit 25 is input to the input terminal 2 (see FIG. 2) of the logic circuit 26. The other input terminal 1 (see FIG. 2) of the logic circuit 26 receives the remaining multi-input signal. Since the logical circuit 26 outputs a logical product and a logical product negation, the logical circuit of this embodiment can output a multi-input logical product and a logical product negative.
[0052]
<Tenth Embodiment>
Next, a tenth embodiment of the present invention will be described. FIG. 10 implements a multi-input logical product and logical product negation circuit using the logic circuit 27 of the third embodiment shown in FIG. First, signals that are input to the multi-input logical product and logical product negation circuit 25 and output from the logical circuit 25 are input to the input terminal 2 and the input terminal 3 (see FIG. 3) of the logical circuit 27. Is done. Then, the remaining multi-input signal is input to the input terminal 1 (see FIG. 3) of the logic circuit 27. Accordingly, the logical circuit 27 outputs a logical product and a negative of the logical product. Compared with the logic circuits 20 and 26 (see FIGS. 1 and 9), the logic circuit 27 used in this embodiment has one negation circuit as shown in FIG.
[0053]
<Eleventh embodiment>
Next, an eleventh embodiment of the present invention will be described. FIG. 11 is a circuit diagram of a logic circuit showing an eleventh embodiment of the present invention. This logic circuit is a circuit diagram of a logic circuit that realizes a logical sum and a logical sum negation circuit of two input signals A and B.
[0054]
A signal A is input from the input terminal 31 and a signal B is input from the input terminal 32. The input terminal 31 is connected to the source of the P-channel transistor 34. The input terminal 32 is connected to the gate of the transistor 34, and the input terminal 2 is further connected to the gate of the P-channel transistor 35 via a negation circuit 43. The drain of the transistor 34 is connected to the node 45. The source of the transistor 35 is connected to the power supply voltage 38, and the drain is connected to the node 45. The negation circuit 36 inputs the signal state of the node 45 and outputs the negation. The drain of the P-channel transistor 37 is connected to the ground level 39, the gate is connected to the output of the negation circuit 36, and the drain is connected to the node 45. An output terminal 40 for deriving the output of the negation circuit 36 and an output terminal 41 for deriving the signal state of the node 45 are provided.
[0055]
Thus, when the signal B is 1, the transistor 34 is turned off and the transistor 35 is turned on. Therefore, the power supply voltage 38 is led to 1 at the node 45 regardless of the state of the signal A. Therefore, 0 is output from the output terminal 40 and 1 is output from the output terminal 41. At this time, the transistor 37 is off.
[0056]
When the signal B is 0, the transistor 34 is turned on and the transistor 35 is turned off. Therefore, the signal A is sent to the node 45 through the transistor 34. For example, when the signal A is 1, 0 is output from the output terminal 40 and 1 is output from the output terminal 41. At this time, the transistor 37 is off. When the signal A is 0, 1 is output from the output terminal 40 and 0 is output from the output terminal 41. At this time, the transistor 37 is turned on, and the node 45 is stably kept at 0 by the ground level 39.
[0057]
As described above, the logic circuit of the present embodiment obtains the negation of the logical sum of the signal A and the signal B from the output terminal 40 by the input of the signals A and B, and the logical sum of the signal A and the signal B from the output terminal 41. can get. Further, when the signal B is 1, since the transistor 7 is off, the charge and discharge current in the source capacitance of the transistor 37 is generated even if the signal A is oscillated many times in a short cycle. When the period of such a state is relatively long, the logic circuit has low power consumption.
[0058]
Next, the current consumption of the logic circuit of this embodiment and that of the conventional OR circuit shown in FIG. 28 are compared. Here, the evaluation is performed using the same assumptions and criteria as in the first embodiment. That is, the source capacitance, the gate capacitance, and the drain capacitance of each transistor are the same, and the respective capacitances are set as a reference 1. The negation circuits 6 and 13 are evaluated assuming the circuit shown in FIG.
[0059]
When the load capacitance of the input terminal 31 shown in FIG. 11 is calculated according to the above-described criteria, when the signal B is 0, the transistor 34 is turned on and the transistor 35 is turned off. 34, the drain capacity of the transistor 35, the gate capacity of the two transistors 62 and 63 (see FIG. 21) constituting the negative circuit 36, and the drain capacity of the transistor 37, so that the total is 6.
[0060]
Further, when the signal B is 1, the transistor 34 is off, and it is 1 because only the source capacitance of the transistor 34 is present. The load capacity of the input terminal 32 is 3 in total because it is the gate capacity of the transistor 34 and the gate capacity of the two transistors 62 and 63 (see FIG. 21) constituting the negation circuit 43.
[0061]
Similarly, in the above-described conventional logical sum negation circuit shown in FIG. 28, when the load capacitance is calculated, the load capacitance of the input terminal 101 becomes 2 because the gate capacitance of the transistor 103 and the gate capacitance of the transistor 105 are calculated. On the other hand, since the load capacity of the input terminal 102 is the gate capacity of the transistor 104 and the gate capacity of the transistor 106, the total is 2. The above results are summarized in FIG. However, the first input and the second input refer to the signal A and the signal B, respectively, and refer to signals input to the input terminals 101 and 102 in the conventional logical sum negation circuit (FIG. 26), respectively.
[0062]
The total charge / discharge current at each input terminal when a signal having a waveform as shown in FIG. 23 is input to these two circuits is compared. As described above, the first input is a signal having a waveform that vibrates 100 times, and the second input is 1 for n times out of the 100 times that the first input vibrates. Evaluate as a signal that is zero.
[0063]
At this time, the total charge / discharge currents at the input terminals 31 and 32 in the logic circuit of this embodiment shown in FIG. 11 are compared. The charging / discharging current at the input terminals 1 and 2 in the logic circuit of this embodiment shown in FIG. 11 is expressed by the following equation with the current when charging or discharging once with one capacitor being 1 as a reference value.
(Load capacity of the first input when the second input is 0) × (Number of vibrations of the first input when the second input is 0) + (First when the second input is 1) Load capacity of the input) × (number of vibrations of the first input when the second input is 1) + (load capacity of the second input) × (number of vibrations of the second input) = 6 · (100 −n) + 1 · n + 3 · 1 = −5n + 603
[0064]
Further, the charge / discharge current at the input terminals 71 and 72 in the conventional logical OR negation circuit (FIG. 26) is calculated by the following equation.
(Load capacity of first input) × (Number of vibrations of first input) + (Load capacity of second input) × (Number of vibrations of second input) = 2 · 100 + 2 · 1 = 202
[0065]
FIG. 25 is a comparison of the values of the above formulas for each value of n. In the conventional logical OR negation circuit (FIG. 28), the charge / discharge current decreases as the value of n increases. When n is 80 or less, the charge / discharge current is larger than that of the conventional logical OR negation circuit (FIG. 28). When n is 80, the charging / discharging currents of both are almost the same, and when n is larger than that, the charging / discharging current of the logic circuit of the present embodiment is smaller than that of the conventional OR circuit (FIG. 28). ing. However, the charge / discharge currents of both transistors vary depending on the source capacity, gate capacity, drain capacity, etc. of the transistor.
[0066]
Therefore, in the logic circuit of this embodiment (FIG. 1), the first signal oscillates many times in a short cycle, and the period in which one second signal is 1 is long. The logic circuit (FIG. 11) of the embodiment consumes less current and consumes less power than the conventional logical OR negation circuit (FIG. 28). In other words, the logical sum and logical sum negation circuit of this embodiment often operates with low power consumption when the second signal is 1 and the number of oscillations of the second input is large. The effect of the low current consumption is due to the small load capacity of the first signal A when the second signal B is 1.
[0067]
<Twelfth Embodiment>
Next, a twelfth embodiment of the present invention will be described. FIG. 12 is a circuit diagram of a logic circuit showing a twelfth embodiment of the present invention. In FIG. 12, the same parts as those in FIG. However, the insertion position of the negative circuit 43 is different from the logic circuit (FIG. 11) of the eleventh embodiment, and in this embodiment, the input terminal 32 and the gate of the transistor 35 are directly connected, and The input terminal 32 and the gate of the transistor 34 are connected via a negation circuit 34.
[0068]
Therefore, the signal B bar input to the input terminal 32 is processed as a negation of the signal B of the logic circuit (FIG. 1) of the first embodiment in the logic circuit of the present embodiment. Therefore, if the negation of the signal B bar is the signal B, the logic circuit of this embodiment outputs the negation of the logical sum of the signal A and the signal B from the output terminal 40 and the logical sum of the signal A and the signal B from the output terminal 41. Is output. Also in this circuit, as in the first embodiment described above, the period when the signal B bar input from the input terminal 32 is 1 is relatively long, the transistor 34 is turned off, and the transistor 35 is turned on. When a large number of signals A input from the input terminal 31 vibrate in a short period, the charge / discharge current is reduced.
[0069]
<13th Embodiment>
Next, a thirteenth embodiment of the present invention is described. FIG. 13 is a circuit diagram of a logic circuit showing a thirteenth embodiment of the present invention. In FIG. 13, the same parts as those in FIG. 11 are denoted by the same reference numerals. In the present embodiment, three input terminals 31, 32, and 33 are provided, and a signal A is input from the input terminal 31. Next, the signal B is input from the input terminal 32. A signal B bar having a negative relationship with the signal B is input from the input terminal 33. The input terminal 32 is connected to the gate of the N channel transistor 34, and the input terminal 33 is connected to the gate of the N channel transistor 35.
[0070]
Thus, the same operation as the logic circuit in the first embodiment (FIG. 1) and the second embodiment (FIG. 2) is performed, and the negation of the logical sum of the signals A and B is output from the output terminal 30. Then, the logical sum of the signal A and the signal B is output from the output terminal 41. Therefore, as in the first embodiment, when the period when the signal B is 0 is relatively long and when the signal A vibrates in a short cycle, there is an effect of low power consumption.
[0071]
In the present embodiment, the input signal A is directly input to the input terminal 31, the second input signal B is directly input to the input terminal 32, and the input signal B is input to the input terminal 33 via a negative circuit. Thus, the first embodiment (FIG. 1) can be realized. Further, the first input signal A is directly input to the input terminal 41, the second input signal B bar is input to the input terminal 42 through a negation circuit, and the second input signal B bar is directly input to the third terminal. The second embodiment (FIG. 2) can be realized by inputting to the input signal.
[0072]
<Fourteenth embodiment>
Next, a fourteenth embodiment of the present invention is described. FIG. 14 is a circuit diagram of a logic circuit for obtaining the negation of the 3-input logical sum using the logic circuit 50 of the first embodiment shown in FIG. In this embodiment, two signals out of three inputs are input to the logic circuit 50, and a signal output from the output terminal 41 in FIG. 1 in the logic circuit 50 is input to one of the logical sum negation circuits 51 in the next stage. The other one of the three inputs is input to the other of the logical sum negation circuit 51.
[0073]
Thus, the negation of the three-input logical sum is output from the logical sum negation circuit 51. In the present embodiment, when one input of the logic circuit 50 is a signal that oscillates many times in a short cycle and the other is a signal that has a sufficiently long period of time compared to the oscillation, FIG. The charge / discharge current is reduced and the power consumption is reduced as compared with the case where the conventional multi-input logical OR negation circuit as shown in FIG.
[0074]
<Fifteenth embodiment>
Next, a fifteenth embodiment of the present invention is described. FIG. 15 is a circuit diagram of a 3-input OR circuit using the logic circuit 50 of the first embodiment shown in FIG. In the present embodiment, a logical sum signal output from the output terminal 41 in the logical circuit 50 to which two of the three inputs are input is input to one of the subsequent logical OR circuits 52. The other one of the three inputs is input to the other of the OR circuit 52. As a result, a three-input logical sum is output from the logical sum circuit 52. When the signal A vibrates in a short cycle, there is an effect that the charge / discharge current is reduced.
[0075]
<Sixteenth Embodiment>
Next, a sixteenth embodiment of the present invention will be described. FIG. 16 is a circuit diagram of a multi-input logical sum and logical sum negation circuit using the logic circuit 50 of the first embodiment shown in FIG. In this embodiment, the multi-input OR circuit 53 uses the conventional multi-input OR circuit shown in FIG. The OR circuit 53 can be realized by adding a NOT circuit (FIG. 21) to the output stage of the conventional multi-input OR circuit (FIG. 27).
[0076]
A signal output from the OR circuit 53 is input to one of the logic circuits 50. One input signal is input to the other side of the logic circuit 52. Since the logical circuit 50 outputs a logical sum and a negative logical sum, a multi-input logical sum and a negative logical sum output are obtained as the entire circuit shown in FIG. In particular, when the signal input to the logic circuit 50 oscillates many times in a short cycle like a clock and the signal output from the OR circuit 53 is 0 for a relatively long period of time, the signal is reduced by the logic circuit. There is an effect of power consumption.
[0077]
<Seventeenth embodiment>
Next, a seventeenth embodiment of the present invention will be described. FIG. 17 is a circuit diagram of a logic circuit for obtaining negation of a 3-input logical sum using the logic circuit 50 of the eleventh embodiment shown in FIG. In this embodiment, the signal output from the output terminal 40 shown in FIG. 1 in the logic circuit 50 is input to the logical sum negation circuit 54 via the negation circuit. The other input of the logical sum negation circuit 54 is the remaining one signal. As a result, the negation of the three-input logical sum is output from the logical sum negation circuit 54. At this time, when one input of the logic circuit 50 is a signal that oscillates in a short cycle and the other input is a relatively long signal, the power consumption is low.
[0078]
<Eighteenth embodiment>
Next, an eighteenth embodiment of the present invention will be described. FIG. 18 is a circuit diagram of a logic circuit for obtaining a three-input logical sum using the logic circuit 50 of the eleventh embodiment shown in FIG. Two signals among the three inputs are input to the logic circuit 50, and the negation of the signal output from the output terminal 40 (see FIG. 11) of the logic circuit 50 is input to the OR circuit 54 in the next stage. The other signal is input to the other input of the OR circuit 54. As a result, a 3-input logical sum is output.
[0079]
<Nineteenth embodiment>
Next, a nineteenth embodiment of the present invention is described. 19 implements a multi-input logical sum and logical sum negation circuit using the logic circuit 56 of the second embodiment shown in FIG. First, except for one of the multiple inputs, the signal is input to the conventional multi-input OR circuit 55 shown in FIG. Then, the output of the logical sum negation circuit 55 is input to the input terminal 2 of the logic circuit 56 (see FIG. 12). The other input terminal 1 (see FIG. 12) of the logic circuit 56 receives the remaining multi-input signal. Since the logic circuit 56 outputs a logical sum and a logical sum negation, the logical circuit of this embodiment can output a multi-input logical sum and a logical sum negation.
[0080]
<20th Embodiment>
Next, a twentieth embodiment of the present invention will be described. 20 implements a multi-input logical sum and logical sum negation circuit using the logic circuit 57 of the third embodiment shown in FIG. First, signals having a negative relationship are input to the input terminal 22 and the input terminal 33 (see FIG. 13) of the logic circuit 57, which are input to the multi-input logical sum and logical OR negation circuit 55 and output from the logic circuit 55. Is done. Then, the remaining multi-input signal is input to the input terminal 1 (see FIG. 13) of the logic circuit 57. As a result, the logical circuit 57 outputs a logical sum and negation of the logical sum. Compared with the logic circuits 50 and 56 (see FIGS. 11 and 12), the logic circuit 57 used in this embodiment has one negation circuit as shown in FIG.
[0081]
【The invention's effect】
As described above, in the logic circuit according to claim 1, when the input state of the second input terminal is 0, that is, when the input state of the third input terminal is 1, the first N-channel transistor is turned off. Since the second N-channel transistor is turned on, the state of the node becomes the first voltage. Therefore, even when there is a signal input that repeats frequently in a short cycle at the first input terminal, the first N-channel transistor Since only the charge / discharge current at the source is present, the logic circuit consumes less power when there are relatively many signal inputs under such conditions.
[0082]
In the logic circuit according to claim 2, contrary to the above condition, when the signal state of the second input terminal is 0, that is, when the signal state of the third input terminal is 0, the first P-channel transistor Is turned off and the second P-channel transistor is turned on, so that the state of the node becomes the first voltage. Therefore, even if the first input terminal oscillates a large number in a short period, the source of the first P-channel transistor Since only the charge / discharge current is provided, the logic circuit consumes less power when there are relatively many signal inputs under such conditions.
[0083]
Further, according to the logic circuit of the third aspect, the first and second input signals are used. In the configuration of the logic circuit according to the first aspect, the first input signal and the second input signal are transmitted from the first output terminal. And the logical product of the first input signal and the second input signal is output from the second output terminal. In the configuration of the logic circuit according to claim 2, the negation of the first and second logical sums is output from the first output terminal, and the logical sum of the first and second input signals is output from the second output terminal. Is done.
[0084]
According to the logic circuit of the fourth aspect, the first input signal is input to the input terminal, and the second input signal is input to the second input terminal via the negation circuit, Since the input signal is directly input to the third input signal, the logic circuit according to the third aspect is processed as a signal having a negative relationship with the second input signal.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a logic circuit according to a first embodiment of this invention.
FIG. 2 is a circuit diagram of a logic circuit according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram of a logic circuit according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram of a logic circuit according to a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram of a logic circuit according to a fifth embodiment of the present invention.
FIG. 6 is a circuit diagram of a logic circuit according to a sixth embodiment of the present invention.
FIG. 7 is a circuit diagram of a logic circuit according to a seventh embodiment of the present invention.
FIG. 8 is a circuit diagram of a logic circuit according to an eighth embodiment of the present invention.
FIG. 9 is a circuit diagram of a logic circuit according to a ninth embodiment of the present invention.
FIG. 10 is a circuit diagram of a logic circuit according to a tenth embodiment of the present invention.
FIG. 11 is a circuit diagram of a logic circuit according to an eleventh embodiment of the present invention.
FIG. 12 is a circuit diagram of a logic circuit according to a twelfth embodiment of the present invention.
FIG. 13 is a circuit diagram of a logic circuit according to a thirteenth embodiment of the present invention.
FIG. 14 is a circuit diagram of a logic circuit according to a fourteenth embodiment of the present invention.
FIG. 15 is a circuit diagram of a logic circuit according to a fifteenth embodiment of the present invention.
FIG. 16 is a circuit diagram of a logic circuit according to a sixteenth embodiment of the present invention.
FIG. 17 is a circuit diagram of a logic circuit according to a seventeenth embodiment of the present invention.
FIG. 18 is a circuit diagram of a logic circuit according to an eighteenth embodiment of the present invention.
FIG. 19 is a circuit diagram of a logic circuit according to a nineteenth embodiment of the present invention.
FIG. 20 is a circuit diagram of a logic circuit according to a twentieth embodiment of the present invention.
FIG. 21 is a circuit diagram of a negative circuit of the logic circuit.
FIG. 22 is a table summarizing the load capacity of each circuit.
FIG. 23 is an input waveform to each circuit.
FIG. 24 is a graph comparing charge / discharge currents of a logical product negation circuit.
FIG. 25 is a graph comparing charge / discharge currents of a logical sum negation circuit.
FIG. 26 is a circuit diagram of a conventional logical product negation circuit.
FIG. 27 is a circuit diagram of a conventional multi-input logical product negation circuit.
FIG. 28 is a circuit diagram of a conventional logical OR negation circuit.
FIG. 29 is a circuit diagram of a conventional multi-input logical sum negation circuit.
[Explanation of symbols]
1 Input terminal
2 input terminals
3 Input terminal
4 N-channel transistor
5 N-channel transistor
6 Negative circuit
7 P-channel transistor
8 Power supply voltage
9 Ground level
10 Output terminal
11 Output terminal
13 Negative circuit
15 nodes
20 Logic circuit of the first embodiment
21 Logical product negation circuit
22 AND circuit
24 Logical product negation circuit
26 Logic Circuit of Second Embodiment
27 Logic Circuit of Third Embodiment
31 Input terminal
32 input terminals
33 Input terminal
34 N-channel transistor
35 N-channel transistor
36 Negative circuit
37 P-channel transistor
38 Power supply voltage
39 Ground level
40 output terminals
41 Output terminal
43 Negative circuit
45 nodes
50 Logic Circuit of First Embodiment
51 Logical product negation circuit
52 AND circuit
54 Logical product negation circuit
56 Logic Circuit of Second Embodiment
57 Logic Circuit of Third Embodiment

Claims

A first input terminal, a second input terminal, a third input terminal to which a signal having a negative relationship with a signal input to the second input terminal is input, and a source is the first input A first N-channel transistor having a gate connected to the second input terminal and a drain connected to the node; a source connected to the first voltage; and a gate connected to the third input terminal. A second N-channel transistor whose drain is connected to the node, a negation circuit that outputs a negation of the signal state of the node, a source connected to a second voltage, and a gate connected to the output of the negation circuit A P-channel transistor whose drain is connected to the node, a first output terminal for deriving the output of the negation circuit, and a second output terminal for deriving the signal state of the node Logic circuit comprising: a.

A first input terminal, a second input terminal, a third input terminal to which a signal having a negative relationship with a signal input to the second input terminal is input, and a source is the first input A first P-channel transistor having a gate connected to the second input terminal and a drain connected to the node; a source connected to the first voltage; and a gate connected to the third input terminal. A second P-channel transistor having a drain connected to the node, a negation circuit outputting a negation of the signal state of the node, a source connected to a second voltage, and a gate connected to the output of the negation circuit An N-channel transistor whose drain is connected to the node, a first output terminal for deriving the output of the negation circuit, and a second output terminal for deriving the signal state of the node Logic circuit comprising: a.

The first input signal is directly input to the first input terminal, and the second input signal is input directly to the second input terminal and input to the third input terminal via a negation circuit. The logic circuit according to claim 1, wherein the logic circuit is characterized in that

The first input signal is directly input to the first input terminal, and the second input signal is input to the second input terminal via a negation circuit and directly input to the third input terminal. The logic circuit according to claim 1, wherein the logic circuit is characterized in that