JP2867253B2 - 3-input exclusive or gate - Google Patents
3-input exclusive or gateInfo
- Publication number
- JP2867253B2 JP2867253B2 JP9181775A JP18177597A JP2867253B2 JP 2867253 B2 JP2867253 B2 JP 2867253B2 JP 9181775 A JP9181775 A JP 9181775A JP 18177597 A JP18177597 A JP 18177597A JP 2867253 B2 JP2867253 B2 JP 2867253B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- gate
- pmos transistor
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、一般的に３入力エ
クスクルシーブオアゲート(exclusive or gate)に関
し、特にチップサイズ及び消費電力を減らすことができ
る３入力エクスクルシーブオアゲートの内部回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a three-input exclusive OR gate, and more particularly, to an internal circuit of a three-input exclusive OR gate capable of reducing chip size and power consumption.
【０００２】[0002]
【従来の技術】一般的に、多段入力エクスクルシーブオ
アゲートは、ハイ状態を有する入力信号数による出力を
有する。すなわち、入力信号端に偶数個のハイ状態の入
力を印加すると、ロー状態の出力が生成され、奇数個の
ハイ状態の入力を印加すると、ハイ状態の出力が生成さ
れる。従来の３入力エクスクルシーブオアゲートの内部
回路を示す図１を参照して説明すると、第１、第２、第
３インバーター（Ｉ１、Ｉ２、Ｉ３）を、それぞれ入力
端（Ａ、Ｂ、Ｃ）に連結する。それぞれの入力端（Ａ、
Ｂ、Ｃ）は、直列に接続した第１、第２、第３ＮＭＯＳ
トランジスタ（Ｎ１、Ｎ２、Ｎ３：以下ＭＯＳと称呼す
る）のゲート電極端と、直列に接続した第８、第９、第
１２ＮＭＯＳトランジスタ（Ｎ８、Ｎ９、Ｎ１２）のゲ
ート電極端に接続する。第１インバーター（Ｉ１）の出
力端は第４及び第７ＮＭＯＳ（Ｎ４、Ｎ７）のゲートに
接続し、第２インバーター（Ｉ２）の出力端は第５及び
第９ＮＭＯＳ（Ｎ５、Ｎ９）のゲートに接続し、第３イ
ンバーター（Ｉ３）の出力端は第６及び第１１ＮＭＯＳ
（Ｎ６、Ｎ１１）のゲートに接続する。2. Description of the Related Art Generally, a multi-stage input exclusive OR gate has an output according to the number of input signals having a high state. That is, when an even number of high state inputs are applied to the input signal end, a low state output is generated, and when an odd number of high state inputs are applied, a high state output is generated. Referring to FIG. 1 showing the internal circuit of a conventional three-input exclusive OR gate, the first, second, and third inverters (I1, I2, I3) are connected to input terminals (A, B, C), respectively. Connect to Each input terminal (A,
B, C) are first, second, and third NMOSs connected in series.
The gate electrodes of the transistors (N1, N2, N3: hereinafter referred to as MOS) and the gate electrodes of the eighth, ninth, and twelfth NMOS transistors (N8, N9, N12) connected in series. The output terminal of the first inverter (I1) is connected to the gates of the fourth and seventh NMOSs (N4, N7), and the output terminal of the second inverter (I2) is connected to the gates of the fifth and ninth NMOSs (N5, N9). The output terminal of the third inverter (I3) is connected to the sixth and eleventh NMOSs.
Connect to the gate of (N6, N11).
【０００３】そして、第１ＮＭＯＳ（Ｎ１）のドレーン
電極端は、第４ＮＭＯＳ（Ｎ４）のドレーン電極端に連
結し、第１及び第４ＮＭＯＳ（Ｎ１、Ｎ４）のドレーン
電極端は、電源電圧Ｖdd（図示していない）に連結す
る。第２ＮＭＯＳ（Ｎ２）のドレーン電極端は第５ＮＭ
ＯＳ（Ｎ５）のドレーン電極端に連結する。第３ＮＭＯ
Ｓ（Ｎ３）のドレーン電極端は、第６ＮＭＯＳ（Ｎ６）
のドレーン電極端に連結する。第４ＮＭＯＳ（Ｎ４）の
ソース電極端は、第８ＮＭＯＳ（Ｎ８）のソース電極端
に接続し、第５ＮＭＯＳ（Ｎ５）は第１０ＮＭＯＳ（Ｎ
１０）のソース電極端に接続する。A drain electrode of the first NMOS (N1) is connected to a drain electrode of the fourth NMOS (N4). Drain electrodes of the first and fourth NMOSs (N1, N4) are connected to the power supply voltage V dd ( (Not shown). The drain electrode of the second NMOS (N2) is connected to the fifth NM.
Connected to the drain electrode end of OS (N5). 3rd NMO
The drain electrode end of S (N3) is connected to the sixth NMOS (N6)
To the end of the drain electrode. The source electrode end of the fourth NMOS (N4) is connected to the source electrode end of the eighth NMOS (N8), and the fifth NMOS (N5) is connected to the tenth NMOS (N
10) Connect to the source electrode end.
【０００４】第４ＮＭＯＳ（Ｎ４）と同時にターンオン
する第７ＮＭＯＳ（Ｎ７）において、第７ＮＭＯＳ（Ｎ
７）のソース電極端は、第１ＮＭＯＳ（Ｎ１）のソース
電極端に連結し、第７ＮＭＯＳ（Ｎ７）のドレーン電極
端は、第８トランジスタ（Ｎ８）のドレーン電極端に連
結する。そして、前記第７及び第８ＮＭＯＳ（Ｎ７、Ｎ
８）のドレーン電極端は、接地電圧Ｖｓｓ（図示してい
ない）に連結する。そして、第５ＮＭＯＳ（Ｎ５）と同
時にターンオンする第９ＮＭＯＳ（Ｎ９）において、第
９ＮＭＯＳ（Ｎ９）のソース電極端は、第２ＮＭＯＳ
（Ｎ２）のソース電極端に連結し、第９ＮＭＯＳ（Ｎ
９）のドレーン電極端は、第２ＮＭＯＳ（Ｎ２）と同時
にターンオンして、第１０トランジスタ（Ｎ１０）のド
レーン電極端に連結する。In the seventh NMOS (N7) which is turned on simultaneously with the fourth NMOS (N4), the seventh NMOS (N
The source electrode end of 7) is connected to the source electrode end of the first NMOS (N1), and the drain electrode end of the seventh NMOS (N7) is connected to the drain electrode end of the eighth transistor (N8). Then, the seventh and eighth NMOSs (N7, N
The drain electrode end of 8) is connected to the ground voltage Vss (not shown). The source electrode of the ninth NMOS (N9) is turned on simultaneously with the fifth NMOS (N5).
(N2) is connected to the source electrode end of the ninth NMOS (N
The drain electrode end of 9) is turned on at the same time as the second NMOS N2, and is connected to the drain electrode end of the tenth transistor N10.
【０００５】また、第６ＮＭＯＳ（Ｎ６）と同時にター
ンオンする第１１ＮＭＯＳ（Ｎ１１）において、第１１
ＮＭＯＳ（Ｎ１１）のソース電極端は、第３ＮＭＯＳ
（Ｎ３）のソース電極端に連結する。第１１ＮＭＯＳ
（Ｎ１１）のドレーン電極端には、第１２トランジスタ
（Ｎ１２）のドレーン電極端が連結され、第１２ＮＭＯ
Ｓ（Ｎ１２）のソース電極端は、第６ＮＭＯＳ（Ｎ６）
のソース電極端に連結する。 第１２ＮＭＯＳ（Ｎ１
２）のソース電極端と第６ＮＭＯＳ（Ｎ６）のソース電
極端を連結して形成したラインに、第１ＰＭＯＳ（Ｐ
１）のゲート電極を連結する。第１１ＮＭＯＳ（Ｎ１
１）のソース電極端と第３ＮＭＯＳ（Ｎ３）のソース電
極端とを連結して形成したラインに、第２ＰＭＯＳ（Ｐ
１２）のゲート電極を接続する。第２ＰＭＯＳ（Ｐ２）
のソース電極端に第１ＰＭＯＳ（Ｐ１）のソース電極端
を連結する。第２ＰＭＯＳ（Ｐ２）のドレーン電極は、
第６及び第１２ＮＭＯＳ（Ｎ６、Ｎ１２）を連結して形
成したラインに接続し、第１及び第２ＰＭＯＳ（Ｐ１、
Ｐ２）のソースは、電源電圧Ｖddに接続する。In the eleventh NMOS (N11) which is turned on simultaneously with the sixth NMOS (N6),
The source electrode end of the NMOS (N11) is connected to a third NMOS.
(N3) is connected to the source electrode end. 11th NMOS
The drain electrode end of (N11) is connected to the drain electrode end of twelfth transistor (N12).
The source electrode end of S (N12) is connected to the sixth NMOS (N6)
To the end of the source electrode. Twelfth NMOS (N1
The first PMOS (P) is connected to a line formed by connecting the source electrode end of (2) and the source electrode end of the sixth NMOS (N6).
The gate electrodes of 1) are connected. Eleventh NMOS (N1
A line formed by connecting the source electrode end of 1) and the source electrode end of the third NMOS (N3) has a second PMOS (P
12) The gate electrode is connected. Second PMOS (P2)
Is connected to the source electrode end of the first PMOS (P1). The drain electrode of the second PMOS (P2)
The sixth and twelfth NMOSs (N6, N12) are connected to a line formed to connect the first and second PMOSs (P1, P1,
The source of P2) is connected to the power supply voltage Vdd .
【０００６】直列に接続した第４インバーター（Ｉ４）
と第５インバーター（Ｉ５）とを、第１ＰＭＯＳ（Ｐ
１）のドレーン電極端に連結することによって、第５イ
ンバーター（Ｉ５）の出力が、即座に３入力エクスクル
シーブオアゲートの出力となる。 ここにおいて、未説
明符号の１は、第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ
（Ｎ２）及び第７ＮＭＯＳ（Ｎ７）とを接続した第１ノ
ードであり、符号２は、第４ＮＭＯＳ（Ｎ４）と第８Ｎ
ＭＯＳ（Ｎ８）及び第１０ＮＭＯＳ（Ｎ１０）とを接続
した第２ノードである。符号３は、第２ＮＭＯＳ（Ｎ
２）と第３ＮＭＯＳ（Ｎ３）及び第９ＮＭＯＳ（Ｎ９）
とを接続した第３ノードであり、符号４は、第５ＮＭＯ
Ｓ（Ｎ５）と第１０ＮＭＯＳ（Ｎ１０）及び第１２ＮＭ
ＯＳ（Ｎ１２）とを接続した第４ノードである。また符
号５は、第６ＮＭＯＳ（Ｎ６）と第１１ＮＭＯＳ（Ｎ１
１）及び第２ＰＭＯＳ（Ｐ１２）とを接続した第５ノー
ドであり、符号６は第３ＮＭＯＳ（Ｎ３）と第１１ＮＭ
ＯＳ（Ｎ１１）及び第１ＰＭＯＳ（Ｐ１）を接続した第
６ノードである。A fourth inverter (I4) connected in series
And the fifth inverter (I5) are connected to the first PMOS (P
By connecting to the drain electrode end of 1), the output of the fifth inverter (I5) becomes the output of the 3-input exclusive OR gate immediately. Here, the unexplained reference numeral 1 is a first NMOS (N1) and a second NMOS (N1).
(N2) and a seventh node (N7) connected to the seventh NMOS (N7). Reference numeral 2 denotes a fourth node (N4) and an eighth node (N8).
This is a second node connecting the MOS (N8) and the tenth NMOS (N10). Reference numeral 3 denotes a second NMOS (N
2), third NMOS (N3) and ninth NMOS (N9)
Is a third node connected to the fifth NMO.
S (N5), 10th NMOS (N10) and 12th NM
This is a fourth node connected to the OS (N12). Reference numeral 5 denotes a sixth NMOS (N6) and an eleventh NMOS (N1).
Reference numeral 6 denotes a fifth node connecting the first and second PMOSs (P12). Reference numeral 6 denotes a third NMOS (N3) and an eleventh NM.
This is a sixth node connecting the OS (N11) and the first PMOS (P1).
【０００７】前記において説明したとおり、構成した従
来の３入力エクスクルシーブオアゲートにおいて、内部
回路の動作を容易に説明するため、第１入力端Ａには
“ハイ”、第２入力段Ｂには“ハイ”、Ｃ入力端に“ロ
ー”を入力したと仮定する。このような条件下で、従来
の回路は下記のとおり動作する。入力端Ａに“ハイ”を
入力すると、第１ＮＭＯＳ（Ｎ１）及び第８ＮＭＯＳ
（Ｎ８）がターンオンすると同時に、第１インバーター
（Ｉ１）の出力が“ロー”レベル信号であるので、第４
ＮＭＯＳ（Ｎ４）及び第７ＮＭＯＳ（Ｎ７）はターンオ
フする。それによって第１ノード１は、電源電圧Ｖddの
“ハイ”レベルとなり、第２ノード２はグラウンド電圧
の“ロー”レベルとなる。As described above, in the conventional three-input exclusive OR gate configured, in order to easily explain the operation of the internal circuit, the first input terminal A is "high" and the second input stage B is high. It is assumed that "high" and "low" are input to the C input terminal. Under such conditions, the conventional circuit operates as follows. When "high" is input to the input terminal A, the first NMOS (N1) and the eighth NMOS (N1)
(N8) is turned on at the same time as the output of the first inverter (I1) is a "low" level signal.
The NMOS (N4) and the seventh NMOS (N7) are turned off. As a result, the first node 1 is at the "high" level of the power supply voltage Vdd , and the second node 2 is at the "low" level of the ground voltage.
【０００８】また入力端Ｂに“ハイ”レベルの信号が印
加されるので、第２ＮＭＯＳ（Ｎ２）と第１０ＮＭＯＳ
（Ｎ１０）はターンオンし、第２インバーターと連結さ
れた第５及び第９ＮＭＯＳ（Ｎ５、Ｎ９）はターンオフ
する。それによってターンオンした第２ＮＭＯＳ（Ｎ
２）を経て、第１ノードの“ハイ”レベルの信号が第３
ノード３に印加され、ターンオンした第１０ＮＭＯＳ
（Ｎ１０）を経て第２ノード２のローレベルの信号が第
４ノード４に印加される。入力端Ｃには“ロー”信号が
印加されるので、第３及び第１２ＮＭＯＳ（Ｎ３、Ｎ１
２）はオフし、第３インバーターの出力端に連結した第
６及び第１１ＮＭＯＳ（Ｎ６、Ｎ１１）がターンオンす
る。その結果、ターンオンした第６ＮＭＯＳ（Ｎ６）を
通して第３ノードの“ハイ”レベルの信号が第５ノード
５に印加される。前記ハイレベルの信号により第１ＰＭ
ＯＳ（Ｐ１）がターンオフし、第４ノードの“ロー”レ
ベル信号が、第１１ＮＭＯＳ（Ｎ１１）を通して第６ノ
ード６に印加される。Also, since a "high" level signal is applied to the input terminal B, the second NMOS (N2) and the tenth NMOS
(N10) is turned on, and the fifth and ninth NMOSs (N5, N9) connected to the second inverter are turned off. As a result, the second NMOS (N
After 2), the “high” level signal of the first node is
10th NMOS applied to node 3 and turned on
The low-level signal of the second node 2 is applied to the fourth node 4 via (N10). Since a low signal is applied to the input terminal C, the third and twelfth NMOSs (N3, N1)
2) is turned off, and the sixth and eleventh NMOSs (N6, N11) connected to the output terminal of the third inverter are turned on. As a result, a "high" level signal of the third node is applied to the fifth node 5 through the turned-on sixth NMOS (N6). The high level signal causes the first PM
The OS (P1) is turned off, and the “low” level signal of the fourth node is applied to the sixth node 6 through the eleventh NMOS (N11).
【０００９】最終的に、第６ノード６の“ロー”レベル
の信号は、第４及び第５インバーター（Ｉ４、Ｉ５）を
通してローレベルの出力を発生するようになる。前記の
ように動作する３入力エクスクルシーブオアゲートの内
部回路の真理値を、下記の表１に図示している。（ここ
において、１はハイレベルの信号を示し、０はローレベ
ルの信号を示す。）Finally, the low level signal at the sixth node 6 generates a low level output through the fourth and fifth inverters (I4, I5). The truth values of the internal circuit of the three-input exclusive OR gate operating as described above are shown in Table 1 below. (Here, 1 indicates a high-level signal, and 0 indicates a low-level signal.)
【００１０】[0010]
【表１】 [Table 1]
【００１１】上述したような構成を有する、従来の３入
力エクスクルシーブオアゲートは、１２個のＮＭＯＳ
と、２個のＰＭＯＳ及び５個のインバーターとから構成
される。その結果、従来の３入力エクスクルシーブオア
ゲートでは、多数個のトランジスタを使用することによ
って、チップサイズ及び消費電力が増大するという問題
点を有していた。The conventional three-input exclusive-OR gate having the above-described configuration is composed of 12 NMOSs.
And two PMOSs and five inverters. As a result, the conventional three-input exclusive-OR gate has a problem that the chip size and the power consumption are increased by using a large number of transistors.
【００１２】[0012]
【発明が解決しようとする課題】前記の従来の問題点を
解決するために、本発明の目的は、チップサイズを減少
させると共に消費電力を減少させ得る、３入力エクスク
ルシーブオアゲートの内部回路を提供することである。SUMMARY OF THE INVENTION In order to solve the above-mentioned conventional problems, an object of the present invention is to provide an internal circuit of a three-input exclusive OR gate which can reduce the chip size and the power consumption. To provide.
【００１３】[0013]
【課題を解決するための手段】本発明の、３入力エクス
クルシーブオアゲートは、４個のＭＯＳトランジスタか
ら構成し、同一レベルの第１及び第２の入力信号を入力
する時、所定の出力信号を発生させる第１レベル比較手
段と、４個のＭＯＳトランジスタから構成し、相異した
レベルの第１及び第２の入力信号を入力する時、所定の
出力信号を発生させる第２レベル比較手段と、前記第１
のレベル比較手段と第２レベル比較手段の出力端にそれ
ぞれ接続したＮＭＯＳトランジスタとＰＭＯＳトランジ
スタとから構成し、第３の入力信号により第１及び第２
のレベル比較手段の出力を選択して出力するマルチフレ
ッキシング手段と、２個のインバーターから構成し、更
に前記マルチフレッキシング手段の出力信号を定格電圧
化して出力する出力バッファとから構成する。さらに、
３入力エクスクルシーブオアゲートにおいて、第１及び
第２入力信号を入力とする２入力エクスクルシーブノア
ゲートと、第１及び第２入力信号を入力とする２入力エ
クスクルシーブオアゲートと、 前記の２入力エクスク
ルシーブノアゲートの出力端と、前記の２入力エクスク
ルシーブオアゲートとの出力端にそれぞれ接続されたＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとから構成
され、第３の入力信号によって、第１及び第２レベル比
較手段の出力を選択して出力するマルチフレッキシング
手段と、前記マルチフレッキシング手段に直列に接続さ
れた２個のインバーターから構成され、前記マルチフレ
ッキシング手段の出力信号をバッファリングして出力す
る出力バッファを含むことを特徴とする。According to the present invention, a three-input exclusive OR gate comprises four MOS transistors, and when a first and a second input signal of the same level are inputted, a predetermined output signal is outputted. And a second level comparing means comprising four MOS transistors and generating predetermined output signals when inputting first and second input signals of different levels. , The first
And an NMOS transistor and a PMOS transistor respectively connected to the output terminals of the level comparing means and the second level comparing means.
And a multi-flexing means for selecting and outputting the output of the level comparing means, and an output buffer for converting the output signal of the multi-flexing means to a rated voltage and outputting the same. further,
A three-input exclusive-OR gate that receives first and second input signals, a two-input exclusive-gate that receives first and second input signals, and a two-input exclusive-gate that receives first and second input signals. N connected to the output terminal of the exclusive sheave NOR gate and the output terminal of the two-input exclusive sheave OR gate, respectively.
A multi-flexing means, comprising a MOS transistor and a PMOS transistor, for selecting and outputting the outputs of the first and second level comparing means according to a third input signal, and being connected in series to the multi-flexing means An output buffer comprising two inverters and buffering and outputting an output signal of the multi-flexing means is provided.
【００１４】[0014]
【作用】本発明によると、３入力エクスクルシーブオア
ゲートは、１０個のＭＯＳと２個のインバーターのみで
構成するので、従来の３入力エクスクルシーブオアゲー
トよりチップサイズが減少され、電力消耗もまた減少さ
せることができる。According to the present invention, since the three-input exclusive OR gate is composed of only ten MOSs and two inverters, the chip size is reduced compared to the conventional three-input exclusive OR gate, and power consumption is also reduced. Can be reduced.
【００１５】[0015]
【発明の実施の形態】図２に示したとおり構成した本発
明の３入力エクスクルシーブオアゲートにおいて、第１
レベル比較手段Ｑ１と第２レベル比較手段Ｑ２との入力
端は、それぞれ第１入力端Ａと第２入力端Ｂに連結さ
れ、前記第１及び第２レベル比較手段の出力端は、それ
ぞれマルチフレッキシング手段Ｔに連結される。第３入
力Ｃは前記マルチフレッキシング手段Ｔの選択信号で入
力され、マルチフレッキシング手段Ｔの出力信号は、出
力バッファＯを通して出力される。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a three-input exclusive OR gate of the present invention configured as shown in FIG.
The input terminals of the level comparing means Q1 and the second level comparing means Q2 are respectively connected to a first input terminal A and a second input terminal B, and the output terminals of the first and second level comparing devices are multi-frequencies, respectively. It is connected to the mixing means T. The third input C is input by a selection signal of the multi-flexing means T, and an output signal of the multi-flexing means T is output through an output buffer O.
【００１６】図２の３入力エクスクルシーブオアゲート
の内部回路を詳細に図示した図３を参照すると、図２の
第１レベル比較手段Ｑ１は、ソース電極端が電源電圧に
接続され、ゲート電極端は第１入力端Ａに連結される第
１ＰＭＯＳ（Ｐ１）と、ソース電極端が前記第１ＰＭＯ
Ｓ（Ｐ１）のドレーン電極端に接続され、ゲート電極端
が第２入力端Ｂに接続される第２ＰＭＯＳ（Ｐ２）と、
ソース電極端が前記第２ＰＭＯＳ（Ｐ２）のドレーン電
極端に接続され、ゲート電極端が第２入力端Ｂに接続さ
れ、ドレーンが第１入力端に接続された第１ＮＭＯＳ
（Ｎ１）と、ソース電極端が前記第２ＰＭＯＳ（Ｐ２）
のドレーン電極端に接続され、ゲート電極端が第１入力
端Ａに接続され、ドレーンが第２入力端に接続された第
２ＮＭＯＳ（Ｎ２）とから構成される。Referring to FIG. 3 showing in detail the internal circuit of the three-input exclusive-OR gate of FIG. 2, the first level comparing means Q1 of FIG. Is a first PMOS (P1) connected to a first input terminal A, and a source electrode terminal is connected to the first PMOS (P1).
A second PMOS (P2) connected to a drain electrode end of S (P1) and a gate electrode end connected to a second input end B;
A first NMOS having a source electrode connected to a drain electrode of the second PMOS (P2), a gate electrode connected to a second input terminal B, and a drain connected to the first input terminal;
(N1) and the source electrode end is the second PMOS (P2).
And a second NMOS (N2) having a gate electrode connected to the first input terminal A and a drain connected to the second input terminal.
【００１７】図２中の第２レベル比較手段Ｑ２は、ソー
ス電極端が第１入力端Ａに接続され、ゲート電極端が第
２入力端Ｂに接続された第３ＰＭＯＳ（Ｐ３）と、ソー
ス電極端が第２入力端Ｂに接続され、ドレーン電極端が
前記第３ＰＭＯＳ（Ｐ３）のドレーン電極端に接続さ
れ、ゲート電極端が前記第１入力端Ａに接続された第４
ＰＭＯＳ（Ｐ４）と、ドレーン電極端が前記第３及び第
４ＰＭＯＳ（Ｐ３、Ｐ４）のドレーン電極端に接続さ
れ、ゲート電極端が第２入力端Ｂに接続された第３ＮＭ
ＯＳ（Ｎ３）と、ドレーン電極端が前記第３ＮＭＯＳ
（Ｎ３）のソース電極端に接続され、ソース電極端が接
地端子に接続され、ゲート電極端が第１入力端Ａに接続
された第４ＮＭＯＳ（Ｎ４）とから構成される。The second level comparing means Q2 in FIG. 2 includes a third PMOS (P3) having a source electrode connected to the first input terminal A and a gate electrode connected to the second input terminal B; An extreme is connected to the second input terminal B, a drain electrode terminal is connected to the drain electrode terminal of the third PMOS (P3), and a gate electrode terminal is connected to the first input terminal A.
A PMOS (P4) and a third NM having a drain electrode connected to the drain electrodes of the third and fourth PMOSs (P3, P4) and a gate electrode connected to the second input terminal B;
OS (N3) and the drain electrode end is the third NMOS
A fourth NMOS (N4) connected to the source electrode end of (N3), the source electrode end connected to the ground terminal, and the gate electrode end connected to the first input terminal A.
【００１８】１セットのＮＭＯＳ（ＮＴ）とＰＭＯＳ
（ＰＴ）とから構成されたマルチフレッキシング手段Ｔ
において、前記ＭＯＳら（ＮＴ、ＰＴ）のゲート電極端
は、共通で第３入力端Ｃに接続され、出力ノード１３
は、ＮＭＯＳ（ＮＴ）とＰＭＯＳ（ＰＴ）のドレーン
（またはソース）電極端が相互に連結されて形成され
る。そして、マルチフレッキシング手段Ｔ内のＮＭＯＳ
（ＮＴ）のソース（またはドレーン）端は、第１レベル
比較手段Ｑ１の出力端と連結され、ＰＭＯＳ（ＰＴ）の
ソース（またはドレーン）端は、第２レベル比較手段Ｑ
２の出力端に連結される。マルチフレッキシング手段Ｔ
の出力ノード１３上の信号は、２個のインバーター（Ｉ
１、Ｉ２）から構成されたバッファを経た後、本発明の
３入力エクスクルシーブオアゲートの結果値に出力され
る。前記のような構成を有する本発明の３入力エクスク
ルシーブオアゲートの動作に関して説明する。One set of NMOS (NT) and PMOS
(PT)
, The gate electrode terminals of the MOSs (NT, PT) are commonly connected to a third input terminal C, and the output node 13
Is formed by connecting drain (or source) electrode ends of an NMOS (NT) and a PMOS (PT) to each other. Then, the NMOS in the multiflexing means T
(NT) is connected to the output terminal of the first level comparing means Q1, and the source (or drain) terminal of the PMOS (PT) is connected to the second level comparing means Q1.
2 output terminals. Multiflexing means T
The signal on output node 13 of each of the two inverters (I
After passing through a buffer composed of 1, I2), the result is output to the result value of the 3-input exclusive OR gate of the present invention. The operation of the three-input exclusive-OR gate of the present invention having the above configuration will be described.
【００１９】第１入力端Ａと第２入力端Ｂの信号を、第
１レベル比較手段Ｑ１及び第２レベル比較手段Ｑ２にそ
れぞれ入力する。もし、第１入力端Ａと第２入力端Ｂに
印加する信号のレベルが同一であれば、第１レベル比較
手段Ｑ１は、“ハイ”レベルの信号を出力し、第２レベ
ル比較手段Ｑ２は、“ロー”レベルの信号を出力する。
一方、第１入力端Ａと第２入力端Ｂに印加される信号の
レベルが同一でない場合は、第１レベル比較手段Ｑ１は
“ロー”レベルの信号を出力し、第２レベル比較手段Ｑ
２は“ハイ”レベルの信号を出力する。マルチフレッキ
シング手段Ｔにおいて、第３入力端Ｃに印加される信号
が“ハイ”レベルであれば、ＮＭＯＳ（ＮＴ）のみがタ
ーンオンされ、第１レベル比較手段Ｑ１の出力値がＮＭ
ＯＳ（ＮＴ）を通して出力される。また第３入力端Ｃに
印加される信号が“ロー”レベルである場合は、ＰＭＯ
Ｓ（ＰＴ）のみがターンオンし、第２レベル比較手段Ｑ
２の出力値はＰＭＯＳ（ＮＴ）を通して出力される。マ
ルチフレッキシング手段Ｔの出力は、ディレータイム(d
elay time)を減らすための出力バッファ部Ｏを通過した
後、本発明の３入力エクスクルシーブオアゲートの結果
値に出力される。The signals at the first input terminal A and the second input terminal B are input to the first level comparing means Q1 and the second level comparing means Q2, respectively. If the levels of the signals applied to the first input terminal A and the second input terminal B are the same, the first level comparing means Q1 outputs a "high" level signal, and the second level comparing means Q2 outputs , "Low" level signals.
On the other hand, if the levels of the signals applied to the first input terminal A and the second input terminal B are not the same, the first level comparing means Q1 outputs a "low" level signal and the second level comparing means Q1
2 outputs a "high" level signal. In the multi-flexing means T, if the signal applied to the third input terminal C is at "high" level, only the NMOS (NT) is turned on, and the output value of the first level comparing means Q1 is NM.
Output through OS (NT). When the signal applied to the third input terminal C is at a “low” level, the PMO
Only S (PT) turns on, and the second level comparing means Q
The output value of 2 is output through the PMOS (NT). The output of the multiflexing means T is the delay time (d
After passing through the output buffer unit O for reducing the delay time (elay time), the result is output to the result value of the three-input exclusive OR gate of the present invention.
【００２０】前記の３入力エクスクルシーブオアゲート
において、第１入力端Ａと第２入力端Ｂ及び第３入力端
Ｃに、それぞれ“ハイ”レベルの信号と、“ロー”レベ
ルの信号及び、“ハイ”レベルの信号を入力すると仮定
する。入力した信号により第１レベル比較手段Ｑ１内の
第２ＰＭＯＳ（Ｐ２）と第２ＮＭＯＳ（Ｎ２）とがター
ンオンするので、第１ノード１１に“ロー”レベルの信
号が印加される。また、第２レベル比較手段Ｑ２内の第
３ＰＭＯＳ（Ｐ３）と第４ＮＭＯＳ（Ｎ４）とがターン
オンするので、第２ノード１２に“ハイ”レベルの信号
が印加される。In the three-input exclusive OR gate, a first input terminal A, a second input terminal B, and a third input terminal C provide a "high" level signal, a "low" level signal, and a "high" level signal, respectively. Assume that a high level signal is input. Since the second PMOS (P2) and the second NMOS (N2) in the first level comparing means Q1 are turned on by the input signal, a "low" level signal is applied to the first node 11. Since the third PMOS (P3) and the fourth NMOS (N4) in the second level comparing means Q2 are turned on, a "high" level signal is applied to the second node 12.
【００２１】第３入力端Ｃに“ハイ”レベルの信号が印
加されるので、マルチフレッキシング手段Ｔ内のＮＭＯ
Ｓ（ＮＴ）のみがターンオンする。従って、第１レベル
比較手段Ｑ１の出力の第１ノード１１の信号が、ＮＭＯ
Ｓ（ＮＴ）を通過しマルチフレッキシング手段Ｔの出力
端の第３ノード１３に印加される。以降、マルチフレッ
キシング手段Ｔの出力信号は、出力バッファＯを通して
出力される。結果的に、“ハイ”レベルの第１入力端Ａ
の信号、“ロー”レベルの第２入力端Ｂの信号、“ハ
イ”レベルの第３入力端Ｃの信号が印加される場合、第
１レベル比較手段Ｑ１の出力は“ロー”レベルとなり、
３入力エクスクルシーブオアゲートの出力は“ロー”レ
ベルとなる。下記の表２は、本発明の３入力エクスクル
シーブオアゲートの内部回路の、各ノード値及び出力値
を示したものである。Since a "high" level signal is applied to the third input terminal C, the NMO in the multiflexing means T
Only S (NT) turns on. Therefore, the signal of the first node 11 output from the first level comparing means Q1 is NMO
The signal passes through S (NT) and is applied to the third node 13 at the output end of the multiflexing means T. Thereafter, the output signal of the multiflexing means T is output through the output buffer O. As a result, the first input terminal A at the “high” level
Is applied, the signal at the second input terminal B at the "low" level, and the signal at the third input terminal C at the "high" level, the output of the first level comparison means Q1 becomes the "low" level,
The output of the 3-input exclusive OR gate is at the "low" level. Table 2 below shows each node value and output value of the internal circuit of the three-input exclusive OR gate of the present invention.
【００２２】[0022]
【表２】 [Table 2]
【００２３】[0023]
【発明の効果】上述のように、本発明の３入力エクスク
ルシーブオアゲートは、表１に図示した従来の３入力エ
クスクルシーブオアゲートと同一な出力を有する。しか
し、本発明の３入力エクスクルシーブオアゲートは、１
０個のＭＯＳと２個のインバーターのみから構成される
ので、従来の３入力エクスクルシーブオアゲートに比べ
て、チップサイズが減少されると共に、電力消耗もまた
減少されるという効果を奏する。As described above, the three-input exclusive-OR gate of the present invention has the same output as the conventional three-input exclusive-OR gate shown in Table 1. However, the three-input exclusive OR gate of the present invention is
Since it is composed of only zero MOSs and two inverters, the chip size is reduced and the power consumption is also reduced as compared with the conventional three-input exclusive OR gate.
【図１】従来の３入力エクスクルシーブオアゲートの回
路図である。FIG. 1 is a circuit diagram of a conventional three-input exclusive-OR gate.
【図２】本発明により構成した３入力エクスクルシーブ
オアゲートの論理回路である。FIG. 2 is a logic circuit of a three-input exclusive OR gate configured according to the present invention.
【図３】図２で示したエクスクルシーブオアゲートの回
路図である。FIG. 3 is a circuit diagram of an exclusive OR gate shown in FIG. 2;
１、１１ 第１ノード ２、１２ 第２ノード ３、１３ 第３ノード ４、１４ 第４ノード ５、１５ 第５ノード ６ 第６ノード １３ 出力ノード Ｎ１〜Ｎ１ ＮＭＯＳトランジスタ Ｏ 出力バッファ Ｐ１〜Ｐ４ ＰＭＯＳトランジスタ Ｑ１ 第１レベル比較手段 Ｑ２ 第２レベル比較手段 Ｔ マルチフレッキシング手段 1,11 1st node 2,12 2nd node 3,13 3rd node 4,14 4th node 5,15 5th node 6 6th node 13 output node N1-N1 NMOS transistor O output buffer P1-P4 PMOS transistor Q1 First level comparing means Q2 Second level comparing means T Multiflexing means
Claims (9)
いて、 第１及び第２の入力信号が同一なレベルを有する場合、
所定の出力信号を発生させる第１レベル比較手段と、 第１及び第２入力信号が相異しているレベルを有する場
合、所定の出力信号を発生する第２レベル比較手段と、 前記第１レベル比較手段と第２レベル比較手段の出力端
にそれぞれ接続され、第３の入力信号に基づいて第１及
び第２のレベル比較手段の出力を選択して出力する、マ
ルチフレッキシング手段とから成ることを特徴とする３
入力エクスクルシーブオアゲート。In a three-input exclusive OR gate, when the first and second input signals have the same level,
First level comparing means for generating a predetermined output signal; second level comparing means for generating a predetermined output signal when the first and second input signals have different levels; Multi-flexing means connected to the output terminals of the comparing means and the second level comparing means, respectively, for selecting and outputting the outputs of the first and second level comparing means based on the third input signal. 3 characterized by
Input exclusive or gate.
個の入力端中の第１入力端に連結される第１ＰＭＯＳト
ランジスタと、 ソース電極端が前記第１ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が３個の入力端中の
第２入力端に接続される第２ＰＭＯＳトランジスタと、 ソース電極端が前記第２ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が前記第２入力端に
接続され、ドレーンは前記第１入力端に接続された第１
ＮＭＯＳトランジスタと、 ソース電極端が前記第２ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が前記第１入力端に
接続され、ドレーンは前記第２入力端に接続された第２
ＮＭＯＳトランジスタとから構成されたことを特徴とす
る請求項１記載の３入力エクスクルシーブオアゲート。2. The first level comparing means, wherein a source electrode end is connected to a power supply voltage, and a gate electrode end is
A first PMOS transistor connected to a first input terminal of the plurality of input terminals, a source electrode terminal connected to a drain electrode terminal of the first PMOS transistor, and a gate electrode terminal connected to a second input terminal of the three input terminals. A second PMOS transistor connected to the second PMOS transistor, a source electrode terminal connected to a drain electrode terminal of the second PMOS transistor, a gate electrode terminal connected to the second input terminal, and a drain connected to the first input terminal. 1
An NMOS transistor, a source electrode terminal connected to a drain electrode terminal of the second PMOS transistor, a gate electrode terminal connected to the first input terminal, and a drain connected to the second input terminal.
2. The three-input exclusive OR gate according to claim 1, wherein the three-input exclusive OR gate is constituted by an NMOS transistor.
端が前記第２入力端に接続された第３ＰＭＯＳトランジ
スタと、 ソース電極端が前記第２入力端に接続され、ドレーン電
極端が前記第３ＰＭＯＳトランジスタのドレーン電極端
に接続され、ゲート電極端が前記第１入力端に接続され
た第４ＰＭＯＳトランジスタと、 ドレーン電極端が前記第３及び第４ＰＭＯＳトランジス
タのドレーン電極端に接続され、ゲート電極端が前記第
２入力端に接続された第３ＮＭＯＳトランジスタと、 ドレーン電極端が前記第３ＮＭＯＳトランジスタのソー
ス電極端に接続され、ソース電極端が接地端子に接続さ
れ、ゲート電極端が前記第１入力端に接続された第４Ｎ
ＭＯＳトランジスタとから構成されたことを特徴とする
請求項１記載の３入力エクスクルシーブオアゲート。3. The second level comparing means includes: a third PMOS transistor having a source electrode terminal connected to the first input terminal and a gate electrode terminal connected to the second input terminal; and a source electrode terminal connected to the third PMOS transistor. A fourth PMOS transistor having a drain electrode connected to the drain electrode of the third PMOS transistor and a gate electrode connected to the first input; a drain electrode connected to the third and third input terminals; A third NMOS transistor having a gate electrode connected to the second input terminal, a drain electrode connected to a source electrode of the third NMOS transistor, and a source electrode connected to a ground terminal; 4N connected to the first input terminal and the gate electrode terminal is connected to the first input terminal.
2. The three-input exclusive OR gate according to claim 1, comprising a MOS transistor.
とから構成され、 前記第５ＮＭＯＳトランジスタと第５ＰＭＯＳトランジ
スタとのゲート電極端のそれぞれには、第３入力信号が
選択信号として印加され、 前記第５ＮＭＯＳトランジスタのドレーン電極端には、
前記第１レベル比較手段の出力端が連結され、 前記第５ＰＭＯＳトランジスタのソース電極端には、第
２レベル比較手段の出力端が連結され、 前記第５ＮＭＯＳトランジスタのソースと、前記第５Ｐ
ＭＯＳトランジスタのドレーンとが連結されたことを特
徴とする請求項１記載の３入力エクスクルシーブオアゲ
ート。4. The multi-flexing means includes a fifth NMOS transistor and a fifth PMOS transistor, and a third input signal is applied to each of gate electrode ends of the fifth NMOS transistor and the fifth PMOS transistor by a selection signal. At the drain electrode end of the fifth NMOS transistor.
The output terminal of the first level comparing means is connected to the source terminal of the fifth PMOS transistor, the output terminal of the second level comparing means is connected to the source terminal of the fifth PMOS transistor, and the source of the fifth NMOS transistor is connected to the fifth PMOS transistor.
2. The three-input exclusive OR gate according to claim 1, wherein a drain of the MOS transistor is connected.
れ、前記マルチフレッキシング手段の出力信号をバッフ
ァリングして出力する出力バッファを更に含むことを特
徴とする請求項１記載の３入力エクスクルシーブオアゲ
ート。5. The three-input exclusive OR gate according to claim 1, further comprising an output buffer connected to said multi-flexing means for buffering and outputting an output signal of said multi-flexing means. .
ーから構成されたことを特徴とする請求項５記載の３入
力エクスクルシーブオアゲート。6. The three-input exclusive OR gate according to claim 5, wherein said output buffer comprises two inverters.
いて、 第１及び第２入力信号を入力とする２入力エクスクルシ
ーブノアゲートと、第１及び第２入力信号を入力とする
２入力エクスクルシーブオアゲートと、 前記の２入力
エクスクルシーブノアゲートの出力端と、前記の２入力
エクスクルシーブオアゲートとの出力端にそれぞれ接続
されたＮＭＯＳトランジスタとＰＭＯＳトランジスタと
から構成され、第３の入力信号によって、第１及び第２
レベル比較手段の出力を選択して出力するマルチフレッ
キシング手段と、 前記マルチフレッキシング手段に直列に接続された２個
のインバーターから構成され、前記マルチフレッキシン
グ手段の出力信号をバッファリングして出力する出力バ
ッファを含むことを特徴とする３入力エクスクルシーブ
オアゲート。7. A three-input exclusive-OR gate, comprising: a two-input exclusive-OR gate receiving first and second input signals; and a two-input exclusive-OR gate receiving first and second input signals. An NMOS transistor and a PMOS transistor respectively connected to the output terminal of the two-input exclusive-OR gate and the output terminal of the two-input exclusive-NOR gate, And the second
A multi-flexing means for selecting and outputting the output of the level comparing means; and two inverters connected in series to the multi-flexing means, and buffering and outputting an output signal of the multi-flexing means. A three-input exclusive OR gate, comprising:
は、 ソース電極端が電源電圧に接続され、ゲート電極端が３
個の入力端中の第１入力端に連結される第１ＰＭＯＳト
ランジスタと、 ソース電極端が前記第１ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が３個の入力端中の
第２入力端に接続される第２ＰＭＯＳトランジスタと、 ソース電極端が前記第２ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が前記第２入力端に
接続され、ドレーン電極端が前記第１入力端に接続され
た第１ＮＭＯＳトランジスタと、 ソース電極端が前記第２ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が前記第１入力端に
接続され、ドレーンは前記第２入力端に接続された第２
ＮＭＯＳトランジスタとから構成されたことを特徴とす
る請求項７記載の３入力エクスクルシーブオアゲート。8. The two-input exclusive sieve NOR gate has a source electrode terminal connected to a power supply voltage and a gate electrode terminal connected to a source electrode terminal.
A first PMOS transistor connected to a first input terminal of the plurality of input terminals, a source electrode terminal connected to a drain electrode terminal of the first PMOS transistor, and a gate electrode terminal connected to a second input terminal of the three input terminals. A second PMOS transistor connected to the second PMOS transistor, a source electrode terminal connected to a drain electrode terminal of the second PMOS transistor, a gate electrode terminal connected to the second input terminal, and a drain electrode terminal connected to the first input terminal. A first NMOS transistor, a source electrode terminal connected to a drain electrode terminal of the second PMOS transistor, a gate electrode terminal connected to the first input terminal, and a drain connected to the second input terminal.
8. The three-input exclusive OR gate according to claim 7, comprising an NMOS transistor.
トは、 ソース電極端が前記第１入力端に接続され、ゲート電極
端が前記第２入力端に接続された第３ＰＭＯＳトランジ
スタと、 ソース電極端が前記第２入力端に接続され、ドレーン電
極端が前記第３ＰＭＯＳトランジスタのドレーン電極端
に接続され、ゲート電極端が前記第１入力端に接続され
た第４ＰＭＯＳトランジスタと、 ドレーン電極端が前記第３及び第４ＰＭＯＳトランジス
タのドレーン電極端に接続され、ゲート電極端が前記第
２入力端に接続された第３ＮＭＯＳトランジスタと、 ドレーン電極端が前記第３ＮＭＯＳトランジスタのソー
ス電極端に接続され、ソース電極端は接地端子に接続さ
れ、ゲート電極端が前記第１入力端に接続された第４Ｎ
ＭＯＳトランジスタとから構成されたことを特徴とする
請求項８記載の３入力エクスクルシーブオアゲート。9. The two-input exclusive-OR gate includes a third PMOS transistor having a source electrode connected to the first input, a gate electrode connected to the second input, and a source electrode connected to a third PMOS transistor. A fourth PMOS transistor connected to the second input terminal, a drain electrode terminal connected to a drain electrode terminal of the third PMOS transistor, a gate electrode terminal connected to the first input terminal, and a drain electrode terminal connected to the third input terminal; A third NMOS transistor having a gate electrode connected to the second input terminal, a drain electrode connected to a source electrode of the third NMOS transistor, and a source electrode connected to the third electrode. A fourth N terminal connected to a ground terminal and a gate electrode terminal connected to the first input terminal;
9. The three-input exclusive OR gate according to claim 8, comprising a MOS transistor.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024502A KR980006879A (en) | 1996-06-27 | 1996-06-27 | 3 Input Exclusive Orgate |
| KR1996P24502 | 1996-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098374A JPH1098374A (en) | 1998-04-14 |
| JP2867253B2 true JP2867253B2 (en) | 1999-03-08 |
Family
ID=19463893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9181775A Expired - Fee Related JP2867253B2 (en) | 1996-06-27 | 1997-06-23 | 3-input exclusive or gate |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2867253B2 (en) |
| KR (1) | KR980006879A (en) |
| TW (1) | TW340277B (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919567B1 (en) * | 2002-12-27 | 2009-10-01 | 주식회사 하이닉스반도체 | exclusive-ORgate circuit |
-
1996
- 1996-06-27 KR KR1019960024502A patent/KR980006879A/en not_active Application Discontinuation
-
1997
- 1997-06-14 TW TW086108267A patent/TW340277B/en not_active IP Right Cessation
- 1997-06-23 JP JP9181775A patent/JP2867253B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006879A (en) | 1998-03-30 |
| JPH1098374A (en) | 1998-04-14 |
| TW340277B (en) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100591520B1 (en) | Reduced voltage input/reduced voltage output tri-state buffers and methods therefor | |
| EP0797210B1 (en) | Output buffer circuit | |
| JPH0338873A (en) | Integrated circuit | |
| US4649296A (en) | Synthetic CMOS static logic gates | |
| US6094067A (en) | Output buffer circuit | |
| US5498980A (en) | Ternary/binary converter circuit | |
| EP0238091A2 (en) | Logic circuit | |
| US6437602B1 (en) | Fully dynamic logic network circuits | |
| US6043683A (en) | Output pad circuit using control signal | |
| JP2867253B2 (en) | 3-input exclusive or gate | |
| JPH0389624A (en) | Semiconductor integrated circuit | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| JPH06224730A (en) | Output buffer circuit | |
| JP3178383B2 (en) | Synchronous semiconductor logic circuit | |
| JP2601223B2 (en) | Simultaneous bidirectional I / O buffer | |
| JPH10303737A (en) | Three-input exclusive nor circuit | |
| US4891534A (en) | Circuit for comparing magnitudes of binary signals | |
| JP2546398B2 (en) | Level conversion circuit | |
| JPH11122092A (en) | Signal level conversion circuit | |
| JPH0766711A (en) | Output circuit | |
| JP2903885B2 (en) | CMOS output buffer circuit | |
| KR940000267B1 (en) | Serial comparator ic | |
| US5446401A (en) | Synchronous dual word decoding using PLA | |
| JP3143022B2 (en) | JK flip-flop circuit | |
| JPS62231521A (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |