JPH11312969A - Semiconductor circuit - Google Patents

Semiconductor circuit

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JPH11312969A
JPH11312969A JP10118160A JP11816098A JPH11312969A JP H11312969 A JPH11312969 A JP H11312969A JP 10118160 A JP10118160 A JP 10118160A JP 11816098 A JP11816098 A JP 11816098A JP H11312969 A JPH11312969 A JP H11312969A
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JP
Japan
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circuit
transistor
control
nmos transistor
pmos transistor
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JP10118160A
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Japanese (ja)
Inventor
Koichi Kunii
浩一 国井
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Hitachi Engineering Co Ltd
Hitachi Ltd
Original Assignee
Hitachi Engineering Co Ltd
Hitachi Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To optimize current consumption of an output signal part by using a variable capability drive circuit to control plural switches of PMOS transistors TRs and NMOS TRs on the output signal side on accordance with setting of the peripheral circuit state and a control register. SOLUTION: When both of peripheral circuits A 13 and B 14 are operated, a control signal A and a control signal B are at the '0' level, and TRs P12, N12, P22, and P22 are turned on, and the drive capability at the '1' level is the sum of those of TRs P11 and P21, and the drive capability in the '0' level is the sum of those of Trs N11 and N21, and the output signal part current consumption is maximum. When one of peripheral circuit A 13 and B14 is operated, the control signal A is at the '1' level and the control signal B is at the '0' level, and TRs P12 and N12 are turned off, and TRs P22 and N22 are turned on, and the drive capability corresponding to the output signal is reduced because only the TR P21 drives the '1' level and only the TR N21 drives the '0' level.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体回路に関し、
特に、マイコンシステムの消費電流低減に適用して有効
な技術に関する。
The present invention relates to a semiconductor circuit,
In particular, the present invention relates to a technique which is effective when applied to reduce current consumption of a microcomputer system.

【0002】[0002]

【従来の技術】図11は、従来、半導体回路に用いられ
ていたインバータ回路111、およびその出力信号に接
続されている周辺回路A13と周辺回路B14、および
ユーザが任意に周辺回路の動作を制御できる制御レジス
タ112、および制御レジスタ112の設定値を解析し
てインバータ回路111の出力信号を停止できる制御回
路113を示すものである。ユーザは、制御レジスタ1
12を用いて未使用時の周辺回路A13と周辺回路B1
4の動作を停止することができる。この時、インバータ
回路111の出力信号に接続されている周辺回路を全て
停止させた場合は、制御回路113がインバータ回路1
11の出力信号を“1"レベルまたは“0"レベルに固定
してマイコンシステムの消費電流低減を図ることができ
る。インバータ回路111のPMOSトランジスタP1
とNMOSトランジスタN1のゲートサイズは、インバ
ータ回路111の出力信号に接続される周辺回路の数や
出力信号の配線容量、およびマイコンシステムの動作周
波数や動作電圧を考慮して最適な固定ゲートサイズを決
めていた。
2. Description of the Related Art FIG. 11 shows an inverter circuit 111 conventionally used in a semiconductor circuit, peripheral circuits A13 and B14 connected to an output signal thereof, and a user arbitrarily controlling the operation of the peripheral circuits. 4 shows a control register 112 that can be used and a control circuit 113 that can analyze the set value of the control register 112 and stop the output signal of the inverter circuit 111. The user can use the control register 1
12 and peripheral circuit A13 and peripheral circuit B1 when not in use.
4 can be stopped. At this time, when all the peripheral circuits connected to the output signal of the inverter circuit 111 are stopped, the control circuit 113
By fixing the output signal 11 to "1" level or "0" level, the current consumption of the microcomputer system can be reduced. PMOS transistor P1 of inverter circuit 111
And the gate size of the NMOS transistor N1 are determined in consideration of the number of peripheral circuits connected to the output signal of the inverter circuit 111, the wiring capacity of the output signal, and the operating frequency and operating voltage of the microcomputer system. I was

【0003】[0003]

【発明が解決しようとする課題】前記従来回路におい
て、出力信号に接続されている周辺回路がマイコンの外
部にあり接続されてない場合、およびマイコンシステム
の動作周波数が低くインバータ回路111の出力信号の
動作速度が遅くても良い場合でも、PMOSトランジス
タP1とNMOSトランジスタN1のゲートサイズが固
定であるため出力信号部分に流れる電流値を最適に調整
できない。
In the above conventional circuit, when the peripheral circuit connected to the output signal is outside the microcomputer and is not connected, the operation frequency of the microcomputer system is low and the output signal of the inverter circuit 111 is low. Even when the operation speed may be low, the current value flowing through the output signal portion cannot be adjusted optimally because the gate sizes of the PMOS transistor P1 and the NMOS transistor N1 are fixed.

【0004】[0004]

【課題を解決するための手段】本発明においては、入力
信号に対して電源電圧側にPMOSトランジスタを複数
直列に、接地側にNMOSトランジスタを複数直列に接
続したCMOS回路を複数接続した構成の駆動能力可変
回路を用い、電源電圧側に接続してあるPMOSトランジス
タ、および接地してあるNMOSトランジスタにスイッ
チング制御機能を備え、周辺回路の動作状態や接続状態
を解析する制御回路、および制御レジスタを備え、周辺
回路の状態、および制御レジスタの設定に対応するよう
に複数存在する出力信号側のPMOSトランジスタとN
MOSトランジスタの駆動能力を組み合わせることで全
体の駆動能力を自動調整し、出力信号部分に対する消費
電流値の自動調整機能を有する。
According to the present invention, there is provided a driving circuit having a structure in which a plurality of CMOS circuits in which a plurality of PMOS transistors are connected in series to a power supply voltage side and a plurality of NMOS transistors are connected in series to a ground side are connected to an input signal. Using a variable capacity circuit, a switching control function is provided for the PMOS transistor connected to the power supply voltage side and the grounded NMOS transistor, and a control circuit for analyzing the operating state and connection state of peripheral circuits, and a control register are provided. , A plurality of output signal-side PMOS transistors and N, corresponding to the state of the peripheral circuit and the setting of the control register.
It has a function of automatically adjusting the entire driving ability by combining the driving ability of the MOS transistors and automatically adjusting the current consumption value for the output signal portion.

【0005】[0005]

【発明の実施の形態】(実施例1)図1は、本発明の第
1の実施例の回路図であり、二組のCMOS回路11と
12、および制御回路15で駆動能力可変回路を実現す
る場合の例である。図1の回路図は、CMOS回路11
において、PMOSトランジスタP12のソースが電源
電圧Vccに接続され、PMOSトランジスタP12の
ドレインがPMOSトランジスタP11のソースに接続さ
れ、PMOSトランジスタP11とNMOSトランジス
タN11のゲートが入力信号に接続され、PMOSトラ
ンジスタP11とNMOSトランジスタN12のドレイン
が出力信号に接続され、NMOSトランジスタN11の
ソースがNMOSトランジスタN12のドレインに接続
され、NMOSトランジスタN12のソースが接地電位
GNDに接続され、PMOSトランジスタP12とNM
OSトランジスタN12のゲートが制御信号Aに接続さ
れる。さらに、CMOS回路12において、CMOS回
路11と同様にPMOSトランジスタP22とP21、
およびNMOSトランジスタN21とN22が接続され
る。また前記出力信号に周辺回路A13と周辺回路B1
4が接続されており、それぞれの動作状態や接続状態を
示す状態信号Aと状態信号Bが制御回路15に接続され
て全体を構成している。ただし、ここで示す前記周辺回
路A13や周辺回路B14がマイコン外部に接続される
場合は、前記出力信号と状態信号がマイコンのI/O端
子で接続してあるものとする。
(Embodiment 1) FIG. 1 is a circuit diagram of a first embodiment of the present invention, in which two sets of CMOS circuits 11 and 12 and a control circuit 15 realize a variable driving capability circuit. This is an example of the case. The circuit diagram of FIG.
, The source of the PMOS transistor P12 is connected to the power supply voltage Vcc, the drain of the PMOS transistor P12 is connected to the source of the PMOS transistor P11, the gates of the PMOS transistor P11 and the NMOS transistor N11 are connected to an input signal. The drain of the NMOS transistor N12 is connected to the output signal, the source of the NMOS transistor N11 is connected to the drain of the NMOS transistor N12, the source of the NMOS transistor N12 is connected to the ground potential GND, and the PMOS transistors P12 and NM
The gate of the OS transistor N12 is connected to the control signal A. Further, in the CMOS circuit 12, similarly to the CMOS circuit 11, the PMOS transistors P22 and P21,
And NMOS transistors N21 and N22 are connected. The output signals include a peripheral circuit A13 and a peripheral circuit B1.
4 are connected, and a state signal A and a state signal B indicating respective operation states and connection states are connected to the control circuit 15 to constitute the whole. However, when the peripheral circuit A13 or the peripheral circuit B14 shown here is connected to the outside of the microcomputer, it is assumed that the output signal and the state signal are connected by the I / O terminal of the microcomputer.

【0006】図2に第1の実施例における制御回路15
の真理値表の例を示す。例えば周辺回路A13と周辺回
路B14が両方動作していない、または両方接続されて
いない(状態信号A=状態信号B=“0”レベル)場合
は、制御信号A=制御信号B=“1”レベルとなり、P
12とN12とP22とN22がオフとなり、その結
果、入力信号の変化に対応するP11とN11とP21
とN21は出力信号に対する駆動能力がなくなる。従っ
て本駆動能力可変回路の出力信号に接続されている周辺
回路が全て動作していない場合は、出力信号部分の電流
は消費しない。
FIG. 2 shows a control circuit 15 according to the first embodiment.
Here is an example of a truth table. For example, when both the peripheral circuit A13 and the peripheral circuit B14 are not operating or both are not connected (state signal A = state signal B = "0" level), control signal A = control signal B = "1" level And P
12, N12, P22 and N22 are turned off, and as a result, P11, N11 and P21 corresponding to the change of the input signal are turned off.
And N21 have no driving ability for the output signal. Therefore, when all the peripheral circuits connected to the output signal of the drive capability variable circuit are not operating, the current of the output signal portion is not consumed.

【0007】次に、周辺回路A13と周辺回路B14の
両方が動作、または両方が接続してある(状態信号A=
状態信号B=“1”レベル)場合は、制御信号A=制御
信号B=“0”レベルとなり、P12とN12とP22
とN22がオンとなり、入力信号の変化に対応する出力
信号において、“1”レベルの駆動能力はP11とP2
1の和となり、“0”レベルの駆動能力はN11とN2
1の和になるため一番大きくなり、さらにこの場合の出
力信号部分の消費電流は最大となる。
Next, both the peripheral circuit A13 and the peripheral circuit B14 operate or both are connected (the state signal A =
When the state signal B is "1" level, the control signal A is equal to the control signal B = "0" level, and P12, N12, and P22
And N22 are turned on, and in the output signal corresponding to the change of the input signal, the driving ability of "1" level is P11 and P2.
1 and the driving capability at the “0” level is N11 and N2.
Therefore, the current consumption of the output signal portion becomes the maximum in this case.

【0008】次に、周辺回路A13と周辺回路B14の
どちらか一方のみが動作、またはどちらか一方のみが接
続してある(状態信号A=“0”レベルでかつ状態信号
B=“1”レベル、または状態信号A=“1”レベルで
かつ状態信号B=“0”レベル)場合は、制御信号A=
“1”レベル,制御信号B=“0”レベルとなり、P1
2とN12がオフ、P22とN22がオンとなり、入力
信号の変化に対応する出力信号において、“1”レベル
を駆動するのはP21のみとなり、“0”レベルを駆動
するのはN21のみとなるため、出力信号に対する駆動
能力はP11とN11が動作してない分だけ小さくな
る。この時、全ての周辺回路がマイコンに内蔵してある
場合は、出力信号に接続されている周辺回路数は変わら
ないため配線容量も変わらない。その結果、駆動能力が
小さくなる分、出力信号の伝搬速度が低下するが、マイ
コンの動作速度を下げた場合などは出力信号の伝搬速度
が遅くても問題ないので消費電流の低減に有効である。
また、周辺回路がマイコンの外に接続してある場合は、
接続先の周辺回路が少なければ、出力信号の配線容量も
小さくなるのでさらに消費電流は低減する。
Next, only one of the peripheral circuit A13 and the peripheral circuit B14 operates or only one of them is connected (the state signal A = "0" level and the state signal B = "1" level). Or the state signal A = “1” level and the state signal B = “0” level), the control signal A =
"1" level, control signal B = "0" level, P1
2 and N12 are off, P22 and N22 are on, and in the output signal corresponding to the change of the input signal, only P21 drives the "1" level and only N21 drives the "0" level. Therefore, the driving capability for the output signal is reduced by the amount that P11 and N11 are not operating. At this time, if all the peripheral circuits are built in the microcomputer, the number of peripheral circuits connected to the output signal does not change, so that the wiring capacitance does not change. As a result, the propagation speed of the output signal decreases as the driving capability decreases. However, when the operation speed of the microcomputer is reduced, there is no problem even if the propagation speed of the output signal is low, which is effective in reducing the current consumption. .
Also, if the peripheral circuit is connected outside the microcomputer,
If the number of peripheral circuits to be connected is small, the wiring capacity of the output signal is also small, so that the current consumption is further reduced.

【0009】(実施例2)図3は、本発明の第2の実施
例の回路図である。この例では実施例1の様に周辺回路
からの状態信号で制御信号を生成するのではなく、制御
レジスタを持たせソフトウェアで制御信号を生成する方
法で本発明を実現したものである。
(Embodiment 2) FIG. 3 is a circuit diagram of a second embodiment of the present invention. In this example, the present invention is realized by a method in which a control signal is provided and a control signal is generated by software, instead of generating a control signal using a state signal from a peripheral circuit as in the first embodiment.

【0010】ここでは、実施例1と同様のCMOS回路
11とCMOS回路12と、1つの駆動能力制御レジス
タ35を備え、この制御レジスタ35内に2ビットの制
御ビット(ビットAとビットB)がある場合を示す。ビ
ットAからの制御信号AでPMOSトランジスタP12
とNMOSトランジスタN12のスイッチング制御を行
い、ビットBからの制御信号BでPMOSトランジスタ
P22とNMOSトランジスタN22のスイッチング制
御を行うことで、実施例1と同じ効果を得ることができ
る。
Here, a CMOS circuit 11 and a CMOS circuit 12 similar to those of the first embodiment are provided, and one driving capability control register 35 is provided. In this control register 35, two control bits (bit A and bit B) are stored. Here are some cases. The control signal A from the bit A causes the PMOS transistor P12
And the switching control of the NMOS transistor N12, and the switching control of the PMOS transistor P22 and the NMOS transistor N22 by the control signal B from the bit B, the same effect as in the first embodiment can be obtained.

【0011】図4に第2の実施例における真理値表の例
を示す。例えばビットA=ビットB=“1"レベルの場
合は、制御信号A=制御信号B=“1"レベルとなり、
P12とN12とP22とN22がオフとなり、その結
果入力信号の変化に対応するP11とN11とP21と
N21は、出力信号に対する駆動能力がなくなる。
FIG. 4 shows an example of a truth table in the second embodiment. For example, when bit A = bit B = "1" level, control signal A = control signal B = "1" level, and
P12, N12, P22, and N22 are turned off. As a result, P11, N11, P21, and N21 corresponding to the change in the input signal have no driving ability for the output signal.

【0012】次に、ビットA=ビットB=“0”レベル
の場合は、制御信号A=制御信号B=“0”レベルとな
り、P12とN12とP22とN22がオンとなり、入
力信号の変化に対応するP11とN11とP21とN2
1が動作するため、出力信号に対する駆動能力が最大に
なる。
Next, when bit A = bit B = "0" level, control signal A = control signal B = "0" level, P12, N12, P22 and N22 are turned on, and the input signal changes. Corresponding P11, N11, P21 and N2
Since 1 operates, the driving capability for the output signal is maximized.

【0013】次に、ビットA=“0”レベルでかつビッ
トB=“1”レベルの場合は、制御信号A=“0"レベ
ル,制御信号B=“1"レベルとなり、P22とN22
がオフ,P12とN12がオンとなり、入力信号の変化
に対応する出力信号において、“1”レベルの駆動能力
はP11のみとなり、“0”レベルの駆動能力はN11
のみとなるため、出力信号に対する駆動能力はP21と
N21が動作してない分だけ小さくなる。
Next, when bit A = "0" level and bit B = "1" level, control signal A = "0" level and control signal B = "1" level, and P22 and N22
Is turned off, P12 and N12 are turned on, and in the output signal corresponding to the change of the input signal, the driving ability at the "1" level is only P11 and the driving ability at the "0" level is N11.
Therefore, the driving capability for the output signal is reduced by the amount that P21 and N21 do not operate.

【0014】次に、ビットA=“1”レベルでかつビッ
トB=“0”レベルの場合は、制御信号A=“1"レベ
ル、制御信号B=“0"レベルとなり、P12とN12
がオフ、P22とN22がオンとなり、入力信号の変化
に対応する出力信号において、“1”レベルの駆動能力
はP21のみとなり、“0”レベルの駆動能力はN21
のみとなるため、出力信号に対する駆動能力はP11と
N11が動作してない分だけ小さくなる。
Next, when bit A = "1" level and bit B = "0" level, control signal A = "1" level and control signal B = "0" level, and P12 and N12
Are turned off, P22 and N22 are turned on, and in the output signal corresponding to the change of the input signal, the driving ability at the “1” level is only P21 and the driving ability at the “0” level is N21.
Therefore, the driving capability for the output signal is reduced by the amount that P11 and N11 are not operating.

【0015】実施例2では、ユーザが任意に出力信号の
駆動能力を調整できるので、出力信号に接続される周辺
回路の動作状態や接続状態、およびシステムの動作周波
数や動作電圧に対応した最適な消費電流値にできる。
In the second embodiment, the user can arbitrarily adjust the driving capability of the output signal, so that the operation state and connection state of the peripheral circuit connected to the output signal, and the optimum operation frequency and operation voltage corresponding to the system operating frequency and operating voltage Current consumption can be reduced.

【0016】(実施例3)図5は、本発明の第3の実施
例の回路図である。この例は、実施例1の周辺回路から
の動作状態信号と実施例2の制御レジスタ15を組み合
わせて制御信号を生成し本発明を実現したものである。
ここでは、実施例1と同様のCMOS回路11とCMO
S回路12,制御回路15,1つの駆動能力制御レジス
タ35,2つの周辺回路A13と周辺回路B14が接続
してあり、この制御レジスタ35内に2ビットの制御ビ
ットがある場合を示す。周辺回路A13と周辺回路B1
4からの状態信号Aと状態信号B、および制御レジスタ
35にあるビットAとビットBを制御回路15が解析し
て最適な駆動能力となるような制御信号Aと制御信号B
を生成し、PMOSトランジスタP12とP22とNM
OSトランジスタN12とN22のスイッチング制御を行
うことで、実施例1や実施例2と同じ効果を得ることが
できる。
(Embodiment 3) FIG. 5 is a circuit diagram of a third embodiment of the present invention. In this example, the present invention is realized by generating a control signal by combining the operation state signal from the peripheral circuit of the first embodiment and the control register 15 of the second embodiment.
Here, the CMOS circuit 11 and the CMO similar to those in the first embodiment are used.
The case where the S circuit 12, the control circuit 15, the one driving capability control register 35, the two peripheral circuits A13 and the peripheral circuit B14 are connected, and the control register 35 has two control bits is shown. Peripheral circuit A13 and peripheral circuit B1
The control circuit 15 analyzes the state signal A and the state signal B from FIG.
Are generated, and the PMOS transistors P12, P22 and NM
By performing the switching control of the OS transistors N12 and N22, the same effect as in the first and second embodiments can be obtained.

【0017】(実施例4)図6は、本発明の第4の実施
例の回路図である。この例は、実施例1のCMOS回路11
に対するCMOS回路61として、PMOSトランジス
タP11とP21のソースが電源電圧に接続され、NM
OSトランジスタN11とN21のソースが接地電位G
NDに接続された構成となる。また、実施例1のCMO
S回路12に対して、前記CMOS回路61と同様の接
続となるCMOS回路62で構成される。さらに、入力
信号にインバータ,NAND,NORで構成される制御
回路63および制御回路64が接続され、PMOSトラ
ンジスタP11のゲートとNMOSトランジスタN11
のゲートに制御回路63が接続され、PMOSトランジ
スタP21のゲートとNMOSトランジスタN21のゲ
ートに制御回路64が接続され、CMOS回路61とC
MOS回路62の出力信号に周辺回路A13と周辺回路
B14が接続され、周辺回路A13と周辺回路B14か
らの状態信号Aと状態信号Bが制御回路15に接続され
て全体を構成している。
(Embodiment 4) FIG. 6 is a circuit diagram of a fourth embodiment of the present invention. This example corresponds to the CMOS circuit 11 of the first embodiment.
, The sources of PMOS transistors P11 and P21 are connected to the power supply voltage, and NM
The sources of the OS transistors N11 and N21 are connected to the ground potential G.
This is a configuration connected to ND. Also, the CMO of Example 1
The S circuit 12 is composed of a CMOS circuit 62 having the same connection as the CMOS circuit 61. Further, a control circuit 63 and a control circuit 64 composed of an inverter, NAND and NOR are connected to the input signal, and the gate of the PMOS transistor P11 and the NMOS transistor N11
The control circuit 63 is connected to the gate of the NMOS transistor N21, and the control circuit 64 is connected to the gate of the PMOS transistor P21 and the gate of the NMOS transistor N21.
The peripheral circuit A13 and the peripheral circuit B14 are connected to the output signal of the MOS circuit 62, and the state signal A and the state signal B from the peripheral circuit A13 and the peripheral circuit B14 are connected to the control circuit 15 to constitute the whole.

【0018】図7に第4の実施例における制御回路15
の真理値表の例を示す。例えば周辺回路A13と周辺回
路B14が両方動作しない、または両方が接続されてい
ない(状態信号A=状態信号B=“0”レベル)場合
は、制御信号A=制御信号B=“1”レベルとなり、さ
らに制御回路63と制御回路64が、P11とN11と
P21とN21をオフにすることで、出力信号に対する
駆動能力がなくなる。
FIG. 7 shows a control circuit 15 according to the fourth embodiment.
Here is an example of a truth table. For example, when both the peripheral circuit A13 and the peripheral circuit B14 do not operate or both are not connected (state signal A = state signal B = "0" level), control signal A = control signal B = "1" level. Further, the control circuit 63 and the control circuit 64 turn off P11, N11, P21, and N21, so that the driving capability for the output signal is lost.

【0019】次に、周辺回路A13と周辺回路B14が
両方動作する(状態信号A=状態信号B=“1”レベ
ル)場合は、制御信号A=制御信号B=“0”レベルと
なり、入力信号の変化に対応する出力信号において、制
御回路63と制御回路64が、P11とN11とP21
とN21をオンにすることで、出力信号に対する駆動能
力が最大となる。
Next, when both the peripheral circuit A13 and the peripheral circuit B14 operate (state signal A = state signal B = "1" level), control signal A = control signal B = "0" level, and the input signal , The control circuit 63 and the control circuit 64 determine that P11, N11 and P21
And N21, the driving capability for the output signal is maximized.

【0020】次に、周辺回路A13と周辺回路B14の
どちらか一方が動作する場合は、制御信号A=“1”レ
ベル、制御信号B=“0”レベルとなり、さらに制御回
路66でP11とN11をオフにし、制御回路67でP
21とN21をオンにすることで、出力信号に対する駆
動能力が小さくなる。
Next, when one of the peripheral circuit A13 and the peripheral circuit B14 operates, the control signal A becomes "1" level and the control signal B becomes "0" level. Is turned off, and P
By turning on 21 and N21, the driving capability for the output signal is reduced.

【0021】第4の実施例では、周辺回路A13と周辺
回路B14の動作状態に対応したPMOSトランジスタ
P11およびNMOSトランジスタN11の駆動能力
と、PMOSトランジスタP21およびNMOSトラン
ジスタN21の駆動能力を組み合わせることで、第1の
実施例のように出力信号部分の電流値を最適に調整でき
る。
In the fourth embodiment, the driving capabilities of the PMOS transistor P11 and the NMOS transistor N11 corresponding to the operating states of the peripheral circuits A13 and B14 are combined with the driving capabilities of the PMOS transistor P21 and the NMOS transistor N21. As in the first embodiment, the current value of the output signal portion can be adjusted optimally.

【0022】(実施例5)図8は、本発明の第5の実施
例の回路図である。この例は、実施例4の制御回路63
に対する制御回路83として、PMOSトランジスタP
81、およびNMOSトランジスタN81,N82,N83
がPMOSトランジスタP11とNMOSトランジスタ
N11のゲートに接続され、実施例4の制御回路64に
対する制御回路84として、PMOSトランジスタP8
2、およびNMOSトランジスタN84,N85,N8
6がPMOSトランジスタP21とNMOSトランジス
タN21のゲートに接続された構成となる。また、実施
例1と同様に周辺回路A13と周辺回路B14が接続さ
れ、周辺回路A13と周辺回路B14からの状態信号A
と状態信号Bが制御回路15に接続されて全体を構成し
ている。
(Embodiment 5) FIG. 8 is a circuit diagram of a fifth embodiment of the present invention. This example corresponds to the control circuit 63 of the fourth embodiment.
Control circuit 83 for the PMOS transistor P
81, and NMOS transistors N81, N82, N83
Are connected to the gates of the PMOS transistor P11 and the NMOS transistor N11, and serve as a control circuit 84 for the control circuit 64 of the fourth embodiment.
2, and NMOS transistors N84, N85, N8
6 is connected to the gates of the PMOS transistor P21 and the NMOS transistor N21. Further, similarly to the first embodiment, the peripheral circuit A13 and the peripheral circuit B14 are connected, and the state signals A from the peripheral circuit A13 and the peripheral circuit B14 are connected.
And the state signal B are connected to the control circuit 15 to constitute the whole.

【0023】図9に第5の実施例における制御回路15
の真理値表の例を示す。
FIG. 9 shows a control circuit 15 according to the fifth embodiment.
Here is an example of a truth table.

【0024】周辺回路A13と周辺回路B14の動作状
態を制御回路15が解析して、制御信号Aと制御信号B
を出力する。制御信号A=“0”レベルの場合は、N8
1,N82がオフ,P81とN83がオンとなり、その
結果、P11とN11がオフになり出力信号を駆動しな
い。また、制御信号A=“1”レベルの場合は、N81,
N82がオン、P81とN83がオフとなり、入力信号
レベルに対応して、P11およびN11が出力信号を駆
動する。
The control circuit 15 analyzes the operation states of the peripheral circuits A13 and B14, and outputs control signals A and B.
Is output. When the control signal A = "0" level, N8
1, N82 is off, P81 and N83 are on, and as a result, P11 and N11 are off and the output signal is not driven. When the control signal A = “1” level, N81,
N82 is turned on, P81 and N83 are turned off, and P11 and N11 drive the output signal according to the input signal level.

【0025】上記同様に制御信号Bにより、P82,N
84,N85,N86が、P21とN21を制御するこ
とで出力信号の駆動状態を制御する。
In the same manner as described above, P82, N
84, N85, and N86 control the driving state of the output signal by controlling P21 and N21.

【0026】第5の実施例では、周辺回路A13と周辺
回路B14の動作状態に対応したPMOSトランジスタ
P11およびNMOSトランジスタN11の駆動能力
と、PMOSトランジスタP21およびNMOSトラン
ジスタN21の駆動能力を組み合わせることで、第1の
実施例のように出力信号部分の電流値を最適に調整でき
る。
In the fifth embodiment, the driving capabilities of the PMOS transistor P11 and the NMOS transistor N11 corresponding to the operating states of the peripheral circuits A13 and B14 are combined with the driving capabilities of the PMOS transistor P21 and the NMOS transistor N21. As in the first embodiment, the current value of the output signal portion can be adjusted optimally.

【0027】(実施例6)図10は、実施例1におい
て、2入力NAND回路に適用した第6の実施例の回路
図である。この回路は、CMOS回路101において、
入力信号Aに対しては、実施例1と同様の回路構成と
し、さらに入力信号Bに対しPMOSトランジスタP1
1と並列にPMOSトランジスタP13を接続し、NM
OSトランジスタN11と直列にNMOSトランジスタ
N13を接続して2入力NAND回路構成にする。さら
にCMOS回路102において、CMOS回路101と
同様に入力信号Bに対しPMOSトランジスタP23、
およびNMOSトランジスタN23が接続された構成であ
る。さらに、周辺回路A13と周辺回路B14、および
制御回路15が接続されて構成する。
(Embodiment 6) FIG. 10 is a circuit diagram of a sixth embodiment applied to a two-input NAND circuit in the first embodiment. This circuit is a CMOS circuit 101
The input signal A has the same circuit configuration as that of the first embodiment, and the input signal B has a PMOS transistor P1.
1 and a PMOS transistor P13 connected in parallel.
An NMOS transistor N13 is connected in series with the OS transistor N11 to form a two-input NAND circuit configuration. Further, in the CMOS circuit 102, similarly to the CMOS circuit 101, the PMOS transistor P23,
And an NMOS transistor N23. Further, a peripheral circuit A13, a peripheral circuit B14, and a control circuit 15 are connected and configured.

【0028】この実施例6の回路の動作は、実施例1と
同様に周辺回路A13と周辺回路B14の状態に対応し
て、PMOSトランジスタP12とP22、およびNMOS
トランジスタN12とN22のスイッチング制御を行う
ことで、実施例1と同じ効果を得ることができる。
The operation of the circuit according to the sixth embodiment corresponds to the states of the peripheral circuits A13 and B14 in the same manner as in the first embodiment, and corresponds to the states of the PMOS transistors P12 and P22 and the NMOS transistors P12 and P22.
By performing the switching control of the transistors N12 and N22, the same effect as in the first embodiment can be obtained.

【0029】[0029]

【発明の効果】本発明によれば、回路を構成するPMO
SトランジスタおよびNMOSトランジスタのスイッチ
ング制御をすることで、マイコンシステムの各種動作状
態に対応した消費電流値の最適化が可能となる。
According to the present invention, a PMO constituting a circuit
By controlling the switching of the S transistor and the NMOS transistor, it is possible to optimize the current consumption value corresponding to various operation states of the microcomputer system.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の駆動能力可変回路の第1の実施例を示
す回路図である。
FIG. 1 is a circuit diagram showing a first embodiment of a drive capability variable circuit according to the present invention.

【図2】本発明の駆動能力可変回路の第1の実施例を示
す真理値表である。
FIG. 2 is a truth table showing a first embodiment of a drive capability variable circuit according to the present invention.

【図3】本発明の駆動能力可変回路の第2の実施例を示
す回路図である。
FIG. 3 is a circuit diagram showing a second embodiment of the drive capability variable circuit according to the present invention.

【図4】本発明の駆動能力可変回路の第2の実施例を示
す真理値表である。
FIG. 4 is a truth table showing a second embodiment of the drive capability variable circuit according to the present invention.

【図5】本発明の駆動能力可変回路の第3の実施例を示
す回路図である。
FIG. 5 is a circuit diagram showing a third embodiment of a drive capability variable circuit according to the present invention.

【図6】本発明の駆動能力可変回路の第4の実施例を示
す回路図である。
FIG. 6 is a circuit diagram showing a fourth embodiment of a drive capability variable circuit according to the present invention.

【図7】本発明の駆動能力可変回路の第4の実施例を示
す真理値表である。
FIG. 7 is a truth table showing a fourth embodiment of the drive capability variable circuit of the present invention.

【図8】本発明の駆動能力可変回路の第5の実施例を示
す回路図である。
FIG. 8 is a circuit diagram showing a fifth embodiment of the drive capability variable circuit according to the present invention.

【図9】本発明の駆動能力可変回路の第5の実施例を示
す真理値表である。
FIG. 9 is a truth table showing a fifth embodiment of the drive capability variable circuit according to the present invention.

【図10】本発明の駆動能力可変回路の第6の実施例を
示す回路図である。
FIG. 10 is a circuit diagram showing a sixth embodiment of the drive capability variable circuit of the present invention.

【図11】従来のCMOS回路の一例を示す回路図であ
る。
FIG. 11 is a circuit diagram showing an example of a conventional CMOS circuit.

【符号の説明】[Explanation of symbols]

11,12,61,62,101,102,111…C
MOS回路、13,14…周辺回路、15,63,6
4,83,84,113…制御回路、35,112…制
御レジスタ、P1,P11,P12,P13,P21,
P22,P23,P81,P82…PMOSトランジス
タ、N1,N11,N12,N13,N21,N22,
N23,N81〜N86…NMOSトランジスタ
11, 12, 61, 62, 101, 102, 111... C
MOS circuit, 13, 14, peripheral circuit, 15, 63, 6
4, 83, 84, 113 ... control circuit, 35, 112 ... control register, P1, P11, P12, P13, P21,
P22, P23, P81, P82 ... PMOS transistors, N1, N11, N12, N13, N21, N22,
N23, N81 to N86 ... NMOS transistors

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】入力信号に応答して出力信号を発生する半
導体回路において、第1のPMOSトランジスタと第2
のPMOSトランジスタと第1のNMOSトランジスタ
と第2のNMOSトランジスタを一組とするCMOS回
路を二組以上備え、第2のPMOSトランジスタのソー
スが電源電圧に接続され、第2のPMOSトランジスタ
のドレインが第1のPMOSトランジスタのソースに接
続され、第1のPMOSトランジスタおよび第1のNMOS
トランジスタのゲートに入力信号が接続され、第1のP
MOSトランジスタと第1のNMOSトランジスタの各
々のドレインが共通の出力信号に接続され、第1のNM
OSトランジスタのソースが第2のNMOSトランジス
タのドレインに接続され、第2のNMOSトランジスタ
のソースが接地され、第2のPMOSトランジスタおよ
び第2のNMOSトランジスタのゲートに制御信号が接
続され、出力信号が複数の周辺回路に接続され、周辺回
路の動作状態を解析して第2のPMOSトランジスタ及
び第2のNMOSトランジスタの制御信号を生成する制
御回路を備えることを特徴とする半導体回路。
1. A semiconductor circuit for generating an output signal in response to an input signal, comprising: a first PMOS transistor and a second PMOS transistor.
, Two or more CMOS circuits each having one set of a PMOS transistor, a first NMOS transistor, and a second NMOS transistor. The source of the second PMOS transistor is connected to the power supply voltage, and the drain of the second PMOS transistor is connected to the power supply voltage. A first PMOS transistor connected to a source of the first PMOS transistor and a first NMOS transistor
An input signal is connected to the gate of the transistor and the first P
The drain of each of the MOS transistor and the first NMOS transistor is connected to a common output signal, and the first NM
The source of the OS transistor is connected to the drain of the second NMOS transistor, the source of the second NMOS transistor is grounded, the control signal is connected to the gates of the second PMOS transistor and the second NMOS transistor, and the output signal is A semiconductor circuit, comprising: a control circuit connected to a plurality of peripheral circuits and configured to analyze an operation state of the peripheral circuit and generate a control signal for a second PMOS transistor and a second NMOS transistor.
【請求項2】請求項1において、ソフトウェアで任意に
第2のPMOSトランジスタと第2のNMOSトランジ
スタのスイッチング制御を設定できる制御レジスタを備
えることを特徴とする半導体回路。
2. The semiconductor circuit according to claim 1, further comprising a control register which can arbitrarily set switching control of the second PMOS transistor and the second NMOS transistor by software.
【請求項3】請求項2において、制御回路と制御レジス
タからの制御信号の組み合わせにより、任意に第2のP
MOSトランジスタと第2のNMOSトランジスタのス
イッチング制御を設定できることを特徴とする半導体回
路。
3. The method according to claim 2, wherein the second P is arbitrarily selected by a combination of a control signal from a control circuit and a control register.
A semiconductor circuit, wherein switching control of a MOS transistor and a second NMOS transistor can be set.
【請求項4】請求項1において、第1のPMOSトラン
ジスタのソースが電源電圧に接続され、第1のNMOS
トランジスタのソースが接地され、第1のPMOSトラ
ンジスタおよび第1のNMOSトランジスタのゲートに
入力信号を共通に接続し、更に入力信号に対する制御回
路を備え、制御回路からの制御信号を第1のPMOSト
ランジスタおよび第1のNMOSトランジスタのゲート
に接続し、第1のPMOSトランジスタと第1のNMOSト
ランジスタのスイッチング制御ができることを特徴とす
る半導体回路。
4. The first NMOS transistor according to claim 1, wherein the source of the first PMOS transistor is connected to a power supply voltage, and
A source of the transistor is grounded, an input signal is commonly connected to gates of the first PMOS transistor and the first NMOS transistor, and a control circuit for the input signal is further provided. The control signal from the control circuit is supplied to the first PMOS transistor. And a switching circuit connected to the gate of the first NMOS transistor to control switching of the first PMOS transistor and the first NMOS transistor.
【請求項5】請求項1において、2入力以上の入力信号
で構成される論理回路(例えば、2NAND,3NAN
D,2NOR,3NOR等)において、1入力に対して
電源電圧側の第1のPMOSトランジスタと並列や直列
に第3,第4のPMOSトランジスタを接続し、さらに
1入力に対して接地側の第1のNMOSトランジスタと
直列や並列に第3,第4のNMOSトランジスタを接続
し、制御回路からの制御信号の組み合わせにより、第2
のPMOSトランジスタと第2のNMOSトランジスタ
のスイッチング制御ができることを特徴とする半導体回
路。
5. The logic circuit according to claim 1, wherein the logic circuit comprises two or more input signals (for example, 2 NAND, 3 NAN).
D, 2NOR, 3NOR, etc.), the third and fourth PMOS transistors are connected to one input in parallel or in series with the first PMOS transistor on the power supply voltage side, and further connected to the first input on the ground side. The third and fourth NMOS transistors are connected in series or in parallel with the first NMOS transistor, and the second NMOS transistor is connected by a combination of control signals from the control circuit.
Wherein the switching of the PMOS transistor and the second NMOS transistor can be controlled.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157946B2 (en) 2003-07-23 2007-01-02 Oki Electric Industry Co., Ltd. Chopper comparator circuit
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