JP3846166B2 - 水晶発振器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、水晶発振器に係り、とくに、調整容易な小型化に好適な水晶発振器に関するものである。
【０００２】
【従来の技術】
従来、水晶発振器は、比較的周波数特性精度の悪いものが使用されていたが、近年は通信機分野においては、小型で高精度な発振器の要求が増大しており、これに対応するために、高精度の発振器では、調整用の可変コンデンサを発振器用ＩＣに外付けし、パッケージ化した後、可変コンデンサを調整して、周波数の調整を行っていた。図８に、従来の水晶発振器１００の一例を示す。１０１は、発振器用ＩＣ，１０２は調整用可変コンデンサ、１０３は水晶振動子である。
【０００３】
【発明が解決しようとする課題】
しかし、このような従来の発振器では、可変コンデンサが必要なため、部品点数が、増加し、コスト高になる。可変コンデンサには、調整部があるので、ある程度の大きさが必要であり、パッケージが大きくなリ、小型化が困難である。調整が、人為的に行われるので、煩雑であり、自動化が難しい。振動により、可変コンデンサの容量が変化し、周波数特性の信頼性が低い、などの問題があった。
そこで本発明は、上記問題点を解決し、小型で特性の安定した、調整が容易で安価な水晶発振器を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するための手段として、水晶発振子と、前記水晶発振子を発振させる発振回路と、前記発振回路の負荷容量を得るために選択的に接続される複数個の容量からなる容量アレイと、前記容量アレイを制御するためのデータを記憶する記憶部と、前記記憶部に前記データを書込む書込み回路部とを有する水晶発振器において、前記記憶部をアンチヒューズにより構成すると共に、前記アンチヒューズと前記書込み回路を、同一の半導体基板上に、互いに異なるゲート酸化膜を有するＭＯＳトランジスタとして形成し、前記容量アレイを制御するデータに対して、１ビットあたり３個ずつ割り当てられた前記アンチヒューズの出力をＥＸＯＲ回路で処理して前記データとして生成するようにしたことを特徴とする水晶発振器である。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
まず、本発明による水晶発振器の周波数調整の原理を説明する。
図７は、水晶振動子の周波数特性と負荷容量の関係を示すグラフ図である。
直線Ａから分かるように、水晶振動子の周波数を所定の値ｆ₀にするには、所定の負荷容量Ｃ₀を与えればよい。この関係は、水晶振動子毎に、異なるが、直線Ａがグラフ上で上下する程度である。
【０００７】
周波数の調整は、水晶発振器の製造検査時に、周波数を測定し、それを基に、それに対応する最適な負荷容量値を例えば、図７に従って計算し、補正データを決定する。その補正データを以下に説明するアンチヒューズで構成されたＲＯＭに書込み、通常使用時にはＲＯＭからのデータにより、容量の制御を行い高精度の発振周波数を得ることが出来るものである。
【０００８】
次に、水晶発振器の構成及び動作について説明する。
図１は、本発明の水晶発振器の一実施例を示す構成図である。
水晶発振器１０は、ＰＣインターフェース１２、制御回路１１、容量アレイ１、発振回路２、水晶振動子４、容量５、及び出力バッファ３より、構成されている。
周波数の分周が必要な場合には、さらに、分周回路が追加される。
【０００９】
なお、水晶振動子４を除き、水晶発振器の構成部分は、すべて同一の半導体基板上に形成されている。
【００１０】
制御回路１１は、アンチヒューズ書込み回路９及び出力回路６より構成されている。
【００１１】
図３は、アンチヒューズ書込み回路のブロック図である。
アンチヒューズ書込み回路９は、書込みトランジスタ３４と、トランジスタ３５、書込み制御トランジスタ３６及びアンチヒューズ２０より構成されている。
【００１２】
書込み制御トランジスタ３６のゲートは端子３１に、ソースはアースに、ドレインはトランジスタ３５のソース及び書込みトランジスタ３４のゲートに、それぞれ接続されている。端子３２は、書込みトランジスタ３４及びトランジスタ３５のドレインに接続されており、端子３２には、外部電源８より、高い電圧ｃが供給されている。書込みトランジスタ３４のソースは端子８０及びアンチヒューズ２０の端子６７に接続されている。アンチヒューズ２０の端子６８は接地されている。
【００１３】
次に、アンチヒューズ２０の構造を説明する。
図２は、本発明の水晶発振器に係るアンチヒューズの素子断面図である。
アンチヒューズ２０は、ＲＯＭの一種であり、ＣＭＯＳ技術を用いて、半導体基板上に形成されたものであり、ポリシリコンからなる電極２６と、酸化膜２４を介して、Ｐ型基板２１中のＰウエル中に形成されたＮ―ＣＡＰ（Ｎ型注入の容量）２７とつながるＮＳＤ（Ｎ ｃｈａｎｎｅｌ Ｓｏｕｒｃｅ Ｄｒａｉｎ）２５間とに、高電圧を印可すると、酸化膜２４が破壊されて、導通し、その状態を保持するものである。書込み電圧を印可しなければ導通は取れず、絶縁されたままとなる。
【００１４】
アンチヒューズ２０の書込み（すなわち、導通させる）は、以下のように行われる。
ＰＣインターフェース１２より、Ｈレベルの書込み制御信号ａが、端子３１よりアンチヒューズ書込み回路内の書込み制御トランジスタ３６のゲートに入力されると、書込み制御トランジスタ３６がＯＮとなり、書込みトランジスタ３４のゲートが接地電位となり、ＯＮする。ここで、パルス状の例えば１７Ｖ〜２０Ｖの高電圧が端子３２より印可されると、アンチヒューズ２０の端子６７にこの電圧が生じ、酸化膜２４が破壊されて、アンチヒューズ２０が導通する。一旦導通すると、書込み制御信号ａの端子８０よりＬレベルの信号ｄが常に出力する。
【００１５】
なお、書き込み制御信号ａがＬレベルの場合、書込み制御トランジスタ３６がＯＦＦのため、書込みトランジスタ３４のゲート電圧はトランジスタ３５にプルアップされ、端子３２と同電位となり、この状態では、端子３２に書込み電圧が印可されても書込みトランジスタ３４が動作しないので、アンチヒューズ２０への書き込みが行われない。
【００１６】
また、ＰＣインターフェース１２は外部のＰＣからアンチヒューズ２０への書込み（すなわちデータの書込みとなる）を行う場合の制御回路であり、正常に書込まれたかなどのチェックもこの回路を通して行うことが出来るようになっている。
【００１７】
アンチヒューズ書込み回路９の出力は、例えば８ビット構成になっており、対応するアンチヒューズ２０が書込まれていれば、Ｌレベルの信号ｄが、書込まれていなければＨレベルの信号ｄが出力回路６に出力される。
【００１８】
図６は、本発明の水晶発振器に係る出力回路のブロック図である。
ここで、アンチヒューズ２０には、データ１ビットあたり、３個のアンチヒューズが割り当てられており、３個のアンチヒューズを順次書込むことにより、１ビットの信号を、２回までは、出力回路６を用いて、修正できるようになっている。
【００１９】
すなわち、出力回路６は、ＥＸＯＲ回路８４，８５を組合わせて、３入力１出力としてある。端子８１につながるアンチヒューズ２０のみ、書込まれていれば、
端子６０からの出力信号ｅは１となり、さらに、端子８２につながるアンチヒューズ２０も、書込まれていれば、出力信号ｅは０となり、変更することができる。
【００２０】
出力回路６からの出力信号ｅは、８ビットあり、容量アレイ１に入力される。
図５は、本発明の水晶発振器に係る容量アレイを示す構成図である。
容量アレイ１は、図５には、一部しか図示されていないが、８ビット分の容量５１、５２、５３、５４、５５、…、５６と、これを選択する選択トランジスタ４１、４２、４３、４４、４５、…、４６から構成されている。
【００２１】
ここで、それぞれ端子６１、６２、６３、６４、６５、…、６６から入力される、アンチヒューズ２０の書込みに対応した信号ｅにより、選択トランジスタ４１、４２、４３、４４、４５、…、４６を選択的に動作させて、容量を選択組合せて、最適な負荷容量を得、端子７０よりｆとして発振回路２に出力する。
例えば、求める負荷容量が、容量５２と容量５３の和であれば、選択トランジスタ４２と選択トランジスタ４３を選択すればよい。
このように、予め選択する容量のデータを、アンチヒューズ書込み回路９に記憶しておき、このデータで容量アレイ１を制御して、負荷容量を精密に決定することができる。
【００２２】
なお、選択した結果が、調整が不充分と判断される場合には、出力回路６によって、１ビットにつき２回までは、書込みの修正ができるので、これを用いて、水晶発振器において、精密な負荷容量の決定ができ、精密な周波数を得ることができる。
【００２３】
ところで、アンチヒューズ２０は、書込みトランジスタ３４などと同一の半導体基板上に形成される。アンチヒューズ２０は、厚さ９ｎｍのゲート酸化膜２４（第２図）を有する、低耐圧トランジスタとなっており、一方、アンチヒューズ書込み回路９を構成する３個のトランジスタ３４、３５、３６は、厚さ３５ｎｍのゲート酸化膜を有する、高耐圧トランジスタとなっている。
【００２４】
また、容量アレイ１、発振回路２、出力バッファ３、ＰＣインターフェース１２は、高速動作の必要と素子面積低減のため、アンチヒューズと同様、９ｎｍ厚さのゲート酸化膜を有する低耐圧トランジスタより構成してある。
【００２５】
このように、高耐圧と低耐圧トランジスタが混在しているが、その形成プロセスを以下説明する。
図４は、本発明の水晶発振器に係るＬＳＩの工程プロセス図である。
ここでは、低耐圧トランジスタの０．６μｍルールのＣＭＯＳプロセスを基本とし、そこに、高耐圧トランジスタ用のプロセスを追加したものである。
【００２６】
図４の（Ａ）に示すように、半導体基板としては、Ｐ型基板２１を使用し、所定領域に不純物のイオン注入及び１１５０℃のドライブインを行い、Ｐウエル２２、Ｎウエル２８、２８’を形成する。ここで、高耐圧と低耐圧トランジスタのＮウエル２８、２８’を別にすることにより、２種類の電圧印可を可能とした。
【００２７】
次に、図４の（Ｂ）に示すように、厚さ３０ｎｍの酸化膜を形成後、その上に、ＳｉＮ膜をＣＶＤにより形成し、所定領域をフォトリソ後エッチング除去し、その箇所にフィールド酸化膜２３を７００ｎｍの厚さにＬＯＣＯＳ形成する。さらに、３０ｎｍ厚さの酸化膜をエッチング除去し、高耐圧トランジスタ用の厚さ３５ｎｍのゲート酸化膜２９を形成する。
【００２８】
次に、図４の（Ｃ）に示すように、予め回路設計された定められた領域のＰウエル、Ｎウエルを問わず、低耐圧トランジスタとなる部分のゲート酸化膜２９のみエッチング除去し、そこに低耐圧トランジスタ用の９ｎｍ厚さのゲート酸化膜１５を形成する。アンチヒューズ２０もこの９ｎｍ厚さの酸化膜を使用する（左端部）。
【００２９】
次に、図４の（Ｄ）に示すように、厚さ３００ｎｍのリンドープポリシリコン膜を形成し、フォトリソ後エッチングし、所定のトランジスタ用ゲート電極１６とアンチヒューズ用電極２６を形成する。
【００３０】
次に、図４の（Ｅ）に示すように、ＮＬＤ（Ｎ ｃｈａｎｎｅｌ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）１４、ＰＬＤ（Ｐ ｃｈａｎｎｅｌ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）１８を注入形成後、ＣＶＤとエッチバックにより、サイドスペーサを形成し（図示せず）、ＮＳＤ（Ｎ ｃｈａｎｎｎｅｌ Ｓｏｕｃｅ Ｄｒａｉｎ）１３、ＰＳＤ（Ｐ ｃｈａｎｎｅｌ Ｓｏｕｃｅ Ｄｒａｉｎ）１７の注入を行い、アンチヒューズ２０とトランジスタ３４等を形成する。
ここで、図４の（Ｄ）及び（Ｅ）に示す工程に関しては、通常のＣＭＯＳ工程と特に変わる所はない。この後、層間膜を形成し、配線工程になるが、これらは通常のＣＭＯＳ工程と同じであるので説明を省略する。
【００３１】
以上、同一の半導体基板上に、水晶振動子を除く、水晶発振器を構成するすべての回路を形成できる。
【００３２】
【発明の効果】
以上詳述したように、本発明によれば、容量アレイを制御するためのデータを記憶する記憶部をアンチヒューズより構成すると共に、前記記憶部に前記データを書込む書込み回路部と前記アンチヒューズとを同一の半導体基板上に、互いに異なるゲート酸化膜を有するＭＯＳトランジスタとして形成したので、外付け部品を必要とせず、小型で安価な、調整の容易な水晶発振器を提供できるという効果がある。
【００３３】
また、本発明によれば、前記容量アレイを制御するデータに対して、１ビットあたり３個ずつ割り当てられた前記アンチヒューズの出力をＥＸＯＲ回路で処理して前記データとして生成するようにしたので、上述の効果に加え、極めて精密な調整が可能な水晶発振器を提供できるという効果がある。
【図面の簡単な説明】
【図１】本発明の水晶発振器の一実施例を示す構成図である。
【図２】本発明の水晶発振器に係るアンチヒューズの素子断面図である。
【図３】アンチヒューズ書き込み回路のブロック図である。
【図４】本発明の水晶発振器に係るＬＳＩの工程プロセス図である。
【図５】本発明の水晶発振器に係る容量アレイを示す構成図である。
【図６】本発明の水晶発振器に係る出力回路のブロック図である。
【図７】水晶振動子の周波数特性と負荷容量の関係を示すグラフ図である。
【図８】従来の水晶発振器を示す図である。
【符号の説明】
１…容量アレイ
２…発振回路
３…バッファ
４…水晶発振子
５…容量
６…出力回路
８…外部電源
９…アンチヒューズ書込み回路
１０…水晶発振器
１１…制御回路
１２…ＰＣインターフェース
１５…（低耐圧トランジスタ用）酸化膜
２０…アンチヒューズ
２１…基板
２９…（高耐圧トランジスタ用）酸化膜
３４…書込みトランジスタ
３５…トランジスタ
３６…書込み制御トランジスタ
４１、４２、４３、４４、４５、…、４６…選択トランジスタ
５１、５２、５３、５４、５５、…、５６…容量
８４，８５…ＥＸＯＲ回路

Claims (1)

1. 水晶発振子と、前記水晶発振子を発振させる発振回路と、前記発振回路の負荷容量を得るために選択的に接続される複数個の容量からなる容量アレイと、前記容量アレイを制御するためのデータを記憶する記憶部と、前記記憶部に前記データを書込む書込み回路部とを有する水晶発振器において、
   前記記憶部をアンチヒューズにより構成すると共に、前記アンチヒューズと前記書込み回路を、同一の半導体基板上に、互いに異なるゲート酸化膜を有するＭＯＳトランジスタとして形成し、
   前記容量アレイを制御するデータに対して、１ビットあたり３個ずつ割り当てられた前記アンチヒューズの出力をＥＸＯＲ回路で処理して前記データとして生成するようにしたことを特徴とする水晶発振器。

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