JP3837310B2 - データ処理回路 - Google Patents
データ処理回路 Download PDFInfo
- Publication number
- JP3837310B2 JP3837310B2 JP2001270085A JP2001270085A JP3837310B2 JP 3837310 B2 JP3837310 B2 JP 3837310B2 JP 2001270085 A JP2001270085 A JP 2001270085A JP 2001270085 A JP2001270085 A JP 2001270085A JP 3837310 B2 JP3837310 B2 JP 3837310B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- processing
- data
- unit
- deletion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータに対してビットの付加あるいは削除を含むデータ処理を行うデータ処理回路に関し、特に、データ処理時間の短縮を可能とする技術に関する。
【０００２】
【従来の技術】
ＣＤＭＡ（Code Division Mutiple Access）方式の無線通信装置では、誤り訂正性能の向上を図るべく、レートマッチングが行われる。このレートマッチングには、ビットを付加してデータ長を長くする処理と、ビットを削除してデータ長を短くする処理と、がある。通常、送信装置においてビット付加が行われ、受信装置において送信装置で付加されたビットの削除が行われる。ここで、図７を参照して、従来のレートマッチング処理を含むデータ処理を行うデータ処理回路５０について説明する。ここではまず、レートマッチング処理回路５６として、ビットデータの付加を行うビット付加回路が設けられる場合について説明する。
【０００３】
データ処理回路５０は、メモリ５２、誤り訂正符号化処理回路５４、レートマッチング処理回路５６、および、インタリーブ処理回路５８を備える。メモリ５２に格納されたデータ処理対象としてのシリアルデータは、これら回路５４，５６，５８に順次伝送され、処理される。またレートマッチング処理回路５６の前後には、メモリバッファ６０ｂ，６０ｆが設けられており、それぞれ、レートマッチング処理前および処理後のシリアルデータが一時的に格納されるようになっている。ここで、このデータ処理回路５０の動作について説明する。
【０００４】
誤り訂正符号化処理回路５４から出力されたシリアルデータ（１データブロック分）の全ビットデータ（ａ〜ｈ）は、メモリバッファ６０ｂに格納される。レートマッチング処理回路５６は、メモリバッファ６０ｂに格納されたシリアルデータＤ１の各ビットを先頭から順次（ａ〜ｈの順に）取得し、これを下流側のメモリバッファ６０ｆに順次書き込む。レートマッチング処理回路５６は、予め、シリアルデータに対するビット付加位置（ｄとｅの間）および付加ビット数（３ビット）を取得しており、この書き込みの際、そのビット付加位置に、新たなビット（付加ビット；ｘ，ｙ，ｚ）を追加して書き込む。こうして新たなビットの付加されたシリアルデータＤ２が生成される。インタリーブ処理回路５８は、シリアルデータＤ２の先頭のビットから順次（ａ〜ｄ，ｘ〜ｚ，ｅ〜ｈの順に）ビットデータを取得し、インタリーブ処理を行う。
【０００５】
また、レートマッチング回路５６によってビットデータの削除が行われる場合にも、シリアルデータの全ビットデータは、レートマッチング回路５６の上流側のメモリバッファ６０ｂに書き込まれる。そしてレートマッチング回路５６は、メモリバッファ６０ｂからシリアルデータをビット順に順次読み出し、下流側のメモリバッファ６０ｆに書き込むが、この際、削除ビットについてはこれを書き込まないことで、シリアルデータから所定の削除ビットが削除される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のデータ処理回路では、処理回路の途中に、レートマッチングのために、シリアルデータの全ビットデータを格納するメモリバッファが設けられており、メモリバッファに対するデータの書き込みおよびメモリバッファからの読み出しが行われる分、処理時間が長くなってしまうという問題があった。
【０００７】
【課題を解決するための手段】
本発明は、実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、前記処理対象データの転送処理を一時停止するか否かを示す一時停止信号に基づいて、当該転送処理を実行するか当該転送処理を一時停止するかを判定し、判定結果に基づいて、前記転送処理か、前記転送処理の一時停止、のいずれかを実行するデータ転送部と、前記処理対象データを構成するビットのうち直後にビットを付加するビットである付加位置ビットを前記処理パラメータが含む情報に基づいて指定するビット付加位置指定部と、新たに付加するビットの数を前記処理パラメータが含む情報に基づいて決定する付加ビット数決定部と、前記転送処理を一時停止させるタイミングを、前記ビット付加位置指定部が指定した付加位置ビットと、前記付加ビット数決定部が決定したビットの数と、に基づいて決定し、当該タイミングに基づいて生成した一時停止信号を前記データ転送部に入力する一時停止信号生成部と、前記転送処理の一時停止中に前記処理対象データにビットを付加するビット付加部と、を備えることを特徴とする。また、本発明に係るデータ処理回路においては、前記ビット付加部の処理によってビットが付加されたデータである、付加後処理対象データを構成するビットのうち削除するビットを、前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記付加後処理対象データから削除するビット削除部と、を備える構成とすることが好適である。
【０００８】
また、本発明は、実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、前記処理対象データを構成するビットのうち削除するビットを前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記処理対象データから削除するビット削除部と、前記ビット削除部の処理によってビットが削除されたデータである、削除後処理対象データの転送処理を一時停止するか否かを示す一時停止信号に基づいて、当該転送処理を実行するか当該転送処理を一時停止するかを判定し、判定結果に基づいて、前記転送処理か、前記転送処理の一時停止、のいずれかを実行するデータ転送部と、前記処理パラメータが含む情報に基づいて、前記削除後処理対象データを構成するビットのうち直後にビットを付加するビットである付加位置ビットを指定するビット付加位置指定部と、新たに付加するビットの数を前記処理パラメータが含む情報に基づいて決定する付加ビット数決定部と、前記転送処理を一時停止させるタイミングを、前記ビット付加位置指定部が指定した付加位置ビットと、前記付加ビット数決定部が決定したビットの数と、に基づいて決定し、当該タイミングに基づいて生成した一時停止信号を前記データ転送部に入力する一時停止信号生成部と、前記転送処理の一時停止中に前記削除後処理対象データにビットを付加するビット付加部と、を備えることを特徴とする。また、本発明に係るデータ処理回路においては、前記処理パラメータと、処理対象データと、を取得し、前記処理指示付きデータを生成する処理指示付きデータ生成部を備える構成とすることが好適である。また、本発明は、実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、前記処理対象データを構成するビットのうち削除するビットを前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記処理対象データから削除するビット削除部と、を備え、前記処理パラメータと、処理対象データと、を取得し、前記処理指示付きデータを生成する処理指示付きデータ生成部を備えることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態にかかるデータ処理回路１０について図面を参照して説明する。図１は、本発明の実施形態にかかるデータ処理回路１０の全体構成を示すブロック図、また図２は、データ処理回路１０の処理前記憶部１４に格納されるデータの一例を示す図である。このデータ処理回路１０は、ビット付加処理あるいはビット削除処理を含む所定のデータ処理を行う。
【００１０】
データ処理回路１０は、例えば、ＣＤＭＡ移動通信方式の基地局装置に、下り信号（移動機への送信信号）を生成する回路、あるいは上り信号（移動機からの受信信号）を処理する回路の一部として組み込むことができる。下り信号を生成する回路に組み込まれる場合、データ処理回路１０は、元データ（例えば音声、ＦＡＸ、画像等の各サービス用のデータや制御用データ等）から下り信号を生成するために所定の処理（例えばトランスポートチャネルの信号を生成する符号化処理［例えば、ＣＲＣ（Cyclic Redundancy Check）コードの付加、誤り訂正符号化、レートマッチング、インタリーブ、フレームセグメント等の処理］）を施すものとして構成することができる。その場合、この回路１０で生成された信号は、複数合成され（例えばコード化コンポジットトランスポートチャネル処理）、さらにスペクトラム拡散処理を行う拡散処理部、およびスクランブル処理を行うスクランブル処理部（いずれも図示せず）等を経て、移動機向けの下り信号になる。また、上り信号を処理する回路に組み込まれる場合、データ処理回路１０は、移動機からの受信信号から元データ（例えば音声、ＦＡＸ、画像等の各サービス用のデータや制御用データ等）を復調するために所定の処理（例えばトランスポートチャネルの信号を生成する復号化処理［例えば、誤り訂正復号化、レートマッチング、デインタリーブ等の処理］）を施すものとして構成することができる。
【００１１】
データ処理回路１０は、所定のデータ処理を実行する処理実行部１６と、処理実行部１６で処理する前のデータを記憶する処理前記憶部１４と、処理した後のデータを記憶する処理後記憶部１８と、処理実行部１６での処理に必要なデータ（元データおよび処理パラメータ）を取得してこれを処理前記憶部１４に格納する主制御部（例えばＣＰＵ）１２と、を備える。なお、主制御部１２は、元データ（および処理パラメータの一部）を、データ処理回路１０が下り信号の生成用として構成された場合には、その上位のネットワークより取得し、データ処理回路１０が上り信号の処理用として構成された場合には、その下位の移動機より取得する。また、処理パラメータの一部は、データ処理回路１０のメモリ（図示せず）に予め格納されており、主制御部１２は、元データに対応する処理パラメータをそのメモリから取得する。
【００１２】
主制御部１２は、他の処理実行部１６にも接続されるが、処理実行部１６の処理に必要なデータを処理前記憶部１４に書き込むのみで、データの実際の処理は、処理実行部１６が主制御部１２と独立して（並行して）行う。このため、主制御部１２が複数の処理実行部１６あるいは他の部分を直接制御する場合に比して、処理速度が向上している。また、主制御部１２および処理実行部１６の並列処理のため、処理前記憶部１４は、例えばデュアルポートＲＡＭとして構成される。
【００１３】
処理実行部１６は、記憶部アクセス回路２０と、直列に接続された複数の処理部（２２，２４，２６）と、を備える。記憶部アクセス回路２０は、処理前記憶部１４から、データ処理の対象としての元データと、元データの処理を行うための処理パラメータとを取得し、これを各処理部（２２，２４，２６）に送出する。
【００１４】
図２に示すように、処理前記憶部１４には、主制御部１２によって、その処理順に元データとそれに対応する処理パラメータとが格納される。処理実行部１６は、複数の元データ（図２の場合は元データ１〜元データ５）に対するデータ処理を、ここに格納された順に、順次実行する。また図２に示すように、各処理パラメータは、各処理部毎のパラメータ（すなわち処理部Ａ用パラメータ等）と、元データのパラメータ（元データサイズ）とを、その順に含む。
【００１５】
処理部（２２，２４，２６）は、受け取った処理パラメータに基づいて、元データに対し、それぞれ異なる処理を行う。処理実行部１６では、シリアルデータとしての元データを構成するビットデータが、その先頭（前側）から順次、例えば所定のビット周期で同期して転送される。各処理部（２２，２４，２６）は、入力されたビットデータに対してそれぞれの処理を行う。
【００１６】
この処理実行部１６は、元データに対して新たなビットを付加するため、および元データから所定のビットを削除するために、処理部Ｂ（２４）を備える。ビット付加が行われる場合、処理部Ｂ（２４）は、それより上流側の各部（図１の例の場合、処理部Ａ（２２）および記憶部アクセス回路２０）に対してデータ転送を一時停止させる一時停止信号を生成する。この一時停止中に処理部Ａ（２２）において元データのビット付加位置にビットデータが付加される。またビット削除が行われる場合、処理部Ｂ（２４）は、それより下流側の各部（図１の例の場合、処理部Ｃ（２６））に対してビット削除位置（削除ビット）を知らせるための削除位置信号を生成する。この削除位置信号に基づいて、下流側では、削除ビットの処理が省略されるとともに、ビット削除が行われる。上記ビット付加およびビット削除の各処理の詳細については後述する。
【００１７】
処理部Ａ（２２）は、元データに対してビット付加が行われる前、または元データからビット削除が行われる前に必要な処理を実行する回路であり、また処理部Ｃ（２６）は、元データに対してビット付加が行われた後、または元データからビット削除が行われた後に必要な処理を実行する回路である。データ処理回路１０がＣＤＭＡ方式の基地局装置用の符号化回路として構成された場合、処理部Ａ（２２）は例えば、ＣＲＣ（Cyclic Redundancy Check）コードの付加、または誤り訂正符号化等の処理を行う回路として、また処理部Ｃ（２６）は、インタリーブ、フレームセグメント等の処理を行う回路として構成される。またデータ処理回路１０がＣＤＭＡ方式の基地局装置用の復号化回路として構成された場合、処理部Ａ（２２）は、例えばデインタリーブ等の処理を行う回路として、また処理部Ｃ（２６）は、例えば誤り訂正復号化等の処理を行う回路として構成される。
【００１８】
次に、図３および４を参照して、データ処理回路１０によるビットデータの付加についてより詳細に説明する。図３は、ビット付加に伴うシリアルデータの変化の一例を示す図、また図４は、データ処理回路１０の各部における図３のビットデータの保持状態の遷移の一例を示す図である。
【００１９】
ここでは、図３に示すように、複数のビットデータ（ａ〜ｈ；８ビット）を含むシリアルデータとして構成される元データＤ１に、新たなビット（ｘ〜ｚ；３ビット）が付加されてデータＤ２（ａ〜ｄ，ｘ〜ｚ，ｅ〜ｈ；１１ビット）が生成される場合について説明する。これらデータＤ１，Ｄ２を構成する各ビットデータは、データ処理回路１０内を、ビットａから順に、順次転送される。ここでは、先に処理される側を前側と、また後に処理される側を後側と記すことにする。
【００２０】
図４に示すように、各処理部（２２，２４，２６）には、それぞれ１ビットずつデータが転送され、処理される。この図において、ｔ１，ｔ２，・・・，ｔｅは、ビットデータの転送タイミングを示す。タイミングｔ１では、ビットａおよびビットｂは、そのデータの処理が既に終了していて、処理後記憶部１８に格納されており、続くビットｃが処理部Ｃ（２６）に、ビットｄが処理部Ｂ（２４）に、そしてビットｅが処理部Ａ（２２）にそれぞれ保持されている。それより後側のビット（ｆ〜ｈ）は、処理前記憶部１４に格納されたままである。
【００２１】
処理部Ｂ（２４）は、ビット付加位置に対応するビットを取得したときに、一時停止信号を生成する処理を行う。より具体的には、処理部Ｂ（２４）は、処理実行部１６で処理中の元データに対応する処理パラメータに基づいて、ビット付加内容（例えばビット付加位置および付加ビット数等）を予め取得しておく。図３および図４の例では、処理部Ｂ（２４）は、処理パラメータから、ビット付加位置がビットｄとｅの間の位置であることを取得する。そして、処理部Ｂ（２４）は、そのビット付加位置に対応して設定されたビット（例えばビット付加位置に隣接した前側のビット；この場合ビットｄ）を受け取ると、ビット付加位置より後のビットデータを保持するデータ処理部（この場合処理部Ａ（２２））に対し、付加するビット数分のビット転送時間にわたってデータ転送を一時停止させる一時停止信号を生成し、これをそのデータ処理部に向けて送信する。また、この一時停止信号は、記憶部アクセス回路２０にも送信され、これにより、処理前記憶部１４からのビットデータの取得も一時停止される。
【００２２】
この一時停止中に、ビットデータの付加が実行される。図４の例では、タイミングｔ１ではビット付加位置は処理部Ｂ（２４）と処理部Ａ（２２）との間にある。ここで、処理部Ａ（２２）においてその下流側に転送されるビットデータとしてビットｘが準備され、タイミングｔ２においてこのビットｘが送信される。また、ビット付加位置より前側のビットデータは、通常どおり、一時停止されることなく、転送される。こうすることで、タイミングｔ２において、処理部Ｂ（２４）は、新たに付加（挿入）されたビットｘを保持することができる。すなわち一時停止信号により、処理部Ａ（２２）では、元々保持していたビットｅの転送は一時停止されるが、これに替えて新たなビットｘが転送され、これが付加ビットとなるのである。なお、処理部Ａ（２２）は、前回転送したビットデータを格納するレジスタを備えており、付加されるビットｘとして、このレジスタに格納されたビットデータ（すなわち、図４の例の場合、ビットｄ）が用いられる。
【００２３】
以下、付加するビット数分（図４の例の場合３ビット）のビット転送時間（ｔ２〜ｔ４までのビット周期３周期分）にわたって、上記と同様にデータ転送が一時停止され、こうして、元データにビットｘ，ｙ，ｚが付加される。こうして、処理後記憶部１８には、図３に示す処理後のデータＤ２が格納される。なお、処理部Ｃ（２６）がインタリーブ処理を行う場合、各ビットデータは、処理部Ｃ（２６）によって取得された並び順に応じたアドレスの格納領域に格納される。この並び順を示すデータは、ビットデータと並列に転送される。
【００２４】
このような構成により、ビットデータを付加するレートマッチングのためにデータ処理部（２２，２４，２６）の途中にメモリバッファを設ける必要がなくなるから、その分データの書き込みおよび読み出しに要していた時間の分、データ処理時間の短縮を図ることができる。
【００２５】
次に、図５および図６を参照して、データ処理回路１０によるビットデータの削除についてより詳細に説明する。図５は、ビット削除に伴うシリアルデータの変化の一例を示す図、また図６は、データ処理回路１０の各部における図５のビットデータの保持状態の遷移一例を示す図である。
【００２６】
ここでは、図５に示すように、複数のビットデータ（ａ〜ｋ；１１ビット）を含むシリアルデータとして構成される元データＤ１１から、ビット（ｅ〜ｇ；３ビット）が削除されてデータＤ１２（ａ〜ｄ，ｈ〜ｋ；８ビット）が生成される場合について説明する。これらデータＤ１１，Ｄ１２を構成する各ビットデータは、データ処理回路１０内を、ビットａから順に転送される。
【００２７】
各処理部（２２，２４，２６）には、それぞれ１ビットずつデータが転送され、処理される。図６のタイミングｔ１１では、ビットａおよびビットｂは、そのデータの処理が既に終了して処理後記憶部１８に格納されており、続くビットｃが処理部Ｃ（２６）に、ビットｄが処理部Ｂ（２４）に、そしてビットｅが処理部Ａ（２２）にそれぞれ保持されている。それより後側のビット（ｆ〜ｋ）は、処理前記憶部１４に格納されたままである。
【００２８】
処理部Ｂ（２４）は、ビット削除位置に対応するビットを取得したときに、それより下流側の各部にビット削除位置を知らせる削除位置信号を生成する処理を行う。より具体的には、処理部Ｂ（２４）は、処理実行部１６で処理中の元データに対応する処理パラメータに基づいて、ビット削除内容（例えばビット削除位置および削除ビット数等）を予め取得しておく。図５および図６の例では、処理部Ｂ（２４）は、処理パラメータから、ビット削除位置がビットｅ〜ｇの３ビットであることを取得する。そして、処理部Ｂ（２４）は、そのビット削除位置に対応して設定されたビット（例えばビット削除位置に隣接した前側のビット；この場合ビットｄ）を受け取ると（タイミングｔ１１）、削除するビットデータをそのデータ処理に必要としないデータ処理部（この場合処理部Ｃ（２６））またはそのデータ処理部の処理の後にビットデータの削除を行うデータ削除部（この場合処理部Ｃ（２６））に対し、削除位置信号を生成し、これをそのデータ処理部に向けて送信する。
【００２９】
削除位置信号Ｓは、例えば図５に示すように、削除ビットを含む元データＤ１１に対し、ビット同士が一対一に対応したデータとして生成され、この削除位置信号Ｓは、元データＤ１１と同期して並列に転送される。なお、図５の例では、削除位置に「１」が、また削除しない位置には「０」が設定されている。
【００３０】
この削除位置信号に基づいて、削除するビットデータをそのデータ処理に必要としないデータ処理部（この場合処理部Ｃ（２６））におけるデータ処理、およびデータ削除部（この場合処理部Ｃ（２６））におけるビットデータの削除が実行される。より具体的には、例えば図６の、タイミングｔ１１から所定時間（ビット周期２周期分の時間）が経過してビットデータが二つ先の処理部に進んだタイミングｔ１３において、処理部Ｃ（２６）は削除ビットｅを受け取る。図５から、この削除ビットｅに対応して削除指示「１」が設定されているから、処理部Ｃは、このビットｅに対する処理を行わないとともに、処理後記憶部１８への書き込みも行わない。同様の処理が、他の削除ビットｆ，ｇに対しても行われ、こうして、処理後記憶部１８には、図５に示す処理後のデータＤ１２が格納される。なお、処理部Ａ（２２）がデインタリーブ処理を含む場合、各ビットデータは、処理部Ｃ（２６）によって処理後記憶部１８に、処理部Ａ（２２）によって取得された並び順に応じたアドレスの格納領域に格納される。この並び順を示すデータは、ビットデータと並列に処理部Ａ（２２）から処理部Ｃ（２６）に転送される。
【００３１】
このような構成により、ビットデータを削除するレートマッチングのためにデータ処理部（２２，２４，２６）の途中にメモリバッファを設ける必要がなくなるから、その分データの書き込みおよび読み出しに要していた時間の分、データ処理時間の短縮を図ることができる。また、削除するビットデータをそのデータ処理に必要としないデータ処理部における消費電力の低減を図ることができる。
【００３２】
なお、上記実施形態で示した構成および動作はあくまで一例であって、それに限定されるものではない。例えば、上記実施形態では、ビット付加およびビット削除にかかる処理を行うのは処理部Ｂ（２４）のみであったが、これに替えて、または処理部Ｂとともに、他の処理部（例えば処理部ＡまたはＣ）がビット付加あるいはビット削除にかかる処理を行うように構成してもよい。すなわち、ビット付加またはビット削除にかかる処理を行うための処理部は、処理実行部において、記憶部アクセス回路の下流側の任意の位置に備えることができるし、また複数備えることもできる。例えば、図１において、処理部Ａ（２２）がビット付加にかかる処理を行う場合には、処理部Ａ（２２）からその上流側の記憶部アクセス回路２０に向けて一時停止信号（図１に破線で示す）が送信され、記憶部アクセス回路２０から処理部Ａ（２２）に転送される予定のビットデータの転送が一時停止されるとともに、そのビットデータに替えて付加ビットデータ（例えばＣＲＣコード等）が処理部Ａ（２２）に転送される。また、ビット付加またはビット削除にかかる処理を行うための処理部の上流側または下流側において別の処理を行う処理部（すなわち図１では処理部Ａ，Ｃ）は、それぞれ複数設けることができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、データ処理部の途中にシリアルデータを格納するメモリバッファを設けることなくレートマッチングを行うことができるため、メモリバッファに対するアクセス時間の分、データ処理にかかる時間を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態にかかるデータ処理回路の構成図である。
【図２】 本発明の実施形態にかかるデータ処理回路の処理前記憶部に記憶されるデータの一例を示す図である。
【図３】 本発明の実施形態にかかるデータ処理回路における処理前および処理後のデータ変化の一例を示す図である。
【図４】 本発明の実施形態にかかるデータ処理回路の各部におけるビットデータの保持状態の遷移の一例を示す図である。
【図５】 本発明の実施形態にかかるデータ処理回路における処理前および処理後のデータ変化、および削除位置指示信号の一例を示す図である。
【図６】 本発明の実施形態にかかるデータ処理回路の各部におけるビットデータの保持状態の遷移の一例を示す図である。
【図７】 従来のデータ処理回路を示す図である。
【符号の説明】
１０ データ処理回路、１２ 主制御部、１４ 処理前記憶部、１６ 処理実行部、１８ 処理後記憶部、２０ 記憶部アクセス回路、２２ 処理部、２４ 処理部（一時停止信号生成部、削除位置信号生成部）、２６ 処理部（削除ビットをデータ処理に必要としないデータ処理部，データ削除部）。
【発明の属する技術分野】
本発明は、シリアルデータに対してビットの付加あるいは削除を含むデータ処理を行うデータ処理回路に関し、特に、データ処理時間の短縮を可能とする技術に関する。
【０００２】
【従来の技術】
ＣＤＭＡ（Code Division Mutiple Access）方式の無線通信装置では、誤り訂正性能の向上を図るべく、レートマッチングが行われる。このレートマッチングには、ビットを付加してデータ長を長くする処理と、ビットを削除してデータ長を短くする処理と、がある。通常、送信装置においてビット付加が行われ、受信装置において送信装置で付加されたビットの削除が行われる。ここで、図７を参照して、従来のレートマッチング処理を含むデータ処理を行うデータ処理回路５０について説明する。ここではまず、レートマッチング処理回路５６として、ビットデータの付加を行うビット付加回路が設けられる場合について説明する。
【０００３】
データ処理回路５０は、メモリ５２、誤り訂正符号化処理回路５４、レートマッチング処理回路５６、および、インタリーブ処理回路５８を備える。メモリ５２に格納されたデータ処理対象としてのシリアルデータは、これら回路５４，５６，５８に順次伝送され、処理される。またレートマッチング処理回路５６の前後には、メモリバッファ６０ｂ，６０ｆが設けられており、それぞれ、レートマッチング処理前および処理後のシリアルデータが一時的に格納されるようになっている。ここで、このデータ処理回路５０の動作について説明する。
【０００４】
誤り訂正符号化処理回路５４から出力されたシリアルデータ（１データブロック分）の全ビットデータ（ａ〜ｈ）は、メモリバッファ６０ｂに格納される。レートマッチング処理回路５６は、メモリバッファ６０ｂに格納されたシリアルデータＤ１の各ビットを先頭から順次（ａ〜ｈの順に）取得し、これを下流側のメモリバッファ６０ｆに順次書き込む。レートマッチング処理回路５６は、予め、シリアルデータに対するビット付加位置（ｄとｅの間）および付加ビット数（３ビット）を取得しており、この書き込みの際、そのビット付加位置に、新たなビット（付加ビット；ｘ，ｙ，ｚ）を追加して書き込む。こうして新たなビットの付加されたシリアルデータＤ２が生成される。インタリーブ処理回路５８は、シリアルデータＤ２の先頭のビットから順次（ａ〜ｄ，ｘ〜ｚ，ｅ〜ｈの順に）ビットデータを取得し、インタリーブ処理を行う。
【０００５】
また、レートマッチング回路５６によってビットデータの削除が行われる場合にも、シリアルデータの全ビットデータは、レートマッチング回路５６の上流側のメモリバッファ６０ｂに書き込まれる。そしてレートマッチング回路５６は、メモリバッファ６０ｂからシリアルデータをビット順に順次読み出し、下流側のメモリバッファ６０ｆに書き込むが、この際、削除ビットについてはこれを書き込まないことで、シリアルデータから所定の削除ビットが削除される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のデータ処理回路では、処理回路の途中に、レートマッチングのために、シリアルデータの全ビットデータを格納するメモリバッファが設けられており、メモリバッファに対するデータの書き込みおよびメモリバッファからの読み出しが行われる分、処理時間が長くなってしまうという問題があった。
【０００７】
【課題を解決するための手段】
本発明は、実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、前記処理対象データの転送処理を一時停止するか否かを示す一時停止信号に基づいて、当該転送処理を実行するか当該転送処理を一時停止するかを判定し、判定結果に基づいて、前記転送処理か、前記転送処理の一時停止、のいずれかを実行するデータ転送部と、前記処理対象データを構成するビットのうち直後にビットを付加するビットである付加位置ビットを前記処理パラメータが含む情報に基づいて指定するビット付加位置指定部と、新たに付加するビットの数を前記処理パラメータが含む情報に基づいて決定する付加ビット数決定部と、前記転送処理を一時停止させるタイミングを、前記ビット付加位置指定部が指定した付加位置ビットと、前記付加ビット数決定部が決定したビットの数と、に基づいて決定し、当該タイミングに基づいて生成した一時停止信号を前記データ転送部に入力する一時停止信号生成部と、前記転送処理の一時停止中に前記処理対象データにビットを付加するビット付加部と、を備えることを特徴とする。また、本発明に係るデータ処理回路においては、前記ビット付加部の処理によってビットが付加されたデータである、付加後処理対象データを構成するビットのうち削除するビットを、前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記付加後処理対象データから削除するビット削除部と、を備える構成とすることが好適である。
【０００８】
また、本発明は、実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、前記処理対象データを構成するビットのうち削除するビットを前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記処理対象データから削除するビット削除部と、前記ビット削除部の処理によってビットが削除されたデータである、削除後処理対象データの転送処理を一時停止するか否かを示す一時停止信号に基づいて、当該転送処理を実行するか当該転送処理を一時停止するかを判定し、判定結果に基づいて、前記転送処理か、前記転送処理の一時停止、のいずれかを実行するデータ転送部と、前記処理パラメータが含む情報に基づいて、前記削除後処理対象データを構成するビットのうち直後にビットを付加するビットである付加位置ビットを指定するビット付加位置指定部と、新たに付加するビットの数を前記処理パラメータが含む情報に基づいて決定する付加ビット数決定部と、前記転送処理を一時停止させるタイミングを、前記ビット付加位置指定部が指定した付加位置ビットと、前記付加ビット数決定部が決定したビットの数と、に基づいて決定し、当該タイミングに基づいて生成した一時停止信号を前記データ転送部に入力する一時停止信号生成部と、前記転送処理の一時停止中に前記削除後処理対象データにビットを付加するビット付加部と、を備えることを特徴とする。また、本発明に係るデータ処理回路においては、前記処理パラメータと、処理対象データと、を取得し、前記処理指示付きデータを生成する処理指示付きデータ生成部を備える構成とすることが好適である。また、本発明は、実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、前記処理対象データを構成するビットのうち削除するビットを前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記処理対象データから削除するビット削除部と、を備え、前記処理パラメータと、処理対象データと、を取得し、前記処理指示付きデータを生成する処理指示付きデータ生成部を備えることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態にかかるデータ処理回路１０について図面を参照して説明する。図１は、本発明の実施形態にかかるデータ処理回路１０の全体構成を示すブロック図、また図２は、データ処理回路１０の処理前記憶部１４に格納されるデータの一例を示す図である。このデータ処理回路１０は、ビット付加処理あるいはビット削除処理を含む所定のデータ処理を行う。
【００１０】
データ処理回路１０は、例えば、ＣＤＭＡ移動通信方式の基地局装置に、下り信号（移動機への送信信号）を生成する回路、あるいは上り信号（移動機からの受信信号）を処理する回路の一部として組み込むことができる。下り信号を生成する回路に組み込まれる場合、データ処理回路１０は、元データ（例えば音声、ＦＡＸ、画像等の各サービス用のデータや制御用データ等）から下り信号を生成するために所定の処理（例えばトランスポートチャネルの信号を生成する符号化処理［例えば、ＣＲＣ（Cyclic Redundancy Check）コードの付加、誤り訂正符号化、レートマッチング、インタリーブ、フレームセグメント等の処理］）を施すものとして構成することができる。その場合、この回路１０で生成された信号は、複数合成され（例えばコード化コンポジットトランスポートチャネル処理）、さらにスペクトラム拡散処理を行う拡散処理部、およびスクランブル処理を行うスクランブル処理部（いずれも図示せず）等を経て、移動機向けの下り信号になる。また、上り信号を処理する回路に組み込まれる場合、データ処理回路１０は、移動機からの受信信号から元データ（例えば音声、ＦＡＸ、画像等の各サービス用のデータや制御用データ等）を復調するために所定の処理（例えばトランスポートチャネルの信号を生成する復号化処理［例えば、誤り訂正復号化、レートマッチング、デインタリーブ等の処理］）を施すものとして構成することができる。
【００１１】
データ処理回路１０は、所定のデータ処理を実行する処理実行部１６と、処理実行部１６で処理する前のデータを記憶する処理前記憶部１４と、処理した後のデータを記憶する処理後記憶部１８と、処理実行部１６での処理に必要なデータ（元データおよび処理パラメータ）を取得してこれを処理前記憶部１４に格納する主制御部（例えばＣＰＵ）１２と、を備える。なお、主制御部１２は、元データ（および処理パラメータの一部）を、データ処理回路１０が下り信号の生成用として構成された場合には、その上位のネットワークより取得し、データ処理回路１０が上り信号の処理用として構成された場合には、その下位の移動機より取得する。また、処理パラメータの一部は、データ処理回路１０のメモリ（図示せず）に予め格納されており、主制御部１２は、元データに対応する処理パラメータをそのメモリから取得する。
【００１２】
主制御部１２は、他の処理実行部１６にも接続されるが、処理実行部１６の処理に必要なデータを処理前記憶部１４に書き込むのみで、データの実際の処理は、処理実行部１６が主制御部１２と独立して（並行して）行う。このため、主制御部１２が複数の処理実行部１６あるいは他の部分を直接制御する場合に比して、処理速度が向上している。また、主制御部１２および処理実行部１６の並列処理のため、処理前記憶部１４は、例えばデュアルポートＲＡＭとして構成される。
【００１３】
処理実行部１６は、記憶部アクセス回路２０と、直列に接続された複数の処理部（２２，２４，２６）と、を備える。記憶部アクセス回路２０は、処理前記憶部１４から、データ処理の対象としての元データと、元データの処理を行うための処理パラメータとを取得し、これを各処理部（２２，２４，２６）に送出する。
【００１４】
図２に示すように、処理前記憶部１４には、主制御部１２によって、その処理順に元データとそれに対応する処理パラメータとが格納される。処理実行部１６は、複数の元データ（図２の場合は元データ１〜元データ５）に対するデータ処理を、ここに格納された順に、順次実行する。また図２に示すように、各処理パラメータは、各処理部毎のパラメータ（すなわち処理部Ａ用パラメータ等）と、元データのパラメータ（元データサイズ）とを、その順に含む。
【００１５】
処理部（２２，２４，２６）は、受け取った処理パラメータに基づいて、元データに対し、それぞれ異なる処理を行う。処理実行部１６では、シリアルデータとしての元データを構成するビットデータが、その先頭（前側）から順次、例えば所定のビット周期で同期して転送される。各処理部（２２，２４，２６）は、入力されたビットデータに対してそれぞれの処理を行う。
【００１６】
この処理実行部１６は、元データに対して新たなビットを付加するため、および元データから所定のビットを削除するために、処理部Ｂ（２４）を備える。ビット付加が行われる場合、処理部Ｂ（２４）は、それより上流側の各部（図１の例の場合、処理部Ａ（２２）および記憶部アクセス回路２０）に対してデータ転送を一時停止させる一時停止信号を生成する。この一時停止中に処理部Ａ（２２）において元データのビット付加位置にビットデータが付加される。またビット削除が行われる場合、処理部Ｂ（２４）は、それより下流側の各部（図１の例の場合、処理部Ｃ（２６））に対してビット削除位置（削除ビット）を知らせるための削除位置信号を生成する。この削除位置信号に基づいて、下流側では、削除ビットの処理が省略されるとともに、ビット削除が行われる。上記ビット付加およびビット削除の各処理の詳細については後述する。
【００１７】
処理部Ａ（２２）は、元データに対してビット付加が行われる前、または元データからビット削除が行われる前に必要な処理を実行する回路であり、また処理部Ｃ（２６）は、元データに対してビット付加が行われた後、または元データからビット削除が行われた後に必要な処理を実行する回路である。データ処理回路１０がＣＤＭＡ方式の基地局装置用の符号化回路として構成された場合、処理部Ａ（２２）は例えば、ＣＲＣ（Cyclic Redundancy Check）コードの付加、または誤り訂正符号化等の処理を行う回路として、また処理部Ｃ（２６）は、インタリーブ、フレームセグメント等の処理を行う回路として構成される。またデータ処理回路１０がＣＤＭＡ方式の基地局装置用の復号化回路として構成された場合、処理部Ａ（２２）は、例えばデインタリーブ等の処理を行う回路として、また処理部Ｃ（２６）は、例えば誤り訂正復号化等の処理を行う回路として構成される。
【００１８】
次に、図３および４を参照して、データ処理回路１０によるビットデータの付加についてより詳細に説明する。図３は、ビット付加に伴うシリアルデータの変化の一例を示す図、また図４は、データ処理回路１０の各部における図３のビットデータの保持状態の遷移の一例を示す図である。
【００１９】
ここでは、図３に示すように、複数のビットデータ（ａ〜ｈ；８ビット）を含むシリアルデータとして構成される元データＤ１に、新たなビット（ｘ〜ｚ；３ビット）が付加されてデータＤ２（ａ〜ｄ，ｘ〜ｚ，ｅ〜ｈ；１１ビット）が生成される場合について説明する。これらデータＤ１，Ｄ２を構成する各ビットデータは、データ処理回路１０内を、ビットａから順に、順次転送される。ここでは、先に処理される側を前側と、また後に処理される側を後側と記すことにする。
【００２０】
図４に示すように、各処理部（２２，２４，２６）には、それぞれ１ビットずつデータが転送され、処理される。この図において、ｔ１，ｔ２，・・・，ｔｅは、ビットデータの転送タイミングを示す。タイミングｔ１では、ビットａおよびビットｂは、そのデータの処理が既に終了していて、処理後記憶部１８に格納されており、続くビットｃが処理部Ｃ（２６）に、ビットｄが処理部Ｂ（２４）に、そしてビットｅが処理部Ａ（２２）にそれぞれ保持されている。それより後側のビット（ｆ〜ｈ）は、処理前記憶部１４に格納されたままである。
【００２１】
処理部Ｂ（２４）は、ビット付加位置に対応するビットを取得したときに、一時停止信号を生成する処理を行う。より具体的には、処理部Ｂ（２４）は、処理実行部１６で処理中の元データに対応する処理パラメータに基づいて、ビット付加内容（例えばビット付加位置および付加ビット数等）を予め取得しておく。図３および図４の例では、処理部Ｂ（２４）は、処理パラメータから、ビット付加位置がビットｄとｅの間の位置であることを取得する。そして、処理部Ｂ（２４）は、そのビット付加位置に対応して設定されたビット（例えばビット付加位置に隣接した前側のビット；この場合ビットｄ）を受け取ると、ビット付加位置より後のビットデータを保持するデータ処理部（この場合処理部Ａ（２２））に対し、付加するビット数分のビット転送時間にわたってデータ転送を一時停止させる一時停止信号を生成し、これをそのデータ処理部に向けて送信する。また、この一時停止信号は、記憶部アクセス回路２０にも送信され、これにより、処理前記憶部１４からのビットデータの取得も一時停止される。
【００２２】
この一時停止中に、ビットデータの付加が実行される。図４の例では、タイミングｔ１ではビット付加位置は処理部Ｂ（２４）と処理部Ａ（２２）との間にある。ここで、処理部Ａ（２２）においてその下流側に転送されるビットデータとしてビットｘが準備され、タイミングｔ２においてこのビットｘが送信される。また、ビット付加位置より前側のビットデータは、通常どおり、一時停止されることなく、転送される。こうすることで、タイミングｔ２において、処理部Ｂ（２４）は、新たに付加（挿入）されたビットｘを保持することができる。すなわち一時停止信号により、処理部Ａ（２２）では、元々保持していたビットｅの転送は一時停止されるが、これに替えて新たなビットｘが転送され、これが付加ビットとなるのである。なお、処理部Ａ（２２）は、前回転送したビットデータを格納するレジスタを備えており、付加されるビットｘとして、このレジスタに格納されたビットデータ（すなわち、図４の例の場合、ビットｄ）が用いられる。
【００２３】
以下、付加するビット数分（図４の例の場合３ビット）のビット転送時間（ｔ２〜ｔ４までのビット周期３周期分）にわたって、上記と同様にデータ転送が一時停止され、こうして、元データにビットｘ，ｙ，ｚが付加される。こうして、処理後記憶部１８には、図３に示す処理後のデータＤ２が格納される。なお、処理部Ｃ（２６）がインタリーブ処理を行う場合、各ビットデータは、処理部Ｃ（２６）によって取得された並び順に応じたアドレスの格納領域に格納される。この並び順を示すデータは、ビットデータと並列に転送される。
【００２４】
このような構成により、ビットデータを付加するレートマッチングのためにデータ処理部（２２，２４，２６）の途中にメモリバッファを設ける必要がなくなるから、その分データの書き込みおよび読み出しに要していた時間の分、データ処理時間の短縮を図ることができる。
【００２５】
次に、図５および図６を参照して、データ処理回路１０によるビットデータの削除についてより詳細に説明する。図５は、ビット削除に伴うシリアルデータの変化の一例を示す図、また図６は、データ処理回路１０の各部における図５のビットデータの保持状態の遷移一例を示す図である。
【００２６】
ここでは、図５に示すように、複数のビットデータ（ａ〜ｋ；１１ビット）を含むシリアルデータとして構成される元データＤ１１から、ビット（ｅ〜ｇ；３ビット）が削除されてデータＤ１２（ａ〜ｄ，ｈ〜ｋ；８ビット）が生成される場合について説明する。これらデータＤ１１，Ｄ１２を構成する各ビットデータは、データ処理回路１０内を、ビットａから順に転送される。
【００２７】
各処理部（２２，２４，２６）には、それぞれ１ビットずつデータが転送され、処理される。図６のタイミングｔ１１では、ビットａおよびビットｂは、そのデータの処理が既に終了して処理後記憶部１８に格納されており、続くビットｃが処理部Ｃ（２６）に、ビットｄが処理部Ｂ（２４）に、そしてビットｅが処理部Ａ（２２）にそれぞれ保持されている。それより後側のビット（ｆ〜ｋ）は、処理前記憶部１４に格納されたままである。
【００２８】
処理部Ｂ（２４）は、ビット削除位置に対応するビットを取得したときに、それより下流側の各部にビット削除位置を知らせる削除位置信号を生成する処理を行う。より具体的には、処理部Ｂ（２４）は、処理実行部１６で処理中の元データに対応する処理パラメータに基づいて、ビット削除内容（例えばビット削除位置および削除ビット数等）を予め取得しておく。図５および図６の例では、処理部Ｂ（２４）は、処理パラメータから、ビット削除位置がビットｅ〜ｇの３ビットであることを取得する。そして、処理部Ｂ（２４）は、そのビット削除位置に対応して設定されたビット（例えばビット削除位置に隣接した前側のビット；この場合ビットｄ）を受け取ると（タイミングｔ１１）、削除するビットデータをそのデータ処理に必要としないデータ処理部（この場合処理部Ｃ（２６））またはそのデータ処理部の処理の後にビットデータの削除を行うデータ削除部（この場合処理部Ｃ（２６））に対し、削除位置信号を生成し、これをそのデータ処理部に向けて送信する。
【００２９】
削除位置信号Ｓは、例えば図５に示すように、削除ビットを含む元データＤ１１に対し、ビット同士が一対一に対応したデータとして生成され、この削除位置信号Ｓは、元データＤ１１と同期して並列に転送される。なお、図５の例では、削除位置に「１」が、また削除しない位置には「０」が設定されている。
【００３０】
この削除位置信号に基づいて、削除するビットデータをそのデータ処理に必要としないデータ処理部（この場合処理部Ｃ（２６））におけるデータ処理、およびデータ削除部（この場合処理部Ｃ（２６））におけるビットデータの削除が実行される。より具体的には、例えば図６の、タイミングｔ１１から所定時間（ビット周期２周期分の時間）が経過してビットデータが二つ先の処理部に進んだタイミングｔ１３において、処理部Ｃ（２６）は削除ビットｅを受け取る。図５から、この削除ビットｅに対応して削除指示「１」が設定されているから、処理部Ｃは、このビットｅに対する処理を行わないとともに、処理後記憶部１８への書き込みも行わない。同様の処理が、他の削除ビットｆ，ｇに対しても行われ、こうして、処理後記憶部１８には、図５に示す処理後のデータＤ１２が格納される。なお、処理部Ａ（２２）がデインタリーブ処理を含む場合、各ビットデータは、処理部Ｃ（２６）によって処理後記憶部１８に、処理部Ａ（２２）によって取得された並び順に応じたアドレスの格納領域に格納される。この並び順を示すデータは、ビットデータと並列に処理部Ａ（２２）から処理部Ｃ（２６）に転送される。
【００３１】
このような構成により、ビットデータを削除するレートマッチングのためにデータ処理部（２２，２４，２６）の途中にメモリバッファを設ける必要がなくなるから、その分データの書き込みおよび読み出しに要していた時間の分、データ処理時間の短縮を図ることができる。また、削除するビットデータをそのデータ処理に必要としないデータ処理部における消費電力の低減を図ることができる。
【００３２】
なお、上記実施形態で示した構成および動作はあくまで一例であって、それに限定されるものではない。例えば、上記実施形態では、ビット付加およびビット削除にかかる処理を行うのは処理部Ｂ（２４）のみであったが、これに替えて、または処理部Ｂとともに、他の処理部（例えば処理部ＡまたはＣ）がビット付加あるいはビット削除にかかる処理を行うように構成してもよい。すなわち、ビット付加またはビット削除にかかる処理を行うための処理部は、処理実行部において、記憶部アクセス回路の下流側の任意の位置に備えることができるし、また複数備えることもできる。例えば、図１において、処理部Ａ（２２）がビット付加にかかる処理を行う場合には、処理部Ａ（２２）からその上流側の記憶部アクセス回路２０に向けて一時停止信号（図１に破線で示す）が送信され、記憶部アクセス回路２０から処理部Ａ（２２）に転送される予定のビットデータの転送が一時停止されるとともに、そのビットデータに替えて付加ビットデータ（例えばＣＲＣコード等）が処理部Ａ（２２）に転送される。また、ビット付加またはビット削除にかかる処理を行うための処理部の上流側または下流側において別の処理を行う処理部（すなわち図１では処理部Ａ，Ｃ）は、それぞれ複数設けることができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、データ処理部の途中にシリアルデータを格納するメモリバッファを設けることなくレートマッチングを行うことができるため、メモリバッファに対するアクセス時間の分、データ処理にかかる時間を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態にかかるデータ処理回路の構成図である。
【図２】 本発明の実施形態にかかるデータ処理回路の処理前記憶部に記憶されるデータの一例を示す図である。
【図３】 本発明の実施形態にかかるデータ処理回路における処理前および処理後のデータ変化の一例を示す図である。
【図４】 本発明の実施形態にかかるデータ処理回路の各部におけるビットデータの保持状態の遷移の一例を示す図である。
【図５】 本発明の実施形態にかかるデータ処理回路における処理前および処理後のデータ変化、および削除位置指示信号の一例を示す図である。
【図６】 本発明の実施形態にかかるデータ処理回路の各部におけるビットデータの保持状態の遷移の一例を示す図である。
【図７】 従来のデータ処理回路を示す図である。
【符号の説明】
１０ データ処理回路、１２ 主制御部、１４ 処理前記憶部、１６ 処理実行部、１８ 処理後記憶部、２０ 記憶部アクセス回路、２２ 処理部、２４ 処理部（一時停止信号生成部、削除位置信号生成部）、２６ 処理部（削除ビットをデータ処理に必要としないデータ処理部，データ削除部）。
Claims (5)
- 実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、
前記処理対象データの転送処理を一時停止するか否かを示す一時停止信号に基づいて、当該転送処理を実行するか当該転送処理を一時停止するかを判定し、判定結果に基づいて、前記転送処理か、前記転送処理の一時停止、のいずれかを実行するデータ転送部と、
前記処理対象データを構成するビットのうち直後にビットを付加するビットである付加位置ビットを前記処理パラメータが含む情報に基づいて指定するビット付加位置指定部と、
新たに付加するビットの数を前記処理パラメータが含む情報に基づいて決定する付加ビット数決定部と、
前記転送処理を一時停止させるタイミングを、前記ビット付加位置指定部が指定した付加位置ビットと、前記付加ビット数決定部が決定したビットの数と、に基づいて決定し、当該タイミングに基づいて生成した一時停止信号を前記データ転送部に入力する一時停止信号生成部と、
前記転送処理の一時停止中に前記処理対象データにビットを付加するビット付加部と、
を備えることを特徴とするデータ処理回路。 - 請求項１に記載のデータ処理回路であって、
前記ビット付加部の処理によってビットが付加されたデータである、付加後処理対象データを構成するビットのうち削除するビットを、前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、
前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、
前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記付加後処理対象データから削除するビット削除部と、
を備えることを特徴とするデータ処理回路。 - 実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、
前記処理対象データを構成するビットのうち削除するビットを前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、
前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、
前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記処理対象データから削除するビット削除部と、
前記ビット削除部の処理によってビットが削除されたデータである、削除後処理対象データの転送処理を一時停止するか否かを示す一時停止信号に基づいて、当該転送処理を実行するか当該転送処理を一時停止するかを判定し、判定結果に基づいて、前記転送処理か、前記転送処理の一時停止、のいずれかを実行するデータ転送部と、
前記処理パラメータが含む情報に基づいて、前記削除後処理対象データを構成するビットのうち直後にビットを付加するビットである付加位置ビットを指定するビット付加位置指定部と、
新たに付加するビットの数を前記処理パラメータが含む情報に基づいて決定する付加ビット数決定部と、
前記転送処理を一時停止させるタイミングを、前記ビット付加位置指定部が指定した付加位置ビットと、前記付加ビット数決定部が決定したビットの数と、に基づいて決定し、当該タイミングに基づいて生成した一時停止信号を前記データ転送部に入力する一時停止信号生成部と、
前記転送処理の一時停止中に前記削除後処理対象データにビットを付加するビット付加部と、
を備えることを特徴とするデータ処理回路。 - 請求項１から請求項３のいずれか１項に記載のデータ処理回路であって、
前記処理パラメータと、処理対象データと、を取得し、前記処理指示付きデータを生成する処理指示付きデータ生成部を備えることを特徴とするデータ処理回路。 - 実行すべき処理を指示するための情報を含む処理パラメータと、ビットによって構成される処理対象データと、を含む処理指示付きデータを取得し、当該処理対象データに処理を施すデータ処理回路であって、
前記処理対象データを構成するビットのうち削除するビットを前記処理パラメータが含む情報に基づいて指定する削除ビット指定部と、
前記削除ビット指定部によって指定されたビットの位置を知らせる削除位置信号を生成する削除位置信号生成部と、
前記削除位置信号に基づいて、前記削除ビット指定部によって指定されたビットを前記処理対象データから削除するビット削除部と、
を備え、
前記処理パラメータと、処理対象データと、を取得し、前記処理指示付きデータを生成する処理指示付きデータ生成部を備えることを特徴とするデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001270085A JP3837310B2 (ja) | 2001-09-06 | 2001-09-06 | データ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001270085A JP3837310B2 (ja) | 2001-09-06 | 2001-09-06 | データ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003087227A JP2003087227A (ja) | 2003-03-20 |
| JP3837310B2 true JP3837310B2 (ja) | 2006-10-25 |
Family
ID=19095786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001270085A Expired - Fee Related JP3837310B2 (ja) | 2001-09-06 | 2001-09-06 | データ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3837310B2 (ja) |
-
2001
- 2001-09-06 JP JP2001270085A patent/JP3837310B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003087227A (ja) | 2003-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI245512B (en) | Apparatus capable of operating in both time division duplex (TDD) and frequency division duplex (FDD) modes of wideband code division multiples access (CDMA) | |
| KR102499335B1 (ko) | 신경망 데이터 처리 장치, 방법 및 전자 장비 | |
| BRPI0803098B1 (pt) | Dispositivos e métodos de processamento de informação, e, mídias de armazenamento legível por computador | |
| US20110075943A1 (en) | image processing apparatus | |
| CN113645490B (zh) | 一种软硬结合的多通道视频同步解码方法 | |
| KR100630856B1 (ko) | 역다중화의 분산 코딩 | |
| JP2022084661A (ja) | 同期方法および装置 | |
| JP3837310B2 (ja) | データ処理回路 | |
| US6434717B1 (en) | Error detecting device and method | |
| JP4217887B2 (ja) | 受信装置 | |
| JP5938658B2 (ja) | 無線通信端末及び通信制御方法 | |
| GB2383242A (en) | Minimizing delay in an interleaver | |
| JP4361046B2 (ja) | 移動端末機のビデオ通話データ符号化方法 | |
| JP4195004B2 (ja) | パケット処理アーキテクチャ | |
| JP2004310592A (ja) | ロギング処理装置 | |
| EP2477365B1 (en) | Transmission of encoded data packets | |
| JP4125313B2 (ja) | パケットシェーピング装置およびパケットシェーピング方法 | |
| JPWO2003100615A1 (ja) | 信号処理装置 | |
| JP2001103116A (ja) | ストリーム生成装置 | |
| JP4539493B2 (ja) | 複数の無線方式に対応する無線通信装置及び方法並びにその制御プログラム | |
| KR100728083B1 (ko) | 휴대 인터넷 기지국용 모뎀 | |
| CN118160353A (zh) | 无线通信设备、无线通信方法和记录介质 | |
| JP2002064568A (ja) | ネットワーク通信システムおよび方法 | |
| JPS63149768A (ja) | 画情報処理装置 | |
| JP2000318229A (ja) | 画像データ圧縮制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050822 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060512 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060731 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130804 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |