JP2003087227A - データ処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 シリアルデータのビット付加あるいはビット
削除にかかる時間を短縮する。 【解決手段】 データ処理回路１０は、ビット付加位置
より後のビットデータを保持する処理部Ａ（２２）およ
び記憶部アクセス回路２０に対し、付加するビット数分
のビット転送時間にわたってそのビットデータの転送を
一時停止させる一時停止信号を生成する処理部Ｂ（２
４）を備え、一時停止信号による一時停止中にシリアル
データへのビットデータの付加を行う。これにより、デ
ータ処理回路１０の途中にレートマッチング用のメモリ
バッファを設けることなくビットデータの付加を行うこ
とができるようになるため、データ処理にかかる時間が
短縮される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルデータに
対してビットの付加あるいは削除を含むデータ処理を行
うデータ処理回路に関し、特に、データ処理時間の短縮
を可能とする技術に関する。

【０００２】

【従来の技術】ＣＤＭＡ（Code Division Mutiple Acce
ss）方式の無線通信装置では、誤り訂正性能の向上を図
るべく、レートマッチングが行われる。このレートマッ
チングには、ビットを付加してデータ長を長くする処理
と、ビットを削除してデータ長を短くする処理と、があ
る。通常、送信装置においてビット付加が行われ、受信
装置において送信装置で付加されたビットの削除が行わ
れる。ここで、図７を参照して、従来のレートマッチン
グ処理を含むデータ処理を行うデータ処理回路５０につ
いて説明する。ここではまず、レートマッチング処理回
路５６として、ビットデータの付加を行うビット付加回
路が設けられる場合について説明する。

【０００３】データ処理回路５０は、メモリ５２、誤り
訂正符号化処理回路５４、レートマッチング処理回路５
６、および、インタリーブ処理回路５８を備える。メモ
リ５２に格納されたデータ処理対象としてのシリアルデ
ータは、これら回路５４，５６，５８に順次伝送され、
処理される。またレートマッチング処理回路５６の前後
には、メモリバッファ６０ｂ，６０ｆが設けられてお
り、それぞれ、レートマッチング処理前および処理後の
シリアルデータが一時的に格納されるようになってい
る。ここで、このデータ処理回路５０の動作について説
明する。

【０００４】誤り訂正符号化処理回路５４から出力され
たシリアルデータ（１データブロック分）の全ビットデ
ータ（ａ〜ｈ）は、メモリバッファ６０ｂに格納され
る。レートマッチング処理回路５６は、メモリバッファ
６０ｂに格納されたシリアルデータＤ１の各ビットを先
頭から順次（ａ〜ｈの順に）取得し、これを下流側のメ
モリバッファ６０ｆに順次書き込む。レートマッチング
処理回路５６は、予め、シリアルデータに対するビット
付加位置（ｄとｅの間）および付加ビット数（３ビッ
ト）を取得しており、この書き込みの際、そのビット付
加位置に、新たなビット（付加ビット；ｘ，ｙ，ｚ）を
追加して書き込む。こうして新たなビットの付加された
シリアルデータＤ２が生成される。インタリーブ処理回
路５８は、シリアルデータＤ２の先頭のビットから順次
（ａ〜ｄ，ｘ〜ｚ，ｅ〜ｈの順に）ビットデータを取得
し、インタリーブ処理を行う。

【０００５】また、レートマッチング回路５６によって
ビットデータの削除が行われる場合にも、シリアルデー
タの全ビットデータは、レートマッチング回路５６の上
流側のメモリバッファ６０ｂに書き込まれる。そしてレ
ートマッチング回路５６は、メモリバッファ６０ｂから
シリアルデータをビット順に順次読み出し、下流側のメ
モリバッファ６０ｆに書き込むが、この際、削除ビット
についてはこれを書き込まないことで、シリアルデータ
から所定の削除ビットが削除される。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のデータ処理回路では、処理回路の途中に、レートマ
ッチングのために、シリアルデータの全ビットデータを
格納するメモリバッファが設けられており、メモリバッ
ファに対するデータの書き込みおよびメモリバッファか
らの読み出しが行われる分、処理時間が長くなってしま
うという問題があった。

【０００７】

【課題を解決するための手段】本発明にかかるデータ処
理回路は、シリアルデータを構成するビットデータを順
次取得し、ビットデータを新たに付加する処理を含む所
定のデータ処理を施すデータ処理回路であって、ビット
付加位置より後のビットデータを保持するデータ処理部
に対し、付加するビット数分のビットを転送する時間に
わたってそのビットデータの転送を一時停止させる一時
停止信号を生成する一時停止信号生成部、を備え、前記
一時停止信号による一時停止中にシリアルデータへのビ
ットデータの付加を行う。これにより、データ処理回路
の途中にレートマッチング用のメモリバッファを設ける
ことなくビットデータの付加を行うことができるように
なるため、データ処理にかかる時間が短縮される。な
お、ここで、ビット付加位置より後のビットデータと
は、シリアルデータ中でビット付加位置より時間的に遅
い位置にあるビットデータを意味する。

【０００８】本発明にかかるデータ処理回路は、シリア
ルデータを構成するビットデータを順次取得し、ビット
データを削除する処理を含む所定のデータ処理を施すデ
ータ処理回路であって、削除するビットデータをそのデ
ータ処理に必要としないデータ処理部またはそのデータ
処理部の処理の後にビットデータの削除を行うデータ削
除部に対し、そのビット削除位置を知らせる信号を生成
する削除位置信号生成部、を備え、前記削除するビット
データを必要としないデータ処理部またはデータ削除部
には、削除ビットが未削除のデータが入力される。これ
により、データ処理回路の途中にレートマッチング用の
メモリバッファを設けることなくビットデータの削除を
行うことができるようになるため、データ処理にかかる
時間が短縮される。

【０００９】

【発明の実施の形態】以下、本発明の実施形態にかかる
データ処理回路１０について図面を参照して説明する。
図１は、本発明の実施形態にかかるデータ処理回路１０
の全体構成を示すブロック図、また図２は、データ処理
回路１０の処理前記憶部１４に格納されるデータの一例
を示す図である。このデータ処理回路１０は、ビット付
加処理あるいはビット削除処理を含む所定のデータ処理
を行う。

【００１０】データ処理回路１０は、例えば、ＣＤＭＡ
移動通信方式の基地局装置に、下り信号（移動機への送
信信号）を生成する回路、あるいは上り信号（移動機か
らの受信信号）を処理する回路の一部として組み込むこ
とができる。下り信号を生成する回路に組み込まれる場
合、データ処理回路１０は、元データ（例えば音声、Ｆ
ＡＸ、画像等の各サービス用のデータや制御用データ
等）から下り信号を生成するために所定の処理（例えば
トランスポートチャネルの信号を生成する符号化処理
［例えば、ＣＲＣ（Cyclic Redundancy Check）コード
の付加、誤り訂正符号化、レートマッチング、インタリ
ーブ、フレームセグメント等の処理］）を施すものとし
て構成することができる。その場合、この回路１０で生
成された信号は、複数合成され（例えばコード化コンポ
ジットトランスポートチャネル処理）、さらにスペクト
ラム拡散処理を行う拡散処理部、およびスクランブル処
理を行うスクランブル処理部（いずれも図示せず）等を
経て、移動機向けの下り信号になる。また、上り信号を
処理する回路に組み込まれる場合、データ処理回路１０
は、移動機からの受信信号から元データ（例えば音声、
ＦＡＸ、画像等の各サービス用のデータや制御用データ
等）を復調するために所定の処理（例えばトランスポー
トチャネルの信号を生成する復号化処理［例えば、誤り
訂正復号化、レートマッチング、デインタリーブ等の処
理］）を施すものとして構成することができる。

【００１１】データ処理回路１０は、所定のデータ処理
を実行する処理実行部１６と、処理実行部１６で処理す
る前のデータを記憶する処理前記憶部１４と、処理した
後のデータを記憶する処理後記憶部１８と、処理実行部
１６での処理に必要なデータ（元データおよび処理パラ
メータ）を取得してこれを処理前記憶部１４に格納する
主制御部（例えばＣＰＵ）１２と、を備える。なお、主
制御部１２は、元データ（および処理パラメータの一
部）を、データ処理回路１０が下り信号の生成用として
構成された場合には、その上位のネットワークより取得
し、データ処理回路１０が上り信号の処理用として構成
された場合には、その下位の移動機より取得する。ま
た、処理パラメータの一部は、データ処理回路１０のメ
モリ（図示せず）に予め格納されており、主制御部１２
は、元データに対応する処理パラメータをそのメモリか
ら取得する。

【００１２】主制御部１２は、他の処理実行部１６にも
接続されるが、処理実行部１６の処理に必要なデータを
処理前記憶部１４に書き込むのみで、データの実際の処
理は、処理実行部１６が主制御部１２と独立して（並行
して）行う。このため、主制御部１２が複数の処理実行
部１６あるいは他の部分を直接制御する場合に比して、
処理速度が向上している。また、主制御部１２および処
理実行部１６の並列処理のため、処理前記憶部１４は、
例えばデュアルポートＲＡＭとして構成される。

【００１３】処理実行部１６は、記憶部アクセス回路２
０と、直列に接続された複数の処理部（２２，２４，２
６）と、を備える。記憶部アクセス回路２０は、処理前
記憶部１４から、データ処理の対象としての元データ
と、元データの処理を行うための処理パラメータとを取
得し、これを各処理部（２２，２４，２６）に送出す
る。

【００１４】図２に示すように、処理前記憶部１４に
は、主制御部１２によって、その処理順に元データとそ
れに対応する処理パラメータとが格納される。処理実行
部１６は、複数の元データ（図２の場合は元データ１〜
元データ５）に対するデータ処理を、ここに格納された
順に、順次実行する。また図２に示すように、各処理パ
ラメータは、各処理部毎のパラメータ（すなわち処理部
Ａ用パラメータ等）と、元データのパラメータ（元デー
タサイズ）とを、その順に含む。

【００１５】処理部（２２，２４，２６）は、受け取っ
た処理パラメータに基づいて、元データに対し、それぞ
れ異なる処理を行う。処理実行部１６では、シリアルデ
ータとしての元データを構成するビットデータが、その
先頭（前側）から順次、例えば所定のビット周期で同期
して転送される。各処理部（２２，２４，２６）は、入
力されたビットデータに対してそれぞれの処理を行う。

【００１６】この処理実行部１６は、元データに対して
新たなビットを付加するため、および元データから所定
のビットを削除するために、処理部Ｂ（２４）を備え
る。ビット付加が行われる場合、処理部Ｂ（２４）は、
それより上流側の各部（図１の例の場合、処理部Ａ（２
２）および記憶部アクセス回路２０）に対してデータ転
送を一時停止させる一時停止信号を生成する。この一時
停止中に処理部Ａ（２２）において元データのビット付
加位置にビットデータが付加される。またビット削除が
行われる場合、処理部Ｂ（２４）は、それより下流側の
各部（図１の例の場合、処理部Ｃ（２６））に対してビ
ット削除位置（削除ビット）を知らせるための削除位置
信号を生成する。この削除位置信号に基づいて、下流側
では、削除ビットの処理が省略されるとともに、ビット
削除が行われる。上記ビット付加およびビット削除の各
処理の詳細については後述する。

【００１７】処理部Ａ（２２）は、元データに対してビ
ット付加が行われる前、または元データからビット削除
が行われる前に必要な処理を実行する回路であり、また
処理部Ｃ（２６）は、元データに対してビット付加が行
われた後、または元データからビット削除が行われた後
に必要な処理を実行する回路である。データ処理回路１
０がＣＤＭＡ方式の基地局装置用の符号化回路として構
成された場合、処理部Ａ（２２）は例えば、ＣＲＣ（Cy
clic Redundancy Check）コードの付加、または誤り訂
正符号化等の処理を行う回路として、また処理部Ｃ（２
６）は、インタリーブ、フレームセグメント等の処理を
行う回路として構成される。またデータ処理回路１０が
ＣＤＭＡ方式の基地局装置用の復号化回路として構成さ
れた場合、処理部Ａ（２２）は、例えばデインタリーブ
等の処理を行う回路として、また処理部Ｃ（２６）は、
例えば誤り訂正復号化等の処理を行う回路として構成さ
れる。

【００１８】次に、図３および４を参照して、データ処
理回路１０によるビットデータの付加についてより詳細
に説明する。図３は、ビット付加に伴うシリアルデータ
の変化の一例を示す図、また図４は、データ処理回路１
０の各部における図３のビットデータの保持状態の遷移
の一例を示す図である。

【００１９】ここでは、図３に示すように、複数のビッ
トデータ（ａ〜ｈ；８ビット）を含むシリアルデータと
して構成される元データＤ１に、新たなビット（ｘ〜
ｚ；３ビット）が付加されてデータＤ２（ａ〜ｄ，ｘ〜
ｚ，ｅ〜ｈ；１１ビット）が生成される場合について説
明する。これらデータＤ１，Ｄ２を構成する各ビットデ
ータは、データ処理回路１０内を、ビットａから順に、
順次転送される。ここでは、先に処理される側を前側
と、また後に処理される側を後側と記すことにする。

【００２０】図４に示すように、各処理部（２２，２
４，２６）には、それぞれ１ビットずつデータが転送さ
れ、処理される。この図において、ｔ１，ｔ２，・・
・，ｔｅは、ビットデータの転送タイミングを示す。タ
イミングｔ１では、ビットａおよびビットｂは、そのデ
ータの処理が既に終了していて、処理後記憶部１８に格
納されており、続くビットｃが処理部Ｃ（２６）に、ビ
ットｄが処理部Ｂ（２４）に、そしてビットｅが処理部
Ａ（２２）にそれぞれ保持されている。それより後側の
ビット（ｆ〜ｈ）は、処理前記憶部１４に格納されたま
まである。

【００２１】処理部Ｂ（２４）は、ビット付加位置に対
応するビットを取得したときに、一時停止信号を生成す
る処理を行う。より具体的には、処理部Ｂ（２４）は、
処理実行部１６で処理中の元データに対応する処理パラ
メータに基づいて、ビット付加内容（例えばビット付加
位置および付加ビット数等）を予め取得しておく。図３
および図４の例では、処理部Ｂ（２４）は、処理パラメ
ータから、ビット付加位置がビットｄとｅの間の位置で
あることを取得する。そして、処理部Ｂ（２４）は、そ
のビット付加位置に対応して設定されたビット（例えば
ビット付加位置に隣接した前側のビット；この場合ビッ
トｄ）を受け取ると、ビット付加位置より後のビットデ
ータを保持するデータ処理部（この場合処理部Ａ（２
２））に対し、付加するビット数分のビット転送時間に
わたってデータ転送を一時停止させる一時停止信号を生
成し、これをそのデータ処理部に向けて送信する。ま
た、この一時停止信号は、記憶部アクセス回路２０にも
送信され、これにより、処理前記憶部１４からのビット
データの取得も一時停止される。

【００２２】この一時停止中に、ビットデータの付加が
実行される。図４の例では、タイミングｔ１ではビット
付加位置は処理部Ｂ（２４）と処理部Ａ（２２）との間
にある。ここで、処理部Ａ（２２）においてその下流側
に転送されるビットデータとしてビットｘが準備され、
タイミングｔ２においてこのビットｘが送信される。ま
た、ビット付加位置より前側のビットデータは、通常ど
おり、一時停止されることなく、転送される。こうする
ことで、タイミングｔ２において、処理部Ｂ（２４）
は、新たに付加（挿入）されたビットｘを保持すること
ができる。すなわち一時停止信号により、処理部Ａ（２
２）では、元々保持していたビットｅの転送は一時停止
されるが、これに替えて新たなビットｘが転送され、こ
れが付加ビットとなるのである。なお、処理部Ａ（２
２）は、前回転送したビットデータを格納するレジスタ
を備えており、付加されるビットｘとして、このレジス
タに格納されたビットデータ（すなわち、図４の例の場
合、ビットｄ）が用いられる。

【００２３】以下、付加するビット数分（図４の例の場
合３ビット）のビット転送時間（ｔ２〜ｔ４までのビッ
ト周期３周期分）にわたって、上記と同様にデータ転送
が一時停止され、こうして、元データにビットｘ，ｙ，
ｚが付加される。こうして、処理後記憶部１８には、図
３に示す処理後のデータＤ２が格納される。なお、処理
部Ｃ（２６）がインタリーブ処理を行う場合、各ビット
データは、処理部Ｃ（２６）によって取得された並び順
に応じたアドレスの格納領域に格納される。この並び順
を示すデータは、ビットデータと並列に転送される。

【００２４】このような構成により、ビットデータを付
加するレートマッチングのためにデータ処理部（２２，
２４，２６）の途中にメモリバッファを設ける必要がな
くなるから、その分データの書き込みおよび読み出しに
要していた時間の分、データ処理時間の短縮を図ること
ができる。

【００２５】次に、図５および図６を参照して、データ
処理回路１０によるビットデータの削除についてより詳
細に説明する。図５は、ビット削除に伴うシリアルデー
タの変化の一例を示す図、また図６は、データ処理回路
１０の各部における図５のビットデータの保持状態の遷
移一例を示す図である。

【００２６】ここでは、図５に示すように、複数のビッ
トデータ（ａ〜ｋ；１１ビット）を含むシリアルデータ
として構成される元データＤ１１から、ビット（ｅ〜
ｇ；３ビット）が削除されてデータＤ１２（ａ〜ｄ，ｈ
〜ｋ；８ビット）が生成される場合について説明する。
これらデータＤ１１，Ｄ１２を構成する各ビットデータ
は、データ処理回路１０内を、ビットａから順に転送さ
れる。

【００２７】各処理部（２２，２４，２６）には、それ
ぞれ１ビットずつデータが転送され、処理される。図６
のタイミングｔ１１では、ビットａおよびビットｂは、
そのデータの処理が既に終了して処理後記憶部１８に格
納されており、続くビットｃが処理部Ｃ（２６）に、ビ
ットｄが処理部Ｂ（２４）に、そしてビットｅが処理部
Ａ（２２）にそれぞれ保持されている。それより後側の
ビット（ｆ〜ｋ）は、処理前記憶部１４に格納されたま
まである。

【００２８】処理部Ｂ（２４）は、ビット削除位置に対
応するビットを取得したときに、それより下流側の各部
にビット削除位置を知らせる削除位置信号を生成する処
理を行う。より具体的には、処理部Ｂ（２４）は、処理
実行部１６で処理中の元データに対応する処理パラメー
タに基づいて、ビット削除内容（例えばビット削除位置
および削除ビット数等）を予め取得しておく。図５およ
び図６の例では、処理部Ｂ（２４）は、処理パラメータ
から、ビット削除位置がビットｅ〜ｇの３ビットである
ことを取得する。そして、処理部Ｂ（２４）は、そのビ
ット削除位置に対応して設定されたビット（例えばビッ
ト削除位置に隣接した前側のビット；この場合ビット
ｄ）を受け取ると（タイミングｔ１１）、削除するビッ
トデータをそのデータ処理に必要としないデータ処理部
（この場合処理部Ｃ（２６））またはそのデータ処理部
の処理の後にビットデータの削除を行うデータ削除部
（この場合処理部Ｃ（２６））に対し、削除位置信号を
生成し、これをそのデータ処理部に向けて送信する。

【００２９】削除位置信号Ｓは、例えば図５に示すよう
に、削除ビットを含む元データＤ１１に対し、ビット同
士が一対一に対応したデータとして生成され、この削除
位置信号Ｓは、元データＤ１１と同期して並列に転送さ
れる。なお、図５の例では、削除位置に「１」が、また
削除しない位置には「０」が設定されている。

【００３０】この削除位置信号に基づいて、削除するビ
ットデータをそのデータ処理に必要としないデータ処理
部（この場合処理部Ｃ（２６））におけるデータ処理、
およびデータ削除部（この場合処理部Ｃ（２６））にお
けるビットデータの削除が実行される。より具体的に
は、例えば図６の、タイミングｔ１１から所定時間（ビ
ット周期２周期分の時間）が経過してビットデータが二
つ先の処理部に進んだタイミングｔ１３において、処理
部Ｃ（２６）は削除ビットｅを受け取る。図５から、こ
の削除ビットｅに対応して削除指示「１」が設定されて
いるから、処理部Ｃは、このビットｅに対する処理を行
わないとともに、処理後記憶部１８への書き込みも行わ
ない。同様の処理が、他の削除ビットｆ，ｇに対しても
行われ、こうして、処理後記憶部１８には、図５に示す
処理後のデータＤ１２が格納される。なお、処理部Ａ
（２２）がデインタリーブ処理を含む場合、各ビットデ
ータは、処理部Ｃ（２６）によって処理後記憶部１８
に、処理部Ａ（２２）によって取得された並び順に応じ
たアドレスの格納領域に格納される。この並び順を示す
データは、ビットデータと並列に処理部Ａ（２２）から
処理部Ｃ（２６）に転送される。

【００３１】このような構成により、ビットデータを削
除するレートマッチングのためにデータ処理部（２２，
２４，２６）の途中にメモリバッファを設ける必要がな
くなるから、その分データの書き込みおよび読み出しに
要していた時間の分、データ処理時間の短縮を図ること
ができる。また、削除するビットデータをそのデータ処
理に必要としないデータ処理部における消費電力の低減
を図ることができる。

【００３２】なお、上記実施形態で示した構成および動
作はあくまで一例であって、それに限定されるものでは
ない。例えば、上記実施形態では、ビット付加およびビ
ット削除にかかる処理を行うのは処理部Ｂ（２４）のみ
であったが、これに替えて、または処理部Ｂとともに、
他の処理部（例えば処理部ＡまたはＣ）がビット付加あ
るいはビット削除にかかる処理を行うように構成しても
よい。すなわち、ビット付加またはビット削除にかかる
処理を行うための処理部は、処理実行部において、記憶
部アクセス回路の下流側の任意の位置に備えることがで
きるし、また複数備えることもできる。例えば、図１に
おいて、処理部Ａ（２２）がビット付加にかかる処理を
行う場合には、処理部Ａ（２２）からその上流側の記憶
部アクセス回路２０に向けて一時停止信号（図１に破線
で示す）が送信され、記憶部アクセス回路２０から処理
部Ａ（２２）に転送される予定のビットデータの転送が
一時停止されるとともに、そのビットデータに替えて付
加ビットデータ（例えばＣＲＣコード等）が処理部Ａ
（２２）に転送される。また、ビット付加またはビット
削除にかかる処理を行うための処理部の上流側または下
流側において別の処理を行う処理部（すなわち図１では
処理部Ａ，Ｃ）は、それぞれ複数設けることができる。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
データ処理部の途中にシリアルデータを格納するメモリ
バッファを設けることなくレートマッチングを行うこと
ができるため、メモリバッファに対するアクセス時間の
分、データ処理にかかる時間を低減することができる。

【図面の簡単な説明】

【図１】 本発明の実施形態にかかるデータ処理回路の
構成図である。

【図２】 本発明の実施形態にかかるデータ処理回路の
処理前記憶部に記憶されるデータの一例を示す図であ
る。

【図３】 本発明の実施形態にかかるデータ処理回路に
おける処理前および処理後のデータ変化の一例を示す図
である。

【図４】 本発明の実施形態にかかるデータ処理回路の
各部におけるビットデータの保持状態の遷移の一例を示
す図である。

【図５】 本発明の実施形態にかかるデータ処理回路に
おける処理前および処理後のデータ変化、および削除位
置指示信号の一例を示す図である。

【図６】 本発明の実施形態にかかるデータ処理回路の
各部におけるビットデータの保持状態の遷移の一例を示
す図である。

【図７】 従来のデータ処理回路を示す図である。

【符号の説明】

１０ データ処理回路、１２ 主制御部、１４ 処理前
記憶部、１６ 処理実行部、１８ 処理後記憶部、２０
記憶部アクセス回路、２２ 処理部、２４処理部（一
時停止信号生成部、削除位置信号生成部）、２６ 処理
部（削除ビットをデータ処理に必要としないデータ処理
部，データ削除部）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリアルデータを構成するビットデータ
   を順次取得し、ビットデータを新たに付加する処理を含
   む所定のデータ処理を施すデータ処理回路であって、 ビット付加位置より後のビットデータを保持するデータ
   処理部に対し、付加するビット数分のビットを転送する
   時間にわたってそのビットデータの転送を一時停止させ
   る一時停止信号を生成する一時停止信号生成部、を備
   え、 前記一時停止信号による一時停止中にシリアルデータへ
   のビットデータの付加を行うことを特徴とするデータ処
   理回路。
2. 【請求項２】 シリアルデータを構成するビットデータ
   を順次取得し、ビットデータを削除する処理を含む所定
   のデータ処理を施すデータ処理回路であって、 削除するビットデータをそのデータ処理に必要としない
   データ処理部またはそのデータ処理部の処理の後にビッ
   トデータの削除を行うデータ削除部に対し、そのビット
   削除位置を知らせる信号を生成する削除位置信号生成
   部、を備え、 前記削除するビットデータを必要としないデータ処理部
   またはデータ削除部には、削除ビットが未削除のデータ
   が入力されることを特徴とするデータ処理回路。
3. 【請求項３】 請求項１または２に記載のデータ処理回
   路を備えた無線通信装置。