JP3819626B2 - 半導体装置の製造方法及びエッチング装置 - Google Patents
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- 238000005530 etching Methods 0.000 title claims description 243
- 239000004065 semiconductor Substances 0.000 title claims description 111
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000000758 substrate Substances 0.000 claims description 80
- 238000000034 method Methods 0.000 claims description 74
- 238000012544 monitoring process Methods 0.000 claims description 25
- 238000005259 measurement Methods 0.000 claims description 22
- 239000000969 carrier Substances 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000003860 storage Methods 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 description 31
- 238000010586 diagram Methods 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 11
- 230000001133 acceleration Effects 0.000 description 10
- 238000000137 annealing Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000001514 detection method Methods 0.000 description 9
- 230000003287 optical effect Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000000523 sample Substances 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 239000010407 anodic oxide Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32917—Plasma diagnostics
- H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32917—Plasma diagnostics
- H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
- H01J37/32963—End-point detection
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造工程におけるエッチング工程に係り、特にエッチングの終点を正確に検出あるいはエッチングの深さを高精度でモニタするための半導体装置の製造方法及びエッチング装置に関する。
【０００２】
【従来の技術】
半導体装置を製造する際には、配線や電極として働く導電層のパターニング、コンタクトホールやスルーホールの開孔、及び素子分離用の絶縁物や半導体素子を埋め込み形成するためのトレンチの形成など様々な工程でエッチングが行われている。このような種々のエッチング工程において、従来はエッチングの終点検出には、例えば（ａ）作業者の目視による方法、（ｂ）エッチングの対象となる材料に対して高いエッチング選択比を有する材料からなるストッパ層を用いてエッチングの進行を停止させる方法、（ｃ）予め測定した試料のエッチング速度に基づいて進行中のエッチングの深さを推定し、エッチング時間により深さを制御する方法、（ｄ）エッチング時に発生するガスの量を測定して深さを推定する方法、（ｅ）探針によってエッチングの深さを直接測定する方法、（ｆ）レーザ光を照射して入射光と反射光との行路差によるレーザ光の干渉を利用して深さを測定する方法などで測定あるいは推定を行っている。
【０００３】
ところで、近年、高集積化された半導体装置、例えばＤＲＡＭではＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造やＤＴ（ｄｅｅｐ ｔｒｅｎｃｈ）構造が注目されている。ＳＴＩ構造のＤＲＡＭでは、半導体基板に浅いトレンチを形成して絶縁物を埋め込むことにより、素子分離を行っている。また、ＤＴ構造のＤＲＡＭでは、半導体基板の主表面に深いトレンチを形成し、このトレンチ内にキャパシタ電極を埋め込み形成することにより、チップ占有面積を増大させることなく大きな容量を確保している。これらＳＴＩ構造やＤＴ構造を形成するためには、エッチングによって微細で且つ高精度なトレンチを形成する技術が必要である。
【０００４】
しかしながら、上述した（ａ）〜（ｆ）のエッチング終点検出方法は、いずれもＳＴＩ構造やＤＴ構造を採用した２５６Ｍビット以上のＤＲＡＭで要求されるような十分高い精度でエッチングの終点を検出するのが困難であったり、大規模な測定装置が必要になってエッチング装置のコストが高くなるという問題がある。例えば（ａ）の方法ではエッチングの深さを正確に判断することは困難であり、特にＤＴ構造のようにアスペクト比の高いエッチングが要求される場合には終点を判断するのはほとんど不可能である。半導体基板を直接エッチングしてトレンチを形成するので（ｂ）の方法は適用できない。また、（ｃ），（ｄ）の方法は推定または間接的な測定であるため、製造ばらつきなどによる影響を受けやすく、やはり要求されるような高い精度は得られない。（ｅ）の方法ではエッチングと同時に測定を行うことができず、且つ微細で深いトレンチの測定は困難である。更に、（ｆ）の方法は深さを直接測定するので精度は高いが、エッチング装置にレーザ光を用いた測定装置を付加しなければならず装置が高価になる。
【０００５】
上記のような問題を解決するため、電気的にエッチングの終点を検出する方法として、米国特許第５，１７３，１４９号には、ｎ型不純物層上への陽極酸化膜の形成によってエッチング電流がゼロに到達したときに、ｐ型不純物層のエッチングを停止する技術が開示されている。また、米国特許第４，３５８，３３８号には、エッチング対象のエッチング電流を検出して終点を検出する技術が開示されている。更に、特開昭６０−１６７３３２号公報にはエッチングすべき溝と同じ深さに延びる不純物層を形成し、上記溝をまたぐように一対の測定針を当てて電気抵抗を測定し、抵抗が急増した時点でエッチングを停止する技術が開示されている。
【０００６】
しかしながら、上記米国特許第５，１７３，１４９号に開示されている技術はウェットエッチングに適用するものであり、ＳＴＩ構造やＤＴ構造を形成するために必要な異方性エッチング、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）には適用できない。また、米国特許第４，３５８，３３８号に開示されている技術では、エッチングの対象物を流れる電流を計測してエッチングの終点を検出しているが、電流供給源としてエッチングプラズマを用いているため、ＤＴ構造のような微細で深い（アスペクト比の高い）トレンチでは電流レベルが小さくなって検出が困難になる。更に、特開昭６０−１６７３３２号公報に開示されている技術では、溝を挟むように一対の測定針を当てる必要があり、穴状のトレンチが形成されるＳＴＩ構造やＤＴ構造には不純物層に多数の電流経路が残存してしまうため適用できない。
【０００７】
【発明が解決しようとする課題】
上記のように従来の半導体装置の製造方法は、エッチング終点を正確に検出、あるいはエッチングの進行状況を正確にモニタできないという問題があった。
【０００８】
また、従来の半導体装置の製造方法は、ＳＴＩ構造やＤＴ構造のように微細で且つ高精度なトレンチが要求されるエッチングの終点検出、あるいはエッチングの進行状況のモニタが正確にできないという問題があった。
【０００９】
更に、従来のエッチング装置は、エッチングの深さを正確にモニタしようとすると測定装置を付加しなければならず、エッチング装置が高価になるという問題があった。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、エッチング終点を正確に検出、あるいはエッチングの進行状況を正確にモニタできる半導体装置の製造方法を提供することにある。
【００１１】
また、この発明の他の目的は、微細で且つ高精度なトレンチが要求されるＳＴＩ構造やＤＴ構造を形成する際のエッチングの終点の検出、あるいはエッチングの進行状況の正確なモニタを行うのに好適な半導体装置の製造方法を提供することにある。
【００１２】
この発明の更に他の目的は、装置の高コスト化を招くことなく正確なエッチング終点の検出やエッチングの深さのモニタができるエッチング装置を提供することにある。
【００１３】
【課題を解決するための手段】
この発明の第１の態様に係る半導体装置の製造方法は、半導体基体のエッチング予定領域におけるエッチングの予定の深さにｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をモニタしつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知してエッチングの終点とする。
【００１４】
また、この発明の第２の態様に係る半導体装置の製造方法は、半導体基体におけるエッチング予定領域に異なる深さの複数のｐｎジャンクションを形成し、これらｐｎジャンクションにそれぞれ逆バイアス電圧を与えて空乏層を生成し、前記複数のｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をそれぞれ測定しつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大をそれぞれ検知して異方性ドライエッチング工程をモニタする。
【００１５】
この発明の第３の態様に係る半導体装置の製造方法は、半導体基体のモニタ領域に所定の深さのｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定しつつ前記半導体基体の前記モニタ領域及びエッチングすべき領域を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知してエッチングの終点とする。
【００１６】
更に、この発明の第４の態様に係る半導体装置の製造方法は、半導体基体のモニタ領域に所定の深さのｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定しつつ前記半導体基体の前記モニタ領域とエッチングすべき領域を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知し、引き続き異方性ドライエッチングを進行させて前記逆バイアス電流の増大を検知した時の前記モニタ領域の深さに基づいてエッチングの深さを制御する。
【００３５】
更にまた、この発明の第５の態様に係るエッチング装置は、半導体基体が収容される反応室と、前記反応室内にエッチングのための反応性ガスを供給するガス供給手段と、前記反応室内に供給された反応性ガスをプラズマ化するプラズマ生成手段と、前記半導体基体のエッチング予定領域に形成されたｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成する電圧印加手段と、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定する電流測定手段と、前記電流測定手段により測定した、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知する検知部、パラメータのデータを記憶する記憶部、及び前記記憶部に記憶されているパラメータのデータと前記電流測定手段による測定値とに基づいてエッチング時間とエッチング条件を算出する演算部を備え、前記電流測定手段による測定結果に応じてエッチング終点の判定、あるいはエッチングの深さのモニタを行う制御手段とを具備する。
この発明の第６の態様に係る半導体装置の製造方法は、半導体基体におけるエッチング予定領域に異なる深さの複数のｐｎジャンクションを形成し、これらｐｎジャンクションにそれぞれ逆バイアス電圧を与えて空乏層を生成し、前記複数のｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をそれぞれ測定しつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知し、前記複数のｐｎジャンクションに隣接する領域での異方性ドライエッチング工程をモニタし、前記異方性ドライエッチングを更に実行し、前記逆バイアス電流の増大を検知した時のエッチングの深さに基づいてオーバーエッチング時間を制御する。
【００３７】
上記第１の形態に係る製造方法によれば、半導体基体のエッチング予定領域に予め形成したｐｎジャンクションの空乏層をエッチング終点のセンサとして用いるので、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。しかも、ｐｎジャンクション（空乏層）の深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できるので、高い精度でエッチングの終点を検知できる。また、ウェーハ（半導体基体）上には電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００３８】
上記第２の形態に係る製造方法によれば、半導体基体のエッチング予定領域に形成した異なる深さの複数のｐｎジャンクションの空乏層をそれぞれエッチングの深さを検知するためのセンサとして用いるので、エッチングの進行状況を正確にモニタできる。しかも、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。上記複数のｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによってそれぞれ正確に制御できるので、高い精度でエッチングの進行状況をモニタできる。また、ウェーハ（半導体基体）上には電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００３９】
上記第３の形態に係る製造方法によれば、半導体基体のモニタ領域に形成したｐｎジャンクションの空乏層をセンサとして用いるので、必ずしも素子領域にｐｎジャンクションを形成する必要がなく、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できるので、高い精度でエッチングの深さを設定できる。また、ウェーハ（半導体基体）上にはモニタ領域と逆バイアス電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００４０】
上記第４の形態に係る製造方法によれば、半導体基体のモニタ領域に形成したｐｎジャンクションの空乏層をセンサとして用い、エッチングが所定の深さに達したことを検知した後、更にエッチングを進行させ、前記モニタ領域の深さに基づいてエッチングの深さを制御するので、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できる。また、ウェーハ（半導体基体）上にはモニタ領域と逆バイアス電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の付加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００５９】
上記第５の形態に係る構成によれば、通常のエッチング装置に、電圧印加手段、電流測定手段及び制御手段を設ければよいので、大規模な測定装置を付加する必要がなく、装置の高コスト化を招くことなくエッチング終点を検出できる。しかも、制御手段で逆バイアス電流の急激な上昇を検知してエッチングを終了するので、エッチング終点を正確に検出できる。
上記第６の形態に係る製造方法によれば、半導体基体のエッチング予定領域に形成した異なる深さの複数のｐｎジャンクションの空乏層をそれぞれエッチングの深さを検知するためのセンサとして用いるので、エッチングの進行状況を正確にモニタしてオーバーエッチング時間を制御できる。しかも、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。上記複数のｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによってそれぞれ正確に制御できるので、高い精度でオーバーエッチング時間を制御できる。また、ウェーハ（半導体基体）上には電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００６１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００６２】
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、ＤＴ構造の半導体装置を形成する際のエッチング工程に着目したフローチャート、図２（ａ）〜（ｄ）はそれぞれ、上記ＤＴ構造の半導体装置を形成する際のＲＩＥ工程における半導体基板の状態を製造工程順に示す断面図である。
【００６３】
まず、図２（ａ）に示すように、トレンチの形成予定領域下の半導体基板（ウェーハ）１１中に不純物をイオン注入して活性化し、形成するトレンチの底部に対応する位置にｐｎジャンクション１２を形成する（ステップ１）。この時、ｐｎジャンクション１２の深さｄＪ は、イオン注入の加速エネルギーとアニールによって、形成するトレンチの底部に位置するように制御する。
【００６４】
次に、図２（ｂ）に示す如く、半導体基板１１の主表面上にトレンチを形成するためのエッチングマスク１３を形成する（ステップ２）。このマスク１３としては、例えば半導体基板１１上にＴＥＯＳ（ＳｉＯ２ ）膜を形成し、このＴＥＯＳ膜をフォトリソグラフィーによりパターニングして用いる。このマスク１３には、半導体基板１１の主表面に電圧を印加するための窓を開口しておく。
【００６５】
その後、図２（ｃ）に示すように、上記半導体基板１１をクランプ１４に固定し、上記ｐｎジャンクション１２に逆バイアス電圧ＶＲ を印加することにより空乏層１６を生成した状態で上記半導体基板１１のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行い、トレンチ１５を形成する（ステップ３）。このＲＩＥは、上記ｐｎジャンクション１２を流れる逆バイアス電流をモニタしつつ行う（ステップ４）。そして、逆バイアス電流が急激に上昇したか否かを判定し（ステップ５）、変化がない場合にはエッチングを続ける。
【００６６】
図２（ｄ）に示すように、エッチングが進行してトレンチ１５がｐｎジャンクション１２に生成された空乏層１６に達すると、後述する原理によりリーク電流が増大し、図３（ａ）に示すように逆バイアス電流ＪＲ が急激に増加する。この逆バイアス電流が急激に上昇した点はｐｎジャンクションの位置、すなわち所期のトレンチ１５の深さｄＪ であるので、図３（ｂ）に示すように、この点をエッチングの終点と判定してＲＩＥを終了する（ステップ６）。
【００６７】
その後、必要に応じてトレンチ１５の側壁及び底部をＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）によってエッチングする（ステップ７）。このエッチングは、図４に示すようにＲＩＥの際にトレンチ１５の側壁及び底部に結晶欠陥などのダメージ層１７が形成されるので、このダメージ層１７を除去するためである。このＣＤＥの際にも上記ＲＩＥと同様に逆バイアス電流ＪＲ のモニタを行う（ステップ８）。図５に示すように、ＣＤＥによってダメージ層１７が除去されるに従って逆バイアス電流ＪＲ は徐々に低下する。そこで、逆バイアス電流ＪＲ が初期値に近づいたことを検知することによりダメージ層１７を除去できたか否かを判定できる（ステップ９）。そして、逆バイアス電流ＪＲ が初期値に充分近づいた時点でエッチングの終点と判定してＣＤＥを終了する（ステップ１０）。このように、ｐｎジャンクション１２の逆バイアス電流ＪＲ のモニタは、トレンチの深さのモニタだけでなく、ＲＩＥによる側壁部や底部のダメージあるいはその品質の識別のためにも用いることができる。もし、逆バイアス電流ＪＲ の急激な変化が異常に大きければ、それはＲＩＥ工程が悪化したことを意味する。なぜなら、ｐｎジャンクションの逆バイアス電流ＪＲ 、すなわちジャンクションリーク電流は、デバイスの性能、例えばＤＲＡＭのセルキャパシタにおける電荷保持時間を低下させる。従って、逆バイアス電流ＪＲ は、一定の満足できるレベルに低減すべきである。
【００６８】
引き続き、上記トレンチ１５内にキャパシタ電極を埋め込み形成した後（ステップ１１）、半導体基板の素子領域にＭＯＳトランジスタ、抵抗、配線層及びパッシベーション膜などを順次形成し（ステップ１２）、パッケージへの実装工程を経て半導体装置を完成する。
【００６９】
図６（ａ），（ｂ）は、上記半導体基板中のｐｎジャンクションに逆バイアス電圧ＶＲ を印加するためのコンタクトシートを示している。（ａ）図はコンタクトシートの端部の拡大断面図、（ｂ）図は２枚のコンタクトシートを半導体基板（ウェーハ）にコンタクトした状態を示す断面図である。図６（ａ）に示す如く、コンタクトシート２０は、厚さ１０μｍ程度のＣｕシート２１の表面に、厚さ１０μｍのドープドシリコン層２２が形成され、これらの表面にポリイミド層２３が被覆されて構成されている。上記ポリイミド層の厚さは１０μｍ程度であり、基板１１との接触部には数ｍｍ程度の窓２４が形成されている。上記Ｃｕシート２１は抵抗値を低くするためのものであり、窓２４から露出されるようにしたドープドシリコン層２２は、基板１１に金属シート２１を直接接触させると基板を汚染する恐れがあるので、金属汚染を防止するためのものである。
【００７０】
上記のような構成の２枚のコンタクトシート２０−１，２０−２を用意し、それぞれのシート２０−１，２０−２の端部の窓２４−１，２４−２を半導体基板１１の主表面と裏面にそれぞれ対向させて配置し、上記窓２４−１，２４−２に対向する面のポリイミド層２３−１，２３−２に上下方向から圧力を印加して半導体基板１１との電気的なコンタクトを取る。そして、これらのシート２０−１，２０−２を介してｐｎジャンクションに空乏層を生成するための逆バイアス電圧ＶＲ を印加する。
【００７１】
次に、上述した方法によってエッチング終点を検知する原理について図７ないし図１０を用いて詳しく説明する。図７に示すように、シリコン基板がＲＩＥされて界面ができると、この界面に存在するシリコン原子２５，２５，…は結合を作る相手のシリコン原子を失うので、この原子２５，２５，…の周りに局在した電子準位が生成される。特にそのエネルギーレベルが半導体の禁制帯にある時には、ｘ方向に沿ったエネルギー図上で図８（ａ）に示すように表現できる。
【００７２】
図８（ｂ）はｐｎジャンクションを有するシリコン基板の実空間の図であり、図８（ｃ）はＲＩＥ工程で形成された表面のｙ方向に沿ったエネルギーバンド図である。明らかなように、空乏領域と交差する表面は、そのバンドギャップ状態もまた空乏領域になる。一般に、空乏領域中のバンドギャップ状態は、ホールの放出とエレクトロンの放出による自由キャリアの生成を促進させ、逆バイアスされたｐｎジャンクションを横切るリーク電流を誘導する。空乏領域中のバンドギャップ状態による自由キャリアの生成メカニズムの詳細については後に言及する。
【００７３】
図９は、バンドギャップ状態と伝導帯または価電子帯との間の電荷転送の個々の過程を描いている。占有されたバンドギャップ状態から伝導帯へのエレクトロンの放出は、過程▲１▼によって表示される。逆に、過程▲２▼は、非占有ギャップ状態によって捕獲された、伝導帯中のエレクトロンを表現している。同様に、過程▲３▼は、非占有のバンドギャップ状態から価電子帯へのホール放出である。占有されたギャップ状態によって捕獲された価電子帯中のホールは、過程▲４▼によって表される。バンドギャップ状態と伝導帯または価電子帯との間の電荷転送のショックレイ−リード−ホール（Ｓｈｏｃｋｌｙ−Ｒｅａｄ−Ｈａｌｌ）統計値で単純に仮定すると、各過程▲１▼，▲２▼，▲３▼，▲４▼はそれぞれ、下式［数１］，［数２］，［数３］，［数４］で表せる。
【００７４】
【数１】
【００７５】
【数２】
【００７６】
【数３】
【００７７】
【数４】
【００７８】
但し、上式［数１］ないし［数４］において、ｆはギャップ状態の占有、Ｅｉは真性半導体のフェルミ準位、ψｎはエレクトロンの擬フェルミ準位、ψｐはホールの擬フェルミ準位、ｋはボルツマン係数、Ｔは絶対温度である。また、Ｖｔｈは熱運動速度、σｎはエレクトロンの捕獲横断面、σｐはホールの捕獲横断面、ＥＴ は捕獲エネルギー準位、ｎｉは固有のキャリア濃度である。
【００７９】
安定状態では、［数１］と［数４］の和と［数２］と［数３］の和は等しいと考えられるので、
【数５】
【００８０】
と表せる。また、ネットジェネレーションレート（ｎｅｔ ｇｅｎｅｒａｔｉｏｎ ｒａｔｅ）Ｇは［数１］−［数２］で表せるので、
【数６】
【００８１】
である。ここで、ΔＥｉ、Ｅｉ’をそれぞれ、
【数７】
【００８２】
【数８】
【００８３】
とおくと、［数６］は、
【数９】
【００８４】
と表せる。空乏層中では、図１０から明らかなように、
【数１０】
【００８５】
とおけるので、上式［数９］は、
【数１１】
【００８６】
となる。
【００８７】
従って、自由キャリアの生成に効率の良い、禁制帯を取り巻くエネルギーレベルのギャップ状態は、逆バイアスされたｐｎジャンクションを横切るリーク電流によって起こる内部電界によって迅速に一掃される。
【００８８】
ＲＩＥ工程で形成される表面は、各種のエネルギーレベルのギャップ状態から多数のダングリングボンドを持っている。ギャップ状態のいくつかは禁制帯のまわりにエネルギーレベルを持っており、上述したように自由キャリア生成の効率が良くなる。従って、空乏領域を横切る１つのＲＩＥ表面は、自由キャリア生成開始のギャップ状態とジャンクションを横切るリーク電流を増大させる。換言すれば、ＲＩＥ工程がｐｎジャンクションを横切る空乏領域にちょうど到達したときに、突然リーク電流信号が増大する。このリーク電流の増大をモニタすることによって正確なエッチング終点を検知することができる。
【００８９】
上述した第１の実施の形態では、半導体基板におけるディープトレンチの形成予定領域のｐｎジャンクションに空乏層を生成してエッチング終点のセンサとして用いるので、従来のいかなる光学的な測定とも異なり、深いトレンチであっても容易にエッチング終点を検知できる。しかも、ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できるので、高精度の検知が可能となる。また、半導体基板（ウェーハ）上には電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やレーザ測定装置などのようなエッチング装置の反応室への大規模な機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００９０】
なお、上記第１の実施の形態では、エッチングの終点を検出するためにｐｎジャンクションを設けたが、半導体素子を形成するためのウェル領域と半導体基板とによって形成されるｐｎジャンクションを利用してエッチングの終点検出を行うようにしても良い。
【００９１】
また、エッチングが空乏層に到達した時点でエッチングを停止するようにしたが、トレンチが空乏層に到達するまでのエッチング時間やその条件などの種々のパラメータを測定しておき、これらに基づいてエッチングを進行させて所望の深さに達したときにエッチングを停止させるようにしても良い。この場合にはトレンチの深さを推定することになるが、エッチングされる半導体基板そのものを用い、且つエッチング装置やエッチング条件も同一で行えるので、製造ばらつきなどによる影響を受けることはほとんどなく、正確且つ高精度にエッチングできる。
【００９２】
更に、エッチング領域の異なる深さに複数のｐｎジャンクションを形成してそれぞれに逆バイアス電圧を与えることにより空乏層を生成し、これら複数の測定点でエッチングの進行をモニタすれば、更に正確なエッチング終点の制御、あるいはエッチング深さのモニタが可能となる。
【００９３】
ディープトレンチを形成する場合を例に取って説明したが、シャロートレンチの形成にも適用できるのは勿論であり、一定の深さのトレンチを形成する場合を例に取って説明したが、複数の異なる深さのトレンチを形成する必要がある場合には、それぞれのトレンチの底部の位置にそれぞれｐｎジャンクションを形成し、各々の深さのトレンチ毎にエッチング終点を検出して異なる深さのトレンチを形成しても良い。
【００９４】
［第２の実施の形態］
次に、この発明の第２の実施の形態に係る半導体装置の製造方法について説明する。上記第１の実施の形態では、トレンチの形成予定領域にｐｎジャンクションを形成する場合について説明したが、この第２の実施の形態では、モニタ領域を設け、このモニタ領域にｐｎジャンクションを形成して上記第１の実施の形態と同様なエッチングの終点検出またはエッチングの深さのモニタを行うようにしている。すなわち、この発明の第２の実施の形態では、実際のデバイスが形成される領域（アクティブ領域）の外側の領域に形成されたモニタ領域のｐｎジャンクションを使っている。上記モニタ領域として、半導体基板の周辺部の半導体素子が形成されない領域やダイシング領域などのアクティブ領域の余った領域を用いればウェーハに無駄な領域が形成されることはない。
【００９５】
図１１に示すように、まず、ｐ型半導体基板（ウェーハ）３１中にイオン注入及び／または拡散法によってｎ型不純物を注入してｎ型拡散層２９を形成することにより、モニタ領域３０の所定の深さにｐｎジャンクション３２を形成する。下記のような理由によって、接合深さは実際のトレンチ３５Ｂが形成される深さと一致している必要はない。その後、ＴＥＯＳ膜を基板３１の表面に堆積し、フォトリソグラフィーとエッチング法によってパターニングし、その後のトレンチエッチング工程のためのマスク３３Ｂを形成する。この際、モニタ領域３０にアクティブ領域の開口サイズと比べて小さな開口サイズを持ったエッチングマスク３３Ｂを当て、実際のディープトレンチ３５Ｂの深さよりも浅いｐｎジャンクションを形成する。これは、一般に、図１３（ａ），（ｂ）に示すように小さい開口サイズのトレンチ３５Ａ−ｂのエッチングは、図１２（ａ），（ｂ）に示すような大きい開口サイズのトレンチ３５Ａ−ａよりもエッチングの進行が遅くなるからである。従って、小さい開口サイズのトレンチ（すなわち、モニタ領域３０のモニタトレンチ３５Ａ）のエッチングが所定の深さに達する時には、大きい開口サイズのトレンチ（すなわち、アクティブ領域の実際のトレンチ３５Ｂ）は、小さい開口サイズのトレンチよりもより深くまでエッチングされることになる。上記基板３１をクランプ３４に固定し、上記ｐｎジャンクション３２に逆バイアス電圧ＶＲ を印加し、空乏層３６を形成した状態で基板３１のＲＩＥを行い、トレンチ３５Ａ，３５Ｂを形成する。このエッチングは、前述したようにｐｎジャンクション３２の逆バイアス電流ＪＲ をモニタしながら行う。そして、逆バイアス電流ＪＲ の急激な上昇を検知する。大きい開口サイズのトレンチのエッチング深さと小さい開口サイズのトレンチのエッチング深さとの関係を確立することにより、小さい開口サイズのトレンチの深さを基準として、大きい開口サイズのトレンチの深さを推定できる。すなわち、終点センサとしてのモニタ領域３０中の浅いトレンチ３５Ａの深さを測定することにより、アクティブ領域に形成された深いトレンチ３５Ｂの深さを推定できる。この方法は、特により深いトレンチを形成しようとする場合に好適なものであり、基板３１中の深い領域にｐｎジャンクションを形成する必要がなく、容易な浅い領域にｐｎジャンクションを形成すれば良い。もちろん、大きな開口サイズのトレンチと深いｐｎジャンクションが容易に形成できるときには、モニタ領域は実際のトレンチ３５Ｂよりも大きな開口サイズにしてもかまわない。
【００９６】
その後、必要に応じてトレンチ３５Ａ，３５Ｂの側壁及び底部に対してＣＤＥを行う。このＣＤＥの際にも、上記ＲＩＥと同様に逆バイアス電流ＪＲ のモニタを行うことによりダメージ層を充分に除去できたか否かを判定できる。逆バイアス電流ＪＲ が初期値に充分近づいた時点でエッチングの終点と判定してＣＤＥを終了する。
【００９７】
引き続き、上記トレンチ３５Ｂ内にキャパシタを埋め込み形成した後、半導体基板の素子領域にＭＯＳトランジスタ、抵抗、配線層及びパッシベーション膜などを順次形成し、パッケージへの実装工程を経て半導体装置を完成する。
【００９８】
上記のような製造方法によれば、半導体基体のモニタ領域に形成したｐｎジャンクションの空乏層をセンサとして用い、モニタ領域のエッチングの際に予測した深さでディープトレンチのエッチングを終了するので、従来のいかなる光学的な測定とも異なり、深いトレンチであっても容易にエッチング終点を検知できる。しかも、ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できる。ディープトレンチの深さを直接的に測定してエッチングの終点を検出しているわけではないが、モニタ領域とディープトレンチの形成領域におけるエッチングの条件は実質的に等しいので、充分高い精度で検知できる。ウェーハ上にはモニタ領域と電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。この方法がシャロートレンチエッチングに適応できるのはいうまでもない。
【００９９】
［第３の実施の形態］
図１４ないし図１６はそれぞれ、この発明の第３の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１４はディープトレンチを有する半導体装置におけるエッチング工程について説明するためのフローチャート、図１５はＲＩＥ工程における半導体基板の断面図、図１６は図１５のＲＩＥ工程におけるエッチング時間と逆バイアス電流との関係を示す図である。図１５に示すように、まず、半導体基板４１のモニタ領域４０（シャロートレンチ形成領域の一部を利用しても良い）に不純物をイオン注入して拡散層３９を形成することにより、ｐｎジャンクション４２を形成する（ステップ１）。ｐｎジャンクション４２の深さは、イオン注入の加速エネルギーとアニールによって形成すべきシャロートレンチの底部より浅くなるように制御する。
【０１００】
次に、モニタ領域４０のトレンチとディープトレンチを形成するためのエッチングマスク４３を形成する（ステップ２）。このマスク４３は、例えば上記半導体基板４１上にＴＥＯＳ膜を形成し、フォトリソグラフィーを行って上記ＴＥＯＳ膜をパターニングすることにより形成する。
【０１０１】
その後、上記半導体基板４１をクランプ４４に固定し、上記ｐｎジャンクション４２に逆バイアス電圧ＶＲ を印加することにより空乏層４６を生成し、この状態で上記半導体基板４２のＲＩＥを行い、モニタ用のトレンチ４５Ａとディープトレンチ４５Ｂを形成する（ステップ３）。このエッチングは、上記ｐｎジャンクション４２の逆バイアス電流ＪＲ とエッチング時間をモニタしつつ行う（ステップ４）。そして、逆バイアス電流ＪＲ が急激に上昇したか否かを判定し、変化がない場合にはエッチングを続ける（ステップ５）。
【０１０２】
エッチングが進行してトレンチがｐｎジャンクション４２の空乏層４６に達すると、逆バイアス電流ＪＲ が急激に上昇するので、この時のエッチング時間、各種のパラメータを測定する（ステップ６）。そして、この測定したデータに基づいて施すべきオーバーエッチングの時間を算出する（ステップ７）。
【０１０３】
引き続き、エッチングを進行させてディープレンチ４５Ｂを形成する（ステップ８）。この際、上記算出した条件を満たしているか否か判定し（ステップ９）、条件を満たしたときにエッチングの終点と判定してＲＩＥを終了する（ステップ１０）。よって、図１６に示すように逆バイアス電流の急激な上昇点の検知から算出した条件を満たすまでのΔＴだけオーバーエッチングして終点とする。
【０１０４】
その後、必要に応じてトレンチの側壁と底部をＣＤＥによってエッチングし、ＲＩＥの際に形成されたダメージ層を除去する（ステップ１１）。このＣＤＥの際にも逆バイアス電流ＪＲ のモニタを行うことによりダメージ層を除去できたか否かの判定を行うことができる（ステップ１２）。そして、逆バイアス電流ＪＲ の初期値と測定値との差ΔＩがＲＩＥによるダメージ層が除去できた値に近づいた時にエッチングの終点と判定してＣＤＥを終了する（ステップ１３）。
【０１０５】
次に、上記シャロートレンチ４５内にキャパシタを形成した後（ステップ１４）、半導体基板４１の素子領域にＭＯＳトランジスタ、抵抗、配線層及びパッシベーション膜などを順次形成し（ステップ１５）、パッケージへの実装工程を経て半導体装置を完成する。
【０１０６】
このような製造方法によれば、半導体基体のモニタ領域に形成したｐｎジャンクションに生成した空乏層をセンサとして用い、ディープトレンチのエッチングの深さを上記モニタ領域によるモニタ結果に応じて決定するので、従来のいかなる光学的な測定とも異なり、容易にエッチング終点を検知できる。しかも、ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できるので、高精度な検知が可能となる。また、ウェーハ上にはモニタ領域と電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【０１０７】
なお、上記第３の実施の形態ではモニタ領域４０のエッチングの深さがトレンチの深さよりも浅い場合を例に取って説明したが、モニタ領域４０と実際のエッチング領域のトレンチの深さが同じでも良いのは勿論である。また、シャロートレンチの場合にも適用できるのはいうまでもない。
【０１０８】
また、センス領域を１箇所だけ設ける場合について説明したが、ウェーハの複数箇所に設けることにより、より正確なモニタが可能となる。複数のセンス領域に異なる深さのｐｎジャンクションを形成し、これらのモニタ領域のエッチング深さをモニタすれば、更に正確なエッチングが行える。
【０１０９】
［第４の実施の形態］
図１７は、上述したようなＲＩＥを行うためのエッチング装置の概略構成図である。ここでは、平行平板型電極構造のエッチング装置にこの発明を適用した例を示している。反応室５０内には、上部電極５１と下部電極（試料台）５２が対向して設けられている。試料台５２は、プラズマの発生とイオンの引き込みを行うための高周波電源５３に接続されている。この試料台５２上には、エッチングの対象となるウェーハ（半導体基板）５４が載置されている。上記ウェーハ５４にはｐｎジャンクションが形成されており、このｐｎジャンクションには直流電源５５から逆バイアス電圧ＶＲ が印加され、空乏層が生成される。この逆バイアス電圧ＶＲ を印加するためのウェーハ５４とのコンタクトには、図６（ｂ）に示したコンタクトシート２０−１，２０−２が用いられる。そして、上記反応室５０内にガス流量調整器５６を介してエッチングのための反応性ガスを導入し、反応後のガスはポンプ５７によりメインバルブ５８及びバタフライバルブ５９を介して排出する。
【０１１０】
上記エッチングの期間、電流計６０により逆バイアス電流ＪＲ （リーク電流）が測定され、この測定値が制御装置６１に供給される。この制御装置６１は、上記電流計６０の出力の急激な上昇を検知する検知部、種々のパラメータのデータを記憶する記憶部、及びこの記憶部に記憶されているデータと上記電流計６０による測定値とに基づいてエッチング時間やエッチング条件などを算出する演算部などを備えており、上記電流計６０の測定結果に応じてエッチング終点の判定やエッチングの深さのモニタを行う。例えば、第１の実施の形態の場合には逆バイアス電流ＪＲ の急激な上昇を検知してエッチング終点を検知し、第２，第３の実施の形態の場合には記憶部のデータに基づいてエッチングの終点の判定やモニタ、あるいは必要に応じてガス流量調整器５６により反応性ガスの流量を調整する。
【０１１１】
そして、上記制御装置６１によりエッチングの終点と判定されると、上記高周波電源５３によるプラズマの発生を停止させるとともにメインバルブ５８及びバタフライバルブ５９を閉じ、且つポンプ５７を停止させることによりエッチング装置を停止させる。
【０１１２】
このような構成によれば、通常のエッチング装置に、直流電源、電流計及び制御装置を設ければ良いので、レーザ光を用いるような大規模な測定装置を付加する必要がなく、装置の高コスト化を招くことなくエッチングの終点検出、あるいはエッチング深さのモニタが可能となる。しかも、制御装置で逆バイアス電流の急激な上昇を検知してエッチングを終了するので、エッチング終点を正確に検出できる。
【０１１３】
【発明の効果】
以上説明したように、この発明によれば、エッチング終点を正確に検出、あるいはエッチングの進行状況を正確にモニタできる半導体装置の製造方法が得られる。
【０１１４】
また、微細で且つ高精度なトレンチが要求されるＳＴＩ構造やＤＴ構造を形成する際のエッチングの終点の検出、あるいはエッチングの進行状況の正確なモニタを行うのに好適な半導体装置の製造方法が得られる。
【０１１５】
更に、装置の高コスト化を招くことなく正確なエッチング終点の検出やエッチングの深さのモニタができるエッチング装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、ＤＴ構造の半導体装置を形成する際のエッチング工程に着目したフローチャート。
【図２】ＤＴ構造の半導体装置を形成する際のＲＩＥ工程における半導体基板（ウェーハ）の断面図であり、（ａ）図ないし（ｄ）図はそれぞれ半導体基板の状態を製造工程順に示す断面図。
【図３】エッチングの終点検出について説明するためのもので、（ａ）図はエッチング時間と逆バイアス電流との関係を示す図、（ｂ）図はエッチング時間とトレンチの深さとの関係を示す図。
【図４】ＲＩＥの際にトレンチの側壁及び底部に形成されるダメージ層について説明するためのトレンチの拡大断面図。
【図５】ダメージ層を除去するためのＣＤＥ時間と逆バイアス電流との関係を示す図。
【図６】半導体基板中のｐｎジャンクションに逆バイアス電圧を印加するためのコンタクトシートについて説明するためのもので、（ａ）図はコンタクトシートの端部の拡大断面図、（ｂ）図は２枚のコンタクトシートを半導体基板にコンタクトした状態を示す断面図。
【図７】シリコンのＲＩＥにより形成された界面の原子の周りに局在した電子準位について説明するための図。
【図８】シリコンのＲＩＥにより形成された界面の原子の周りに局在した禁制帯内の電子準位について説明するためのもので、（ａ）図は界面がｘ＝０でｘ軸に垂直に形成された時のｘ方向に沿ったエネルギー図、（ｂ）図はｐｎジャンクションを有するシリコン基板の実空間を示す模式図、（ｃ）図はｙ方向に沿ったエネルギー図。
【図９】禁制帯内準位によるエレクトロンまたはホールの放出及び捕獲について説明するための図。
【図１０】空乏層中におけるキャリアの捕獲について説明するための図。
【図１１】ＤＴ構造の半導体装置を形成する際のＲＩＥ工程における半導体基板（ウェーハ）の断面図。
【図１２】サイズが大きくて深いトレンチのエッチング時間とエッチング深さの関係について説明するためのもので、（ａ）図はトレンチの断面図、（ｂ）図はエッチング時間とエッチング深さの関係を示す図。
【図１３】サイズが小さくて浅いトレンチのエッチング時間とエッチング深さの関係について説明するためのもので、（ａ）図はトレンチの断面図、（ｂ）図はエッチング時間とエッチング深さの関係を示す図。
【図１４】この発明の第３の実施の形態に係る半導体装置の製造方法について説明するためのもので、ＳＴＩ構造を有する半導体装置におけるエッチング工程を示すフローチャート。
【図１５】図１４のフローチャートに示したＲＩＥ工程における半導体基板の断面図。
【図１６】図１５のＲＩＥ工程におけるエッチング時間と逆バイアス電流との関係を示す図。
【図１７】この発明によるエッチング装置の概略構成図。
【符号の説明】
１１，３１，４１，５４…半導体基板（ウェーハ）、１２，３２，４２…ｐｎジャンクション、１３，３３Ａ，３３Ｂ，４３…エッチングマスク、１４，３４，４４…クランプ、１５，３５Ａ，３５Ｂ，４５Ａ，４５Ｂ…トレンチ、１６，３６，４６…空乏層、１７…ダメージ層、２０，２０−１，２０−２…コンタクトシート、２９，３９…拡散層、３０，４０…モニタ領域、５０…反応室、５１…上部電極、５２…下部電極（試料台）、５３…高周波電源、５５…直流電源、５６…ガス流量調整器、５７…ポンプ、５８…メインバルブ、５９…バタフライバルブ、６０…電流計、６１…制御装置、ＶＲ …逆バイアス電圧、ＪＲ …逆バイアス電流。
【発明の属する技術分野】
この発明は、半導体装置の製造工程におけるエッチング工程に係り、特にエッチングの終点を正確に検出あるいはエッチングの深さを高精度でモニタするための半導体装置の製造方法及びエッチング装置に関する。
【０００２】
【従来の技術】
半導体装置を製造する際には、配線や電極として働く導電層のパターニング、コンタクトホールやスルーホールの開孔、及び素子分離用の絶縁物や半導体素子を埋め込み形成するためのトレンチの形成など様々な工程でエッチングが行われている。このような種々のエッチング工程において、従来はエッチングの終点検出には、例えば（ａ）作業者の目視による方法、（ｂ）エッチングの対象となる材料に対して高いエッチング選択比を有する材料からなるストッパ層を用いてエッチングの進行を停止させる方法、（ｃ）予め測定した試料のエッチング速度に基づいて進行中のエッチングの深さを推定し、エッチング時間により深さを制御する方法、（ｄ）エッチング時に発生するガスの量を測定して深さを推定する方法、（ｅ）探針によってエッチングの深さを直接測定する方法、（ｆ）レーザ光を照射して入射光と反射光との行路差によるレーザ光の干渉を利用して深さを測定する方法などで測定あるいは推定を行っている。
【０００３】
ところで、近年、高集積化された半導体装置、例えばＤＲＡＭではＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造やＤＴ（ｄｅｅｐ ｔｒｅｎｃｈ）構造が注目されている。ＳＴＩ構造のＤＲＡＭでは、半導体基板に浅いトレンチを形成して絶縁物を埋め込むことにより、素子分離を行っている。また、ＤＴ構造のＤＲＡＭでは、半導体基板の主表面に深いトレンチを形成し、このトレンチ内にキャパシタ電極を埋め込み形成することにより、チップ占有面積を増大させることなく大きな容量を確保している。これらＳＴＩ構造やＤＴ構造を形成するためには、エッチングによって微細で且つ高精度なトレンチを形成する技術が必要である。
【０００４】
しかしながら、上述した（ａ）〜（ｆ）のエッチング終点検出方法は、いずれもＳＴＩ構造やＤＴ構造を採用した２５６Ｍビット以上のＤＲＡＭで要求されるような十分高い精度でエッチングの終点を検出するのが困難であったり、大規模な測定装置が必要になってエッチング装置のコストが高くなるという問題がある。例えば（ａ）の方法ではエッチングの深さを正確に判断することは困難であり、特にＤＴ構造のようにアスペクト比の高いエッチングが要求される場合には終点を判断するのはほとんど不可能である。半導体基板を直接エッチングしてトレンチを形成するので（ｂ）の方法は適用できない。また、（ｃ），（ｄ）の方法は推定または間接的な測定であるため、製造ばらつきなどによる影響を受けやすく、やはり要求されるような高い精度は得られない。（ｅ）の方法ではエッチングと同時に測定を行うことができず、且つ微細で深いトレンチの測定は困難である。更に、（ｆ）の方法は深さを直接測定するので精度は高いが、エッチング装置にレーザ光を用いた測定装置を付加しなければならず装置が高価になる。
【０００５】
上記のような問題を解決するため、電気的にエッチングの終点を検出する方法として、米国特許第５，１７３，１４９号には、ｎ型不純物層上への陽極酸化膜の形成によってエッチング電流がゼロに到達したときに、ｐ型不純物層のエッチングを停止する技術が開示されている。また、米国特許第４，３５８，３３８号には、エッチング対象のエッチング電流を検出して終点を検出する技術が開示されている。更に、特開昭６０−１６７３３２号公報にはエッチングすべき溝と同じ深さに延びる不純物層を形成し、上記溝をまたぐように一対の測定針を当てて電気抵抗を測定し、抵抗が急増した時点でエッチングを停止する技術が開示されている。
【０００６】
しかしながら、上記米国特許第５，１７３，１４９号に開示されている技術はウェットエッチングに適用するものであり、ＳＴＩ構造やＤＴ構造を形成するために必要な異方性エッチング、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）には適用できない。また、米国特許第４，３５８，３３８号に開示されている技術では、エッチングの対象物を流れる電流を計測してエッチングの終点を検出しているが、電流供給源としてエッチングプラズマを用いているため、ＤＴ構造のような微細で深い（アスペクト比の高い）トレンチでは電流レベルが小さくなって検出が困難になる。更に、特開昭６０−１６７３３２号公報に開示されている技術では、溝を挟むように一対の測定針を当てる必要があり、穴状のトレンチが形成されるＳＴＩ構造やＤＴ構造には不純物層に多数の電流経路が残存してしまうため適用できない。
【０００７】
【発明が解決しようとする課題】
上記のように従来の半導体装置の製造方法は、エッチング終点を正確に検出、あるいはエッチングの進行状況を正確にモニタできないという問題があった。
【０００８】
また、従来の半導体装置の製造方法は、ＳＴＩ構造やＤＴ構造のように微細で且つ高精度なトレンチが要求されるエッチングの終点検出、あるいはエッチングの進行状況のモニタが正確にできないという問題があった。
【０００９】
更に、従来のエッチング装置は、エッチングの深さを正確にモニタしようとすると測定装置を付加しなければならず、エッチング装置が高価になるという問題があった。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、エッチング終点を正確に検出、あるいはエッチングの進行状況を正確にモニタできる半導体装置の製造方法を提供することにある。
【００１１】
また、この発明の他の目的は、微細で且つ高精度なトレンチが要求されるＳＴＩ構造やＤＴ構造を形成する際のエッチングの終点の検出、あるいはエッチングの進行状況の正確なモニタを行うのに好適な半導体装置の製造方法を提供することにある。
【００１２】
この発明の更に他の目的は、装置の高コスト化を招くことなく正確なエッチング終点の検出やエッチングの深さのモニタができるエッチング装置を提供することにある。
【００１３】
【課題を解決するための手段】
この発明の第１の態様に係る半導体装置の製造方法は、半導体基体のエッチング予定領域におけるエッチングの予定の深さにｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をモニタしつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知してエッチングの終点とする。
【００１４】
また、この発明の第２の態様に係る半導体装置の製造方法は、半導体基体におけるエッチング予定領域に異なる深さの複数のｐｎジャンクションを形成し、これらｐｎジャンクションにそれぞれ逆バイアス電圧を与えて空乏層を生成し、前記複数のｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をそれぞれ測定しつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大をそれぞれ検知して異方性ドライエッチング工程をモニタする。
【００１５】
この発明の第３の態様に係る半導体装置の製造方法は、半導体基体のモニタ領域に所定の深さのｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定しつつ前記半導体基体の前記モニタ領域及びエッチングすべき領域を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知してエッチングの終点とする。
【００１６】
更に、この発明の第４の態様に係る半導体装置の製造方法は、半導体基体のモニタ領域に所定の深さのｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定しつつ前記半導体基体の前記モニタ領域とエッチングすべき領域を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知し、引き続き異方性ドライエッチングを進行させて前記逆バイアス電流の増大を検知した時の前記モニタ領域の深さに基づいてエッチングの深さを制御する。
【００３５】
更にまた、この発明の第５の態様に係るエッチング装置は、半導体基体が収容される反応室と、前記反応室内にエッチングのための反応性ガスを供給するガス供給手段と、前記反応室内に供給された反応性ガスをプラズマ化するプラズマ生成手段と、前記半導体基体のエッチング予定領域に形成されたｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成する電圧印加手段と、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定する電流測定手段と、前記電流測定手段により測定した、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知する検知部、パラメータのデータを記憶する記憶部、及び前記記憶部に記憶されているパラメータのデータと前記電流測定手段による測定値とに基づいてエッチング時間とエッチング条件を算出する演算部を備え、前記電流測定手段による測定結果に応じてエッチング終点の判定、あるいはエッチングの深さのモニタを行う制御手段とを具備する。
この発明の第６の態様に係る半導体装置の製造方法は、半導体基体におけるエッチング予定領域に異なる深さの複数のｐｎジャンクションを形成し、これらｐｎジャンクションにそれぞれ逆バイアス電圧を与えて空乏層を生成し、前記複数のｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をそれぞれ測定しつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知し、前記複数のｐｎジャンクションに隣接する領域での異方性ドライエッチング工程をモニタし、前記異方性ドライエッチングを更に実行し、前記逆バイアス電流の増大を検知した時のエッチングの深さに基づいてオーバーエッチング時間を制御する。
【００３７】
上記第１の形態に係る製造方法によれば、半導体基体のエッチング予定領域に予め形成したｐｎジャンクションの空乏層をエッチング終点のセンサとして用いるので、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。しかも、ｐｎジャンクション（空乏層）の深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できるので、高い精度でエッチングの終点を検知できる。また、ウェーハ（半導体基体）上には電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００３８】
上記第２の形態に係る製造方法によれば、半導体基体のエッチング予定領域に形成した異なる深さの複数のｐｎジャンクションの空乏層をそれぞれエッチングの深さを検知するためのセンサとして用いるので、エッチングの進行状況を正確にモニタできる。しかも、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。上記複数のｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによってそれぞれ正確に制御できるので、高い精度でエッチングの進行状況をモニタできる。また、ウェーハ（半導体基体）上には電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００３９】
上記第３の形態に係る製造方法によれば、半導体基体のモニタ領域に形成したｐｎジャンクションの空乏層をセンサとして用いるので、必ずしも素子領域にｐｎジャンクションを形成する必要がなく、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できるので、高い精度でエッチングの深さを設定できる。また、ウェーハ（半導体基体）上にはモニタ領域と逆バイアス電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００４０】
上記第４の形態に係る製造方法によれば、半導体基体のモニタ領域に形成したｐｎジャンクションの空乏層をセンサとして用い、エッチングが所定の深さに達したことを検知した後、更にエッチングを進行させ、前記モニタ領域の深さに基づいてエッチングの深さを制御するので、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できる。また、ウェーハ（半導体基体）上にはモニタ領域と逆バイアス電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の付加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００５９】
上記第５の形態に係る構成によれば、通常のエッチング装置に、電圧印加手段、電流測定手段及び制御手段を設ければよいので、大規模な測定装置を付加する必要がなく、装置の高コスト化を招くことなくエッチング終点を検出できる。しかも、制御手段で逆バイアス電流の急激な上昇を検知してエッチングを終了するので、エッチング終点を正確に検出できる。
上記第６の形態に係る製造方法によれば、半導体基体のエッチング予定領域に形成した異なる深さの複数のｐｎジャンクションの空乏層をそれぞれエッチングの深さを検知するためのセンサとして用いるので、エッチングの進行状況を正確にモニタしてオーバーエッチング時間を制御できる。しかも、従来のいかなる光学的な測定とも異なり、ＳＴＩ構造やＤＴ構造を含む全てのエッチング工程に適用できる。上記複数のｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによってそれぞれ正確に制御できるので、高い精度でオーバーエッチング時間を制御できる。また、ウェーハ（半導体基体）上には電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００６１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００６２】
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、ＤＴ構造の半導体装置を形成する際のエッチング工程に着目したフローチャート、図２（ａ）〜（ｄ）はそれぞれ、上記ＤＴ構造の半導体装置を形成する際のＲＩＥ工程における半導体基板の状態を製造工程順に示す断面図である。
【００６３】
まず、図２（ａ）に示すように、トレンチの形成予定領域下の半導体基板（ウェーハ）１１中に不純物をイオン注入して活性化し、形成するトレンチの底部に対応する位置にｐｎジャンクション１２を形成する（ステップ１）。この時、ｐｎジャンクション１２の深さｄＪ は、イオン注入の加速エネルギーとアニールによって、形成するトレンチの底部に位置するように制御する。
【００６４】
次に、図２（ｂ）に示す如く、半導体基板１１の主表面上にトレンチを形成するためのエッチングマスク１３を形成する（ステップ２）。このマスク１３としては、例えば半導体基板１１上にＴＥＯＳ（ＳｉＯ２ ）膜を形成し、このＴＥＯＳ膜をフォトリソグラフィーによりパターニングして用いる。このマスク１３には、半導体基板１１の主表面に電圧を印加するための窓を開口しておく。
【００６５】
その後、図２（ｃ）に示すように、上記半導体基板１１をクランプ１４に固定し、上記ｐｎジャンクション１２に逆バイアス電圧ＶＲ を印加することにより空乏層１６を生成した状態で上記半導体基板１１のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行い、トレンチ１５を形成する（ステップ３）。このＲＩＥは、上記ｐｎジャンクション１２を流れる逆バイアス電流をモニタしつつ行う（ステップ４）。そして、逆バイアス電流が急激に上昇したか否かを判定し（ステップ５）、変化がない場合にはエッチングを続ける。
【００６６】
図２（ｄ）に示すように、エッチングが進行してトレンチ１５がｐｎジャンクション１２に生成された空乏層１６に達すると、後述する原理によりリーク電流が増大し、図３（ａ）に示すように逆バイアス電流ＪＲ が急激に増加する。この逆バイアス電流が急激に上昇した点はｐｎジャンクションの位置、すなわち所期のトレンチ１５の深さｄＪ であるので、図３（ｂ）に示すように、この点をエッチングの終点と判定してＲＩＥを終了する（ステップ６）。
【００６７】
その後、必要に応じてトレンチ１５の側壁及び底部をＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）によってエッチングする（ステップ７）。このエッチングは、図４に示すようにＲＩＥの際にトレンチ１５の側壁及び底部に結晶欠陥などのダメージ層１７が形成されるので、このダメージ層１７を除去するためである。このＣＤＥの際にも上記ＲＩＥと同様に逆バイアス電流ＪＲ のモニタを行う（ステップ８）。図５に示すように、ＣＤＥによってダメージ層１７が除去されるに従って逆バイアス電流ＪＲ は徐々に低下する。そこで、逆バイアス電流ＪＲ が初期値に近づいたことを検知することによりダメージ層１７を除去できたか否かを判定できる（ステップ９）。そして、逆バイアス電流ＪＲ が初期値に充分近づいた時点でエッチングの終点と判定してＣＤＥを終了する（ステップ１０）。このように、ｐｎジャンクション１２の逆バイアス電流ＪＲ のモニタは、トレンチの深さのモニタだけでなく、ＲＩＥによる側壁部や底部のダメージあるいはその品質の識別のためにも用いることができる。もし、逆バイアス電流ＪＲ の急激な変化が異常に大きければ、それはＲＩＥ工程が悪化したことを意味する。なぜなら、ｐｎジャンクションの逆バイアス電流ＪＲ 、すなわちジャンクションリーク電流は、デバイスの性能、例えばＤＲＡＭのセルキャパシタにおける電荷保持時間を低下させる。従って、逆バイアス電流ＪＲ は、一定の満足できるレベルに低減すべきである。
【００６８】
引き続き、上記トレンチ１５内にキャパシタ電極を埋め込み形成した後（ステップ１１）、半導体基板の素子領域にＭＯＳトランジスタ、抵抗、配線層及びパッシベーション膜などを順次形成し（ステップ１２）、パッケージへの実装工程を経て半導体装置を完成する。
【００６９】
図６（ａ），（ｂ）は、上記半導体基板中のｐｎジャンクションに逆バイアス電圧ＶＲ を印加するためのコンタクトシートを示している。（ａ）図はコンタクトシートの端部の拡大断面図、（ｂ）図は２枚のコンタクトシートを半導体基板（ウェーハ）にコンタクトした状態を示す断面図である。図６（ａ）に示す如く、コンタクトシート２０は、厚さ１０μｍ程度のＣｕシート２１の表面に、厚さ１０μｍのドープドシリコン層２２が形成され、これらの表面にポリイミド層２３が被覆されて構成されている。上記ポリイミド層の厚さは１０μｍ程度であり、基板１１との接触部には数ｍｍ程度の窓２４が形成されている。上記Ｃｕシート２１は抵抗値を低くするためのものであり、窓２４から露出されるようにしたドープドシリコン層２２は、基板１１に金属シート２１を直接接触させると基板を汚染する恐れがあるので、金属汚染を防止するためのものである。
【００７０】
上記のような構成の２枚のコンタクトシート２０−１，２０−２を用意し、それぞれのシート２０−１，２０−２の端部の窓２４−１，２４−２を半導体基板１１の主表面と裏面にそれぞれ対向させて配置し、上記窓２４−１，２４−２に対向する面のポリイミド層２３−１，２３−２に上下方向から圧力を印加して半導体基板１１との電気的なコンタクトを取る。そして、これらのシート２０−１，２０−２を介してｐｎジャンクションに空乏層を生成するための逆バイアス電圧ＶＲ を印加する。
【００７１】
次に、上述した方法によってエッチング終点を検知する原理について図７ないし図１０を用いて詳しく説明する。図７に示すように、シリコン基板がＲＩＥされて界面ができると、この界面に存在するシリコン原子２５，２５，…は結合を作る相手のシリコン原子を失うので、この原子２５，２５，…の周りに局在した電子準位が生成される。特にそのエネルギーレベルが半導体の禁制帯にある時には、ｘ方向に沿ったエネルギー図上で図８（ａ）に示すように表現できる。
【００７２】
図８（ｂ）はｐｎジャンクションを有するシリコン基板の実空間の図であり、図８（ｃ）はＲＩＥ工程で形成された表面のｙ方向に沿ったエネルギーバンド図である。明らかなように、空乏領域と交差する表面は、そのバンドギャップ状態もまた空乏領域になる。一般に、空乏領域中のバンドギャップ状態は、ホールの放出とエレクトロンの放出による自由キャリアの生成を促進させ、逆バイアスされたｐｎジャンクションを横切るリーク電流を誘導する。空乏領域中のバンドギャップ状態による自由キャリアの生成メカニズムの詳細については後に言及する。
【００７３】
図９は、バンドギャップ状態と伝導帯または価電子帯との間の電荷転送の個々の過程を描いている。占有されたバンドギャップ状態から伝導帯へのエレクトロンの放出は、過程▲１▼によって表示される。逆に、過程▲２▼は、非占有ギャップ状態によって捕獲された、伝導帯中のエレクトロンを表現している。同様に、過程▲３▼は、非占有のバンドギャップ状態から価電子帯へのホール放出である。占有されたギャップ状態によって捕獲された価電子帯中のホールは、過程▲４▼によって表される。バンドギャップ状態と伝導帯または価電子帯との間の電荷転送のショックレイ−リード−ホール（Ｓｈｏｃｋｌｙ−Ｒｅａｄ−Ｈａｌｌ）統計値で単純に仮定すると、各過程▲１▼，▲２▼，▲３▼，▲４▼はそれぞれ、下式［数１］，［数２］，［数３］，［数４］で表せる。
【００７４】
【数１】
【数２】
【数３】
【数４】
但し、上式［数１］ないし［数４］において、ｆはギャップ状態の占有、Ｅｉは真性半導体のフェルミ準位、ψｎはエレクトロンの擬フェルミ準位、ψｐはホールの擬フェルミ準位、ｋはボルツマン係数、Ｔは絶対温度である。また、Ｖｔｈは熱運動速度、σｎはエレクトロンの捕獲横断面、σｐはホールの捕獲横断面、ＥＴ は捕獲エネルギー準位、ｎｉは固有のキャリア濃度である。
【００７９】
安定状態では、［数１］と［数４］の和と［数２］と［数３］の和は等しいと考えられるので、
【数５】
と表せる。また、ネットジェネレーションレート（ｎｅｔ ｇｅｎｅｒａｔｉｏｎ ｒａｔｅ）Ｇは［数１］−［数２］で表せるので、
【数６】
である。ここで、ΔＥｉ、Ｅｉ’をそれぞれ、
【数７】
【数８】
とおくと、［数６］は、
【数９】
と表せる。空乏層中では、図１０から明らかなように、
【数１０】
とおけるので、上式［数９］は、
【数１１】
となる。
【００８７】
従って、自由キャリアの生成に効率の良い、禁制帯を取り巻くエネルギーレベルのギャップ状態は、逆バイアスされたｐｎジャンクションを横切るリーク電流によって起こる内部電界によって迅速に一掃される。
【００８８】
ＲＩＥ工程で形成される表面は、各種のエネルギーレベルのギャップ状態から多数のダングリングボンドを持っている。ギャップ状態のいくつかは禁制帯のまわりにエネルギーレベルを持っており、上述したように自由キャリア生成の効率が良くなる。従って、空乏領域を横切る１つのＲＩＥ表面は、自由キャリア生成開始のギャップ状態とジャンクションを横切るリーク電流を増大させる。換言すれば、ＲＩＥ工程がｐｎジャンクションを横切る空乏領域にちょうど到達したときに、突然リーク電流信号が増大する。このリーク電流の増大をモニタすることによって正確なエッチング終点を検知することができる。
【００８９】
上述した第１の実施の形態では、半導体基板におけるディープトレンチの形成予定領域のｐｎジャンクションに空乏層を生成してエッチング終点のセンサとして用いるので、従来のいかなる光学的な測定とも異なり、深いトレンチであっても容易にエッチング終点を検知できる。しかも、ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できるので、高精度の検知が可能となる。また、半導体基板（ウェーハ）上には電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やレーザ測定装置などのようなエッチング装置の反応室への大規模な機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【００９０】
なお、上記第１の実施の形態では、エッチングの終点を検出するためにｐｎジャンクションを設けたが、半導体素子を形成するためのウェル領域と半導体基板とによって形成されるｐｎジャンクションを利用してエッチングの終点検出を行うようにしても良い。
【００９１】
また、エッチングが空乏層に到達した時点でエッチングを停止するようにしたが、トレンチが空乏層に到達するまでのエッチング時間やその条件などの種々のパラメータを測定しておき、これらに基づいてエッチングを進行させて所望の深さに達したときにエッチングを停止させるようにしても良い。この場合にはトレンチの深さを推定することになるが、エッチングされる半導体基板そのものを用い、且つエッチング装置やエッチング条件も同一で行えるので、製造ばらつきなどによる影響を受けることはほとんどなく、正確且つ高精度にエッチングできる。
【００９２】
更に、エッチング領域の異なる深さに複数のｐｎジャンクションを形成してそれぞれに逆バイアス電圧を与えることにより空乏層を生成し、これら複数の測定点でエッチングの進行をモニタすれば、更に正確なエッチング終点の制御、あるいはエッチング深さのモニタが可能となる。
【００９３】
ディープトレンチを形成する場合を例に取って説明したが、シャロートレンチの形成にも適用できるのは勿論であり、一定の深さのトレンチを形成する場合を例に取って説明したが、複数の異なる深さのトレンチを形成する必要がある場合には、それぞれのトレンチの底部の位置にそれぞれｐｎジャンクションを形成し、各々の深さのトレンチ毎にエッチング終点を検出して異なる深さのトレンチを形成しても良い。
【００９４】
［第２の実施の形態］
次に、この発明の第２の実施の形態に係る半導体装置の製造方法について説明する。上記第１の実施の形態では、トレンチの形成予定領域にｐｎジャンクションを形成する場合について説明したが、この第２の実施の形態では、モニタ領域を設け、このモニタ領域にｐｎジャンクションを形成して上記第１の実施の形態と同様なエッチングの終点検出またはエッチングの深さのモニタを行うようにしている。すなわち、この発明の第２の実施の形態では、実際のデバイスが形成される領域（アクティブ領域）の外側の領域に形成されたモニタ領域のｐｎジャンクションを使っている。上記モニタ領域として、半導体基板の周辺部の半導体素子が形成されない領域やダイシング領域などのアクティブ領域の余った領域を用いればウェーハに無駄な領域が形成されることはない。
【００９５】
図１１に示すように、まず、ｐ型半導体基板（ウェーハ）３１中にイオン注入及び／または拡散法によってｎ型不純物を注入してｎ型拡散層２９を形成することにより、モニタ領域３０の所定の深さにｐｎジャンクション３２を形成する。下記のような理由によって、接合深さは実際のトレンチ３５Ｂが形成される深さと一致している必要はない。その後、ＴＥＯＳ膜を基板３１の表面に堆積し、フォトリソグラフィーとエッチング法によってパターニングし、その後のトレンチエッチング工程のためのマスク３３Ｂを形成する。この際、モニタ領域３０にアクティブ領域の開口サイズと比べて小さな開口サイズを持ったエッチングマスク３３Ｂを当て、実際のディープトレンチ３５Ｂの深さよりも浅いｐｎジャンクションを形成する。これは、一般に、図１３（ａ），（ｂ）に示すように小さい開口サイズのトレンチ３５Ａ−ｂのエッチングは、図１２（ａ），（ｂ）に示すような大きい開口サイズのトレンチ３５Ａ−ａよりもエッチングの進行が遅くなるからである。従って、小さい開口サイズのトレンチ（すなわち、モニタ領域３０のモニタトレンチ３５Ａ）のエッチングが所定の深さに達する時には、大きい開口サイズのトレンチ（すなわち、アクティブ領域の実際のトレンチ３５Ｂ）は、小さい開口サイズのトレンチよりもより深くまでエッチングされることになる。上記基板３１をクランプ３４に固定し、上記ｐｎジャンクション３２に逆バイアス電圧ＶＲ を印加し、空乏層３６を形成した状態で基板３１のＲＩＥを行い、トレンチ３５Ａ，３５Ｂを形成する。このエッチングは、前述したようにｐｎジャンクション３２の逆バイアス電流ＪＲ をモニタしながら行う。そして、逆バイアス電流ＪＲ の急激な上昇を検知する。大きい開口サイズのトレンチのエッチング深さと小さい開口サイズのトレンチのエッチング深さとの関係を確立することにより、小さい開口サイズのトレンチの深さを基準として、大きい開口サイズのトレンチの深さを推定できる。すなわち、終点センサとしてのモニタ領域３０中の浅いトレンチ３５Ａの深さを測定することにより、アクティブ領域に形成された深いトレンチ３５Ｂの深さを推定できる。この方法は、特により深いトレンチを形成しようとする場合に好適なものであり、基板３１中の深い領域にｐｎジャンクションを形成する必要がなく、容易な浅い領域にｐｎジャンクションを形成すれば良い。もちろん、大きな開口サイズのトレンチと深いｐｎジャンクションが容易に形成できるときには、モニタ領域は実際のトレンチ３５Ｂよりも大きな開口サイズにしてもかまわない。
【００９６】
その後、必要に応じてトレンチ３５Ａ，３５Ｂの側壁及び底部に対してＣＤＥを行う。このＣＤＥの際にも、上記ＲＩＥと同様に逆バイアス電流ＪＲ のモニタを行うことによりダメージ層を充分に除去できたか否かを判定できる。逆バイアス電流ＪＲ が初期値に充分近づいた時点でエッチングの終点と判定してＣＤＥを終了する。
【００９７】
引き続き、上記トレンチ３５Ｂ内にキャパシタを埋め込み形成した後、半導体基板の素子領域にＭＯＳトランジスタ、抵抗、配線層及びパッシベーション膜などを順次形成し、パッケージへの実装工程を経て半導体装置を完成する。
【００９８】
上記のような製造方法によれば、半導体基体のモニタ領域に形成したｐｎジャンクションの空乏層をセンサとして用い、モニタ領域のエッチングの際に予測した深さでディープトレンチのエッチングを終了するので、従来のいかなる光学的な測定とも異なり、深いトレンチであっても容易にエッチング終点を検知できる。しかも、ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できる。ディープトレンチの深さを直接的に測定してエッチングの終点を検出しているわけではないが、モニタ領域とディープトレンチの形成領域におけるエッチングの条件は実質的に等しいので、充分高い精度で検知できる。ウェーハ上にはモニタ領域と電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への大規模な測定機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。この方法がシャロートレンチエッチングに適応できるのはいうまでもない。
【００９９】
［第３の実施の形態］
図１４ないし図１６はそれぞれ、この発明の第３の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１４はディープトレンチを有する半導体装置におけるエッチング工程について説明するためのフローチャート、図１５はＲＩＥ工程における半導体基板の断面図、図１６は図１５のＲＩＥ工程におけるエッチング時間と逆バイアス電流との関係を示す図である。図１５に示すように、まず、半導体基板４１のモニタ領域４０（シャロートレンチ形成領域の一部を利用しても良い）に不純物をイオン注入して拡散層３９を形成することにより、ｐｎジャンクション４２を形成する（ステップ１）。ｐｎジャンクション４２の深さは、イオン注入の加速エネルギーとアニールによって形成すべきシャロートレンチの底部より浅くなるように制御する。
【０１００】
次に、モニタ領域４０のトレンチとディープトレンチを形成するためのエッチングマスク４３を形成する（ステップ２）。このマスク４３は、例えば上記半導体基板４１上にＴＥＯＳ膜を形成し、フォトリソグラフィーを行って上記ＴＥＯＳ膜をパターニングすることにより形成する。
【０１０１】
その後、上記半導体基板４１をクランプ４４に固定し、上記ｐｎジャンクション４２に逆バイアス電圧ＶＲ を印加することにより空乏層４６を生成し、この状態で上記半導体基板４２のＲＩＥを行い、モニタ用のトレンチ４５Ａとディープトレンチ４５Ｂを形成する（ステップ３）。このエッチングは、上記ｐｎジャンクション４２の逆バイアス電流ＪＲ とエッチング時間をモニタしつつ行う（ステップ４）。そして、逆バイアス電流ＪＲ が急激に上昇したか否かを判定し、変化がない場合にはエッチングを続ける（ステップ５）。
【０１０２】
エッチングが進行してトレンチがｐｎジャンクション４２の空乏層４６に達すると、逆バイアス電流ＪＲ が急激に上昇するので、この時のエッチング時間、各種のパラメータを測定する（ステップ６）。そして、この測定したデータに基づいて施すべきオーバーエッチングの時間を算出する（ステップ７）。
【０１０３】
引き続き、エッチングを進行させてディープレンチ４５Ｂを形成する（ステップ８）。この際、上記算出した条件を満たしているか否か判定し（ステップ９）、条件を満たしたときにエッチングの終点と判定してＲＩＥを終了する（ステップ１０）。よって、図１６に示すように逆バイアス電流の急激な上昇点の検知から算出した条件を満たすまでのΔＴだけオーバーエッチングして終点とする。
【０１０４】
その後、必要に応じてトレンチの側壁と底部をＣＤＥによってエッチングし、ＲＩＥの際に形成されたダメージ層を除去する（ステップ１１）。このＣＤＥの際にも逆バイアス電流ＪＲ のモニタを行うことによりダメージ層を除去できたか否かの判定を行うことができる（ステップ１２）。そして、逆バイアス電流ＪＲ の初期値と測定値との差ΔＩがＲＩＥによるダメージ層が除去できた値に近づいた時にエッチングの終点と判定してＣＤＥを終了する（ステップ１３）。
【０１０５】
次に、上記シャロートレンチ４５内にキャパシタを形成した後（ステップ１４）、半導体基板４１の素子領域にＭＯＳトランジスタ、抵抗、配線層及びパッシベーション膜などを順次形成し（ステップ１５）、パッケージへの実装工程を経て半導体装置を完成する。
【０１０６】
このような製造方法によれば、半導体基体のモニタ領域に形成したｐｎジャンクションに生成した空乏層をセンサとして用い、ディープトレンチのエッチングの深さを上記モニタ領域によるモニタ結果に応じて決定するので、従来のいかなる光学的な測定とも異なり、容易にエッチング終点を検知できる。しかも、ｐｎジャンクションの深さは、イオン注入時の加速エネルギーやアニールによって正確に制御できるので、高精度な検知が可能となる。また、ウェーハ上にはモニタ領域と電圧を印加するための電極以外には何等付加する必要がなく、エッチング工程の調整やエッチング装置の反応室への機器の追加も不要であるので、エッチング装置の高コスト化を招くこともない。
【０１０７】
なお、上記第３の実施の形態ではモニタ領域４０のエッチングの深さがトレンチの深さよりも浅い場合を例に取って説明したが、モニタ領域４０と実際のエッチング領域のトレンチの深さが同じでも良いのは勿論である。また、シャロートレンチの場合にも適用できるのはいうまでもない。
【０１０８】
また、センス領域を１箇所だけ設ける場合について説明したが、ウェーハの複数箇所に設けることにより、より正確なモニタが可能となる。複数のセンス領域に異なる深さのｐｎジャンクションを形成し、これらのモニタ領域のエッチング深さをモニタすれば、更に正確なエッチングが行える。
【０１０９】
［第４の実施の形態］
図１７は、上述したようなＲＩＥを行うためのエッチング装置の概略構成図である。ここでは、平行平板型電極構造のエッチング装置にこの発明を適用した例を示している。反応室５０内には、上部電極５１と下部電極（試料台）５２が対向して設けられている。試料台５２は、プラズマの発生とイオンの引き込みを行うための高周波電源５３に接続されている。この試料台５２上には、エッチングの対象となるウェーハ（半導体基板）５４が載置されている。上記ウェーハ５４にはｐｎジャンクションが形成されており、このｐｎジャンクションには直流電源５５から逆バイアス電圧ＶＲ が印加され、空乏層が生成される。この逆バイアス電圧ＶＲ を印加するためのウェーハ５４とのコンタクトには、図６（ｂ）に示したコンタクトシート２０−１，２０−２が用いられる。そして、上記反応室５０内にガス流量調整器５６を介してエッチングのための反応性ガスを導入し、反応後のガスはポンプ５７によりメインバルブ５８及びバタフライバルブ５９を介して排出する。
【０１１０】
上記エッチングの期間、電流計６０により逆バイアス電流ＪＲ （リーク電流）が測定され、この測定値が制御装置６１に供給される。この制御装置６１は、上記電流計６０の出力の急激な上昇を検知する検知部、種々のパラメータのデータを記憶する記憶部、及びこの記憶部に記憶されているデータと上記電流計６０による測定値とに基づいてエッチング時間やエッチング条件などを算出する演算部などを備えており、上記電流計６０の測定結果に応じてエッチング終点の判定やエッチングの深さのモニタを行う。例えば、第１の実施の形態の場合には逆バイアス電流ＪＲ の急激な上昇を検知してエッチング終点を検知し、第２，第３の実施の形態の場合には記憶部のデータに基づいてエッチングの終点の判定やモニタ、あるいは必要に応じてガス流量調整器５６により反応性ガスの流量を調整する。
【０１１１】
そして、上記制御装置６１によりエッチングの終点と判定されると、上記高周波電源５３によるプラズマの発生を停止させるとともにメインバルブ５８及びバタフライバルブ５９を閉じ、且つポンプ５７を停止させることによりエッチング装置を停止させる。
【０１１２】
このような構成によれば、通常のエッチング装置に、直流電源、電流計及び制御装置を設ければ良いので、レーザ光を用いるような大規模な測定装置を付加する必要がなく、装置の高コスト化を招くことなくエッチングの終点検出、あるいはエッチング深さのモニタが可能となる。しかも、制御装置で逆バイアス電流の急激な上昇を検知してエッチングを終了するので、エッチング終点を正確に検出できる。
【０１１３】
【発明の効果】
以上説明したように、この発明によれば、エッチング終点を正確に検出、あるいはエッチングの進行状況を正確にモニタできる半導体装置の製造方法が得られる。
【０１１４】
また、微細で且つ高精度なトレンチが要求されるＳＴＩ構造やＤＴ構造を形成する際のエッチングの終点の検出、あるいはエッチングの進行状況の正確なモニタを行うのに好適な半導体装置の製造方法が得られる。
【０１１５】
更に、装置の高コスト化を招くことなく正確なエッチング終点の検出やエッチングの深さのモニタができるエッチング装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、ＤＴ構造の半導体装置を形成する際のエッチング工程に着目したフローチャート。
【図２】ＤＴ構造の半導体装置を形成する際のＲＩＥ工程における半導体基板（ウェーハ）の断面図であり、（ａ）図ないし（ｄ）図はそれぞれ半導体基板の状態を製造工程順に示す断面図。
【図３】エッチングの終点検出について説明するためのもので、（ａ）図はエッチング時間と逆バイアス電流との関係を示す図、（ｂ）図はエッチング時間とトレンチの深さとの関係を示す図。
【図４】ＲＩＥの際にトレンチの側壁及び底部に形成されるダメージ層について説明するためのトレンチの拡大断面図。
【図５】ダメージ層を除去するためのＣＤＥ時間と逆バイアス電流との関係を示す図。
【図６】半導体基板中のｐｎジャンクションに逆バイアス電圧を印加するためのコンタクトシートについて説明するためのもので、（ａ）図はコンタクトシートの端部の拡大断面図、（ｂ）図は２枚のコンタクトシートを半導体基板にコンタクトした状態を示す断面図。
【図７】シリコンのＲＩＥにより形成された界面の原子の周りに局在した電子準位について説明するための図。
【図８】シリコンのＲＩＥにより形成された界面の原子の周りに局在した禁制帯内の電子準位について説明するためのもので、（ａ）図は界面がｘ＝０でｘ軸に垂直に形成された時のｘ方向に沿ったエネルギー図、（ｂ）図はｐｎジャンクションを有するシリコン基板の実空間を示す模式図、（ｃ）図はｙ方向に沿ったエネルギー図。
【図９】禁制帯内準位によるエレクトロンまたはホールの放出及び捕獲について説明するための図。
【図１０】空乏層中におけるキャリアの捕獲について説明するための図。
【図１１】ＤＴ構造の半導体装置を形成する際のＲＩＥ工程における半導体基板（ウェーハ）の断面図。
【図１２】サイズが大きくて深いトレンチのエッチング時間とエッチング深さの関係について説明するためのもので、（ａ）図はトレンチの断面図、（ｂ）図はエッチング時間とエッチング深さの関係を示す図。
【図１３】サイズが小さくて浅いトレンチのエッチング時間とエッチング深さの関係について説明するためのもので、（ａ）図はトレンチの断面図、（ｂ）図はエッチング時間とエッチング深さの関係を示す図。
【図１４】この発明の第３の実施の形態に係る半導体装置の製造方法について説明するためのもので、ＳＴＩ構造を有する半導体装置におけるエッチング工程を示すフローチャート。
【図１５】図１４のフローチャートに示したＲＩＥ工程における半導体基板の断面図。
【図１６】図１５のＲＩＥ工程におけるエッチング時間と逆バイアス電流との関係を示す図。
【図１７】この発明によるエッチング装置の概略構成図。
【符号の説明】
１１，３１，４１，５４…半導体基板（ウェーハ）、１２，３２，４２…ｐｎジャンクション、１３，３３Ａ，３３Ｂ，４３…エッチングマスク、１４，３４，４４…クランプ、１５，３５Ａ，３５Ｂ，４５Ａ，４５Ｂ…トレンチ、１６，３６，４６…空乏層、１７…ダメージ層、２０，２０−１，２０−２…コンタクトシート、２９，３９…拡散層、３０，４０…モニタ領域、５０…反応室、５１…上部電極、５２…下部電極（試料台）、５３…高周波電源、５５…直流電源、５６…ガス流量調整器、５７…ポンプ、５８…メインバルブ、５９…バタフライバルブ、６０…電流計、６１…制御装置、ＶＲ …逆バイアス電圧、ＪＲ …逆バイアス電流。
Claims (6)
- 半導体基体のエッチング予定領域におけるエッチングの予定の深さにｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をモニタしつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知してエッチングの終点とすることを特徴とする半導体装置の製造方法。
- 半導体基体におけるエッチング予定領域に異なる深さの複数のｐｎジャンクションを形成し、これらｐｎジャンクションにそれぞれ逆バイアス電圧を与えて空乏層を生成し、前記複数のｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をそれぞれ測定しつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大をそれぞれ検知して異方性ドライエッチング工程をモニタすることを特徴とする半導体装置の製造方法。
- 半導体基体のモニタ領域に所定の深さのｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定しつつ前記半導体基体の前記モニタ領域及びエッチングすべき領域を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知してエッチングの終点とすることを特徴とする半導体装置の製造方法。
- 半導体基体のモニタ領域に所定の深さのｐｎジャンクションを形成し、このｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成し、前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定しつつ前記半導体基体の前記モニタ領域とエッチングすべき領域を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知し、引き続き異方性ドライエッチングを進行させて前記逆バイアス電流の増大を検知した時の前記モニタ領域の深さに基づいてエッチングの深さを制御することを特徴とする半導体装置の製造方法。
- 半導体基体が収容される反応室と、
前記反応室内にエッチングのための反応性ガスを供給するガス供給手段と、
前記反応室内に供給された反応性ガスをプラズマ化するプラズマ生成手段と、
前記半導体基体のエッチング予定領域に形成されたｐｎジャンクションに逆バイアス電圧を与えて空乏層を生成する電圧印加手段と、
前記ｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流を測定する電流測定手段と、
前記電流測定手段により測定した、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知する検知部、パラメータのデータを記憶する記憶部、及び前記記憶部に記憶されているパラメータのデータと前記電流測定手段による測定値とに基づいてエッチング時間とエッチング条件を算出する演算部を備え、前記電流測定手段による測定結果に応じてエッチング終点の判定、あるいはエッチングの深さのモニタを行う制御手段と
を具備することを特徴とするエッチング装置。 - 半導体基体におけるエッチング予定領域に異なる深さの複数のｐｎジャンクションを形成し、これらｐｎジャンクションにそれぞれ逆バイアス電圧を与えて空乏層を生成し、前記複数のｐｎジャンクションを介して流れる、エッチング時間に対する逆バイアス電流をそれぞれ測定しつつ前記半導体基体を異方性ドライエッチングし、エッチングで形成された界面が逆バイアスされたｐｎジャンクションに生成された空乏領域に到達することによって発生する自由キャリアが誘起する逆バイアス電流の増大を検知し、前記複数のｐｎジャンクションに隣接する領域での異方性ドライエッチング工程をモニタし、前記異方性ドライエッチングを更に実行し、前記逆バイアス電流の増大を検知した時のエッチングの深さに基づいてオーバーエッチング時間を制御することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/034,220 US6127237A (en) | 1998-03-04 | 1998-03-04 | Etching end point detecting method based on junction current measurement and etching apparatus |
| US09/034220 | 1998-03-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317398A JPH11317398A (ja) | 1999-11-16 |
| JP3819626B2 true JP3819626B2 (ja) | 2006-09-13 |
Family
ID=21875038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05570199A Expired - Lifetime JP3819626B2 (ja) | 1998-03-04 | 1999-03-03 | 半導体装置の製造方法及びエッチング装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6127237A (ja) |
| JP (1) | JP3819626B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP6629252B2 (ja) * | 2017-02-01 | 2020-01-15 | 株式会社東芝 | 半導体装置の製造方法 |
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-
1998
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-
1999
- 1999-03-03 JP JP05570199A patent/JP3819626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6127237A (en) | 2000-10-03 |
| JPH11317398A (ja) | 1999-11-16 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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