JP3819035B2 - バスにプログラム記憶式制御装置のサブアセンブリを接続するためのインタフェース方法またはバスインタフェース - Google Patents

Description

本発明はバスにプログラム記憶式制御装置のサブアセンブリを接続するためのインタフェース方法であって、
−サブアセンブリが少なくとも第１および第２の供給線および信号線を介してバスに接続可能であり、
−供給線の少なくともなかに、評価回路により高抵抗または低抵抗に制御可能である可変抵抗が配置されており、
−評価回路が、サブアセンブリがバスに接続されない際には、可変抵抗を高抵抗に制御する
インタフェース方法に関し、またバスにプログラム記憶式制御装置のサブアセンブリを接続するためのバスインタフェースであって、−サブアセンブリが少なくとも第１および第２の供給線および信号線を介してバスに接続可能であり、
−供給線の少なくともなかに、評価回路と接続されている制御入力端を有する可変抵抗が配置されており、評価回路により可変抵抗が高抵抗または低抵抗に制御可能である
バスインタフェースに関する。
ヨーロッパ特許第0 388 753 A1号明細書から、サブアセンブリに、電気的供給コンタクトをサブアセンブリの他のコンタクトに先立ってサブアセンブリ保持体と接触させ得るリーディング-コンタクトを設けることは知られている。その際にサブアセンブリ上の供給線のなかに、スイッチにより橋絡され得る抵抗が配置されている。このスイッチは、サブアセンブリ上に配置されているバッフア-コンデンサが十分に充電されているときに始めて、駆動される。
ドイツ特許第39 42 480 C2号明細書から類似の回路装置が知られている。ここでもリーディング-供給コンタクトおよび電子スイッチが存在しており、その際にこの電子スイッチは供給線の１つを直接に負荷に連結し、またこのスイッチは、バッフア-コンデンサが十分に充電されているときに始めて、閉じられる。
上記の従来の技術により、サブアセンブリが差し込みの際に接続されるバスへの許容できない反作用の問題は、サブアセンブリが正常に機能しているときには、解決される。しかし、本来の利用回路に障害、特に短絡、が生じている場合には、追加的な（障害のある）サブアセンブリの差し込みによりシステム全体の電流供給が崩壊することが起こり得る。
本発明の課題は、複数のサブアセンブリから成るシステム全体を、動作中に障害のあるサブアセンブリがシステム全体に接続されるときにも、動作可能に保つことである。
この課題は、請求項１に記載されたインターフェース方法および請求項８に記載されたインターフェースにより達成される。
請求項２または９による措置により、サブアセンブリがソフトにバスに連結されることが達成される。それによりサブアセンブリの連結の際のバスへの反作用がなお一層減ぜられる。
請求項３または１０による措置により、障害のあるサブアセンブリの接続の際にバスを介して伝送される信号への影響を可能なかぎり小さくすることが達成される。
請求項４および５または１１による措置により、サブアセンブリがバスを介して通信し得るときにのみ、サブアセンブリがデータ技術的にバスに接続されることが達成される。それによりバストラフィックの擾乱が防止される。
他の利点および詳細は、以下の実施例の説明およびその他の請求項の記載から明らかになる。
図１はモジュール構成のプログラム記憶式制御装置のブロック図、
図２はバスへのプログラム記憶式制御装置のサブアセンブリの接続を示す図、
図３はバスへのサブアセンブリの連結の経過を示す図である。
図１によれば、モジュール構成のプログラム記憶式制御装置は、電流供給サブアセンブリ１、中央ユニット２および周辺サブアセンブリ３から成っている。周辺サブアセンブリ３は、たとえばディジタルまたはアナログ入力-または出力サブアセンブリであり得る。さらに周辺サブアセンブリ３は混合された入力-／出力サブアセンブリまたはインテリジェントな機能モジュールであってもよい。周辺サブアセンブリ３を介して中央ユニット２は、技術的プロセス６、たとえば化学プラントまたは油圧プレスを制御かつコントロールする。
中央ユニット２およびサブアセンブリ３は、そのために制御バス４を介してデータ技術的に互いに接続されている。中央ユニット２および周辺サブアセンブリ３は、さらに供給線４′、４″を介して電気エネルギーを供給される。供給線４″を介して共通の接地接続が形成され、また供給線４′は通常＋５ボルトの電位を導く。制御バス４および供給線４′、４″は一緒になってプログラム記憶式制御装置の背壁バス５を形成する。図１から明らかなように、背壁バス５は、それぞれ１つのサブアセンブリ２、３に対応付けられている個々のバスインタフェース５′に分けられている。
上記の例には２つの周辺サブアセンブリ３しか示されていない。しかし、もちろん、プログラム記憶式制御装置はそれよりも多くのサブアセンブリ、たとえば５、８、１０…のサブアセンブリを有し得るであろう。さらに制御バス４が必要に応じて設けられ得る。制御バス４は、最小の場合たとえば１つのクロック線および１つのデータ線のみを含んでいる直列バスであり得る。しかし、制御バス４は、多数のアドレス線、データ線および制御線を含む並列バスであってもよいであろう。制御バス４の導線は本発明の信号線を形成する。
いま図２はこのようなバスインタフェースを示す。図２から明らかなように、制御バス４はいまの場合には直列バスである。それは５つの導線４-１ないし４-５を有する。導線４-１は双方向性のデータ線である。導線４-２はクロック線であり、これを介してすべてのサブアセンブリ２、３に共通にクロック信号が伝送される。制御線４-３および４-４により、今行われているのがデータ伝送なのかまたは命令伝送なのかどうかが指示される。戻し報知線４-５を介してサブアセンブリ３は中央ユニット２に、それらが伝送されるデータを正常に送信または受信したことを報知する。導線４-２ないし４-５は一方向に動作させられる。
命令伝送の際には、接続されているサブアセンブリ３がデータ線４-１をスイッチ７-１により橋絡し、またシフトレジスタ７-２をデータ線４-１に結合する。データ伝送の際にはサブアセンブリ３が最後に伝送された命令を評価し、シフトレジスタ７-２をデータ線４-１のなかにループインし、もしくはデータ線４-１をスイッチ７-１により橋絡する。
図２から明らかなように、バス５に接続されているサブアセンブリ２、３は内部回路７を有する。周辺サブアセンブリの場合には、これはさらにプロセス線８を介して技術的プロセス６と接続されている。しかし、いずれの場合にもサブアセンブリは差し込み端子９を介してバスインタフェース５′の差し込み場所１０のなかに差し込まれており、こうしてバス５と接続されている。その際にバス５へのサブアセンブリ２、３のデータ技術的な結合は、データコンタクト９-１ａ、９-１ｂ、１０-１ａおよび１０-１ｂ、クロックコンタクト９-２および１０-２、制御コンタクト９-３、１０-３および９-４、１０-４ならびに戻し報知コンタクト９-５、１０-５を介して行われる。
それに対してサブアセンブリ２、３の電流供給は、供給コンタクト９′、９″および１０′、１０″を介して行われる。供給線４′と供給コンタクト１０′との間の接続線１１′のなかに、ＭＯＳＦＥＴ１２が配置されている。ＭＯＳＦＥＴ１２の通過抵抗は、周知のように広い限度内で変更可能かつ設定可能である。すなわちＭＯＳＦＥＴ１２は本発明の可変抵抗をなす。ＭＯＳＦＥＴ１２は、同じく供給線４′、４″と接続されている評価回路１３により、ＭＯＳＦＥＴ１２の制御入力端に相応の制御信号を与えることにより高抵抗または低抵抗に制御される。
さらに差し込み場所１０は、直接に評価回路１３の試験入力端１４″と接続された、プル抵抗１５を介して供給線４′と接続されている試験コンタクト１４を有する。それに対して、接続線１１″のなかには抵抗は、固定でも可変でも、配置されていない。
評価回路１３には入力信号として本質的に、供給コンタクト１０′に生じている電位、試験コンタクト１４に生じている電位ならびに戻し報知コンタクト１０-５に生じている電位が供給される。これらの入力信号の評価のもとに、評価回路１３は、信号-接続線１１-１ａ、１１-１ｂ、および１１-２ないし１１-５のなかに配置されている（双方向性の）阻止可能なドライバ１６-１ａないし１６-１ｄならびに（同じく双方向性の）阻止可能なドライバ１６-２ないし１６-５を駆動する。阻止可能なドライバ１６-ｘはたとえばトライステート-ドライバであり得る。しかし他の実施態様も考えられる。
駆動の詳細は図２および３と結び付けて説明される。
差し込み場所１０のなかにサブアセンブリ２、３を差し込む前に、バスインタフェース５′は初期化状態にある。初期化の際にはブロック１７により先ずマーカーＭが０にセットされる。このマーカーＭの意味は、後でブロック３３と結び付けて一層詳細に説明される。次いでブロック１８により
−ドライバ１６-１ａ、１６-１ｂおよび１６-２ないし１６-５の阻止により、信号コンタクト１０-１ａ、１０-１ｂおよび１０-２ないし１０-５が制御バス４から切り離され、
−ドライバ１６-１ｃおよび１６-１ｄの通過接続により評価回路１３がデータ線４-１に接続される。
最後にブロック１９によりＭＯＳＦＥＴ１２が評価回路１３により高抵抗に制御される。
次いでブロック２０で、サブアセンブリ２、３が差し込み場所１０のなかに差し込まれているかどうかが試験される。この試験は、試験コンタクト１４に生じている電位を評価することにより行われる。この電位が供給線４′の電位に相当するならば、サブアセンブリ２、３は差し込み場所１０のなかに差し込まれていない。それに対して、サブアセンブリ２、３が差し込み場所１０のなかに差し込まれると、試験コンタクト１４は対向コンタクト１４′を介して直接に供給線４″と接続されており、こうして評価回路１３が電位の切換わりを検出し得る。
差し込み場所１０のなかにサブアセンブリ２、３が差し込まれていないときには（右側の枝路）、マーカーＭがブロック２１で０にセットされ、ブロック２０による照会が新たに実行される。それに対して、サブアセンブリ２、３が差し込まれているときには、ブロック２２で、マーカーＭが値０を有するかどうかが照会される。この照会の結果が否定であれば（右側の枝路）、再びブロック２０が実行される。それに対して、マーカーＭが値０を有するときには、サブアセンブリ２、３が新たに差し込まれている。この場合には、接続時間Ｔ₁の経過を待つブロック２３が実行される。その後にブロック２４が実行され、サブアセンブリ２、３が今でも差し込み場所１０のなかに差し込まれているかどうか照会される。この照会も、試験コンタクト１４に生じている電位の評価のもとに行われる。サブアセンブリ２、３がもはや差し込み場所１０のなかに差し込まれていないときには（右側の枝路）、背壁バス５へのサブアセンブリ２、３のその後の結合は打ち切られ、ブロック２０に戻される。そうでなければ（下側の枝路）、評価回路１３がＭＯＳＦＥＴ１２をブロック２５により始動時間Ｔ₂の間に高抵抗から低抵抗へ制御する。ＭＯＳＦＥＴ１２が突然にではなく始動時間Ｔ₂の間に低抵抗へ制御されることにより、背壁バス５の電流供給へのサブアセンブリ２、３のソフトな結合が行われる。
次いでブロック２６により、立ち上がり時間Ｔ₃の経過が待たれる。この時間の間にたとえばサブアセンブリ２、３のバッフアコンデンサ７′が充電される。立ち上がり時間Ｔ₃の経過の後にブロック２７により、サブアセンブリ２、３が正常に電流を供給されるかどうかが試験される。この試験は供給コンタクト１０′に生じている電位の評価により行われる。供給コンタクト１０′に生じている電位がほぼ供給線４′の電位に相当するならば、たとえばこの電位からの偏差が最大０．５ボルトであるならば、このことはサブアセンブリ２、３における電流供給の正常な結合として評価される。この場合にはブロック２８により継続される。そうでなければ、マーカーＭが値１にセットされるブロック３３が実行され、ブロック１９により継続される。
ブロック３３でのマーカーＭのセットの結果としていまや、サブアセンブリ２、３が差し込み場所１０から切り離されるまで、続けてブロック２０および２２が通過される。それにより、評価回路１３が繰り返して交互にＭＯＳＦＥＴ１２を先ず低抵抗に、次いで再び高抵抗に制御することが阻止される。
それに対して、供給コンタクト１０′の電位が許容範囲内に位置しているならば、ブロック２８により阻止可能なドライバー１６-２ないし１６-５が永久的に通過接続される。さらに阻止可能なドライバー１６-１ａが中央ユニット２から周辺サブアセンブリ３の１つへのデータ伝送の際に通過接続される。阻止可能なドライバー１６-１ｂは、周辺サブアセンブリ３の１つから中央ユニット２へのデータ伝送の際に通過接続される。それによりサブアセンブリ２、３は制御バス４を介して行われるデータトラフィックを傍受し得るが、それ自体で能動的に信号を制御バス４を介して送ることはできない。阻止可能なドライバー１６-１ｃおよび１６-１ｄは、この段階では永久的に通過接続されている。どのデータ伝送がまさに実行されるかを、評価回路１３は信号線４-３および４-４およびデータ線４-１を介して傍受されたバストラフィックに基づいて知る。
ドライバー１６-ｘの通過接続の後に、ブロック２９により受入れ待ち時間Ｔ₄が待たれる。それによりサブアセンブリ２、３は初期化する機会を有する。受入れ待ち時間Ｔ₄の進行中に、戻し報知コンタクト１０-５に生じている信号が評価回路１３により評価される。戻し報知コンタクト１０-５は、図２から明らかなように、プル抵抗７″を介して供給線４′と接続されている。サブアセンブリ２、３が傍受動作中に制御バス４を介して行われるデータトラフィックを理解し、かつ有意義なものとして解釈するならば、サブアセンブリ２、３は適当な内部配線により戻し報知コンタクト９-５を、従ってまたもちろん戻し報知コンタクト１０-５をも、供給線４″の電位におく。これは評価回路１３のなかで監視される。
評価回路１３が受入れ待ち時間Ｔ₄の経過後に受入れ信号を受け取っていないならば、ブロック３０によりブロック１８に戻される。そうでなければ、評価回路１３がブロック３１により、データ線４-１を介して伝送されるデータストリームを試験する。評価回路１３が、レジスタ１３′に読み入れられた命令に基づいて、プログラム記憶式制御装置がいわゆる同定過程を実行すること、すなわち中央ユニット２が、どの周辺サブアセンブリ３がそれと接続されているかを確かめようと試みるとき、評価回路１３はブロック３２により阻止可能なドライバー１６-１ａおよび１６-１ｂを永久的に通過接続し、阻止可能なドライバー１６-１ｃおよび１６-１ｄを永久的に阻止する。それによりいまや評価回路１３はデータ線４-１から切り離されており、サブアセンブリ２、３は制御バス４に結合されている。従ってサブアセンブリ３はいまや読出しのためにも書込みのためにも制御バス４にアクセスし得る。
図３には、一層見やすくするため、個々のブロックが簡単化されて示されている。たとえばブロック群２３／２４、２６／２７および２９／３０実際には、それぞれの中断規範が存在するかどうかが連続的に照会されるループである。また、サブアセンブリ２、３がまだ差し込まれているかどうか、および電流供給が正常に機能しているかどうかがもちろん連続的に試験される。これらの両条件がもはや満足されていないときには直ちに、場合によってはマーカーＭを値１にセットした後に、ブロック１８または１９の１つに分岐される。
図２から明らかなように、さらにすべてのバス線４-２ないし４-５は直接に評価回路１３と接続されている。評価回路１３はさらに、バストラフィックがそれに対応付けられているサブアセンブリ２、３を介して行われるか否かを知るので、それは相応にシフトレジスタ１３′およびスイッチ１３″をサブアセンブリ２、３が制御バス４に結合されていないとき、操作する。換言すれば、サブアセンブリ２、３の傍受-結合後の最初の同定過程の前に、評価回路１３はバストラフィックを傍受し、また
−命令伝送の際にスイッチ１３″によりデータ線４-１を橋絡し、またシフトレジスタ１３′をデータ線４-１に結合し、また
−データ伝送の際にスイッチ１３″によりデータ線４-１を橋絡し、シフトレジスタ１３′をデータ線４-１に結合し、またはシフトレジスタ１３′を、最後に伝送された命令に応じて、データ線４-１にループ接続する。

Claims (13)

1. バス（５）にプログラム記憶式制御装置のサブアセンブリ（２、３）を接続するためのインタフェース方法であって、
   −サブアセンブリ（２、３）が少なくとも第１および第２の供給線（１１′、１１″）および信号線（１１-１ａ、１１-１ｂ、１１-２ないし１１-５）を介してバス（５）に接続可能であり、
   −供給線の少なくとも１つ（１１′）のなかに、評価回路（１３）により高抵抗または低抵抗に制御可能である可変抵抗（１２）が配置されており、
   −評価回路（１３）が、サブアセンブリ（２、３）がバス（５）に接続されない際には、可変抵抗（１２）を高抵抗に制御する
   インタフェース方法において、
   −バス（５）とサブアセンブリ（２、３）を接続する際に可変抵抗（１２）が低抵抗に制御され、
   −可変抵抗（１２）の低抵抗制御の後に立ち上がり時間（Ｔ3）が待たれ、
   −可変抵抗（１２）は、評価回路（１３）の試験入力端（１４″）に生じている電位が立ち上がり時間（Ｔ3）の経過後に予め定められた値範囲の外側に位置しているならば、再び高抵抗に制御され、接続時間（Ｔ1）の経過の後に初めて低抵抗に制御される
   ことを特徴とするインタフェース方法。
2. 予め定められた始動時間（Ｔ2）の間に可変抵抗（１２）が高抵抗から低抵抗へ制御されることを特徴とする請求項１記載のインタフェース方法。
3. サブアセンブリ（２、３）が、評価回路（１３）の試験入力端（１４″）に生じている電位が立ち上がり時間（Ｔ3）の経過後に予め定められた値範囲の内側に位置しているときに初めて、信号線（１１-１ａ、１１-１ｂ、１１-２ないし１１-５）を介してバス（５）と接続されることを特徴とする請求項１または２記載のインタフェース方法。
4. サブアセンブリ（２、３）がバス（５）との接続の後に信号線（１１-１ａ、１１-１ｂ、１１-２ないし１１-５）を介して伝送される信号を受信し、しかしそれ自体は信号線（１１-１ａ、１１-１ｂ、１１-２ないし１１-５）を介して信号を送らないことを特徴とする請求項３記載のインタフェース方法。
5. −サブアセンブリ（２、３）が信号線（１１-１ａ、１１-１ｂ、１１-２ないし１１-５）を介して伝送される信号を評価し、
   −サブアセンブリ（２、３）が、それが信号線（１１-１ａ、１１-１ｂ、１１-２ないし１１-５）を介して伝送される信号を評価する状態にあるときに、評価回路（１３）に受入れ信号を伝達し、
   −評価回路（１３）が、それが受入れ待ち時間（Ｔ4）の経過の後に受入れ信号を受け取っていないときに、可変抵抗（１２）を高抵抗に制御する
   ことを特徴とする請求項４記載のインタフェース方法。
6. −時点から時点へ、どのサブアセンブリ（２、３）がバス（５）に接続されているかが確認され、
   −評価回路（１３）がサブアセンブリ（２、３）を、受入れ待ち時間（Ｔ ₄ ）の経過の後に実行される被接続サブアセンブリ（２、３）の最初の確認の際に、それが受入れ待ち時間（Ｔ4）の経過の前に受入れ信号を受け取っているときには、書込みのためにもバス（５）に結合する
   ことを特徴とする請求項１ないし５の１つに記載のインタフェース方法。
7. −評価回路（１３）がバス（５）に対応付けられており、
   −少なくとも信号伝送の一部分の際に信号線（４-１）がサブアセンブリ（２、３）によりループされ、
   −バス（５）に接続されないサブアセンブリ（２、３）において評価回路（１３）がこれらの信号伝送の際に評価回路（１３）に対応付けられているシフトレジスタ（１３′）を信号線（４-１）のなかにループインする
   ことを特徴とする請求項１ないし６の１つに記載のインタフェース方法。
8. バス（５）にプログラム記憶式制御装置のサブアセンブリ（２、３）を接続するためのバスインタフェースであって、
   −サブアセンブリ（２、３）が少なくとも第１および第２の供給線（１１′、１１″）および信号線（１１-１ａ、１１-１ｂ、１１-２ないし１１-５）を介してバスに接続可能であり、
   −供給線の少なくとも１つ（１１′）のなかに、評価回路（１３）と接続されている制御入力端を有する可変抵抗（１２）が配置されており、評価回路により可変抵抗（１２）が高抵抗または低抵抗に制御可能である
   バスインタフェースにおいて、
   −評価回路（１３）が試験入力端（１４″）を有し、それによりサブアセンブリ（２、３）に生じている電位が検出可能であり、
   −評価回路（１３）が、それが、
   −−サブアセンブリ（２、３）がバス（５）に接続されない際には、可変抵抗（１２）を高抵抗に制御し、
   −−サブアセンブリ（２、３）をバス（５）と接続する際には、可変抵抗（１２）を低抵抗に制御し、
   −−可変抵抗（１２）の低抵抗制御の後に立ち上がり時間（Ｔ3）を待ち、
   −−試験入力端（１４″）に生じている電位が立ち上がり時間（Ｔ3）の経過後に予め定められた値範囲の外側に位置しているならば、可変抵抗（１２）を再び高抵抗に制御し、
   −−可変抵抗（１２）を接続時間（Ｔ1）の経過後に初めて低抵抗に制御するように構成されている
   ことを特徴とするバスインタフェース。
9. 評価回路（１３）が、それが可変抵抗（１２）を予め定められた始動時間（Ｔ2）の間に高抵抗から低抵抗に制御するように構成されていることを特徴とする請求項８記載のバスインタフェース。
10. 評価回路（１３）が、それがサブアセンブリ（２、３）を、評価回路（１３）の試験入力端（１４″）に生じている電位が立ち上がり時間（Ｔ3）の経過後に予め定められた値範囲の内側に位置しているときに初めて、信号線（１１-１ａ、１１-１ｂ、１１-２ないし１１-５）を介してバスと接続するように構成されていることを特徴とする請求項８、９ないし１０の１つに記載のバスインタフェース。
11. −サブアセンブリ（２、３）が、それがバス（５）との接続の後に
    −−信号線（４-１）を介して伝送される信号を受信かつ評価し、しかしそれ自体は信号線（４-１）を介して信号を送らず、
    −−評価回路（１３）が、それが信号線（４-１）を介して伝送される信号を評価する状態にあるときに、受入れ信号を伝達する
    ように構成されており、
    −評価回路（１３）が、それが受入れ待ち時間（Ｔ4）の経過後に受入れ信号を受け取っていないときに、それが可変抵抗（１２）を高抵抗に制御するように構成されている
    ことを特徴とする請求項１０記載のバスインタフェース。
12. −バス（５）が、それが時点から時点へ、どのサブアセンブリ（２、３）がバス（５）に接続されているかを確認するように構成されており、
    −評価回路（１３）が、それがサブアセンブリ（２、３）を、受入れ待ち時間（Ｔ ₄ ）の経過の後に実行される被接続サブアセンブリ（２、３）の最初の確認の際に、それが受入れ待ち時間（Ｔ4）の経過の前に受入れ信号を受け取っているときには、書込みのためにもバス（５）に結合するように構成されている
    ことを特徴とする請求項８ないし１１の１つに記載のバスインタフェース。
13. −それがバス（５）に対応付けられており、
    −少なくとも信号伝送の一部分の際に信号線（４-１）がサブアセンブリ（２、３）によりループされ、
    −評価回路（１３）に少なくとも１つのスイッチ（１３″）が対応付けられており、このスイッチによりバス（５）に接続されないサブアセンブリ（２、３）においてこれらの信号伝送の際に同じく評価回路（１３）に対応付けられているシフトレジスタ（１３′）が信号線（４-１）のなかにループイン可能である
    ことを特徴とする請求項８ないし１２の１つに記載のバスインターフェース。

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