JP3818008B2 - 多層配線基板 - Google Patents
多層配線基板 Download PDFInfo
- Publication number
- JP3818008B2 JP3818008B2 JP2000081756A JP2000081756A JP3818008B2 JP 3818008 B2 JP3818008 B2 JP 3818008B2 JP 2000081756 A JP2000081756 A JP 2000081756A JP 2000081756 A JP2000081756 A JP 2000081756A JP 3818008 B2 JP3818008 B2 JP 3818008B2
- Authority
- JP
- Japan
- Prior art keywords
- resin layer
- wiring
- wiring board
- substrate
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の属する技術分野】
本発明は、多層配線基板上に半導体部品を搭載した電子装置に関するものである。
【0002】
【従来の技術】
近年、光通信は、あらゆる分野で使用され、今後も益々発達することが予想される。現在一般的に使用されている光伝送モジュールは、10Gbit/sが主流であるが、通信速度の高速化にともない、大容量化が要求され、今後40Gbit/sが主流になるものと予想される。
【0003】
一方、大容量、高速化は勿論のこと、小形化が要求されている。小形化は、内蔵する半導体モジュールの性能に左右されるといっても過言ではなく、高い電送特性を持った半導体モジュールの開発が急務となっている。
【0004】
半導体モジュールの伝送特性を改善した従来の技術として、例えば、特開平4−270502号公報がある。この従来技術は、半導体基板の裏面にタブ型の溝を形成し、この溝の底面に内部ストリップ導体を形成し、この内部ストリップ導体と前記基板裏面側の導電性基体とにより、マイクロストリップ線路の一部、つまり伝送線部分を構成したものである。
【0005】
これにより、マイクロストリップ線路を構成するストリップ導体の一部が基板内部に形成されることになり、基板上でのマイクロ波回路の占有面積が削減できる。また、上記伝送線部分では、誘電体が空気となるので、マイクロストリップ線路の高インピーダンス化を図ることができる。
【0006】
また、特表平9−508510号公報は、発砲体ストリップライン型の伝送線路網に関するものであり、発砲体内の誘電体損失を低減するために、ストリップラインの領域において発砲体の少なくとも一部を、伝送線路網の波動特性の悪化が生じないように除去したものである。更に、形成したダクトを空気又は冷却剤を用いるストリップラインの強制冷却を行うようにしたものである。
【0007】
【発明が解決しようとする課題】
このように、上記従来技術は、樹脂基板内に空間(以下、キャビティという)を設け、このキャビティ内に信号線を配置することによって、空気を誘電体としたマイクロストリップ線路構造(Micro Strip Line)(以下、MSLという)としたものである。
【0008】
半導体モジュールで、高い伝送特性を得る条件としては、導体としての抵抗を出来る限り小さくすること、高いインピーダンスを得ることなどがあげられる。
【0009】
これに対し、特開平4−270502号公報の高周波伝送線では、伝送線路での反射特性の損失を低減するために、特性インピーダンスの整合をはかる必要があり、信号線の線幅加工公差と樹脂基板の厚さ公差を厳しく管理してインピーダンスを制御しなければならない。また、多層配線基板では樹脂基板を複数枚重ねるために基板厚さの公差がかなり大きくなってしまうため、誘電体の厚さに影響を受けやすいMSLで要求されるインピーダンスの精度向上を実現することは困難である。
【0010】
また、前記反射特性は、特性インピーダンスのミスマッチによって影響を受けやすく、MSLは、反射が大きく、また変動幅も大きい。この理由はMSLのほうが厚さ公差というパラメータを余計にもっているからである。また、MSLは、共振周波数が著しく変動してしいるためであるからと考えられる。
【0011】
また、挿入損失は、特性インピーダンスの整合性だけでなく、配線の抵抗損出や誘電体損失にも大きな影響を及ぼす。
【0012】
一方、特表平9−508510号公報は、空間の厚さ管理は、キャビティー自体の厚さで管理しなくてはならないという問題がある。
【0013】
本発明の目的は、高い伝送特性を有し、大容量で高速の電子装置を提供することにある。
【0014】
【課題を解決するための手段】
上記目的は、内部に第1の空気層を有する第1の樹脂層と、この第1の樹脂層の下面に積層された第2の樹脂層と、この第2の樹脂層の内部に形成された第2の空気層と、前記第1の樹脂層の上部に施された第1の配線と、前記第2の樹脂層の上部に施され前記第1と第2の空気層との間に位置する第2の配線と、前記第2の樹脂層の下面に形成された第3の樹脂層とを備え、この第3の樹脂層に前記第1と第2の空気層に連通する空気孔を設け、この空気孔が前記第1と第2の空気層を外気と連通させることにより達成される。
【0021】
【発明の実施の形態】
以下、本発明の実施例若しくは参考例を図1乃至図10を用いて説明する。図1は、半導体チップを搭載した多層配線基板の斜視図である。図2は、樹脂により形成された本発明の参考例である多層基板の部分断面図である。図3は、単層の樹脂で形成された本発明の参考例である基板の部分断面図である。図4は、外乱をシールドするために配線を設けた本発明の参考例である基板の部分断面図である。図5は、キャビティ内に2本の配線を設けた本発明の参考例である基板の部分断面図である。図6は、図5に示した基板にシールド用の配線を設けた本発明の参考例である基板の部分断面図である。図7、図8、図9は、本発明の実施例である多層配線板上の半導体部分の断面図である。図10は、本発明を搭載した光受信モジュールの断面図である。図11は、図10の上面図である。
【0022】
ところで、配線基板には、セラミック系、ガラスセラミック系、樹脂系等があるが、誘電率で見ると樹脂系の配線基板が最も有利であり、特に有機樹脂系の配線基板は、著しく誘電率が高い。ところが、有機樹脂系の配線基板は、低誘電体による損失が大きいため、柔軟性のあるテープ状の有機樹脂系多層配線基板の検討を行った。
【0023】
そこで、この有機樹脂系配線基板を用いた本発明の参考例を説明する。
【0024】
図1において、1は、有機樹脂系の多層配線基板であり、上部に半導体チップ2が搭載されている。3は、バンプ電極である。半導体チップ2は、このバンプ電極3と多層配線基板1上に施された配線(図1には、図示していない)とを介して多層配線基板1と電気的に接続される。多層配線基板1は、例えば、有機系のポリミド樹脂と銅配線から形成されている。半導体チップ2は、多層配線基板1上に施された配線により、外部端子(図1には、図示していない)や同一基板上に搭載された半導体素子や電子部品(図1には、図示していない)と電気的に接続されている。
【0025】
図2において、4は、第1の樹脂層である。この第1の樹脂層4上には、第1の配線5が施されており、第1の樹脂層4内には、第1のキャビティ6が形成されている。このキャビティ6が樹脂に所定の間隔を持たせて形成した空気層となる。7は、第1の樹脂層4の下面に積層された第2の樹脂層である。この第2の樹脂層7の上には、第2の配線8、9、10が施されている。第2の樹脂層7内には、第2のキャビティ11が形成されている。この第2のキャビティ11も前記第1のキャビティ6と同様に、樹脂に所定の間隔を持たせて形成した空気層となっている。この第2のキャビティ11は、第2の配線8の全てと、第2の配線9、10の一部を覆うように形成されている。配線8と配線9、10の一部は、第1のキャビティ6と第2のキャビティ11との間に位置するため、上記第1と第2のキャビティ6、11の中空に浮いた状態となる。
【0026】
第1のキャビティ6の面積を、第2のキャビティ11の面積よりも大きくすると、後述するテープ基板積層時の位置合わせが容易となる。
【0027】
上記多層配線基板は、例えば、2枚の銅箔付きポリミドテープ基板を用意し、各々のポリミドテープ基板の銅箔をエッチング加工などにより配線パターンを形成した後にポリミド側をレーザ加工、ウエットエッチング加工などによってキャビティを形成する。この2枚のポリミドテープ基板は、ラミネート法などで積層することにより簡単に多層配線基板として形成できる。
【0028】
上記配線基板によれば、第2の樹脂層7上の配線8を信号線とし、第1の樹脂層4上の配線5、及び第2の樹脂層7上の配線9、10を定電位面とし、配線8と配線9、10でコプレナー線路構造とすることで、キャビティ内に介在する、例えば空気や不活性ガスなどの気体を誘電体とした高周波伝送線路が形成される。配線5を電磁シールド面として利用することにより高い伝送特性を得ることができる。
【0029】
図3から図6は、本発明の他の伝送線路を備えた配線基板の参考例を示す。
【0030】
図3において、単層の樹脂層7には、キャビティ11が形成されている。この単層の樹脂層7は、図2で説明した2層の樹脂層のうち、第2の樹脂層7に相当し、同じく樹脂層7の上面には、配線8、9、10が施されている。
【0031】
図4は、図2で説明した多層配線基板に外乱の影響を緩和するためのシールドを施した参考例を示す図である。
【0032】
図4において、重ねられた第1の樹脂層4上には配線5が、第2の樹脂層7の底面には配線12が施されている。この第1と2の樹脂層によって配線8、9、10の伝送線路を挟み込む形状となっている。
【0033】
図5は、キャビティ6、11内に浮いた状態となっている配線をペア配線としたものを示す図である。
【0034】
図5において、正位相と逆位相の信号を一組として伝送できるように配線13と14からなる中心導体を2本とし、両脇を第1と第2の樹脂層4、7間で挟み込んだ配線15、16を設けたものである。この伝送線路とすることによって配線密度が向上する。
【0035】
図6は、図5で説明した配線13と14からなる中心導体2本のみとしている。両脇の配線15、16は設けられていない。樹脂層4の上面にはシールド用として配線5が施され、樹脂層7の底面には、配線12が施されている。
【0036】
以下、本発明の実施例を説明する。図7、図8、図9で上記多層配線基板1上に搭載された半導体2部分の詳細を説明する。図7は、半導体搭載部分の縦断面図である。図8は、半導体搭載部分の信号線方向を示す縦断面図である。図9は、半導体搭載部分の信号線構造を示す平面図である。
【0037】
図7において、多層配線基板1の上面には、バンプ電極17、18、19、20を介して半導体チップ2が搭載されている。多層配線基板1は、第1の樹脂層4、第2の樹脂層7、第3の樹脂層21から構成され、内部には、キャビティ6、11による空気層が設けられている。このキャビティ6、11には、図2で説明した配線8がキャビティ6、11内に浮いた状態で取付けられている。この配線8が信号配線となり、配線9、10との組合わせで伝送線路が形成されている。この配線8が銅などの腐食しやすい金属で形成された場合には、この配線8の表面に金や錫などのメッキ処理を施しておく必要がある。
【0038】
半導体チップ2と多層配線基板1間に設けられたバンプ電極17、18、19、20は、半導体チップ2と多層配線基板1とを電気的に接続するものである。このバンプ電極17、18、19、20は、例えば、はんだや金などで形成されている。はんだによるバンプ電極17、18、19、20であると、配線8と直に接合することが可能であり、金によるバンプ電極17、18、19、20の場合であっても配線8に錫などのコーティングをすることによって共晶合金接合を行うことが可能である。
【0039】
25、26、27は、第1と第2の樹脂層を貫通するように設けられたビアホールである。このビアホール25、26、27によって半導体チップ2と各樹脂層4、7、21が電気的に接続される。このビアホール25、26、27は、例えば、樹脂層にレーザやパンチ金型などで孔あけ加工を施した後に、電気メッキ処理などにより、この孔をCuで埋め込んで形成する。
【0040】
図8は、図1のB−B断面である。
【0041】
図8において、半導体の信号用のバンプ電極19は、第1の樹脂層4を貫通するビアホール25を介して信号用の配線8と電気的に接続される。
【0042】
ところで、キャビティ6、11内の配線8が長くなる場合には、第2の樹脂層7に設けられたキャビティ11a、11b、11cのように、キャビティ11内に支持部7a、7bを設けて複数に分割し、この支持部7a、7bによって配線8を支えるようにしたものである。これによって配線8のたわみや変形を防止することができる。
【0043】
多層の樹脂層による基板をラミネート積層する場合には、樹脂基板間に使用する接着剤に気泡が入ってボイドとなり接続不良を起こす可能性がある。これを未然に防ぐためには、真空中で積層すると良い。本実施例では、樹脂基板を積層後に大気圧に戻したときにキャビティ6、11、11a、11b、11cが大気圧で潰されてしまわないようにキャビティ6、11と外気とが連通する通気孔22を第3の樹脂層21に設けている。この貫通孔22によって多層配線基板1上に電子部品を搭載する時のはんだリフロー時に上記キャビティ6、11内の空気が熱膨張して樹脂層や配線が破損してしまうことを防止するものである。この通気孔22は、図7に示した通気孔22と同一物である。
【0044】
図9に図8を上面から見た図を示す。
【0045】
図9において、通気孔22を設けることで、上記キャビティ内の配線8は、外気に触れてしまうため、前述したように、配線8の腐食を防止する必要がある。この腐食防止策として、例えば、配線表面に金や錫のメッキ処理といった保護被膜コーティングを行った方が良い。
【0046】
第2のキャビティ11を支持部7aで分割して形成したキャビティ11a、11b、11cで信号線用の配線8に沿ってグランドパターン28を切り欠いておくと、電気力線が信号線から広がって支持部7a、7bを通過しようとしても、電気力線が第1の樹脂層4上において配線5の方に引っ張りあげられる形になるので、支持部7a、7bの誘電体による特性インピーダンスへの影響を最小限に抑えることができる。信号用のバンプ電極19は、グランド用のバンプ電極18、20に囲まれた構造になっているので、バンプ部分においてもインピーダンスの制御を容易にすることが可能である。図7に示した電源用のバンプ17は、電源プレーン28とビアホール25とで接続され、半導体チップ2の電気的な接続に必要な信号、電源、グランドを電源プレーン28とビアホール25を介して多層配線基板1に接続している。半導体チップ2は、多層配線基板1から給電されて動作し、上記伝送線路を通じて信号の入出力を行う。
【0047】
図10は、本発明の多層配線基板を光受信モジュールに搭載した参考例を示す図である。
【0048】
図10において、多層配線基板1には、光素子101が接続されたIC108、半導体チップ2、および抵抗やコンデンサなどのチップ部品109を搭載されている。これらの電子部品間には、本発明の伝送線路を通じて信号が伝送される高周波回路が構成されている。発熱量が大きいIC108や半導体チップ2は、高熱伝導性の金属ブロック107上に銀ペーストにより接着固定している。この金属ブロック107は、高熱伝導性グリス105を介してヒートシンク106に接続されている。IC108、半導体チップ2から発生した熱はヒートシンク106に流れ込んで空気中に放散される。
【0049】
多層配線基板1は、光受信モジュールの高周波用外部端子104、コネクタの金属ブロック107に接続されている。高周波用外部端子104は、例えばセラミック端子などで、複数のモジュール間を同軸線で接続される。光ファイバ102から光素子101に入射された光信号は、電気信号に変換されIC108上の初段の増幅回路を経て多層配線基板1の伝送線路に到達する。これらの多層配線基板1は、筐体103に収納されている。多層配線基板1上で増幅、タイミング抽出、波形整形などの信号処理を実施した後、光受信モジュールの高周波用外部端子に信号を送りこむ。
【0050】
図11は、図10をヒートシンク106側から見た図であり、ヒートシンク106の側面方向には、前述した金属ブロック107が設けられている。
【0051】
これにより、電子部品の3次元実装が可能となり、また微弱な信号を良好な伝送品質で再生出力することが可能となる。
【0052】
本発明は、伝送線路が同一平面上に構成されているため、特性インピーダンスは基板厚さや接着剤の材質・厚さに影響されることがなく、また加工精度のよいエッチング技術を用いることにより制御しやすくなる。
【0053】
また、樹脂層の一部にキャビティを設け、気体を誘電体としているので、基板材料に関係なく良好な伝送特性を得ることができる。また、多層配線基板が柔軟な有機径樹脂剤で形成されているので、接続する半導体チップへの負荷を軽減される。
【0054】
このように、本発明によれば、電子部品管の搭載距離を短くできるうえ、高い伝送特性を有する光受信モジュールが可能となるため、小型の高周波回路モジュールの実現が可能になる。
【0055】
また、半導体チップから発生する熱は、半導体チップ裏面のヒートシンクから放熱されるので、半導体モジュールの信頼性を向上することができる。また、柔軟な基板の採用が可能なため、モジュール内での熱応力を緩和することができ信頼性を向上できる。また、本発明の半導体モジュールは、有機系樹脂基板の上面で、同一平面上の加工が可能となる。
【0056】
ところで、有機基板内に伝送線路を形成した場合は、有機基板を誘電体として利用すると誘電損失が大きいために高周波信号伝送時に波形が減衰してしまい、きれいな波形が到達しなかったり、効率が悪くなったりする。しかしながら、誘電体を空気などの気体とすることによって誘電体損失が限りなく小さくなり、伝送特性が向上する。また、誘電体を空気とすることで寄生容量を小さくすることができるので線路断面積を大きくすることができ、配線抵抗を小さく抑えることができる。容量と抵抗が小さくなるので配線遅延時間を大幅に短くすることができる。したがって、伝送遅延や伝送波形の劣化を抑えることができる。
【0057】
図12は、本発明のMSLと従来のMSLを比較したものである。
【0058】
図12において、反射特性は、特性インピーダンスのミスマッチによって影響を受けるものであるため、従来のMSLに比べ、本発明のMSLは、反射が大きく、変動幅も大きい。これは、本発明のMSLが厚さ交差というパラメータを余分に持っているからである。また、従来のMSLは、共振周波数が著しく変動しているが、本発明は、安定しており、狭帯域で使用するマイクロ波デバイスの実装には有効である。
【0059】
一方、挿入損失は、特性インピーダンスの整合性だけでなく、配線の抵抗損や誘電体損失にも影響を受けるため、本発明では、抵抗損、誘電体損、信号伝播遅延時間を小さく抑えているため、従来のMSLよりも挿入損失が大幅に小さくなっていることが分かる。
【0060】
【発明の効果】
本発明によれば、高い伝送特性を有し、大容量で高速の電子装置を提供することができる。
【図面の簡単な説明】
【図1】 半導体チップを搭載した多層配線基板の斜視図である。
【図2】 樹脂により形成された本発明の参考例である多層基板の部分断面図である。
【図3】 単層の樹脂で形成された本発明の参考例である基板の部分断面図である。
【図4】 外乱をシールドするために配線を設けた本発明の参考例である基板の部分断面図である。
【図5】 キャビティ内に2本の配線を設けた本発明の参考例である基板の部分断面図である。
【図6】 図5に示した基板にシールド用の配線を設けた本発明の参考例である基板の部分断面図である。
【図7】 本発明の実施例である多層配線板上の半導体部分の断面図である。
【図8】 本発明の実施例である多層配線板上の半導体部分の断面図である。
【図9】 図8を上面から見た図である。
【図10】 本発明を搭載した光受信モジュールの断面図である。
【図11】 図10の上面図である。
【図12】 本発明の伝送線路と高周波基板でもっともよく使われているMSLとを比較して特性を示したグラフである。
Claims (1)
- 内部に第1の空気層を有する第1の樹脂層と、この第1の樹脂層の下面に積層された第2の樹脂層と、この第2の樹脂層の内部に形成された第2の空気層と、前記第1の樹脂層の上部に施された第1の配線と、前記第2の樹脂層の上部に施され前記第1と第2の空気層との間に位置する第2の配線と、前記第2の樹脂層の下面に形成された第3の樹脂層とを備え、この第3の樹脂層に前記第1と第2の空気層に連通する空気孔を設け、この空気孔が前記第1と第2の空気層を外気と連通させることを特徴とする多層配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000081756A JP3818008B2 (ja) | 2000-03-17 | 2000-03-17 | 多層配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000081756A JP3818008B2 (ja) | 2000-03-17 | 2000-03-17 | 多層配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001267464A JP2001267464A (ja) | 2001-09-28 |
JP3818008B2 true JP3818008B2 (ja) | 2006-09-06 |
Family
ID=18598650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000081756A Expired - Fee Related JP3818008B2 (ja) | 2000-03-17 | 2000-03-17 | 多層配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3818008B2 (ja) |
-
2000
- 2000-03-17 JP JP2000081756A patent/JP3818008B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001267464A (ja) | 2001-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100430299B1 (ko) | 다층 기판 상의 고주파 회로 모듈 | |
US5196725A (en) | High pin count and multi-layer wiring lead frame | |
US10818572B2 (en) | Integrated circuit chip packaging including a heat sink topped cavity | |
GB2280790A (en) | Demountable hybrid assemblies with microwave-bandwidth interconnects | |
US6281844B1 (en) | Electrical component and an electrical circuit module having connected ground planes | |
JPWO2011118544A1 (ja) | 無線モジュール及びその製造方法 | |
GB2307102A (en) | High frequency module package | |
US6936921B2 (en) | High-frequency package | |
US6545227B2 (en) | Pocket mounted chip having microstrip line | |
US7332799B2 (en) | Packaged chip having features for improved signal transmission on the package | |
JP2005303551A (ja) | Dcカット構造 | |
CN218450661U (zh) | 电路板、封装结构及电子设备 | |
JP3818008B2 (ja) | 多層配線基板 | |
US11145586B2 (en) | Interposer and electronic device | |
JP3715120B2 (ja) | ハイブリッドモジュール | |
CN112533349B (zh) | 电路板及其制作方法 | |
JPWO2007091329A1 (ja) | 電子部品パッケージ | |
GB2565453A (en) | Flexible printed board | |
JP2784523B2 (ja) | 電子部品搭載用基板 | |
CN114902401B (zh) | 热管理封装件和方法 | |
JP3763964B2 (ja) | 電子回路モジュール、電子回路モジュールの接続構造及び接続部材 | |
JP2001291817A (ja) | 電子回路装置および多層プリント配線板 | |
US20220238449A1 (en) | Hybrid integrated circuit package | |
JP6882069B2 (ja) | 配線基板 | |
JP2007027518A (ja) | 高周波回路モジュール及び積層型高周波回路モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050804 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060406 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060523 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060605 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |