JP3809767B2

JP3809767B2 - 画像処理回路

Info

Publication number: JP3809767B2
Application number: JP2001015310A
Authority: JP
Inventors: 啓一中西
Original assignee: Murata Machinery Ltd
Current assignee: Murata Machinery Ltd
Priority date: 2001-01-24
Filing date: 2001-01-24
Publication date: 2006-08-16
Anticipated expiration: 2021-01-24
Also published as: JP2002218249A

Description

【０００１】
【発明の属する技術分野】
この発明は、スムージング処理のために、マッチングパターンの画素データと画像の画像データを比較する画像処理回路に関する。
【０００２】
【従来の技術】
一般に、画像処理の１つとして、スムージングと呼ばれる処理がある。原画像に対して、プリント解像度を上げる（例えば２００ｄｐｉ→４００ｄｐｉ）ことにより、画素を補間して画像をなめらかに見せる手法である。この処理では、注目画素の周囲の画素、例えば３×３のマトリクスを切り出し、中央の画素を注目画素として、その周囲の８画素についてパターンマッチングを行う方法がある。そして、マッチしたパターンに対する解像度変換された画素データを出力する。
【０００３】
【発明が解決しようとする課題】
上記従来の画像処理回路においては、スムージングの効果は、その周囲の画素をどのように取るかによって変わってくる。したがって、マッチングを行うための周辺画素の取り方を任意に変更できると、（１）印字対象となる原画像に応じて、最適なマトリクスを選択できる。（２）回路〔ハードウェア〕確定後も、ソフト的に変更可能なので、設計の自由度が上がる。等のメリットがある。
【０００４】
この発明はこの点に着目してなされたものであって、簡易な構成で、画像に応じたマトリクスを設定するすることができ、より画像に応じた処理を行い得る画像処理回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この出願に係る画像処理回路は、マッチングパターンを記憶する第１のメモリと、画像の画素データと前記第１のメモリに記憶されたマッチングパターンとを比較する比較回路と、この比較回路の比較結果によるマッチング結果に基づき、画素データを出力する第２のメモリとを備え、画像の各画素データとマッチングパターンの画素データを比較することにより、画素データをスムージング処理する画像処理回路において、前記比較回路の各出力の有効／無効を設定するデータを記憶する第３のメモリを備えるとともに、前記比較回路は、画像の画素データの各画素と前記第１メモリに記憶された各画素のデータとの排他的論調和を取る第１の論理回路と、この第１の論理回路出力と前記第３のメモリに記憶されたデータとの論理積を取る第２の論理回路とを備え、この第２の論理回路の出力を前記第２のメモリに記憶して出力することを特徴とする。
【０００６】
また、この発明の画像処理回路においては、比較回路の各出力の有効／無効を設定するデータを記憶する第３のメモリを備えており、マッチングするパターン中の各画素につき比較結果を有効とするか無効とするかを設定できるようにしているので、画像に応じたマトリクスを設定することができ、より画像に応じた処理を行うことが出来る。
【０００７】
【発明の実施の形態】
以下、実施の形態により、この発明を更に詳細に説明する。
【０００８】
図１は、実施形態に係る画像形成装置を備えたコピー機能及びファクシミリ機能兼有の複合装置の概略構成を示すブロック図である。この複合装置は、ＣＰＵ（制御部）１、ＮＣＵ２、モデム３、スキャナ４、操作部５、ＲＯＭ６、ＲＡＭ７、画像メモリ（ＤＲＡＭ）８、ＣＯＤＥＣ９、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）１０、マッチングパターン用ＲＡＭ１２及び有効／無効マトリクス用のレジスタ１３、スムージング画データメモリ１４を有するプリンタ画像処理回路（画像データ処理部）１１、ラインメモリ（ＦＩＦＯ）１５、ＤＭＡＣ１６、プリンタ（画像形成部）１７を備える。これらの各要素は、システムバス１９やイメージバス２０で接続されている。
【０００９】
ＣＰＵ１は、この装置を構成する各部を制御する。
【００１０】
ＮＣＵ２は、電話回線（図示せず）との接続を制御すると共に、相手先の電話番号（ＦＡＸ番号を含む）に対応したダイヤル信号を送出する機能及び着信を検出するための機能を備えている。モデム３は、ＩＴＵ（国際電気通信連合）−Ｔ勧告Ｔ．３０に従ったファクシミリ伝送制御手順に基づいて、Ｖ．１７、Ｖ．２７ｔｅｒ、Ｖ．２９等に従った送信データの変調及び受信データの復調を行う。
【００１１】
スキャナ４は、ＦＡＸ送信及びコピーをするときに原稿の画像データを読み取る。操作部５は、ファクシミリ機能やコピー機能を使用するときに、ユーザがＦＡＸ送信・受信、プリント等の指示をするためのものである。
【００１２】
ＲＯＭ６は、この装置を制御するためのプログラムを記憶する。ＲＡＭ７は、データ等を一時的に記憶する。画像メモリ８は、受信画像データやスキャナ４で読み取った画像データを圧縮状態で一時的に記憶する。ＣＯＤＥＣ９は、読み取った画像データを送信するためにＭＨ、ＭＲ、ＭＭＲ方式等により符号化（エンコード）し、受信画像データを復号（デコード）する。ＤＭＡＣ１０は、画像メモリ８に格納された画像データをＣＯＤＥＣ９に転送するためのもので、ＣＰＵ１により起動される。
【００１３】
プリンタ画像処理回路１１は、入力される画素データに、解像度変換とともにスムージング処理を行い、プリンタ１７に供給する。マッチングパターンＲＡＭ１２には、原画データと比較し、マッチングを取るためのデータが、複数パターン記憶されている。レジスタ１３は、スムージングを行うための原画データとマッチングパターンとの各画素毎のマッチング結果を有効とするか無効とするかの設定データを記憶する。スムージング画データメモリ１４には、マッチング処理後の出力されたスムージング画データが記憶される。マッチングパターンＲＡＭ１２、レジスタ１３及びスムージング画データメモリ１４については、更に後述する。
【００１４】
ＤＭＡＣ１６は、ＣＯＤＥＣ９によりビットイメージに復号された画像データをプリンタ画像処理回路１１に転送するためのものであり、ＣＰＵ１により起動される。プリンタ１７は、プリンタ画像処理回路１１から供給された画像データを記録紙上にプリントする。
【００１５】
図２は、プリンタ画像処理回路１１の構成を示すブロック図である。プリンタ画像処理回路１１は、マッチングパターンＲＡＭ１２、有効／無効マトリクス記憶用のレジスタ１３、ラインメモリ１５用のアドレスカウンタ１５ａ、コンパレータ１８、画データメモリ１４を有する。
【００１６】
プリンタ画像処理回路１１では、スムージング処理を行うための画像の画素データがラインメモリ１５に取り込まれると、アドレスカウンタ１５ａで指定された画素データを読み出し、マッチングパターンＲＡＭ１２からマッチングパターンが読み出され、更にレジスタ１３からも各画素毎の有効／無効データがコンパレータ１８に入力され、これら原画素データとマッチングパターンと有効／無効のデータとをコンパレータ１８で比較し、原画素データとマッチングパターンとが、全ての有効画素で一致した場合に、マッチングが取れたものとして、マッチングしたパターンを識別するデータを出力する。画データメモリ１４は、マッチングしたパターンに対応する解像度変換かつスムージングされた画データを記憶し、このスムージング後の画データをプリンタ１７に出力する。
【００１７】
図３は、図２のコンパレータ（比較回路）１８の論理回路構成を、更に具体的に示したものである。図３は１パターン分なので、通常はこの回路が複数個存在する。図４に、このコンパレータ１８に入力する画データを示している。図４の（ａ）は、原画データ中の３行３列の画素データを示し、中心の注目画素と、その周囲の画素データＡ、Ｂ、……、Ｃを示している。図４の（ｂ）は、３行３列のマッチングパターンであり、図４の（ｃ）は、同じく３行３列の有効／無効マトリクスを示している。ここでは、０＝無効、１＝有効とする。
【００１８】
コンパレータ１８は、ここでは８個のＸＯＲ回路（排他的論理和回路：但し、出力が否定される）２１ａ、２１ｂ、……、２１ｈと、ＮＯＴ回路２２ａ、２２ｂ、……、２２ｈと、８個のＯＲ回路（論理和回路）２３ａ、２３ｂ、……、２３ｈと、更に１個のＡＮＤ回路（論理積回路）とを備えている。ＸＯＲ回路２１ａの入力には、原画データの画素Ａとマッチングパターンの画素ａが入力され、ＸＯＲ回路２１ｂの入力には、原画データの画素Ｂと、マッチングパターンの画素ｂが入力され、以下同様に、ＸＯＲ回路２１ｃ、……、２１ｈの入力には、それぞれ画素Ｃとｃ、……、画素Ｈとｈが入力されている。
【００１９】
また、ＯＲ回路２３ａの入力には、ＸＯＲ回路２１ａの出力と、ＮＯＴ回路２２ａで反転された有効／無効マトリクスの画素Ｓａが入力され、ＯＲ回路２３ｂの入力には、ＸＯＲ回路２１ｂの出力と、ＮＯＴ回路２２ｂで反転された有効／無効マトリクスの画素Ｓｂが入力され、以下同様にＯＲ回路２３ｃ、……、２３ｈの入力には、それぞれＸＯＲ回路２１ｃの出力とＮＯＴ回路２２ｃで反転された画素Ｓｃ、……、ＸＯＲ回路２１ｈの出力とＮＯＴ回路２３ｈで反転された画素Ｓｈが入力されている。また、ＯＲ回路２３ａ、２３ｂ、……、２３ｈの出力がＡＮＤ回路２４の入力に加えられている。
【００２０】
この実施形態回路において、今、原画データ、マッチングパターン及び有効／無効マトリクスの具体例として、図５に示すデータを想定すると（なお、解像度変換としては２００ｄｐｉ→４００ｄｐｉを想定すると）画素Ａと画素ａはいずれも“１”で一致するが、有効／無効マトリクスの画素Ｓａは“０”で無効と設定されている。そのため、ＸＯＲ回路２１ａの入力は“１”、“１”で論理は一致し、出力が“１”となるが、ＯＲ回路２３ａの入力は、画素Ｓａ＝“０”がＮＯＴ回路で反転されて“１”であるため、ＯＲ回路２３ａの出力はＸＯＲ回路２１ａの出力とは関係なく“１”となり、その出力“１”はＡＮＤ回路２４の入力に加えられる。その他の無効の信号Ｓｃ、Ｓｆ、ＳｈがＮＯＴ回路２２ｃ、２２ｆ、２２ｈで反転されて入力されるＯＲ回路２３ｃ、２３ｆ、２３ｈも“１”を出力し、これがＡＮＤ回路２４に入力される。
【００２１】
一方、画素Ｓｂ、Ｓｄ、Ｓｅ、Ｓｇは“１”、つまり有効なので、ＮＯＴ回路２２ｂ、２２ｄ、２２ｅ、２２ｇで反転されて“０”がＯＲ回路２３ｂ、２３ｄ、２３ｅ、２３ｇに入力されるが、画素Ｄとｄ、画素Ｅとｅ、画素Ｇとｇのように、それぞれ“１”か“０”で一致するところは、ＯＲ回路２３ｄ、２３ｅ、２３ｇの出力が“１”となり、ＡＮＤ回路２４の入力に“１”が入力される。これに対し、画素Ｂは“１”であるに対し、画素ｂは“０”であり、ＸＯＲ回路２１ｂの出力は“０”となるので、ＯＲ回路２３ｂの一方の入力が“０”となり、画素Ｓｂが“１”でＮＯＴ回路２２ｂで反転されて“０”であり、ＯＲ回路２３ｂの出力は“０”となる。したがって、ＡＮＤ回路２４に“０”が入力されるので、この場合は原画データとマッチングパターンは一致していないことになる。
【００２２】
もし図５において、原画データの画素Ｂが“０”であればＯＲ回路２１ｂの出力は“１”となり、したがってＯＲ回路２３ｂの出力も“１”となり、これがＡＮＤ回路２４の入力に加えられるので、ＡＮＤ回路２４の入力はすべて“１”となり、原画データとマッチングパターンが完全に一致したことを確認できる。この場合、ｂ＝“０”、ｄ＝“１”、ｅ＝“１”、ｇ＝“１”がマッチングしたパラメータを識別するデータとして出力され、これに基づいてスムージングされ、かつ解像度変換された４画素分の画データがメモリ１４より出力される。
【００２３】
なお、複数のマッチングパターンについて一致が起こる場合があるが、その場合には、マッチングパターンに優先順位を付けておき、最も優先順位の高いマッチングパターンについて、解像度変換された４画素分の画データがメモリ１４から出力されるようにすればよい。
【００２４】
また、上記実施形態では、マッチングパターン等は３×３のマトリクスで説明したが、この発明はこれに限ることなく、５×５のマトリクス等、他の行列数のマトリクスの場合でも適用できる。
【００２５】
【発明の効果】
この発明によれば、比較回路の各出力の有効／無効を設定するデータを記憶する第３のメモリを備えるとともに、前記比較回路は、画像の画素データの各画素と前記第１メモリに記憶された各画素のデータとの排他的論調和を取る第１の論理回路と、この第１の論理回路出力と前記第３のメモリに記憶されたデータとの論理積を取る第２の論理回路とを備え、この第２の論理回路の出力を前記第２のメモリに記憶して出力するものであり、マッチングするパターン中の各画素につき比較結果を有効とするか無効とするかを設定できるようにしているので、画像に応じたマトリクスを設定することができ、より画像に応じた処理を行うことが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態である複合機能付きファクシミリ装置の構成を示すブロック図である。
【図２】同実施形態複合機能付きファクシミリ装置のプリンタ画像処理部の機能構成を説明するブロック図である。
【図３】同プリンタ画像処理部のコンパレータの論理回路構成を示すブロック図である。
【図４】同プリンタ画像処理部における原画データ、マッチングパターン及び有効／無効マトリクスを説明する図である。
【図５】同原画データ、マッチングパターン及び有効／無効マトリクスの各画素のデータ例を示す図である。
【符号の説明】
１１プリンタ画像処理回路
１２マッチングパターンＲＡＭ
１３有効／無効マトリクス記憶用レジスタ
１４スムージング後の画データメモリ
１５ラインメモリ
１８コンパレータ

Claims

マッチングパターンを記憶する第１のメモリと、画像の画素データと前記第１のメモリに記憶されたマッチングパターンとを比較する比較回路と、この比較回路の比較結果によるマッチング結果に基づき、画素データを出力する第２のメモリとを備え、画像の各画素データとマッチングパターンの画素データを比較することにより、画素データをスムージング処理する画像処理回路において、前記比較回路の各出力の有効／無効を設定するデータを記憶する第３のメモリを備えるとともに、前記比較回路は、画像の画素データの各画素と前記第１メモリに記憶された各画素のデータとの排他的論調和を取る第１の論理回路と、この第１の論理回路出力と前記第３のメモリに記憶されたデータとの論理積を取る第２の論理回路とを備え、この第２の論理回路の出力を前記第２のメモリに記憶して出力することを特徴とする画像処理回路。