JP3801687B2

JP3801687B2 - Thin film transistor and method for manufacturing the same

Info

Publication number: JP3801687B2
Application number: JP14426896A
Authority: JP
Inventors: 健中嶋; 毅森田; 和弘小林; 良典沼野; 博之村井; 俊典岩佐; 健久保田; 和彦野口; 諭児玉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-06-06
Filing date: 1996-06-06
Publication date: 2006-07-26
Anticipated expiration: 2016-06-06
Also published as: JPH09326493A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）マトリクス液晶表示装置の構造に関する。とくに、ＴＦＴマトリクスに関する。
【０００２】
【従来の技術】
図７は一般的な液晶表示装置の説明図である。図７において、１はゲート電極であり、２はエッチングストッパであり、３はアモルファスシリコン膜であり、４はソース電極であり、５はドレイン電極であり、６はシリサイド電極であり、１９はアモルファスシリコンの露出部である。
【０００３】
つぎに、従来の薄膜トランジスタの構成について、図７にもとづいて説明する。
【０００４】
まず、図７（ａ）に示すように、ガラスからなる透明基板（図示せず）上にスパッタリング法によりクロムからなる金属膜を成膜したのち、パターニングし、ゲート電極１を形成する。つぎに、プラズマＣＶＤ法により第１のシリコン窒化膜、アモルファスシリコン膜、第２のシリコン窒化膜の順に成膜したのち、第２のシリコン窒化膜をパターニングすることによってエッチングストッパ２を形成し、さらにリンイオンをアモルファスシリコン膜３の全面にイオンドープし、ｎ型アモルファスシリコン膜を形成する。プラズマＣＶＤ法で成膜する際、すべての膜は、図７（ａ）のアモルファスシリコン３のように、ゲート電極１全体を覆うように形成される。
【０００５】
つぎに、図７（ｂ）に示すように、ｎ型アモルファスシリコン膜３ａをパターニングする。このとき、エッチングストッパ２のクロムシリサイド側の端面部にｎ型アモルファスシリコンの露出部１９が生じる。
【０００６】
アモルファスシリコン膜３のパターニングののち、たとえば１層目がクロムからなり、２層目がアルミニウムからなるように、下から順に金属膜を成膜し、当該２層の膜をパターニングしてソース電極４およびドレイン電極５を形成する。このときソース電極４とエッチングストッパ２のあいだには、ｎ型アモルファスシリコン膜３ａと、クロムなどの金属との化合物である、いわゆるシリサイドからなる電極（以下、単にシリサイド電極という）６が形成される。
【０００７】
【発明が解決しようとする課題】
前記構成において作成した液晶表示装置では、ソース電極４とエッチングストッパ２のあいだだけではなく、アモルファスシリコンの露出部１９も前記金属膜に含まれるクロムなどの金属と接触するため、アモルファスシリコンの露出部１９にもシリサイド膜が形成される。このため、ＴＦＴのリーク電流が増加するので表示特性の劣化が生じる。
【０００８】
また、表示特性の劣化を防ぐためにシリサイド膜を除去するばあい、ＣＦ₄とＯ₂の混合ガスによるドライエッチングあるいはフッ酸を用いたウエットエッチングを行うので、シリサイド膜のみならず、シリサイド電極６もエッチングされてしまう。したがって、ＴＦＴのオン電流が減少し、コントラスト低下などの表示不良が生じる。
【０００９】
以上のように、従来の液晶表示装置はＴＦＴのリーク電流を増加させるシリサイド膜を除去しつつも、シリサイド電極として機能する部分は必要最小限残す必要があることにより、シリサイド膜を除去するプロセスの制御が非常に困難であった。
【００１０】
本発明はかかる問題を解決するため、ＴＦＴのリーク電流を増加させる不要なシリサイド膜を除去しうると共に、シリサイド電極部の必要なシリサイド膜は除去されない構造のＴＦＴおよびその製法を提供することを目的とする。
【００１２】
本発明の薄膜トランジスタは、絶縁基板上に設けられたゲート電極と、
該ゲート電極および前記絶縁基板の上面を覆うゲート絶縁膜と、
前記ゲート電極上に前記ゲート絶縁膜を介して設けられたアモルファスシリコン膜と、
該アモルファスシリコン膜上に設けられたエッチングストッパを少なくとも含み、アモルファスシリコン膜がエッチングストッパより外側にパターニングされ、さらに前記絶縁膜上の前記エッチングストッパの一端面にシリサイド化合物からなるソース電極が設けられており、前記一端面に対向する端面にシリサイド化合物からなるドレイン電極が設けられており、さらに、前記ソース電極と前記エッチングストッパのあいだ、および前記ドレイン電極と前記エッチングストッパのあいだにシリサイド電極が設けられてなるエッチングストッパ型の薄膜トランジスタであって、
前記シリサイド電極を露出させることなく前記エッチングストッパの前記一端面と前記一端面に対向する端面以外の端面側の前記アモルファスシリコン膜の端面がエッチングされていることを特徴とする。
【００１５】
本発明の薄膜トランジスタの製法は、（ａ）絶縁基板上にゲート電極を形成する工程と、
（ｂ）該ゲート電極上にゲート絶縁膜を介してアモルファスシリコン膜を成膜する工程と、
（ｃ）前記アモルファスシリコン膜上にエッチングストッパを形成する工程と、（ｄ）前記エッチングストッパで覆われていない部分の前記アモルファスシリコン膜にイオンドープし、ｎ型アモルファスシリコン膜を形成する工程と、
（ｅ）前記ｎ型アモルファスシリコン膜を前記エッチングストッパよりも面積が大きくなるようにエッチングしてパターニングする工程と、
（ｆ）前記ｎ型アモルファスシリコン膜を覆うように金属膜を形成し、前記アモルファスシリコン膜と金属膜との接触部にシリサイド膜を形成する工程と、
（ｇ）前記金属膜をパターニングしてソース電極およびドレイン電極を形成する工程と、
（ｈ）前記ソース電極と前記ドレイン電極とに挟まれた領域を上下方向の幅がエッチングストッパよりせまいレジストで覆い、前記レジストで覆われない部分で、かつ前記（ｇ）工程のパターニングの際に前記金属膜が除去された部分の前記エッチングストッパのソース・ドレイン側でない２つの側端面を含む前記シリサイド膜および前記ｎ型アモルファスシリコン膜エッチングする工程と
を含むことを特徴とする。
【００１６】
前記（ｇ）工程より前でかつ前記（ｆ）工程よりあとに、前記金属膜を前記ソース電極とドレイン電極とが形成される領域に挟まれた領域、および前記ソース電極とドレイン電極が形成される領域を覆い、ソース・ドレイン側でない２つの側端面でエッチングストッパの内側となるようにパターニングし、当該パターニングされた金属膜を保護パターンとする工程と、前記保護パターンで覆われない部分でかつ前記（ｇ）工程のパターニングの際に前記金属膜が除去された部分の前記シリサイド膜および前記ｎ型アモルファスシリコン膜をエッチングする工程とをさらに含むことが、シリサイド電極として必要な部分が除去されず、ＴＦＴの良好なオン電流をうることができるため好ましい。
【００１７】
【発明の実施の形態】
実施の形態１．
つぎに、図面を参照しながら本発明の薄膜トランジスタの第１の実施の形態について説明する。
【００１８】
図１は本発明の薄膜トランジスタにかかわる第１の実施の形態の工程説明図である。図１において、１はゲート電極であり、２はエッチングストッパであり、３はアモルファスシリコン膜であり、３ａはｎ型アモルファスシリコン膜であり、４はソース電極であり、５はドレイン電極であり、６はシリサイド電極であり、９はアモルファスシリコン膜の端面である。
【００１９】
つぎに本発明の第１の実施の形態における薄膜トランジスタの構成について、その製造工程とともに図１に基づいて説明する。
【００２０】
まず、図１（ａ）に示すように、スパッタリング法によりクロム、アルミニウム、タンタル、モリブデンなどの単独またはその２種以上の合金からなる膜をガラスなどの透明基板（図示せず）上に１００〜５００ｎｍの厚さに成膜したのち、パターニングしてゲート電極１（ゲート電極線を含む）を形成する。つぎにプラズマＣＶＤ法により、第１のシリコン窒化膜からなるゲート絶縁膜（図示せず）、アモルファスシリコン膜３の順に、それぞれ３００〜５００ｎｍの厚さ、２０〜１００ｎｍの厚さに成膜する。ここで、プラズマＣＶＤ法によってゲート絶縁膜とアモルファスシリコン膜は、絶縁基板の上面の全面を覆うように形成される。ゲート絶縁膜およびアモルファスシリコン膜３の成膜ののち、アモルファスシリコン膜３を所望の大きさ、たとえば図１において上下方向の長さが８〜３８μｍであり、左右方向の長さが１０〜２７μｍとなるようにパターニング形成する。
【００２１】
つぎに、第２のシリコン窒化膜をプラズマＣＶＤ法により２００〜３００ｎｍ程度の厚さに成膜したのち、第２のシリコン窒化膜をパターニングすることにより、図１（ｂ）に示されるエッチングストッパ２を形成する。パターニングの際、一般的には表面露光が用いられるが、裏面露光を用いてもよい。裏面露光を用いると、寄生容量が小さいＴＦＴを形成することができる。エッチングストッパ２の大きさは、たとえば図１において上下方向の長さが８〜４８μｍであり、左右方向の長さが４〜１０μｍである。すなわち、アモルファスシリコン膜３の一端面と前記一端面に対向する端面（図１（ａ）においてアモルファスシリコン膜３の左右方向の端面）は、エッチングストッパ２の端面よりも３〜７．５μｍの大きさだけ外側にあるのでエッチングストッパ２に覆われない。一方、アモルファスシリコン膜３の前記一端面と当該一端面に対向する端面以外の端面（図１（ａ）においては上下方向の端面）９において、エッチングストッパ２の端面が長さＨ（Ｈは１〜５μｍ）だけ外側にありアモルファスシリコン膜３を覆うよう、エッチングストッパ２をパターニング形成する。
【００２２】
つぎに、リンイオンを、パターニングされたアモルファスシリコン膜３の露出した表面のうちエッチングストッパ２に覆われていない部分に注入しｎ型化することにより、リンイオンの注入された部分のアモルファスシリコン膜３にｎ型アモルファスシリコン膜３ａが形成される。
【００２３】
そののち、金属膜、たとえば１層目をクロム膜（図示せず）とし、２層目をアルミニウム膜（図示せず）として、それぞれ厚さ１００〜３００ｎｍ、および厚さ１００〜３００ｎｍになるようにスパッタリング法で下から順に上下２層に成膜し、当該２層の膜をパターニングしてソース電極４およびドレイン電極５を形成する（図１（ｃ）参照）。このとき、ソース電極４とドレイン電極５は、ｎ型アモルファスシリコン膜３ａと接触しているために、シリサイド化合物となっている。ソース電極４は、エッチングストッパ２の一端面（図１（ｃ）ではエッチングストッパ２に対して左側）に形成され、ドレイン電極５は、エッチングストッパ２の前記一端面に対向する端面（図１（ｃ）ではエッチングストッパ２に対して右側）に形成される。このとき、ソース電極４とエッチングストッパ２のあいだ、およびドレイン電極５とエッチングストッパ２のあいだには、ｎ型アモルファスシリコン膜３ａとクロムの化合物、すなわち、シリコンと金属の化合物であるシリサイドの膜からなるシリサイド電極６が形成される。金属膜としては、クロム膜とアルミニウム膜のかわりに、それぞれモリブデンとタンタルの合金からなる膜、およびチタン単独からなる膜を用いることもできる。
【００２４】
つぎに第３のシリコン窒化膜をプラズマＣＶＤ法により３００〜６００ｎｍの厚さに成膜する。
【００２５】
このようにして、所望のＴＦＴが完成する。
【００２６】
前述の第１の実施の形態においてはアモルファスシリコン膜３（のちの、ｎ型アモルファスシリコン膜３ａ）の端面９がエッチングストッパ２に覆われるため、クロムなどからなる金属膜の成膜時にｎ型アモルファスシリコン膜３ａの端面９とクロムなどからなる金属膜とが接触しない。したがって、ｎ型アモルファスシリコン膜３ａの端面９にはシリサイド膜が生じない。このため、従来のように前記２層の膜をパターニングしてソース電極４およびドレイン電極５を形成したのちに、シリサイド膜を除去する必要がなく、シリサイド電極６を確実に形成することができる。シリサイド膜がｎ型アモルファスシリコン膜３ａの端部９に残らないので、ＴＦＴのリーク電流を抑制することができ、ＴＦＴが搭載される表示装置の表示特性を改善することができる。
【００２７】
また、ソース電極４およびドレイン電極５をパターニング形成したのちにシリサイド膜を除去するプロセスをなくすことができるので、シリサイド電極６を確実に形成することができる。したがって液晶表示装置の製品歩留りの向上とコストの低減を図ることができる。
【００２８】
実施の形態２．
図２は本発明の薄膜トランジスタにかかわる第２の実施の形態の工程説明図である。図２において、図１と同一のものには同一の符号を付しており、８はレジストである。
【００２９】
つぎに本発明の第２の実施の形態における薄膜トランジスタの構成について、その製造工程とともに図２に基づいて説明する。
【００３０】
まず、図２（ａ）に示すように、スパッタリング法によりクロム、アルミニウム、タンタル、モリブデンなどの単独またはその２種以上の合金からなる膜をガラスなどの透明基板（図示せず）上に１００〜５００ｎｍの厚さに成膜したのち、パターニングしてゲート電極１を形成する。つぎに、プラズマＣＶＤ法により、第１のシリコン窒化膜からなるゲート絶縁膜（図示せず）、アモルファスシリコン膜、および第２のシリコン窒化膜の順に、それぞれ３００〜５００ｎｍの厚さ、２０〜１００ｎｍの厚さ、および２００〜３００ｎｍの厚さに成膜する。プラズマＣＶＤ法によって、ゲート絶縁膜およびアモルファスシリコン膜は、絶縁基板の上面の全面を覆うように形成される。
【００３１】
そののち、第２のシリコン窒化膜をパターニングし、エッチングストッパ２を形成する。パターニングの際、表面露光が用いられるが、裏面露光を用いてもよい。裏面露光を用いると、寄生容量が小さいＴＦＴを形成することができる。エッチングストッパ２の大きさは、実施の形態１と同様であり、たとえば上下方向の長さが８〜４８μｍであり、左右方向の長さが４〜１０μｍである。
【００３２】
エッチングストッパ２の形成ののちに、リンイオンを、前述のアモルファスシリコン膜の露出した表面のうちエッチングストッパ２に覆われていない部分に注入し、ｎ型化することによって、リンイオンの注入された部分のアモルファスシリコン膜３にｎ型アモルファスシリコン膜３ａが形成される。そののち、ｎ型アモルファスシリコン膜３ａをＳＦ₆によりエッチングしてｎ型アモルファスシリコン膜３ａの大きさがつぎのようになるようにパターニングする。ｎ型アモルファスシリコン膜３ａの一端面と前記一端面に対向する端面（図２（ａ）においてｎ型アモルファスシリコン膜３ａの左右方向の端面）は、エッチングストッパ２の端面よりも３〜７．５μｍの大きさだけ外側にあり、ｎ型アモルファスシリコン膜３ａの左右方向の端面がエッチングストッパ２に覆われないように形成される。一方、ｎ型アモルファスシリコン膜３ａの前記一端面と当該一端面に対向する端面以外の端面（図２（ａ）においては上下方向の端面、以下、単に上下方向の端面という）９において、エッチングストッパ２の端面がｎ型アモルファスシリコン膜３ａの端面よりも１〜５μｍだけ内側にあり、ｎ型アモルファスシリコン膜３ａの上下方向の端面９がエッチングストッパ２に覆われないようにｎ型アモルファスシリコン膜３ａをパターニング形成する。これは、エッチングストッパ２とｎ型アモルファスシリコンの端面が一致すると、後述の（クロム）シリサイド膜のエッチング時にエッチングストッパ２がバリアとなってシリサイド膜にエッチングガスがあたりにくくなり、シリサイド膜のエッチング不足となるためである。
【００３３】
そののち、金属膜、たとえば１層目をクロム膜（図示せず）とし、２層目をアルミニウム膜（図示せず）として、それぞれ厚さ１００〜３００ｎｍ、および厚さ１００〜３００ｎｍになるようにスパッタリング法で下から順に上下２層に成膜し、当該２層の膜をパターニングしてソース電極４およびドレイン電極５を形成する（図２（ｂ）参照）。このとき、ソース電極４とドレイン電極５は、ｎ型アモルファスシリコン膜３ａと接触しているために、シリサイド化合物となっている。ソース電極４は、エッチングストッパ２の一端面（図２（ｂ）ではエッチングストッパ２に対して左側）に形成され、ドレイン電極５は、エッチングストッパ２の前記一端面に対向する端面（図２（ｂ）ではエッチングストッパ２に対して右側）に形成される。このとき、ソース電極４とエッチングストッパ２のあいだ、およびドレイン電極５とエッチングストッパ２のあいだにはｎ型アモルファスシリコン膜３ａとクロムの化合物、すなわち、シリコンと金属の化合物であるシリサイドからなるシリサイド膜７が形成される。金属膜としては、クロム膜とアルミニウム膜のかわりに、それぞれモリブデンとタンタルの合金からなる膜、およびチタン単独からなる膜を用いることもできる。
【００３４】
つぎに、シリサイド膜７のうちシリサイド電極６に必要な部分を少なくとも覆うようにレジスト８をパターニング形成する。レジスト８はｘ×ｙの大きさになるように形成され、ｘとｙはそれぞれ１０〜４０μｍおよび８〜１９μｍである。
【００３５】
つぎに、不必要な部分のシリサイド膜７、すなわちレジスト８に覆われていない部分（レジスト８より外側にある部分）で、かつ前記金属膜のパターニングの際に前記金属膜が除去された部分のシリサイド膜７、およびシリサイド膜７の下層にあるｎ型アモルファスシリコン膜３ａをＣＦ₄とＯ₂の混合ガスによるドライエッチングまたはフッ酸を用いたウェットエッチングによって除去したのち、レジスト８を剥離する（図２（ｄ）参照）。前記ドライまたはウェットエッチングによって除去されなかったシリサイド膜７がシリサイド電極６である。いいかえれば、シリサイド電極６は露出されることなく、エッチングストッパ２の左右方向の端面以外の端面（図２の上下方向の端面）側におけるｎ型アモルファスシリコン膜３ａの端面のシリサイド膜がエッチングされる。こののち、ＳＦ₆を用いたドライエッチングによりｎ型アモルファスシリコン膜３ａをエッチングする。このとき、ソース電極４およびドレイン電極５、シリサイド電極６、エッチングストッパ２で覆われた部分以外のｎ型アモルファスシリコン膜３ａがエッチングされる。
【００３６】
つぎに第３のシリコン窒化膜をプラズマＣＶＤ法により３００〜６００ｎｍの厚さに成膜する。
【００３７】
このようにして、所望のＴＦＴが完成する。
【００３８】
前述の第２の実施の形態においては、シリサイド電極６を形成する際、シリサイド電極として必要な部分をレジスト８で覆ったのちに、不要な部分のシリサイド膜を除去する。このとき、シリサイド電極６として必要な部分のシリサイド膜は除去されない。不要な部分のシリサイド膜が除去されることにより、ＴＦＴのリーク電流を抑制することができるので、ＴＦＴが搭載される表示装置の表示特性を改善することができる。
【００３９】
また、ソース電極４およびドレイン電極５をパターニング形成したのちにシリサイド膜を除去するプロセスにおいて、シリサイド電極６の部分は除去されない。したがって、シリサイド膜を除去するプロセスによるダメージなく、つまりシリサイド電極が破損することなくシリサイド電極を形成することができるので、トランジスタのオン電流が減少しない。よってコントラストが低下せず、ＴＦＴの搭載される表示装置の表示特性を改善することができる。また、ソース電極４およびドレイン電極５のパターニング形成後にシリサイドを除去するプロセスをなくすことができるため、シリサイド電極６を確実に形成することができ、液晶表示装置の製品歩留りの向上とコストの低減を図ることができる。
【００４０】
実施の形態３．
図３は本発明の薄膜トランジスタにかかわる第３の実施の形態の工程説明図である。図３において、図１と同一のものには同一の符号を付しており、１０はシリサイド電極の保護パターンである。
【００４１】
つぎに本発明の第３の実施の形態における薄膜トランジスタの構成について、その製造工程とともに図３に基づいて説明する。
【００４２】
まず、図３（ａ）に示すように、スパッタリング法によりクロム、アルミニウム、タンタル、モリブデンなどの単独またはその２種以上の合金からなる膜をガラスなどの透明基板（図示せず）上に３００〜５００ｎｍの厚さに成膜したのち、パターニングしてゲート電極１を形成する。つぎに、プラズマＣＶＤ法により、第１のシリコン窒化膜からなるゲート絶縁膜（図示せず）、アモルファスシリコン膜、および第２のシリコン窒化膜の順に、それぞれ１００〜５００ｎｍの厚さ、２０〜１００ｎｍの厚さ、および２００〜３００ｎｍの厚さに成膜する。
【００４３】
そののち、第２のシリコン窒化膜をパターニングし、エッチングストッパ２を形成する。パターニングの際、表面露光を用いるが、裏面露光を用いてもよい。裏面露光を用いると、寄生容量が小さいＴＦＴを形成することができる。エッチングストッパ２の大きさは、実施の形態２と同様であり、たとえば上下方向の長さが８〜４８μｍであり、左右方向の長さが４〜１０μｍである。また、プラズマＣＶＤ法によってゲート絶縁膜およびアモルファスシリコン膜は絶縁基板の上面の全面を覆うように形成されている。
【００４４】
エッチングストッパ２の形成ののちに、リンイオンを、アモルファスシリコン膜の露出した表面のうちエッチングストッパ２に覆われていない部分に注入してｎ型化することにより、リンイオンの注入された部分のアモルファスシリコン膜３にｎ型アモルファスシリコン膜３ａが形成される。そののち、ｎ型アモルファスシリコン膜３ａをＳＦ₆によりエッチングしてｎ型アモルファスシリコン膜３ａの大きさがつぎのようになるようにパターニングする。ｎ型アモルファスシリコン膜３ａの一端面と前記一端面に対向する端面（図３（ａ）においてｎ型アモルファスシリコン膜３ａの左右方向の端面）は、エッチングストッパ２の端面よりも３〜７．５μｍの大きさだけ外側にあり、ｎ型アモルファスシリコン膜３ａの左右方向の端面がエッチングストッパ２に覆われないように形成される。一方、ｎ型アモルファスシリコン膜３ａの前記一端面と当該一端面に対向する端面以外の端面（図３（ａ）においては上下方向の端面）９において、エッチングストッパ２の端面がｎ型アモルファスシリコン膜３ａの端面よりも１〜５μｍだけ内側にあり、ｎ型アモルファスシリコン膜３ａの上下方向の端面がエッチングストッパ２に覆われないようにｎ型アモルファスシリコン膜３ａをパターニング形成する。これはエッチングストッパ２とｎ型アモルファスシリコン膜３ａの端面が一致すると、後述の（クロム）シリサイド膜のエッチング時にエッチングストッパ２がバリアとなってシリサイド膜にエッチングガスがあたりにくくなり、シリサイド膜のエッチング不足となるためである。
【００４５】
そののち、金属膜、たとえば１層目がクロム膜（図示せず）で、２層目がアルミニウム膜（図示せず）を、それぞれ厚さ１００〜３００ｎｍ、厚さ１００〜３００ｎｍにスパッタリング法で下から順に上下２層に成膜する。このとき、ｎ型アモルファスシリコン膜３ａとクロムの化合物、すなわち、シリコンと金属の化合物であるシリサイドからなるシリサイド膜７が図３（ｂ）に示すように形成される。ここで、金属膜としてクロム膜とアルミニウム膜のかわりに、それぞれモリブデンとタンタルの合金からなる膜およびチタン単独からなる膜を用いることもできる。
【００４６】
そののち、図３（ｂ）に示すように、前記２層の金属膜をソース電極とドレイン電極が形成される領域に挟まれた領域、および前記ソース電極とドレイン電極が形成される領域を覆うようにパターニングし、当該パターニングされた２層の金属膜をシリサイド電極の保護パターン１０とする。
【００４７】
つぎに、シリサイド電極の保護パターン１０で覆われていない不必要な部分のシリサイド膜７をＣＦ₄とＯ₂の混合ガスによるドライエッチングまたはフッ酸を用いたウェットエッチングによって除去する。こののち、ＳＦ₆を用いたドライエッチングによりｎ型アモルファスシリコン膜３ａをエッチングする。このとき、ソース電極４およびドレイン電極５、シリサイド電極６、エッチングストッパ２で覆われた部分以外のｎ型アモルファスシリコン膜３ａがエッチングされる。そののち、前述のクロム膜とアルミニウム膜の２層の膜からなる保護パターン１０において不必要な部分をウェットエッチングによって除去し、保護パターン１０をパターニングすることによってソース電極４とドレイン電極５を形成する（図３（ｃ）参照）。このとき、ソース電極４とドレイン電極５は、ｎ型アモルファスシリコン膜３ａと接触しているために、シリサイド化合物となっている。その際、エッチングにより露出した前記シリサイド膜７はシリサイド電極６となる。ソース電極４は、エッチングストッパ２の一端面（図３（ｃ）ではエッチングストッパ２に対して左側）に形成され、ドレイン電極５は、エッチングストッパ２の前記一端面に対向する端面（図３（ｃ）ではエッチングストッパ２に対して右側）に形成される。前述の保護パターン１０の不必要な部分のエッチング方法としては、保護パターンの金属の種類によってはドライエッチングを用いることもできる。
【００４８】
つぎに、第３のシリコン窒化膜をプラズマＣＶＤ法により３００〜６００ｎｍの厚さに成膜する。
【００４９】
このようにして、所望のＴＦＴが完成する。
【００５０】
前述の第３の実施の形態においては、シリサイド電極６を形成する際、シリサイド電極として必要な部分をシリサイド電極の保護パターン１０で覆ったのちに不要な部分のシリサイド膜を除去する。したがって、シリサイド電極６として必要な部分のシリサイド膜は除去されない。不要な部分のシリサイド膜が除去されることにより、ＴＦＴのリーク電流を抑制することができるので、ＴＦＴが搭載される表示装置の表示特性を改善することができる。
【００５１】
また、ソース電極４およびドレイン電極５のパターニング形成後のシリサイド膜を除去するプロセスにおいて、シリサイド電極６の部分は除去されない。したがって、シリサイド膜を除去するプロセスによるダメージなく、つまりシリサイド電極が破損することなく、シリサイド電極を形成することができるので、トランジスタのオン電流は減少しない。よって、ＴＦＴが搭載される表示装置のコントラストが低下せず、表示特性を改善することができる。また、ソース電極４およびドレイン電極５のパターニング形成後にシリサイド膜を除去するプロセスをなくすことができるため、シリサイド電極６を確実に形成することができ、液晶表示装置の製品歩留りの向上とコストの低減を図ることができる。
【００５２】
実施の形態４．
図４は本発明の薄膜トランジスタにかかわる第４の実施の形態の工程説明図である。図４において、図３と同一のものには同一の符号を付している。また、図５は、図４（ｂ）のＡ−Ａ線断面における部分拡大図である。
【００５３】
つぎに本発明の第４の実施の形態における薄膜トランジスタの構成について、その製造工程とともに図４に基づいて説明する。
【００５４】
まず、図４（ａ）に示すように、スパッタリング法によりクロム、アルミニウム、タンタル、モリブデンなどの単独またはその２種以上の合金からなる膜をガラスなどの透明基板（図示せず）上に１００〜５００ｎｍの厚さに成膜したのち、パターニングしてゲート電極１を形成する。つぎに、プラズマＣＶＤ法により、第１のシリコン窒化膜からなるゲート絶縁膜（図示せず）、アモルファスシリコン膜３、および第２のシリコン窒化膜の順に、それぞれ３００〜５００ｎｍの厚さ、２０〜１００ｎｍの厚さ、および２００〜３００ｎｍの厚さに成膜する。プラズマＣＶＤ法によって、ゲート絶縁膜およびアモルファスシリコン膜３は絶縁基板の上面の全面を覆うように形成されている。そののち、第２のシリコン窒化膜をパターニングし、エッチングストッパ２を形成する。パターニングの際、表面露光が用いられるが、裏面露光を用いてもよい。裏面露光を用いると、寄生容量が小さいＴＦＴを形成することができる。エッチングストッパ２の大きさは、たとえば図４において上下方向の長さが８〜４８μｍであり、左右方向の長さが４〜１０μｍである。
【００５５】
エッチングストッパ２の形成ののちに、リンイオンを、アモルファスシリコン膜３の露出した表面のうちエッチングストッパ２に覆われていない部分に注入してｎ型化することにより、リンイオンの注入された部分のアモルファスシリコン膜３にｎ型アモルファスシリコン膜３ａが形成される。そののち、ｎ型アモルファスシリコン膜３ａを等方性エッチングであるプラズマエッチング法によりエッチングしてパターニングする。このとき、ｎ型アモルファスシリコン膜３ａのサイドエッチング量を制御して、ｎ型アモルファスシリコン膜３ａの端面９に対するエッチングストッパ２のオーバハングＬが少なくとも１μｍ以上で５μｍ以下となるようにする（図４（ｂ）および図５参照）。ここでオーバハングとは、図４（ｂ）と図５に示されるように、ｎ型アモルファスシリコン膜３ａより外側にあるエッチングストッパの部分Ｌのことである。
【００５６】
そののち、金属膜、たとえば１層目をクロム膜（図示せず）とし、２層目をアルミニウム膜（図示せず）として、それぞれ厚さ１００〜３００ｎｍ、および厚さ１００〜３００ｎｍになるようにスパッタリング法で下から順に上下２層に成膜する。このとき、ｎ型アモルファスシリコン膜３ａとクロムの化合物、すなわち、シリコンと金属の化合物であるシリサイドからなるシリサイド膜が形成される。ここで、クロム膜とアルミニウム膜のかわりに、それぞれモリブデンとタンタルの合金からなる膜、およびチタン単独からなる膜を用いることもできる。
【００５７】
そののち、前述のクロム膜とアルミニウム膜の２層の膜において不必要な部分をエッチングによって除去し、パターニングすることによってソース電極４とドレイン電極５を形成する（図４（ｃ）参照）。このとき、ソース電極４とドレイン電極５は、ｎ型アモルファスシリコン膜３ａと接触しているために、シリサイド化合物となっている。その際、エッチングにより露出した前記アモルファスシリコンの表面にはシリサイド膜が形成され、シリサイド電極６となる。ソース電極４は、エッチングストッパ２の一端面（図４（ｃ）ではエッチングストッパ２に対して左側）に形成され、ドレイン電極５は、エッチングストッパ２の前記一端面に対向する端面（図４（ｃ）ではエッチングストッパ２に対して右側）に形成される。
【００５８】
つぎに、第３のシリコン窒化膜をプラズマＣＶＤ法により３００〜６００ｎｍの厚さに成膜する。
【００５９】
このようにして、所望のＴＦＴが完成する。
【００６０】
前述の第４の実施の形態においては、エッチングストッパ２がｎ型アモルファスシリコン膜３ａの端面９に対してオーバハングしているため、クロムなどの成膜時にｎ型アモルファスシリコン膜３ａの端面９にクロムが付着せず、シリサイド膜の形成を防ぐことができる。このため、ＴＦＴのリーク電流を抑制することができ、ＴＦＴが搭載される表示装置の表示特性を改善することができる。
【００６１】
また、ソース電極４およびドレイン電極５をパターニング形成したのちにシリサイドを除去するプロセスをなくすことができるため、シリサイド電極６を確実に形成することができ、液晶表示装置の製品歩留りの向上とコストの低減ができる。
【００６２】
実施の形態５．
つぎに、図面を参照しながら本発明の薄膜トランジスタの第５の実施の形態について説明する。図６は本発明の薄膜トランジスタにかかわる第５の実施の形態の断面説明図である。図６において、図１と同一のものには同一の符号を付しており、１１はゲート絶縁膜１層目である第１ゲート絶縁膜であり、１２はゲート絶縁膜２層目である第２ゲート絶縁膜であり、１３は補助容量電極であり、１４は画素電極である。
【００６３】
第５の実施の形態は、第１の実施の形態におけるゲート絶縁膜である第１のシリコン窒化膜を２層とし、少なくとも１層をエッチングストッパと異なる材料でかつドライエッチングのエッチングストッパに対する選択比が小さい材料で形成することを特徴とする。たとえば、第１ゲート絶縁膜をシリコン窒化膜とし、第２ゲート絶縁膜をシリコン酸化膜とし、エッチングストッパをシリコン窒化膜とする。
【００６４】
つぎに本発明の第５の実施の形態における薄膜トランジスタの構成について、その製造工程とともに説明する。
【００６５】
まず、スパッタリング法によりクロム、アルミニウム、タンタル、モリブデンなどの単独またはその２種以上の合金からなる膜をガラスなどの透明基板（図示せず）上に１００〜５００ｎｍの厚さに成膜したのち、パターニングしてゲート電極１および補助容量電極１３を形成する。
【００６６】
つぎにプラズマＣＶＤ法により、第１のシリコン窒化膜、シリコン酸化膜またはタンタル酸化膜からなる第１のゲート絶縁膜１１、およびシリコン酸化膜、シリコン窒化膜またはタンタル酸化膜からなる第２のゲート絶縁膜１２の順に、それぞれ１００〜３００ｎｍの厚さ、および１００〜３００ｎｍの厚さであり、第１および第２のゲート絶縁膜の厚さが合計で２００〜６００ｎｍになるように成膜したのち、アモルファスシリコン膜をパターニング形成する。ここで、プラズマＣＶＤ法による成膜は、ゲート電極１および補助容量電極１３全面を覆うように行われている。
【００６７】
つぎに、第２のシリコン窒化膜をプラズマＣＶＤ法により１００〜３００ｎｍの厚さに成膜したのち、第２のシリコン窒化膜をパターニングすることにより、エッチングストッパ２を形成する。パターニングの際、表面露光が用いられるが、裏面露光を用いてもよい。このとき、アモルファスシリコン膜３の端面がエッチングストッパ２の端面と比べて左右方向は端面から３〜７．５μｍ大きく、かつ上下方向は１〜５μｍ大きくなるようにエッチングストッパ２をパターニング形成する。つぎに、リンイオンを、パターニングされたアモルファスシリコン膜の露出した表面のうちエッチングストッパ２に覆われていない部分に注入し、ｎ型化することによって、リンイオンの注入された部分のアモルファスシリコン膜３にｎ型アモルファスシリコン膜３ａを形成する。
【００６８】
ここでは第１のゲート絶縁膜、第２のゲート絶縁膜およびエッチングストッパの組み合わせとして、それぞれシリコン窒化膜、シリコン酸化膜およびシリコン窒化膜を用いたが、エッチングストッパと前述の２つのゲート絶縁膜のうちの少なくとも１層が異なる材料で形成されていればよい。第１のゲート絶縁膜、第２のゲート絶縁膜およびエッチングストッパの他の組み合わせとしては、シリコン窒化膜、タンタル酸化膜、シリコン窒化膜、または、シリコン酸化膜、タンタル酸化膜、シリコン酸化膜などが用いられうる。
【００６９】
さらに、透明電極などからなる画素電極１４を所定の位置にパターニング形成する。
【００７０】
そののち、金属膜、たとえば１層目をクロム膜とし、２層目をアルミニウム膜として、それぞれ厚さ１００〜３００ｎｍ、および厚さ１００〜３００ｎｍになるようにスパッタリング法で下から順に上下２層に成膜し、当該２層の膜をパターニングし、ソース電極４およびドレイン電極５を形成する。このとき、ソース電極４とドレイン電極５は、ｎ型アモルファスシリコン膜３ａと接触しているために、シリサイド化合物となっている。このとき、ソース電極４とエッチングストッパ２のあいだ、およびドレイン電極５とエッチングストッパ２のあいだには、ｎ型アモルファスシリコン膜３ａとクロムの化合物、すなわち、シリコンと金属の化合物であるシリサイド電極６が形成される。また、クロム膜とアルミニウム膜のかわりに、それぞれモリブデンとタンタルの合金からなる膜、およびチタン単独からなる膜を用いることもできる。
【００７１】
前述の第５の実施の形態では、ゲート絶縁膜が２層形成されており、少なくとも一層はエッチングストッパに対するエッチング時の選択比が小さい（エッチングされにくい）ので、エッチングストッパ２のパターニング時にゲート絶縁膜がエッチングされてしまうことを防ぐことができる。したがって、ＴＦＴの電気的耐圧の低下を防ぐことができる。
【００７２】
また、ゲート絶縁膜と補助容量絶縁膜とを共用する構造にする場合、エッチングストッパ２のエッチング時に補助容量絶縁膜のエッチングを防ぐことができ、補助容量絶縁膜の電気的耐圧の低下を防ぐことができる。さらに、補助容量電極の絶縁膜のエッチングを防ぐことができるので、エッチングストッパ２のドライエッチング時のエッチングレート分布により生じる補助容量絶縁膜厚のばらつきを抑えることができ、補助容量電極と画素電極のあいだに生じる補助容量を均一に形成することができる。
【００７３】
本発明のＴＦＴおよびその製法において、コスト面および製品歩留の面を考慮して、もっとも好ましい実施の形態は、実施の形態２である。また、実施の形態２において、ＴＦＴを以下の値に形成することがＴＦＴの製品歩留およびＴＦＴの特性向上の上で好ましい。
【００７４】
まず、スパッタリング法によりクロム膜からなる金属膜をガラスからなる透明基板上に３００ｎｍの厚さに成膜したのち、パターニングしてゲート電極を形成する。
【００７５】
つぎにプラズマＣＶＤ法により、第１のシリコン窒化膜からなるゲート絶縁膜、アモルファスシリコン膜の順に、それぞれ４００ｎｍの厚さ、１００ｎｍの厚さに成膜する。ここで、プラズマＣＶＤ法によってゲート絶縁膜とアモルファスシリコン膜は、絶縁基板の上面全面を覆うように形成される。
【００７６】
つぎに、第２のシリコン窒化膜をプラズマＣＶＤ法により２２０ｎｍの厚さに成膜したのち、第２のシリコン窒化膜をパターニングすることにより、エッチングストッパを形成する。パターニングの際、ドライエッチングの方法が用いられる。エッチングストッパの大きさは、４×１３μｍである。
【００７７】
つぎに、リンイオンを、パターニングされたアモルファスシリコン膜のうちエッチングストッパに覆われていない部分に注入しｎ型化することにより、ｎ型アモルファスシリコン膜を形成する。
【００７８】
さらに、ｎ型アモルファスシリコン膜を所望の大きさ１０×１５μｍとなるようにパターニング形成する。すなわち、ｎ型アモルファスシリコン膜の一端面と前記一端面に対向する端面は、エッチングストッパの端面よりも１μｍの大きさだけ外側にあるのでエッチングストッパに覆われない。一方、ｎ型アモルファスシリコン膜の前記一端面と当該一端面に対向する端面以外の端面において、エッチングストッパの端面が長さ３μｍだけ内側にあるよう、エッチングストッパをパターニング形成する。
【００７９】
そののち、金属膜、たとえば１層目をクロム膜とし、２層目をアルミニウム膜として、それぞれ厚さ１００ｎｍ、および厚さ３００ｎｍになるようにスパッタリング法で下から順に上下２層に成膜し、当該２層の膜をパターニングしてソース電極およびドレイン電極を形成する。このとき、ソース電極とエッチングストッパのあいだ、およびドレイン電極とエッチングストッパのあいだには、ｎ型アモルファスシリコン膜とクロムの化合物、すなわち、シリコンと金属の化合物であるシリサイドからなるシリサイド電極が形成される。つぎに、レジストを１４×１１μｍの大きさにパターニングし、シリサイド膜およびｎ型アモルファスシリコン膜をエッチングする。そののちレジストを除去する。そののちシリコン窒化膜を６００ｎｍの厚さに成膜し、所望のＴＦＴが完成する。
【００８１】
また、本発明のＴＦＴによれば、シリサイド電極を露出させることなくアモルファスシリコンの端面がエッチングされているので、シリサイド電極がエッチングされることなくＴＦＴが形成されるので、ＴＦＴのオン電流を減少させることがなく、表示装置の表示不良を防ぐことができる。
【００８４】
また、本発明のＴＦＴの製法によれば、（ａ）絶縁基板上にゲート電極を形成する工程と、（ｂ）該ゲート電極上にゲート絶縁膜を介してアモルファスシリコン膜を成膜する工程と、（ｃ）前記アモルファスシリコン膜上にエッチングストッパを形成する工程と、（ｄ）前記エッチングストッパで覆われていない部分の前記アモルファスシリコン膜にイオンドープし、ｎ型アモルファスシリコン膜を形成する工程と、（ｅ）前記ｎ型アモルファスシリコン膜を前記エッチングストッパよりも面積が大きくなるようにエッチングしてパターニングする工程と、（ｆ）前記ｎ型アモルファスシリコン膜を覆うように金属膜を形成し、前記アモルファスシリコン膜と金属膜との接触部にシリサイド膜を形成する工程と、（ｇ）前記金属膜をパターニングしてソース電極およびドレイン電極を形成する工程と、（ｈ）前記ソース電極と前記ドレイン電極とに挟まれた領域を上下方向の幅がエッチングストッパよりせまいレジストで覆い、前記レジストで覆われない部分で、かつ前記（ｇ）工程のパターニングの際に前記金属膜が除去された部分の前記エッチングストッパのソース・ドレイン側でない２つの側端面を含む前記シリサイド膜および前記ｎ型アモルファスシリコン膜をエッチングする工程を含むことにより、シリサイド電極として必要な部分が除去されず、ＴＦＴのリーク電流を抑制することができる効果がある。
【００８５】
前記（ｇ）工程より前でかつ前記（ｆ）工程よりあとに、前記金属膜を前記ソース電極とドレイン電極とが形成される領域に挟まれた領域、および前記ソース電極とドレイン電極が形成される領域を覆い、ソース・ドレイン側でない２つの側端面でエッチングストッパの内側となるようにパターンニングし、当該パターニングされた金属膜を保護パターンとする工程と、前記保護パターンで覆われない部分でかつ前記（ｇ）工程のパターニングの際に前記金属膜が除去された部分の前記シリサイド膜および前記ｎ型アモルファスシリコン膜をエッチングする工程とをさらに含むことにより、シリサイド電極として必要な部分が除去されず、ＴＦＴのリーク電流を抑制することができる効果がある。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの第１の実施の形態を示す平面工程説明図である。
【図２】本発明の薄膜トランジスタの第２の実施の形態を示す平面工程説明図である。
【図３】本発明の薄膜トランジスタの第３の実施の形態を示す平面工程説明図である。
【図４】本発明の薄膜トランジスタの第４の実施の形態を示す平面工程説明図である。
【図５】図４のＡ−Ａ線断面の拡大説明図である。
【図６】本発明の薄膜トランジスタの第５の実施の形態を示す断面説明図である。
【図７】従来の薄膜トランジスタの一例を示す平面工程説明図である。
【符号の説明】
１ゲート電極、２エッチングストッパ、３アモルファスシリコン膜、４ソース電極、５ドレイン電極、６シリサイド電極、７シリサイド膜、８レジスト、１０保護パターン。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a structure of a thin film transistor (hereinafter referred to as TFT) matrix liquid crystal display device. In particular, it relates to a TFT matrix.
[0002]
[Prior art]
FIG. 7 is an explanatory diagram of a general liquid crystal display device. In FIG. 7, 1 is a gate electrode, 2 is an etching stopper, 3 is an amorphous silicon film, 4 is a source electrode, 5 is a drain electrode, 6 is a silicide electrode, and 19 is amorphous. This is an exposed portion of silicon.
[0003]
Next, the configuration of a conventional thin film transistor will be described with reference to FIG.
[0004]
First, as shown in FIG. 7A, a metal film made of chromium is formed by sputtering on a transparent substrate (not shown) made of glass, and then patterned to form the gate electrode 1. Next, after forming a first silicon nitride film, an amorphous silicon film, and a second silicon nitride film in this order by plasma CVD, an etching stopper 2 is formed by patterning the second silicon nitride film. Phosphorus ions are ion-doped on the entire surface of the amorphous silicon film 3 to form an n-type amorphous silicon film. When the film is formed by the plasma CVD method, all the films are formed so as to cover the entire gate electrode 1 like the amorphous silicon 3 in FIG.
[0005]
Next, as shown in FIG. 7B, the n-type amorphous silicon film 3a is patterned. At this time, an exposed portion 19 of n-type amorphous silicon is formed on the end surface portion of the etching stopper 2 on the chromium silicide side.
[0006]
After patterning the amorphous silicon film 3, for example, a metal film is formed in order from the bottom so that the first layer is made of chromium and the second layer is made of aluminum, and the two-layer film is patterned to form the source electrode 4 And the drain electrode 5 is formed. At this time, an electrode 6 made of a so-called silicide (hereinafter simply referred to as a silicide electrode) 6, which is a compound of the n-type amorphous silicon film 3 a and a metal such as chromium, is formed between the source electrode 4 and the etching stopper 2. .
[0007]
[Problems to be solved by the invention]
In the liquid crystal display device produced in the above-described configuration, not only between the source electrode 4 and the etching stopper 2, but also the exposed portion 19 of the amorphous silicon is in contact with a metal such as chromium contained in the metal film. A silicide film is also formed on 19. For this reason, since the leakage current of the TFT increases, the display characteristics deteriorate.
[0008]
In addition, when removing the silicide film in order to prevent deterioration of display characteristics, _Four And O ₂ Therefore, not only the silicide film but also the silicide electrode 6 is etched because the dry etching using the mixed gas or the wet etching using hydrofluoric acid is performed. Therefore, the on-current of the TFT is reduced, and display defects such as a decrease in contrast occur.
[0009]
As described above, the conventional liquid crystal display device removes the silicide film that increases the leakage current of the TFT, but the part that functions as the silicide electrode needs to be left to the minimum, so that the process of removing the silicide film is performed. It was very difficult to control.
[0010]
In order to solve such problems, an object of the present invention is to provide a TFT having a structure in which an unnecessary silicide film that increases the leakage current of a TFT can be removed and a necessary silicide film in a silicide electrode portion is not removed, and a manufacturing method thereof. And
[0012]
The thin film transistor of the present invention includes a gate electrode provided on an insulating substrate,
A gate insulating film covering the gate electrode and the upper surface of the insulating substrate;
An amorphous silicon film provided on the gate electrode via the gate insulating film;
At least an etching stopper provided on the amorphous silicon film, The amorphous silicon film is patterned outside the etching stopper, Further, a source electrode made of a silicide compound is provided on one end face of the etching stopper on the insulating film, a drain electrode made of a silicide compound is provided on an end face opposite to the one end face, and the source electrode And an etching stopper type thin film transistor in which a silicide electrode is provided between the drain stopper and the etching stopper.
The end face of the amorphous silicon film on the end face side other than the one end face and the end face facing the one end face of the etching stopper is etched without exposing the silicide electrode.
[0015]
The method for producing a thin film transistor of the present invention includes (a) a step of forming a gate electrode on an insulating substrate,
(B) forming an amorphous silicon film on the gate electrode through a gate insulating film;
(C) forming an etching stopper on the amorphous silicon film; (d) ion-doping the amorphous silicon film in a portion not covered with the etching stopper to form an n-type amorphous silicon film;
(E) etching and patterning the n-type amorphous silicon film to have an area larger than that of the etching stopper;
(F) forming a metal film so as to cover the n-type amorphous silicon film, and forming a silicide film at a contact portion between the amorphous silicon film and the metal film;
(G) patterning the metal film to form a source electrode and a drain electrode;
(H) A region sandwiched between the source electrode and the drain electrode The vertical width is narrower than the etching stopper The portion covered with the resist, not covered with the resist, and the portion where the metal film was removed during the patterning in the step (g) Includes two side end faces that are not on the source / drain side of the etching stopper Etching the silicide film and the n-type amorphous silicon film;
It is characterized by including.
[0016]
Before the step (g) and after the step (f), a region in which the metal film is sandwiched between regions where the source electrode and the drain electrode are formed, and the source electrode and the drain electrode are formed. Cover the area The inner side of the etching stopper at the two side end faces that are not the source / drain side The step of forming a patterned metal film as a protective pattern, and the silicide in a portion that is not covered with the protective pattern and from which the metal film is removed during patterning in the step (g) It is preferable to further include a step of etching the film and the n-type amorphous silicon film because a portion necessary as a silicide electrode is not removed and a good on-current of the TFT can be obtained.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
Next, a first embodiment of the thin film transistor of the present invention will be described with reference to the drawings.
[0018]
FIG. 1 is a process explanatory diagram of a first embodiment relating to a thin film transistor of the present invention. In FIG. 1, 1 is a gate electrode, 2 is an etching stopper, 3 is an amorphous silicon film, 3a is an n-type amorphous silicon film, 4 is a source electrode, 5 is a drain electrode, 6 is a silicide electrode, and 9 is an end face of the amorphous silicon film.
[0019]
Next, the structure of the thin film transistor according to the first embodiment of the present invention will be described with reference to FIG.
[0020]
First, as shown in FIG. 1 (a), a film made of chromium, aluminum, tantalum, molybdenum or the like alone or two or more alloys thereof is formed on a transparent substrate (not shown) such as glass by sputtering. After forming the film to a thickness of 500 nm, patterning is performed to form the gate electrode 1 (including the gate electrode line). Next, a gate insulating film (not shown) made of a first silicon nitride film and an amorphous silicon film 3 are sequentially formed to a thickness of 300 to 500 nm and a thickness of 20 to 100 nm by plasma CVD. Here, the gate insulating film and the amorphous silicon film are formed by plasma CVD so as to cover the entire upper surface of the insulating substrate. After the formation of the gate insulating film and the amorphous silicon film 3, the amorphous silicon film 3 has a desired size, for example, a vertical length of 8 to 38 μm and a horizontal length of 10 to 27 μm in FIG. Patterning is performed so that
[0021]
Next, after the second silicon nitride film is formed to a thickness of about 200 to 300 nm by plasma CVD, the second silicon nitride film is patterned to thereby form the etching stopper 2 shown in FIG. Form. In patterning, surface exposure is generally used, but backside exposure may be used. When back exposure is used, a TFT having a small parasitic capacitance can be formed. For example, the length of the etching stopper 2 in FIG. 1 is 8 to 48 μm in the vertical direction and 4 to 10 μm in the horizontal direction. That is, the end face of the amorphous silicon film 3 and the end face facing the one end face (the end face in the left-right direction of the amorphous silicon film 3 in FIG. 1A) are 3 to 7.5 μm larger than the end face of the etching stopper 2. Since it is just outside, it is not covered by the etching stopper 2. On the other hand, the end surface of the etching stopper 2 has a length H (where H is 1) on the end surface 9 other than the one end surface of the amorphous silicon film 3 and the end surface facing the one end surface (the end surface in the vertical direction in FIG. 1A). The etching stopper 2 is formed by patterning so as to cover the amorphous silicon film 3 on the outer side by ˜5 μm.
[0022]
Next, phosphorus ions are implanted into a portion of the exposed surface of the patterned amorphous silicon film 3 that is not covered with the etching stopper 2 to form an n-type, whereby the phosphorous ion-implanted portion of the amorphous silicon film 3 is formed. An n-type amorphous silicon film 3a is formed.
[0023]
After that, a metal film, for example, a first layer is a chromium film (not shown), and a second layer is an aluminum film (not shown) so as to have a thickness of 100 to 300 nm and a thickness of 100 to 300 nm, respectively. Two layers are formed in order from the bottom by sputtering, and the two layers are patterned to form the source electrode 4 and the drain electrode 5 (see FIG. 1C). At this time, the source electrode 4 and the drain electrode 5 are silicide compounds because they are in contact with the n-type amorphous silicon film 3a. The source electrode 4 is formed on one end surface of the etching stopper 2 (on the left side of the etching stopper 2 in FIG. 1C), and the drain electrode 5 is an end surface facing the one end surface of the etching stopper 2 (FIG. In c), it is formed on the right side with respect to the etching stopper 2. At this time, between the source electrode 4 and the etching stopper 2 and between the drain electrode 5 and the etching stopper 2, an n-type amorphous silicon film 3a and a chromium compound, that is, a silicide film which is a compound of silicon and metal are used. A silicide electrode 6 is formed. As the metal film, a film made of an alloy of molybdenum and tantalum or a film made of titanium alone can be used instead of the chromium film and the aluminum film.
[0024]
Next, a third silicon nitride film is formed to a thickness of 300 to 600 nm by plasma CVD.
[0025]
In this way, a desired TFT is completed.
[0026]
In the first embodiment described above, since the end face 9 of the amorphous silicon film 3 (later n-type amorphous silicon film 3a) is covered with the etching stopper 2, an n-type amorphous film is formed when a metal film made of chromium or the like is formed. The end face 9 of the silicon film 3a does not contact the metal film made of chromium or the like. Therefore, no silicide film is formed on the end face 9 of the n-type amorphous silicon film 3a. Therefore, it is not necessary to remove the silicide film after forming the source electrode 4 and the drain electrode 5 by patterning the two layers of films as in the prior art, and the silicide electrode 6 can be formed reliably. Since the silicide film does not remain at the end 9 of the n-type amorphous silicon film 3a, the leakage current of the TFT can be suppressed, and the display characteristics of the display device on which the TFT is mounted can be improved.
[0027]
Further, since the process of removing the silicide film after patterning the source electrode 4 and the drain electrode 5 can be eliminated, the silicide electrode 6 can be reliably formed. Therefore, the product yield of the liquid crystal display device can be improved and the cost can be reduced.
[0028]
Embodiment 2. FIG.
FIG. 2 is a process explanatory view of a second embodiment related to the thin film transistor of the present invention. 2, the same components as those in FIG. 1 are denoted by the same reference numerals, and 8 is a resist.
[0029]
Next, the structure of the thin film transistor according to the second embodiment of the present invention will be described with reference to FIG.
[0030]
First, as shown in FIG. 2A, a film made of chromium, aluminum, tantalum, molybdenum or the like alone or two or more alloys thereof is formed on a transparent substrate (not shown) such as glass by sputtering. After forming the film to a thickness of 500 nm, the gate electrode 1 is formed by patterning. Next, by plasma CVD, a gate insulating film (not shown) made of a first silicon nitride film, an amorphous silicon film, and a second silicon nitride film are sequentially formed to a thickness of 300 to 500 nm and 20 to 100 nm, respectively. And a film thickness of 200 to 300 nm. By the plasma CVD method, the gate insulating film and the amorphous silicon film are formed so as to cover the entire upper surface of the insulating substrate.
[0031]
After that, the second silicon nitride film is patterned to form an etching stopper 2. In the patterning, front surface exposure is used, but back surface exposure may be used. When back exposure is used, a TFT having a small parasitic capacitance can be formed. The size of the etching stopper 2 is the same as that of the first embodiment. For example, the length in the vertical direction is 8 to 48 μm, and the length in the left and right direction is 4 to 10 μm.
[0032]
After the formation of the etching stopper 2, phosphorus ions are implanted into a portion of the exposed surface of the amorphous silicon film that is not covered with the etching stopper 2 to form an n-type, whereby the phosphorus ions are implanted. An n-type amorphous silicon film 3 a is formed on the amorphous silicon film 3. After that, the n-type amorphous silicon film 3a is made SF ₆ Etching is performed to pattern the n-type amorphous silicon film 3a so that the size is as follows. The one end surface of the n-type amorphous silicon film 3a and the end surface facing the one end surface (the end surface in the left-right direction of the n-type amorphous silicon film 3a in FIG. 2A) are 3 to 7.5 μm from the end surface of the etching stopper 2. The n-type amorphous silicon film 3a is formed so that the end face in the left-right direction is not covered with the etching stopper 2. On the other hand, an etching stopper is formed on the end surface of the n-type amorphous silicon film 3a other than the end surface facing the one end surface (in FIG. 2A, the end surface in the vertical direction, hereinafter simply referred to as the vertical end surface). N-type amorphous silicon film 3a so that the end face 9 in the vertical direction of n-type amorphous silicon film 3a is not covered with etching stopper 2 so that the end face of 2 is inside by 1 to 5 μm from the end face of n-type amorphous silicon film 3a. Is formed by patterning. This is because if the etching stopper 2 and the end face of the n-type amorphous silicon coincide with each other, the etching stopper 2 becomes a barrier during etching of the (chrome) silicide film, which will be described later, and it becomes difficult for the silicide film to hit the silicide film, resulting in insufficient etching of the silicide film. This is because.
[0033]
After that, a metal film, for example, a first layer is a chromium film (not shown), and a second layer is an aluminum film (not shown) so as to have a thickness of 100 to 300 nm and a thickness of 100 to 300 nm, respectively. Two layers are formed in order from the bottom by sputtering, and the two layers are patterned to form the source electrode 4 and the drain electrode 5 (see FIG. 2B). At this time, the source electrode 4 and the drain electrode 5 are silicide compounds because they are in contact with the n-type amorphous silicon film 3a. The source electrode 4 is formed on one end surface of the etching stopper 2 (on the left side of the etching stopper 2 in FIG. 2B), and the drain electrode 5 is an end surface facing the one end surface of the etching stopper 2 (FIG. In b), it is formed on the right side of the etching stopper 2. At this time, between the source electrode 4 and the etching stopper 2 and between the drain electrode 5 and the etching stopper 2, an n-type amorphous silicon film 3a and a chromium compound, that is, a silicide film made of silicide which is a compound of silicon and metal. 7 is formed. As the metal film, a film made of an alloy of molybdenum and tantalum or a film made of titanium alone can be used instead of the chromium film and the aluminum film.
[0034]
Next, a resist 8 is patterned and formed so as to cover at least a portion necessary for the silicide electrode 6 in the silicide film 7. The resist 8 is formed to have a size of x × y, and x and y are 10 to 40 μm and 8 to 19 μm, respectively.
[0035]
Next, an unnecessary portion of the silicide film 7, that is, a portion not covered with the resist 8 (a portion outside the resist 8), and a portion where the metal film is removed during patterning of the metal film The silicide film 7 and the n-type amorphous silicon film 3a under the silicide film 7 are CF _Four And O ₂ After removing by dry etching using a mixed gas or wet etching using hydrofluoric acid, the resist 8 is removed (see FIG. 2D). The silicide film 7 that has not been removed by the dry or wet etching is the silicide electrode 6. In other words, the silicide electrode 6 is not exposed, and the silicide film on the end face of the n-type amorphous silicon film 3a on the end face (end face in the vertical direction in FIG. 2) side other than the end face in the left-right direction of the etching stopper 2 is etched. . After this, SF ₆ The n-type amorphous silicon film 3a is etched by dry etching using. At this time, the n-type amorphous silicon film 3a other than the portion covered with the source electrode 4, the drain electrode 5, the silicide electrode 6, and the etching stopper 2 is etched.
[0036]
Next, a third silicon nitride film is formed to a thickness of 300 to 600 nm by plasma CVD.
[0037]
In this way, a desired TFT is completed.
[0038]
In the second embodiment described above, when the silicide electrode 6 is formed, a portion necessary for the silicide electrode is covered with the resist 8, and then the unnecessary portion of the silicide film is removed. At this time, a portion of the silicide film necessary as the silicide electrode 6 is not removed. Since the unnecessary portion of the silicide film is removed, the leakage current of the TFT can be suppressed, so that the display characteristics of the display device on which the TFT is mounted can be improved.
[0039]
Further, in the process of removing the silicide film after patterning the source electrode 4 and the drain electrode 5, the portion of the silicide electrode 6 is not removed. Accordingly, since the silicide electrode can be formed without damage due to the process of removing the silicide film, that is, without damaging the silicide electrode, the on-current of the transistor is not reduced. Therefore, the contrast is not lowered, and the display characteristics of the display device on which the TFT is mounted can be improved. Further, since the process of removing the silicide after the patterning of the source electrode 4 and the drain electrode 5 can be eliminated, the silicide electrode 6 can be formed reliably, and the product yield of the liquid crystal display device can be improved and the cost can be reduced. You can plan.
[0040]
Embodiment 3 FIG.
FIG. 3 is a process explanatory view of a third embodiment related to the thin film transistor of the present invention. In FIG. 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and 10 is a protection pattern of the silicide electrode.
[0041]
Next, the configuration of the thin film transistor according to the third embodiment of the present invention will be described with reference to FIG.
[0042]
First, as shown in FIG. 3A, a film made of chromium, aluminum, tantalum, molybdenum or the like alone or an alloy of two or more thereof is formed on a transparent substrate (not shown) such as glass by sputtering. After forming the film to a thickness of 500 nm, the gate electrode 1 is formed by patterning. Next, by plasma CVD, a gate insulating film (not shown) made of a first silicon nitride film, an amorphous silicon film, and a second silicon nitride film are sequentially formed to a thickness of 100 to 500 nm and 20 to 100 nm, respectively. And a film thickness of 200 to 300 nm.
[0043]
After that, the second silicon nitride film is patterned to form an etching stopper 2. In patterning, surface exposure is used, but backside exposure may be used. When back exposure is used, a TFT having a small parasitic capacitance can be formed. The size of the etching stopper 2 is the same as that of the second embodiment. For example, the length in the vertical direction is 8 to 48 μm, and the length in the left and right direction is 4 to 10 μm. Further, the gate insulating film and the amorphous silicon film are formed by plasma CVD so as to cover the entire upper surface of the insulating substrate.
[0044]
After the formation of the etching stopper 2, phosphorus ions are implanted into a portion of the exposed surface of the amorphous silicon film that is not covered with the etching stopper 2 to form an n-type, whereby amorphous silicon in the portion into which phosphorus ions are implanted is formed. An n-type amorphous silicon film 3 a is formed on the film 3. After that, the n-type amorphous silicon film 3a is made SF ₆ Etching is performed to pattern the n-type amorphous silicon film 3a so that the size is as follows. The one end face of the n-type amorphous silicon film 3a and the end face facing the one end face (the end face in the left-right direction of the n-type amorphous silicon film 3a in FIG. 3A) are 3 to 7.5 μm from the end face of the etching stopper 2. The n-type amorphous silicon film 3a is formed so as not to be covered with the etching stopper 2 in the lateral direction. On the other hand, the end surface of the etching stopper 2 is the n-type amorphous silicon film on the end surface 9 other than the one end surface of the n-type amorphous silicon film 3a and the end surface facing the one end surface (the end surface in the vertical direction in FIG. 3A). The n-type amorphous silicon film 3a is formed by patterning so that the end face in the vertical direction of the n-type amorphous silicon film 3a is not covered with the etching stopper 2 by 1 to 5 μm inside from the end face of 3a. This is because when the etching stopper 2 and the end face of the n-type amorphous silicon film 3a coincide with each other, the etching stopper 2 serves as a barrier during etching of the (chrome) silicide film described later, and the etching gas is difficult to hit the silicide film. This is because it becomes insufficient.
[0045]
After that, a metal film, for example, a chromium film (not shown) in the first layer and an aluminum film (not shown) in the second layer are formed by sputtering to a thickness of 100 to 300 nm and a thickness of 100 to 300 nm, respectively. The film is formed in the upper and lower layers in order. At this time, a silicide film 7 made of silicide which is a compound of n-type amorphous silicon film 3a and chromium, that is, a compound of silicon and metal, is formed as shown in FIG. Here, instead of the chromium film and the aluminum film, a film made of an alloy of molybdenum and tantalum and a film made of titanium alone can be used as the metal film.
[0046]
After that, as shown in FIG. 3B, the two-layer metal film covers a region sandwiched between regions where the source electrode and the drain electrode are formed, and a region where the source electrode and the drain electrode are formed. Then, the patterned two-layer metal film is used as a silicide electrode protection pattern 10.
[0047]
Next, an unnecessary portion of the silicide film 7 which is not covered with the protection pattern 10 of the silicide electrode is formed on the CF. _Four And O ₂ This is removed by dry etching using a mixed gas of or a wet etching using hydrofluoric acid. After this, SF ₆ The n-type amorphous silicon film 3a is etched by dry etching using. At this time, the n-type amorphous silicon film 3a other than the portion covered with the source electrode 4, the drain electrode 5, the silicide electrode 6, and the etching stopper 2 is etched. Thereafter, unnecessary portions of the protective pattern 10 composed of the two layers of the chromium film and the aluminum film are removed by wet etching, and the protective pattern 10 is patterned to form the source electrode 4 and the drain electrode 5. (See FIG. 3C). At this time, the source electrode 4 and the drain electrode 5 are silicide compounds because they are in contact with the n-type amorphous silicon film 3a. At this time, the silicide film 7 exposed by etching becomes a silicide electrode 6. The source electrode 4 is formed on one end surface of the etching stopper 2 (on the left side of the etching stopper 2 in FIG. 3C), and the drain electrode 5 is an end surface facing the one end surface of the etching stopper 2 (FIG. In c), it is formed on the right side with respect to the etching stopper 2. As an etching method of the unnecessary portion of the protective pattern 10 described above, dry etching can be used depending on the type of metal of the protective pattern.
[0048]
Next, a third silicon nitride film is formed to a thickness of 300 to 600 nm by plasma CVD.
[0049]
In this way, a desired TFT is completed.
[0050]
In the third embodiment described above, when the silicide electrode 6 is formed, an unnecessary portion of the silicide film is removed after the portion necessary for the silicide electrode is covered with the protection pattern 10 of the silicide electrode. Therefore, a portion of the silicide film necessary as the silicide electrode 6 is not removed. Since the unnecessary portion of the silicide film is removed, the leakage current of the TFT can be suppressed, so that the display characteristics of the display device on which the TFT is mounted can be improved.
[0051]
Further, in the process of removing the silicide film after the patterning of the source electrode 4 and the drain electrode 5, the portion of the silicide electrode 6 is not removed. Accordingly, since the silicide electrode can be formed without damage due to the process of removing the silicide film, that is, without damaging the silicide electrode, the on-current of the transistor is not reduced. Therefore, the contrast of the display device on which the TFT is mounted is not lowered and the display characteristics can be improved. Further, since the process of removing the silicide film after the patterning of the source electrode 4 and the drain electrode 5 can be eliminated, the silicide electrode 6 can be formed reliably, improving the product yield of the liquid crystal display device and reducing the cost. Can be achieved.
[0052]
Embodiment 4 FIG.
FIG. 4 is a process explanatory view of a fourth embodiment related to the thin film transistor of the present invention. 4, the same components as those in FIG. 3 are denoted by the same reference numerals. FIG. 5 is a partially enlarged view of the cross section taken along the line AA in FIG.
[0053]
Next, the structure of the thin film transistor according to the fourth embodiment of the present invention will be described with reference to FIG.
[0054]
First, as shown in FIG. 4A, a film made of chromium, aluminum, tantalum, molybdenum or the like alone or two or more alloys thereof is formed on a transparent substrate (not shown) such as glass by sputtering. After forming the film to a thickness of 500 nm, the gate electrode 1 is formed by patterning. Next, by plasma CVD, a gate insulating film (not shown) made of a first silicon nitride film, an amorphous silicon film 3, and a second silicon nitride film are sequentially formed to a thickness of 300 to 500 nm, 20 to 20 nm, respectively. A film is formed to a thickness of 100 nm and a thickness of 200 to 300 nm. By the plasma CVD method, the gate insulating film and the amorphous silicon film 3 are formed so as to cover the entire upper surface of the insulating substrate. After that, the second silicon nitride film is patterned to form an etching stopper 2. In the patterning, front surface exposure is used, but back surface exposure may be used. When back exposure is used, a TFT having a small parasitic capacitance can be formed. For example, the length of the etching stopper 2 in FIG. 4 is 8 to 48 μm in the vertical direction and 4 to 10 μm in the horizontal direction.
[0055]
After the formation of the etching stopper 2, phosphorus ions are implanted into the exposed surface of the amorphous silicon film 3 in a portion that is not covered with the etching stopper 2 to form an n-type, whereby the amorphous portion of the portion into which phosphorus ions are implanted is formed. An n-type amorphous silicon film 3 a is formed on the silicon film 3. After that, the n-type amorphous silicon film 3a is etched and patterned by a plasma etching method that is isotropic etching. At this time, the side etching amount of the n-type amorphous silicon film 3a is controlled so that the overhang L of the etching stopper 2 with respect to the end face 9 of the n-type amorphous silicon film 3a is at least 1 μm and not more than 5 μm (FIG. 4 ( b) and FIG. 5). Here, the overhang is an etching stopper portion L outside the n-type amorphous silicon film 3a, as shown in FIGS. 4B and 5.
[0056]
After that, a metal film, for example, a first layer is a chromium film (not shown), and a second layer is an aluminum film (not shown) so as to have a thickness of 100 to 300 nm and a thickness of 100 to 300 nm, respectively. The upper and lower layers are formed in order from the bottom by sputtering. At this time, a silicide film made of silicide, which is a compound of n-type amorphous silicon film 3a and chromium, that is, a compound of silicon and metal, is formed. Here, instead of the chromium film and the aluminum film, a film made of an alloy of molybdenum and tantalum and a film made of titanium alone can be used.
[0057]
After that, unnecessary portions in the two layers of the chromium film and the aluminum film are removed by etching and patterned to form the source electrode 4 and the drain electrode 5 (see FIG. 4C). At this time, the source electrode 4 and the drain electrode 5 are silicide compounds because they are in contact with the n-type amorphous silicon film 3a. At this time, a silicide film is formed on the surface of the amorphous silicon exposed by etching to form a silicide electrode 6. The source electrode 4 is formed on one end surface of the etching stopper 2 (on the left side of the etching stopper 2 in FIG. 4C), and the drain electrode 5 is an end surface facing the one end surface of the etching stopper 2 (FIG. In c), it is formed on the right side with respect to the etching stopper 2.
[0058]
Next, a third silicon nitride film is formed to a thickness of 300 to 600 nm by plasma CVD.
[0059]
In this way, a desired TFT is completed.
[0060]
In the fourth embodiment described above, the etching stopper 2 is overhanging with respect to the end face 9 of the n-type amorphous silicon film 3a. Does not adhere, and formation of a silicide film can be prevented. For this reason, the leakage current of the TFT can be suppressed, and the display characteristics of the display device on which the TFT is mounted can be improved.
[0061]
Further, since the process of removing the silicide after patterning the source electrode 4 and the drain electrode 5 can be eliminated, the silicide electrode 6 can be formed reliably, improving the product yield of the liquid crystal display device and reducing the cost. Reduction is possible.
[0062]
Embodiment 5 FIG.
Next, a fifth embodiment of the thin film transistor of the present invention will be described with reference to the drawings. FIG. 6 is a cross-sectional explanatory view of a fifth embodiment related to the thin film transistor of the present invention. In FIG. 6, the same components as those in FIG. 1 are denoted by the same reference numerals. A two-gate insulating film, 13 is an auxiliary capacitance electrode, and 14 is a pixel electrode.
[0063]
In the fifth embodiment, the first silicon nitride film, which is the gate insulating film in the first embodiment, has two layers, and at least one layer is made of a material different from the etching stopper, and the selectivity to the etching stopper for dry etching It is characterized by being formed of a small material. For example, the first gate insulating film is a silicon nitride film, the second gate insulating film is a silicon oxide film, and the etching stopper is a silicon nitride film.
[0064]
Next, the structure of the thin film transistor according to the fifth embodiment of the present invention will be described together with its manufacturing process.
[0065]
First, after a film made of chromium, aluminum, tantalum, molybdenum or the like alone or an alloy of two or more thereof is formed on a transparent substrate (not shown) such as glass to a thickness of 100 to 500 nm by a sputtering method, The gate electrode 1 and the auxiliary capacitance electrode 13 are formed by patterning.
[0066]
Next, a first gate insulating film 11 made of a first silicon nitride film, a silicon oxide film or a tantalum oxide film and a second gate insulation made of a silicon oxide film, a silicon nitride film or a tantalum oxide film are formed by plasma CVD. After the film 12 is formed in order of the thickness of 100 to 300 nm and the thickness of 100 to 300 nm, respectively, and the first and second gate insulating films have a total thickness of 200 to 600 nm, An amorphous silicon film is formed by patterning. Here, the film formation by the plasma CVD method is performed so as to cover the entire surfaces of the gate electrode 1 and the auxiliary capacitance electrode 13.
[0067]
Next, after the second silicon nitride film is formed to a thickness of 100 to 300 nm by plasma CVD, the second silicon nitride film is patterned to form the etching stopper 2. In the patterning, front surface exposure is used, but back surface exposure may be used. At this time, the etching stopper 2 is patterned so that the end face of the amorphous silicon film 3 is 3 to 7.5 μm larger than the end face in the horizontal direction and 1 to 5 μm larger in the vertical direction than the end face of the etching stopper 2. Next, phosphorus ions are implanted into a portion of the exposed surface of the patterned amorphous silicon film that is not covered with the etching stopper 2 to form an n-type, whereby the phosphorous ion-implanted portion of the amorphous silicon film 3 is implanted. An n-type amorphous silicon film 3a is formed.
[0068]
Here, a silicon nitride film, a silicon oxide film, and a silicon nitride film are used as a combination of the first gate insulating film, the second gate insulating film, and the etching stopper, respectively. However, the etching stopper and the two gate insulating films described above are used. It is sufficient that at least one of the layers is made of a different material. Other combinations of the first gate insulating film, the second gate insulating film, and the etching stopper include a silicon nitride film, a tantalum oxide film, a silicon nitride film, or a silicon oxide film, a tantalum oxide film, and a silicon oxide film. Can be used.
[0069]
Further, the pixel electrode 14 made of a transparent electrode or the like is formed by patterning at a predetermined position.
[0070]
After that, a metal film, for example, the first layer is a chromium film, the second layer is an aluminum film, and the upper and lower layers are sequentially formed from the bottom by sputtering so as to have a thickness of 100 to 300 nm and a thickness of 100 to 300 nm, respectively. The source electrode 4 and the drain electrode 5 are formed by forming a film and patterning the two-layer film. At this time, the source electrode 4 and the drain electrode 5 are silicide compounds because they are in contact with the n-type amorphous silicon film 3a. At this time, between the source electrode 4 and the etching stopper 2, and between the drain electrode 5 and the etching stopper 2, the n-type amorphous silicon film 3a and a compound of chromium, that is, the silicide electrode 6 which is a compound of silicon and metal is formed. It is formed. Further, instead of the chromium film and the aluminum film, a film made of an alloy of molybdenum and tantalum and a film made of titanium alone can be used.
[0071]
In the fifth embodiment described above, two gate insulating films are formed, and at least one layer has a low etching selectivity with respect to the etching stopper (it is difficult to be etched). Therefore, the gate insulating film is patterned when the etching stopper 2 is patterned. Can be prevented from being etched. Therefore, it is possible to prevent a decrease in the electrical breakdown voltage of the TFT.
[0072]
Further, when the gate insulating film and the auxiliary capacitor insulating film are shared, the auxiliary capacitor insulating film can be prevented from being etched when the etching stopper 2 is etched, and the electrical breakdown voltage of the auxiliary capacitor insulating film can be prevented from being lowered. Can do. Furthermore, since the etching of the insulating film of the auxiliary capacitor electrode can be prevented, the variation of the auxiliary capacitor insulating film thickness caused by the etching rate distribution during the dry etching of the etching stopper 2 can be suppressed, and the auxiliary capacitor electrode and the pixel electrode can be suppressed. Auxiliary capacitance generated between them can be formed uniformly.
[0073]
In the TFT of the present invention and its manufacturing method, the most preferable embodiment is Embodiment 2 in consideration of cost and product yield. In the second embodiment, it is preferable to form TFTs with the following values in order to improve TFT product yield and TFT characteristics.
[0074]
First, a metal film made of a chromium film is formed on a transparent substrate made of glass to a thickness of 300 nm by a sputtering method, and then patterned to form a gate electrode.
[0075]
Next, a gate insulating film made of a first silicon nitride film and an amorphous silicon film are formed in this order by plasma CVD to a thickness of 400 nm and a thickness of 100 nm, respectively. Here, the gate insulating film and the amorphous silicon film are formed so as to cover the entire upper surface of the insulating substrate by plasma CVD.
[0076]
Next, after a second silicon nitride film is formed to a thickness of 220 nm by plasma CVD, an etching stopper is formed by patterning the second silicon nitride film. At the time of patterning, a dry etching method is used. The size of the etching stopper is 4 × 13 μm.
[0077]
Next, phosphorus ions are implanted into a portion of the patterned amorphous silicon film that is not covered with the etching stopper to form an n-type, thereby forming an n-type amorphous silicon film.
[0078]
Further, the n-type amorphous silicon film is patterned so as to have a desired size of 10 × 15 μm. That is, one end face of the n-type amorphous silicon film and the end face facing the one end face are outside the end face of the etching stopper by an amount of 1 μm and are not covered with the etching stopper. On the other hand, the etching stopper is patterned and formed so that the end face of the etching stopper is inside by a length of 3 μm on the end face other than the one end face and the end face facing the one end face of the n-type amorphous silicon film.
[0079]
After that, a metal film, for example, the first layer is a chromium film, the second layer is an aluminum film, and is formed into two upper and lower layers by sputtering from the bottom so as to have a thickness of 100 nm and a thickness of 300 nm, respectively. The two-layer film is patterned to form a source electrode and a drain electrode. At this time, between the source electrode and the etching stopper, and between the drain electrode and the etching stopper, an n-type amorphous silicon film and a chromium compound, that is, a silicide electrode made of silicide which is a compound of silicon and metal is formed. . Next, the resist is patterned to a size of 14 × 11 μm, and the silicide film and the n-type amorphous silicon film are etched. After that, the resist is removed. After that, a silicon nitride film is formed to a thickness of 600 nm to complete a desired TFT.
[0081]
Further, according to the TFT of the present invention, since the end face of the amorphous silicon is etched without exposing the silicide electrode, the TFT is formed without etching the silicide electrode, so that the on-current of the TFT is reduced. Therefore, display defects of the display device can be prevented.
[0084]
According to the TFT manufacturing method of the present invention, (a) a step of forming a gate electrode on an insulating substrate, and (b) a step of forming an amorphous silicon film on the gate electrode through a gate insulating film, (C) forming an etching stopper on the amorphous silicon film; and (d) forming an n-type amorphous silicon film by ion doping the portion of the amorphous silicon film not covered with the etching stopper. (E) etching and patterning the n-type amorphous silicon film to have a larger area than the etching stopper, and (f) forming a metal film so as to cover the n-type amorphous silicon film, Forming a silicide film at a contact portion between the amorphous silicon film and the metal film; and (g) forming the metal film with a pattern. Forming a source electrode and a drain electrode grayed, a region sandwiched between the drain electrode (h) and the source electrode The vertical width is narrower than the etching stopper The portion covered with the resist, not covered with the resist, and the portion where the metal film was removed during the patterning in the step (g) Includes two side end faces that are not on the source / drain side of the etching stopper By including the step of etching the silicide film and the n-type amorphous silicon film, a portion necessary as a silicide electrode is not removed, and there is an effect that leakage current of the TFT can be suppressed.
[0085]
Before the step (g) and after the step (f), a region in which the metal film is sandwiched between regions where the source electrode and the drain electrode are formed, and the source electrode and the drain electrode are formed. Cover the area The inner side of the etching stopper at the two side end faces that are not the source / drain side Patterning and using the patterned metal film as a protective pattern, and a portion not covered with the protective pattern and the portion of the metal film removed during patterning in the step (g) By further including the step of etching the silicide film and the n-type amorphous silicon film, a portion necessary as a silicide electrode is not removed, and there is an effect that leakage current of the TFT can be suppressed.
[Brief description of the drawings]
FIG. 1 is an explanatory plan view showing a first embodiment of a thin film transistor of the present invention.
FIG. 2 is an explanatory plan view showing a second embodiment of the thin film transistor of the present invention.
FIG. 3 is an explanatory plan view showing a third embodiment of the thin film transistor of the present invention.
FIG. 4 is an explanatory plan view showing a fourth embodiment of the thin film transistor of the present invention.
FIG. 5 is an enlarged explanatory view of a cross section taken along line AA in FIG. 4;
FIG. 6 is an explanatory cross-sectional view showing a fifth embodiment of a thin film transistor of the present invention.
FIG. 7 is an explanatory plan view showing an example of a conventional thin film transistor.
[Explanation of symbols]
1 gate electrode, 2 etching stopper, 3 amorphous silicon film, 4 source electrode, 5 drain electrode, 6 silicide electrode, 7 silicide film, 8 resist, 10 protective pattern.

Claims

A gate electrode provided on an insulating substrate;
A gate insulating film covering the gate electrode and the upper surface of the insulating substrate;
An amorphous silicon film provided on the gate electrode via the gate insulating film;
An etching stopper provided on the amorphous silicon film,
The amorphous silicon film is patterned outside the etching stopper,
Further, a source electrode made of a silicide compound is provided on one end face of the etching stopper on the insulating film, a drain electrode made of a silicide compound is provided on an end face opposite to the one end face, and the source electrode And an etching stopper type thin film transistor in which a silicide electrode is provided between the drain stopper and the etching stopper.
A thin film transistor in which the end face of the amorphous silicon film on the end face side other than the end face facing the one end face and the one end face of the etching stopper is etched without exposing the silicide electrode.

(A) forming a gate electrode on an insulating substrate;
(B) forming an amorphous silicon film on the gate electrode through a gate insulating film;
(C) forming an etching stopper on the amorphous silicon film; (d) ion-doping the amorphous silicon film in a portion not covered with the etching stopper to form an n-type amorphous silicon film;
(E) etching and patterning the n-type amorphous silicon film to have an area larger than that of the etching stopper;
(F) forming a metal film so as to cover the n-type amorphous silicon film, and forming a silicide film at a contact portion between the amorphous silicon film and the metal film;
(G) patterning the metal film to form a source electrode and a drain electrode;
(H) A region sandwiched between the source electrode and the drain electrode is covered with a resist whose vertical width is narrower than the etching stopper and is not covered with the resist, and in the patterning in the step (g) Etching the silicide film and the n-type amorphous silicon film including the two side end surfaces that are not on the source / drain side of the etching stopper in the portion where the metal film has been removed.

Before the step (g) and after the step (f), a region in which the metal film is sandwiched between regions where the source electrode and the drain electrode are formed, and the source electrode and the drain electrode are formed. that region has covered, is patterned such that the inside of the etching stopper at two side end surfaces is not a source and drain side, the steps of the said patterned metal layer protection pattern, in the not covered with the protective pattern portion 3. The method of manufacturing a thin film transistor according to claim 2 , further comprising a step of etching the silicide film and the n-type amorphous silicon film where the metal film has been removed during the patterning in the step (g).