JP3865818B2

JP3865818B2 - Manufacturing method of active matrix substrate

Info

Publication number: JP3865818B2
Application number: JP09432996A
Authority: JP
Inventors: 誠大谷; 紀江藤井; 信恵梅下
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-04-16
Filing date: 1996-04-16
Publication date: 2007-01-10
Anticipated expiration: 2016-04-16
Also published as: JPH09283763A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置などに用いられるアクティブマトリクス基板の製法に関する。
【０００２】
【従来の技術】
図６および図７は、従来のアクティブマトリクス基板の製法においてコンタクト層を形成する工程を示す工程断面説明図である。
【０００３】
従来のアクティブマトリクス基板の平面形状は図１に示す本発明のアクティブマトリクス基板の平面形状と同様であるので、図１を参照しつつ、図６および図７にもとづいて、かかる従来の製法を説明する。図６は図１に示すＸ−Ｘ線断面であり、図７は図１に示すＹ−Ｙ線断面図である。図６および図７において１はガラス基板、２はゲート電極、３はゲート絶縁膜、４は半導体層、５はチャネル保護絶縁膜、６は第１のコンタクト層６ａおよび第２のコンタクト層６ｂからなるコンタクト層、７は上層ソース電極７ａおよび下層ソース電極７ｂからなるソース電極、８は上層ドレイン電極８ａおよび下層ドレイン電極８ｂからなるドレイン電極、１０は導電性反応層、ＡＬはアルミニウム膜、ＨＦは耐熱性金属膜をそれぞれ示している。図６（ａ）および図７（ａ）に示すように、まずガラス基板１上にフォトマスクを用いてスパッタリング法によって所定のパターンに、クロムからなるゲート電極２を形成し、ついで、ゲート電極２を覆うようにしてガラス基板１の全面にチッ化シリコンからなるゲート絶縁膜３を形成する。つぎにゲート絶縁膜３を介して前記ゲート電極の上層にあって、かつ、ゲート電極とほぼ同じ大きさでほぼ同じ位置、すなわち、ゲート電極の領域と同じ領域にａ−Ｓｉからなる半導体層４を形成し、該半導体層４の上に、チッ化シリコンからなるチャネル保護絶縁膜５をパターン形成する。このとき、チャネル保護絶縁膜５は、半導体層４と同じ長さで、かつ、半導体層４より小さい幅を有しており、半導体層４の中央部に形成されているので、チャネル保護絶縁膜５の両側に半導体層４が露出するようになっている。そののち、図６（ｂ）および図７（ｂ）に示すように、前記半導体層４の露出した部分にチャネル保護絶縁膜５の上方よりリンイオンを注入したのち、図６（ｃ）に示すように、レジストパターン１２（図７（ｃ）にはあらわれない）を用いてエッチングして半導体層４を、チャネル保護絶縁膜５の大きさにあわせてパターン形成し、これにより第１のコンタクト層６ａおよび第２のコンタクト層６ｂを形成する。すなわち、チャネル保護絶縁膜５によって覆われることなく露出している半導体層４の２つの領域のうち、画素電極９（図１参照）に近い方の領域が第１のコンタクト層６ａ、画素電極９（図１参照）から遠い方の領域が第２のコンタクト層６ａとなる。このようにして、半導体層４に接する第１のコンタクト層６ａおよび第２のコンタクト層６ｂをパターン形成する。
【０００４】
つぎに、このようにしてパターン形成された第１のコンタクト層６ａの上層および第２のコンタクト層６ｂの上層に、クロムなどの耐熱性金属単一膜、または図６（ｄ）および図６（ｅ）に示すように、アルミニウム膜ＡＬと耐熱性金属膜ＨＦとの二層膜からなるソース電極７およびドレイン電極８をパターン形成したのちアルミニウム膜ＡＬおよび耐熱性金属膜ＨＦのチャネル保護絶縁膜部分をエッチングによりパターン除去する。
【０００５】
ここではソース電極７およびドレイン電極８は図６（ｅ）に示すように、前記二層膜からなる。すなわち、ソース電極７として、アルミニウムからなる下層ソース電極７ｂおよびクロムからなる上層ソース電極７ａを形成し、同様にドレイン電極８として、アルミニウムからなる下層ドレイン電極８ｂおよびクロムからなる上層ドレイン電極８ａを形成する。
【０００６】
これによって、薄膜トランジスタ（thin film transistor、以下、単にＴＦＴという）が作製され、ドレイン電極に画素電極９が電気的に接続される。
【０００７】
【発明が解決しようとする課題】
ところで、前述の手順で第１のコンタクト層６ａおよび第２のコンタクト層６ｂを形成するばあいは、ソース電極７およびドレイン電極８をパターン形成したのちに、図７（ｄ）および図７（ｅ）に示すように、露出した半導体層４の側面に耐熱性金属膜ＨＦと半導体層４との反応により生成した導電性反応層１０（図６（ｄ）と図６（ｅ）にも図示されている）が形成される。
【０００８】
このため、この導電性反応層１０はソース電極７およびドレイン電極８をパターン形成したのちに画素電極９、ソース電極７およびドレイン電極８を損傷することなく除去する必要がある。その除去方法として、強酸系ウェットエッチングの使用は困難なばあいが多く、フッ素系ガスによるアモルファスシリコン（以下、単にａ−Ｓｉという）ドライエッチングなどに制限される。しかし、半導体層４の側面にできた導電性反応層１０の除去はＲＩＥ（reactive ion etching）法によるエッチングでも完全ではなく、半導体層４側面をリークパスとする電流リークが発生し、ＴＦＴ特性が劣化するという欠点がある。
【０００９】
このような欠点を解決するためには、フッ素系ガスによるドライエッチが容易な反応層を形成しうるチタン、タンタル、タングステンおよびモリブデンのごとき耐熱性金属またはその合金膜をソース電極およびドレイン電極の下層に使用すればよい。しかるに、この方法によれば選択しうる耐熱性金属膜材料の種類が限られ、プロセスの選択についての柔軟性が少なくなり、また導電性反応層１０を除去するプロセスが余分に必要になるなどの問題があり、ＴＦＴ特性が劣化することなく低コストのアクティブマトリクス基板をうる有効な方法は実現されていない。
【００１０】
本発明はこのような従来技術の課題を解決するものであり、製造プロセスの簡略化を図れた上で、良好なＴＦＴ特性がえられるアクティブマトリクス基板の製法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明にかかわるアクティブマトリクス基板の製法は、絶縁基板上にゲート電極、半導体層、ドレイン電極、ソース電極および画素電極が設けられたアクティブマトリクス基板の製法であって、
該絶縁基板上に該ゲート電極を形成する工程と、該ゲート電極を覆うようにゲート絶縁膜を形成する工程と、該ゲート絶縁膜を介して該ゲート電極上に該ゲート電極と同じ領域に該半導体層を形成する工程と、
該半導体層上の中央部において該半導体層と同じ長さで該半導体層よりも小さい幅を有しており、その両側にそれぞれ該半導体層が露出する箇所を有するようなチャネル保護絶縁膜を形成する工程と、
該チャネル保護絶縁膜を形成後、該半導体層の該チャネル保護絶縁膜に覆われていない領域のうち、画素電極に近い方の領域に第１のコンタクト層を形成し、該画素電極から遠い方の領域に第２のコンタクト層を形成する工程と、
該チャネル保護絶縁膜の該画素電極に近い部分と該第１のコンタクト層と該ゲート絶縁膜の該第１のコンタクト層に近い部分とを覆う該ドレイン電極と、該チャネル保護絶縁膜の該画素電極から遠い部分と該第２のコンタクト層と該ゲート絶縁膜の該第２のコンタクト層に近い部分とを覆う該ソース電極とを形成する工程と、
該ドレイン電極に接続する画素電極を形成する工程とを備えた製法であって、
該第１コンタクト層と第２コンタクト層とを形成する工程よりも後で、かつ、該ソース電極と該ドレイン電極とを形成する工程よりも前において、
前記チャネル保護絶縁膜と、前記半導体層の該チャネル保護膜に覆われていない領域のうち、少なくとも前記第１のコンタクト層と前記第２のコンタクト層を覆うレジストパターンを形成し、該レジストパターンで覆われない領域における該チャネル保護膜の下層に該半導体層のサイドエッチングが入るようにエッチング加工する工程を備えたことを特徴とする。
【００１２】
また、前記エッチング加工がＳＦ₆ガスを用いるプラズマエッチング加工であることがサイドエッチングを確実に行うことができる点で好ましい。
【００１３】
また、前記第１および第２のコンタクト層はｎ型シリコン膜であり、該ｎ型シリコン膜は、シリコン膜にリンがドープされて形成されてなることが好ましい。
【００１４】
また、前記エッチング加工がＣＦ₄ガスを用いるプラズマエッチング加工であることがサイドエッチングを確実に行うことができる点で好ましい。
【００１５】
また、前記第１および第２のコンタクト層はｎ型シリコン膜であり、該ｎ型シリコン膜は、シリコン膜にリンがドープされて形成されてなることが好ましい。
【００１６】
また、前記エッチング加工がＨＮＯ₃−ＨＦ系ウェットエッチング加工であることがサイドエッチングを確実に行うことができる点で好ましい。
【００１７】
また前記第１および第２のコンタクト層はｎ型シリコン膜であり、該ｎ型シリコン膜は、シリコン膜にリンがドープされて形成されてなることが好ましい。
【００１８】
このようにして、半導体層に接する第１および第２のコンタクト層（以下、単にコンタクト層ということがある）をパターン形成する際に、Ｓｉ／ＳｉＮ選択比が大きく、かつ、パターン端面部のチャネル保護絶縁膜下の半導体層に約０．１μｍ以上のサイドエッチングが入るように加工することで、ＴＦＴにおけるリークパスとなる半導体層側面での耐熱性金属膜との接触がなくなるので、その結果、導電性反応層が生ずることがなくなり、そのことによって本発明の目的が達成される。
【００１９】
【発明の実施の形態】
前述したように、半導体層に接するコンタクト層をパターン形成する際に、チャネル保護絶縁膜下の半導体層にサイドエッチを入れひさし構造とすると、ＴＦＴにおけるリークパスとなる半導体層側面での耐熱性金属膜との接触がなくなる。したがって、ソース電極およびドレイン電極をパターニングしたのちでも半導体層側面に耐熱性金属膜との反応により生成した導電性反応層はできず、ＴＦＴリーク電流を格段に低減できる。
【００２０】
本発明の方法によればＳＦ₆ガスの代わりにＣＦ₄ガスを用いても同様な効果が期待できる。
【００２１】
また、ドライエッチングの代わりにＨＮＯ₃−ＨＦ系ウェットエッチングを用いても同様な効果が期待できる。
【００２２】
さらに、イオン注入の代わりにリンドープした半導体層を使用したばあいでも同様の効果が期待できる。
【００２３】
【実施例】
以下、添付図を参照しながら本発明にかかわる実施例をさらに詳しく説明する。
【００２４】
実施例１
図１、図２および図３は本発明のアクティブマトリクス基板の製法にかかわる一実施例を示しており、このうち、図１は本発明の方法によって作成されるアクティブマトリクス基板の平面構造を示す平面概略説明図であり、製造工程中のその断面構造の変化を図１のＸ−Ｘ線断面にしたがって示した工程断面説明図が図２（ａ）〜（ｅ）であり、図１のＹ−Ｙ線断面にしたがって示した工程断面説明図が図３（ａ）〜（ｅ）である。図１、図２および図３において、従来例のアクティブマトリクス基板と同一の部分には同一の符号を用いて示した。さらに、１２はレジストパターンを示している。以下、図１、図２および図３にしたがってその詳細を説明する。
【００２５】
まず、図２（ａ）および図３（ａ）に示すように、スパッタリング法によってガラス基板１の上にクロムを１００〜４００ｎｍの厚さで堆積する。ついで、フォトマスクを用いてクロム層の上にクロムからなるゲート電極２をスパッタリング法によってパターン形成する。つぎに、ゲート電極２を覆うようにしてガラス基板１の全面に、プラズマＣＶＤ法によってチッ化シリコンからなる厚さ２００〜５００ｎｍのゲート絶縁膜３を形成する。つぎに、厚さ２０〜１００ｎｍのａ−Ｓｉからなる半導体層４をゲート絶縁膜３を介して前記ゲート電極２の上層にあって、かつ、ゲート電極２とほぼ同じ大きさでほぼ同じ位置、すなわち、ゲート電極２と同じ領域に形成したのちチッ化シリコンからなる厚さ１００〜３００ｎｍのチャネル保護絶縁膜５をさらにＣＶＤ法によって堆積してパターン形成する。このとき、チャネル保護絶縁膜５は、半導体層４と同じ長さで半導体層４より小さい幅を有しており、半導体層４の中央部に形成されているので、チャネル保護絶縁膜５の両側に半導体層４が露出するようになっている。さらに図２（ｂ）および図３（ｂ）に示すように、前記半導体層４の露出した部分にチャネル保護絶縁膜５の上方よりガラス基板１の全面にわたってリンイオンを注入したのち、レジストパターン１２（図３（ｃ）には図示されない）を用いてエッチングして半導体層４をチャネル保護絶縁膜５の大きさにあわせてパターン形成する。このようにしてチャネル保護絶縁膜５に覆われない部分の半導体層４がリンイオンの注入によってコンタクト層となり、チャネル保護絶縁膜によって覆われることなく露出している半導体層４の２つの領域のうち、画素電極に近い方の領域が第１のコンタクト層６ａ、画素電極から遠い方の領域が第２のコンタクト層６ｂである。
【００２６】
つぎに図２（ｃ）に示すように、第１のコンタクト層６ａおよび第２のコンタクト層６ｂのレジストパターン１２を形成（図３（ｃ）には図示されない）したのち、ＳＦ₆ガスを用いたドライエッチングでコンタクト層６ａおよび６ｂをオーバエッチングとなるようにパターン形成する。このときに第１のコンタクト層６ａおよび第２のコンタクト層６ｂのそれぞれのレジストパターンと重畳しない部分のチャネル保護絶縁膜パターン端部の下方の半導体層４はオーバエッチング量に依存したサイドエッチングがなされて空間部１３となっており、チャネル保護絶縁膜パターン端部９下方の半導体層断面はひさし構造となる。このとき、サイドエッチングは、チャネル保護絶縁膜５の端縁から０．１μｍ以上内側まで行われる。
【００２７】
つぎに図２（ｄ）および図３（ｄ）に示すように、スパッタリング法により厚さ５０〜１００ｎｍのクロム膜ＣＲおよび厚さ２００〜４００ｎｍのアルミニウム膜ＡＬを順に前記第１のコンタクト層６ａおよび第２のコンタクト層６ｂなどを覆うようにしてガラス基板１上に全面に堆積したのち、図２（ｅ）および図３（ｅ）に示すように、クロム膜ＣＲおよびアルミニウム膜ＡＬのチャネル保護絶縁膜部分をエッチングによりパターン除去してソース電極７およびドレイン電極８を形成する。すなわち、ソース電極７として、アルミニウムからなる下層ソース電極７ｂおよびクロムからなる上層ソース電極７ａを形成し、同様にドレイン電極８として、アルミニウムからなる下層ドレイン電極８ｂおよびクロムからなる上層ドレイン電極８ａを形成する。
【００２８】
ついで、ガラス基板１上に全面に厚さ５０〜１００ｎｍのインジウム錫酸化膜からなる透明電極をパターニングして画素電極９を形成する（図１参照）。これにより図１、図２（ｅ）および図３（ｅ）に示される構造のアクティブマトリクス基板が作製される。
【００２９】
なお、本実施例においてはＳＦ₆ガスを用いてプラズマエッチングしてコンタクト層６ａおよび６ｂをドライエッチング加工したが、ＳＦ₆ガスのかわりにＣＦ₄ガスを用いてもよく、さらにはＨＮＯ₃−ＨＦ系ウェットエッチングしてもよく、これらのばあいにも同等の効果をうることができる。
【００３０】
前述のように、チャネル保護絶縁膜パターンを形成し、さらにリンイオンを注入して第１および第２のコンタクト層６ａおよび６ｂを形成したのちにソース電極７とドレイン電極８を形成するため、ＴＦＴにおけるリークパスとなる半導体層側面に導電性反応層１０が生ずることがなく、ソース電極７とドレイン電極８との電流リークが発生することがないのでＴＦＴのオフ電流Ｉｏｆｆを低減することができる。
【００３１】
さらには、ソース電極７とドレイン電極８とを形成したのちに導電性反応層１０を除去する工程を行なう必要がない。したがって、工程数の削減および製造時間の短縮が図れるので、簡素化された効率のよい製造プロセスを享受できる。
【００３２】
実施例２
図４および図５は本発明の他の実施例を示しており、この実施例は、リンイオン注入の代わりにリンドープアモルファスシリコン（以下単にｎ−Ｓｉという）を用いたアクティブマトリクス基板の製法を示している。すなわち、図４および図５に示すように、まず、前述の実施例１の図２および図３に示したばあいと同様にして、スパッタリング法によってガラス基板１の上にクロム層を１００〜４００ｎｍの厚さで堆積する。ついで、フォトマスクを用いてクロム層の上にクロム層からなるゲート電極２をパターン形成する。つぎに、ゲート電極２を覆うようにしてガラス基板１の全面に、プラズマＣＶＤ法によってチッ化シリコンからなる厚さ２００〜５００ｎｍのゲート絶縁膜３、厚さ２０〜１００ｎｍの半導体層４およびチッ化シリコンからなる厚さ１００〜３００ｎｍのチャネル保護絶縁膜５を堆積する。ついで、チャネル保護絶縁膜５をパターン形成する。
【００３３】
ついで、チャネル保護絶縁膜パターンを覆うようにしてガラス基板１の全面に厚さ２０〜５０ｎｍのｎ−Ｓｉ半導体膜１１を堆積する。
【００３４】
つぎに、第１のコンタクト層６ａと第２のコンタクト層６ｂのレジストパターン１２を形成したのち、ＳＦ₆ガスを用いたドライエッチングでコンタクト層をオーバエッチングとなるようにパターン形成する。このときに第１のコンタクト層６ａと第２のコンタクト層６ｂのレジストパターンと重畳しない部分のチャネル保護絶縁膜パターン端部の下方の半導体層４はオーバエッチング量に依存したサイドエッチングがなされて空間部１３となっており、チャネル保護絶縁膜パターン端部の下方の半導体層断面はひさし構造となる。このとき、サイドエッチングは、チャネル保護絶縁膜５の端縁から０．１μｍ以上内側まで行われる。
【００３５】
つぎにスパッタリング法により厚さ５０〜１００ｎｍのクロム膜ＣＲおよび厚さ２００〜４００ｎｍのアルミニウム膜ＡＬを順に前記第１のコンタクト層６ａおよび第２のコンタクト層６ｂなどを覆うようにしてガラス基板１上の全面に堆積したのち、クロム膜ＣＲおよびアルミニウム膜ＡＬのチャネル保護絶縁膜部分をエッチングによりパターン除去してソース電極７およびドレイン電極８を形成する。すなわち、ソース電極７として、アルミニウムからなる下層ソース電極７ｂおよびクロムからなる上層ソース電極７ａを形成し、同様にドレイン電極８として、アルミニウムからなる下層ドレイン電極８ｂおよびクロムからなる上層ドレイン電極８ａを形成する。
【００３６】
ついで、ガラス基板１上の全面に厚さ５０〜１００ｎｍのインジウム錫酸化膜からなる透明電極をパターニングして画素電極９を形成する。これにより図１、図４（ｅ）および図５（ｅ）に示される構造のアクティブマトリクス基板が作製される。
【００３７】
この実施例２によるばあいも前記実施例１と同様の効果、すなわちａ−Ｓｉからなる半導体層４の側面に導電性反応層１０が生じないため、ソース電極７とドレイン電極８との電流リークを格段に低減できるので、ＴＦＴのオフ電流Ｉｏｆｆを低減することができる。また、工程数の削減および製造時間の短縮が図れるので、簡素化された効率のよい製造プロセスを享受できるといった効率がえられる。
【００３８】
なお、本実施例においてはＳＦ₆ガスを用いてプラズマエッチングしてコンタクト層６ａおよび６ｂをドライエッチング加工したが、ＳＦ₆ガスのかわりにＣＦ₄ガスを用いてもよく、さらにはＨＮＯ₃−ＨＦ系ウェットエッチングしてもよく、これらのばあいにも同等の効果をうることができる。
【００３９】
【発明の効果】
以上説明した本発明の方法によれば、ａ−Ｓｉからなる半導体層側面を介したソース電極とドレイン電極とのあいだの電気リークが格段に低減できるので、ＴＦＴのオフ電流Ｉｏｆｆが低減できる。それゆえ、ＴＦＴ特性の優れたアクティブマトリクス基板を実現できる。しかも、ソース電極とドレイン電極の形成後に導電性反応層を除去するプロセスが不要になる。したがって、工程数の削減および製造時間の短縮が図れるので、効率のよい製造プロセスを享受できることになる。
【図面の簡単な説明】
【図１】本発明の方法にかかわる薄膜トランジスタの平面構造を示す平面説明図である。
【図２】本発明の１実施例にかかわるアクティブマトリクス基板の図１に示すＸ−Ｘ線断面にしたがって、製造工程中における断面構造の変化を示す工程断面説明図である。
【図３】本発明の１実施例にかかわるアクティブマトリクス基板の図１に示すＹ−Ｙ線断面にしたがって、製造工程中における断面構造の変化を示す工程断面説明図である。
【図４】本発明の他の実施例にかかわるアクティブマトリクス基板の図１に示すＸ−Ｘ線断面にしたがって、製造工程中における断面構造の変化を示す工程断面説明図である。
【図５】本発明の他の実施例にかかわるアクティブマトリクス基板の図１に示すＸ−Ｘ線断面にしたがって、製造工程中における断面構造の変化を示す工程断面説明図である。
【図６】従来のイオン注入法によるアクティブマトリクス基板の製法にもとづき、図１に示すＸ−Ｘ線断面にしたがって製造工程中における断面構造の変化を示す工程断面説明図である。
【図７】従来のイオン注入法によるアクティブマトリクス基板の製法にもとづき、図１に示すＸ−Ｘ線断面にしたがって製造工程中における断面構造の変化を示す工程断面説明図である。
【符号の説明】
１ガラス基板
２ゲート電極
３ゲート絶縁膜
４半導体層
５チャネル保護絶縁膜
６コンタクト層
６ａ第１のコンタクト層
６ｂ第２のコンタクト層
７ソース電極
７ａ下層ソース電極
７ｂ上層ソース電極
８ドレイン電極
８ａ下層ドレイン電極
８ｂ上層ドレイン電極
９画素電極
１０導電性反応層
１１ｎ−Ｓｉ半導体膜
１２レジストパターン
１３空間部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an active matrix substrate used in a liquid crystal display device or the like.
[0002]
[Prior art]
6 and 7 are process cross-sectional explanatory views showing a process of forming a contact layer in a conventional method of manufacturing an active matrix substrate.
[0003]
Since the planar shape of the conventional active matrix substrate is the same as the planar shape of the active matrix substrate of the present invention shown in FIG. 1, the conventional manufacturing method will be described based on FIGS. 6 and 7 with reference to FIG. To do. 6 is a cross-sectional view taken along line XX shown in FIG. 1, and FIG. 7 is a cross-sectional view taken along line YY shown in FIG. 6 and 7, 1 is a glass substrate, 2 is a gate electrode, 3 is a gate insulating film, 4 is a semiconductor layer, 5 is a channel protective insulating film, and 6 is from the first contact layer 6a and the second contact layer 6b. A contact layer, 7 is a source electrode composed of an upper layer source electrode 7a and a lower layer source electrode 7b, 8 is a drain electrode composed of an upper layer drain electrode 8a and a lower layer drain electrode 8b, 10 is a conductive reaction layer, AL is an aluminum film, HF is Each refractory metal film is shown. As shown in FIGS. 6A and 7A, first, a gate electrode 2 made of chromium is formed in a predetermined pattern on a glass substrate 1 by a sputtering method using a photomask, and then the gate electrode 2 A gate insulating film 3 made of silicon nitride is formed on the entire surface of the glass substrate 1 so as to cover the surface. Next, there is a semiconductor layer 4 made of a-Si in the upper layer of the gate electrode with the gate insulating film 3 interposed therebetween and in substantially the same position as the gate electrode, that is, in the same region as the gate electrode region. A channel protective insulating film 5 made of silicon nitride is patterned on the semiconductor layer 4. At this time, the channel protection insulating film 5 has the same length as that of the semiconductor layer 4 and a width smaller than that of the semiconductor layer 4 and is formed at the center of the semiconductor layer 4. The semiconductor layer 4 is exposed on both sides of 5. Thereafter, as shown in FIGS. 6B and 7B, phosphorus ions are implanted into the exposed portion of the semiconductor layer 4 from above the channel protective insulating film 5, and then as shown in FIG. 6C. In addition, the semiconductor layer 4 is etched by using the resist pattern 12 (which does not appear in FIG. 7C) to form a pattern in accordance with the size of the channel protective insulating film 5, thereby the first contact layer 6a. Then, the second contact layer 6b is formed. That is, of the two regions of the semiconductor layer 4 exposed without being covered with the channel protective insulating film 5, the region closer to the pixel electrode 9 (see FIG. 1) is the first contact layer 6a, the pixel electrode 9 The region far from (see FIG. 1) becomes the second contact layer 6a. In this manner, the first contact layer 6a and the second contact layer 6b in contact with the semiconductor layer 4 are patterned.
[0004]
Next, on the upper layer of the first contact layer 6a and the second contact layer 6b thus patterned, a single heat-resistant metal film such as chromium, or FIGS. e) After patterning the source electrode 7 and the drain electrode 8 made of a two-layer film of an aluminum film AL and a heat-resistant metal film HF, a channel protective insulating film portion of the aluminum film AL and the heat-resistant metal film HF is formed. The pattern is removed by etching.
[0005]
Here, as shown in FIG. 6E, the source electrode 7 and the drain electrode 8 are formed of the two-layer film. That is, the lower layer source electrode 7b made of aluminum and the upper layer source electrode 7a made of chromium are formed as the source electrode 7, and the lower layer drain electrode 8b made of aluminum and the upper layer drain electrode 8a made of chromium are similarly formed as the drain electrode 8. To do.
[0006]
Thereby, a thin film transistor (hereinafter simply referred to as TFT) is manufactured, and the pixel electrode 9 is electrically connected to the drain electrode.
[0007]
[Problems to be solved by the invention]
By the way, when the first contact layer 6a and the second contact layer 6b are formed by the above-described procedure, after the source electrode 7 and the drain electrode 8 are formed by patterning, FIG. 7D and FIG. As shown in FIG. 6 (d) and FIG. 6 (e), the exposed side surface of the semiconductor layer 4 is also illustrated on the conductive reaction layer 10 (FIGS. 6D and 6E) generated by the reaction between the heat-resistant metal film HF and the semiconductor layer 4. Formed).
[0008]
Therefore, it is necessary to remove the conductive reaction layer 10 without damaging the pixel electrode 9, the source electrode 7, and the drain electrode 8 after patterning the source electrode 7 and the drain electrode 8. As a removal method, it is often difficult to use strong acid-based wet etching, and it is limited to amorphous silicon (hereinafter simply referred to as a-Si) dry etching using a fluorine-based gas. However, the removal of the conductive reaction layer 10 formed on the side surface of the semiconductor layer 4 is not complete even by etching by the RIE (reactive ion etching) method, and a current leak occurs using the side surface of the semiconductor layer 4 as a leakage path, and the TFT characteristics deteriorate. There is a drawback of doing.
[0009]
In order to solve these disadvantages, a heat-resistant metal such as titanium, tantalum, tungsten and molybdenum or an alloy film thereof which can form a reaction layer that can be easily dry-etched with a fluorine-based gas is formed under the source and drain electrodes. Can be used. However, according to this method, the types of heat-resistant metal film materials that can be selected are limited, flexibility in process selection is reduced, and an extra process for removing the conductive reaction layer 10 is required. There is a problem, and an effective method for obtaining a low-cost active matrix substrate without deteriorating TFT characteristics has not been realized.
[0010]
SUMMARY OF THE INVENTION The present invention solves such problems of the prior art, and an object thereof is to provide a method for manufacturing an active matrix substrate capable of obtaining good TFT characteristics while simplifying the manufacturing process.
[0011]
[Means for Solving the Problems]
A method of manufacturing an active matrix substrate according to the present invention is a method of manufacturing an active matrix substrate in which a gate electrode, a semiconductor layer, a drain electrode, a source electrode, and a pixel electrode are provided on an insulating substrate,
Forming the gate electrode on the insulating substrate; forming a gate insulating film so as to cover the gate electrode; and over the gate insulating film on the gate electrode in the same region as the gate electrode. Forming a semiconductor layer;
A channel protective insulating film is formed in the central portion on the semiconductor layer, having the same length as the semiconductor layer and a width smaller than that of the semiconductor layer, and having portions where the semiconductor layer is exposed on both sides thereof. And a process of
After forming the channel protective insulating film, a first contact layer is formed in a region of the semiconductor layer that is not covered with the channel protective insulating film and that is closer to the pixel electrode, and the one farther from the pixel electrode Forming a second contact layer in the region;
The drain electrode covering a portion of the channel protective insulating film close to the pixel electrode, the first contact layer, and a portion of the gate insulating film close to the first contact layer; and the pixel of the channel protective insulating film Forming a source electrode that covers a portion far from the electrode, the second contact layer, and a portion of the gate insulating film close to the second contact layer;
Forming a pixel electrode connected to the drain electrode, comprising:
After the step of forming the first contact layer and the second contact layer and before the step of forming the source electrode and the drain electrode,
Forming a resist pattern covering at least the first contact layer and the second contact layer in the channel protection insulating film and a region of the semiconductor layer that is not covered by the channel protection film ; An etching process is provided so that side etching of the semiconductor layer enters a lower layer of the channel protective film in an uncovered region.
[0012]
In addition, it is preferable that the etching process is a plasma etching process using SF ₆ gas because the side etching can be reliably performed.
[0013]
The first and second contact layers are preferably n-type silicon films, and the n-type silicon film is preferably formed by doping a silicon film with phosphorus.
[0014]
In addition, it is preferable that the etching process is a plasma etching process using CF ₄ gas because the side etching can be reliably performed.
[0015]
The first and second contact layers are preferably n-type silicon films, and the n-type silicon film is preferably formed by doping a silicon film with phosphorus.
[0016]
In addition, it is preferable that the etching process is an HNO ₃ —HF-based wet etching process because the side etching can be performed reliably.
[0017]
The first and second contact layers are n-type silicon films, and the n-type silicon film is preferably formed by doping a silicon film with phosphorus.
[0018]
Thus, when patterning the first and second contact layers (hereinafter, simply referred to as contact layers) in contact with the semiconductor layer, the Si / SiN selection ratio is large and the channel at the pattern end face By processing so that side etching of about 0.1 μm or more enters the semiconductor layer under the protective insulating film, contact with the heat-resistant metal film on the side of the semiconductor layer that becomes a leak path in the TFT is eliminated. The reaction layer is no longer formed, thereby achieving the object of the present invention.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
As described above, when patterning the contact layer in contact with the semiconductor layer, if the semiconductor layer under the channel protective insulating film is side etched to have a side-etching structure, the heat-resistant metal film on the side of the semiconductor layer that becomes a leak path in the TFT There is no contact with. Therefore, even after patterning the source electrode and the drain electrode, the conductive reaction layer generated by the reaction with the heat-resistant metal film cannot be formed on the side surface of the semiconductor layer, and the TFT leakage current can be greatly reduced.
[0020]
According to the method of the present invention, the same effect can be expected even when CF ₄ gas is used instead of SF ₆ gas.
[0021]
The same effect can be expected by using HNO ₃ —HF wet etching instead of dry etching.
[0022]
Furthermore, the same effect can be expected even when a phosphorus-doped semiconductor layer is used instead of ion implantation.
[0023]
【Example】
Hereinafter, embodiments according to the present invention will be described in more detail with reference to the accompanying drawings.
[0024]
Example 1
1, 2 and 3 show an embodiment of the method for manufacturing an active matrix substrate of the present invention. Among these, FIG. 1 is a plan view showing a planar structure of an active matrix substrate produced by the method of the present invention. FIGS. 2 (a) to 2 (e) are schematic cross-sectional views illustrating the change in the cross-sectional structure during the manufacturing process according to the cross-section along the line XX in FIG. 3A to 3E are process cross-sectional explanatory views shown along the Y-line cross section. In FIG. 1, FIG. 2, and FIG. 3, the same parts as those of the conventional active matrix substrate are indicated by the same reference numerals. Reference numeral 12 denotes a resist pattern. Details will be described below with reference to FIGS.
[0025]
First, as shown in FIGS. 2A and 3A, chromium is deposited on the glass substrate 1 to a thickness of 100 to 400 nm by a sputtering method. Next, the gate electrode 2 made of chromium is patterned on the chromium layer by a sputtering method using a photomask. Next, a gate insulating film 3 made of silicon nitride and having a thickness of 200 to 500 nm is formed on the entire surface of the glass substrate 1 so as to cover the gate electrode 2 by plasma CVD. Next, the semiconductor layer 4 made of a-Si having a thickness of 20 to 100 nm is on the gate electrode 2 through the gate insulating film 3 and is almost the same size and the same position as the gate electrode 2. That is, after being formed in the same region as the gate electrode 2, a channel protective insulating film 5 made of silicon nitride and having a thickness of 100 to 300 nm is further deposited by CVD to form a pattern. At this time, the channel protection insulating film 5 has the same length as the semiconductor layer 4 and a width smaller than that of the semiconductor layer 4 and is formed at the center of the semiconductor layer 4. The semiconductor layer 4 is exposed. Further, as shown in FIGS. 2B and 3B, phosphorus ions are implanted into the exposed portion of the semiconductor layer 4 over the entire surface of the glass substrate 1 from above the channel protective insulating film 5, and then the resist pattern 12 ( The semiconductor layer 4 is patterned in accordance with the size of the channel protective insulating film 5 by etching using (not shown in FIG. 3C). In this way, the portion of the semiconductor layer 4 that is not covered by the channel protective insulating film 5 becomes a contact layer by implantation of phosphorus ions, and the two regions of the semiconductor layer 4 that are exposed without being covered by the channel protective insulating film are The region closer to the pixel electrode is the first contact layer 6a, and the region farther from the pixel electrode is the second contact layer 6b.
[0026]
Next, as shown in FIG. 2C, a resist pattern 12 of the first contact layer 6a and the second contact layer 6b is formed (not shown in FIG. 3C), and then SF ₆ gas is used. The contact layers 6a and 6b are patterned by over-etching by dry etching. At this time, the side etching depending on the overetching amount is performed on the semiconductor layer 4 below the end portion of the channel protection insulating film pattern at the portion not overlapping with the resist patterns of the first contact layer 6a and the second contact layer 6b. Thus, the cross section of the semiconductor layer under the channel protection insulating film pattern end 9 has an eaves structure. At this time, the side etching is performed from the edge of the channel protective insulating film 5 to the inside by 0.1 μm or more.
[0027]
Next, as shown in FIGS. 2D and 3D, the first contact layer 6a and the chromium film CR having a thickness of 50 to 100 nm and the aluminum film AL having a thickness of 200 to 400 nm are sequentially formed by sputtering. After being deposited on the entire surface of the glass substrate 1 so as to cover the second contact layer 6b and the like, as shown in FIGS. 2 (e) and 3 (e), channel protection insulation of the chromium film CR and the aluminum film AL is performed. The film portion is removed by etching to form the source electrode 7 and the drain electrode 8. That is, the lower layer source electrode 7b made of aluminum and the upper layer source electrode 7a made of chromium are formed as the source electrode 7, and the lower layer drain electrode 8b made of aluminum and the upper layer drain electrode 8a made of chromium are similarly formed as the drain electrode 8. To do.
[0028]
Next, a transparent electrode made of an indium tin oxide film having a thickness of 50 to 100 nm is patterned on the entire surface of the glass substrate 1 to form a pixel electrode 9 (see FIG. 1). Thus, an active matrix substrate having the structure shown in FIGS. 1, 2 (e) and 3 (e) is manufactured.
[0029]
In this embodiment, the contact layers 6a and 6b are dry-etched by plasma etching using SF ₆ gas. However, CF ₄ gas may be used instead of SF ₆ gas, and HNO ₃ -HF is also used. Wet etching may be used, and in these cases, the same effect can be obtained.
[0030]
As described above, in order to form the source electrode 7 and the drain electrode 8 after forming the channel protective insulating film pattern and further implanting phosphorus ions to form the first and second contact layers 6a and 6b, The conductive reaction layer 10 does not occur on the side surface of the semiconductor layer serving as a leak path, and current leakage between the source electrode 7 and the drain electrode 8 does not occur, so that the off current Ioff of the TFT can be reduced.
[0031]
Furthermore, there is no need to perform a step of removing the conductive reaction layer 10 after forming the source electrode 7 and the drain electrode 8. Therefore, since the number of steps and the manufacturing time can be reduced, it is possible to enjoy a simplified and efficient manufacturing process.
[0032]
Example 2
4 and 5 show another embodiment of the present invention, which shows a method of manufacturing an active matrix substrate using phosphorus-doped amorphous silicon (hereinafter simply referred to as n-Si) instead of phosphorus ion implantation. ing. That is, as shown in FIGS. 4 and 5, first, in the same manner as the case shown in FIGS. 2 and 3 of Example 1 described above, a chromium layer is formed on the glass substrate 1 to 100 to 400 nm by sputtering. Deposit with a thickness of. Next, the gate electrode 2 made of a chromium layer is patterned on the chromium layer using a photomask. Next, on the entire surface of the glass substrate 1 so as to cover the gate electrode 2, a gate insulating film 3 made of silicon nitride having a thickness of 200 to 500 nm, a semiconductor layer 4 having a thickness of 20 to 100 nm and a nitride are formed by plasma CVD. A channel protective insulating film 5 made of silicon and having a thickness of 100 to 300 nm is deposited. Next, a channel protection insulating film 5 is formed in a pattern.
[0033]
Next, an n-Si semiconductor film 11 having a thickness of 20 to 50 nm is deposited on the entire surface of the glass substrate 1 so as to cover the channel protective insulating film pattern.
[0034]
Next, after the resist pattern 12 of the first contact layer 6a and the second contact layer 6b is formed, the contact layer is patterned so as to be over-etched by dry etching using SF ₆ gas. At this time, the semiconductor layer 4 below the end portion of the channel protective insulating film pattern at the portion not overlapping with the resist pattern of the first contact layer 6a and the second contact layer 6b is subjected to side etching depending on the overetching amount to form a space. The cross section of the semiconductor layer below the end portion of the channel protective insulating film pattern has a vertical structure. At this time, the side etching is performed from the edge of the channel protective insulating film 5 to the inside by 0.1 μm or more.
[0035]
Next, a chromium film CR having a thickness of 50 to 100 nm and an aluminum film AL having a thickness of 200 to 400 nm are sequentially formed on the glass substrate 1 so as to cover the first contact layer 6a and the second contact layer 6b by sputtering. Then, the channel protective insulating film portions of the chromium film CR and the aluminum film AL are removed by etching to form the source electrode 7 and the drain electrode 8. That is, the lower layer source electrode 7b made of aluminum and the upper layer source electrode 7a made of chromium are formed as the source electrode 7, and the lower layer drain electrode 8b made of aluminum and the upper layer drain electrode 8a made of chromium are similarly formed as the drain electrode 8. To do.
[0036]
Next, a transparent electrode made of an indium tin oxide film having a thickness of 50 to 100 nm is patterned on the entire surface of the glass substrate 1 to form a pixel electrode 9. Thus, an active matrix substrate having the structure shown in FIGS. 1, 4E and 5E is manufactured.
[0037]
In the case of the second embodiment, the same effect as that of the first embodiment, that is, the conductive reaction layer 10 does not occur on the side surface of the semiconductor layer 4 made of a-Si, so that current leakage between the source electrode 7 and the drain electrode 8 occurs. Can be remarkably reduced, so that the off-current Ioff of the TFT can be reduced. Further, since the number of steps and the manufacturing time can be reduced, it is possible to obtain an efficiency that a simplified and efficient manufacturing process can be enjoyed.
[0038]
In this embodiment, the contact layers 6a and 6b are dry-etched by plasma etching using SF ₆ gas. However, CF ₄ gas may be used instead of SF ₆ gas, and HNO ₃ -HF is also used. Wet etching may be used, and in these cases, the same effect can be obtained.
[0039]
【The invention's effect】
According to the method of the present invention described above, since the electric leakage between the source electrode and the drain electrode through the side surface of the semiconductor layer made of a-Si can be remarkably reduced, the off current Ioff of the TFT can be reduced. Therefore, an active matrix substrate having excellent TFT characteristics can be realized. In addition, a process for removing the conductive reaction layer after the formation of the source electrode and the drain electrode becomes unnecessary. Therefore, the number of steps can be reduced and the manufacturing time can be shortened, so that an efficient manufacturing process can be enjoyed.
[Brief description of the drawings]
FIG. 1 is an explanatory plan view showing a planar structure of a thin film transistor according to a method of the present invention.
FIG. 2 is a process cross-sectional explanatory diagram showing a change in the cross-sectional structure during the manufacturing process according to the cross section taken along the line XX of FIG. 1 of the active matrix substrate according to one embodiment of the present invention.
3 is a process cross-sectional explanatory diagram showing a change in the cross-sectional structure during the manufacturing process according to the cross section along line YY shown in FIG. 1 of the active matrix substrate according to one embodiment of the present invention.
FIG. 4 is a process cross-sectional explanatory diagram showing a change in cross-sectional structure during a manufacturing process according to a cross section taken along line XX of FIG. 1 of an active matrix substrate according to another embodiment of the present invention.
FIG. 5 is a process cross-sectional explanatory diagram showing a change in cross-sectional structure during a manufacturing process according to a cross section taken along line XX of FIG. 1 of an active matrix substrate according to another embodiment of the present invention.
6 is a process cross-sectional explanatory diagram showing a change in the cross-sectional structure during the manufacturing process according to the cross-section along the line XX shown in FIG. 1 based on the conventional method of manufacturing an active matrix substrate by ion implantation.
FIG. 7 is a process cross-sectional explanatory diagram showing a change in the cross-sectional structure during the manufacturing process according to the cross section taken along the line XX shown in FIG. 1 based on a method of manufacturing an active matrix substrate by a conventional ion implantation method.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Gate electrode 3 Gate insulating film 4 Semiconductor layer 5 Channel protective insulating film 6 Contact layer 6a First contact layer 6b Second contact layer 7 Source electrode 7a Lower layer source electrode 7b Upper layer source electrode 8 Drain electrode 8a Lower layer drain Electrode 8b Upper drain electrode 9 Pixel electrode 10 Conductive reaction layer 11 n-Si semiconductor film 12 Resist pattern 13 Space

Claims

A method of manufacturing an active matrix substrate in which a gate electrode, a semiconductor layer, a drain electrode, a source electrode, and a pixel electrode are provided on an insulating substrate,
Forming the gate electrode on the insulating substrate; forming a gate insulating film so as to cover the gate electrode; and over the gate insulating film on the gate electrode in the same region as the gate electrode. Forming a semiconductor layer;
A channel protective insulating film is formed in the central portion on the semiconductor layer, having the same length as the semiconductor layer and a width smaller than that of the semiconductor layer, and having portions where the semiconductor layer is exposed on both sides thereof. And a process of
After forming the channel protective insulating film, a first contact layer is formed in a region of the semiconductor layer that is not covered with the channel protective insulating film and that is closer to the pixel electrode, and the one farther from the pixel electrode Forming a second contact layer in the region;
The drain electrode covering a portion of the channel protective insulating film close to the pixel electrode, the first contact layer, and a portion of the gate insulating film close to the first contact layer; and the pixel of the channel protective insulating film Forming a source electrode that covers a portion far from the electrode, the second contact layer, and a portion of the gate insulating film close to the second contact layer;
Forming a pixel electrode connected to the drain electrode, comprising:
After the step of forming the first contact layer and the second contact layer and before the step of forming the source electrode and the drain electrode,
Forming a resist pattern covering at least the first contact layer and the second contact layer in the channel protection insulating film and a region of the semiconductor layer that is not covered by the channel protection film ; An active matrix substrate manufacturing method comprising a step of performing etching so that side etching of the semiconductor layer enters a lower layer of the channel protective film in an uncovered region.

The preparation of the active matrix substrate of the etching processing according to claim 1, wherein the plasma etching using SF ₆ gas.

3. The method of manufacturing an active matrix substrate according to claim 2, wherein the first and second contact layers are n-type silicon films, and the n-type silicon film is formed by doping a silicon film with phosphorus.

The method of manufacturing an active matrix substrate according to claim 1, wherein the etching process is a plasma etching process using CF ₄ gas.

5. The method of manufacturing an active matrix substrate according to claim 4, wherein the first and second contact layers are n-type silicon films, and the n-type silicon film is formed by doping a silicon film with phosphorus.

The method of manufacturing an active matrix substrate according to claim 1, wherein the etching process is an HNO ₃ —HF-based wet etching process.

7. The method of manufacturing an active matrix substrate according to claim 6, wherein the first and second contact layers are n-type silicon films, and the n-type silicon films are formed by doping a silicon film with phosphorus.