JP3153938B2 - Active matrix substrate - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明はアクティブマトリクス型
の液晶表示装置に関し、より詳しくは画素電極、薄膜ト
ランジスタ(TFT)、補助容量等が形成されたアクテ
ィブマトリクス基板の構造に関する。さらに詳しくはト
レンチ構造の薄膜トランジスタや補助容量の電極形状に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device, and more particularly to a structure of an active matrix substrate on which pixel electrodes, thin film transistors (TFTs), auxiliary capacitors and the like are formed. More particularly, the present invention relates to a thin film transistor having a trench structure and an electrode shape of an auxiliary capacitor.
【0002】[0002]
【従来の技術】従来の液晶表示装置は所定の間隙を介し
て対向配置された一対の基板と間隙内に充填封入された
液晶層とから構成されている。特にアクティブマトリク
ス型液晶表示装置においては、一方の基板内表面にマト
リクス状に配列された画素電極とこの画素電極に接続さ
れた薄膜トランジスタ(TFT)とこの薄膜トランジス
タを介して電荷を保持する為の補助容量とが形成されて
いる。この様な構成を有する基板を以下アクティブマト
リクス基板と称する。薄膜トランジスタを選択状態にし
て画素電極に画像信号を書き込んだ後、非選択状態にし
て書き込まれた画像信号を保持する。所謂サンプリング
ホールドにより画像を表示する。補助容量は非選択期間
中における画像信号の減衰を抑制する為に、画素と並列
に接続されている。2. Description of the Related Art A conventional liquid crystal display device comprises a pair of substrates opposed to each other with a predetermined gap therebetween, and a liquid crystal layer filled and sealed in the gap. In particular, in an active matrix liquid crystal display device, pixel electrodes arranged in a matrix on one substrate inner surface, thin film transistors (TFTs) connected to the pixel electrodes, and auxiliary capacitors for holding electric charges via the thin film transistors Are formed. A substrate having such a configuration is hereinafter referred to as an active matrix substrate. After the thin film transistor is selected and the image signal is written to the pixel electrode, the non-selected state is held and the written image signal is held. An image is displayed by a so-called sampling hold. The storage capacitor is connected in parallel with the pixel to suppress the attenuation of the image signal during the non-selection period.
【0003】画素電極が有効表示領域となり、薄膜トラ
ンジスタ及び補助容量は非有効表示領域を構成する。画
素の微細化及び高精細化に伴ない、全表示面積に対する
有効表示領域の占める割合即ち開口率が犠牲になり、コ
ントラストが低下する。この対策として、従来からトレ
ンチ構造の薄膜トランジスタ及び補助容量が提案されて
おり、例えば特開昭64−81262号公報に開示され
ている。[0005] The pixel electrode becomes an effective display area, and the thin film transistor and the storage capacitor constitute an ineffective display area. As the pixels become finer and higher definition, the ratio of the effective display area to the entire display area, that is, the aperture ratio is sacrificed, and the contrast is reduced. As a countermeasure, a thin film transistor and an auxiliary capacitor having a trench structure have been conventionally proposed, which is disclosed in, for example, Japanese Patent Application Laid-Open No. 64-82262.
【0004】[0004]
【発明が解決しようとする課題】図17は従来の補助容
量のトレンチ構造を示す。補助容量は、アクティブマト
リクス基板の主表面内にエッチングで形成された溝ある
いはトレンチ101を利用して設けられる。基板の主表
面及びトレンチ101の内壁に沿って連続したパタン形
状を有する第1電極102が形成される。この第1電極
は例えばポリシリコン薄膜からなる。この様に基板を立
体的に利用する事により面積利用効率が改善できるの
で、その分補助容量の寸法を微細化できるというメリッ
トがある。第1電極102は基板全面にポリシリコン薄
膜を堆積した後エッチングにより所定のパタン形状に加
工される。図示しないが、この第1電極102に重ねて
誘電膜及び第2電極を堆積する事により補助容量が構成
できる。FIG. 17 shows a conventional storage capacitor trench structure. The auxiliary capacitance is provided using a groove or trench 101 formed in the main surface of the active matrix substrate by etching. A first electrode having a continuous pattern is formed along the main surface of the substrate and the inner wall of the trench. This first electrode is made of, for example, a polysilicon thin film. Since the area utilization efficiency can be improved by using the substrate three-dimensionally in this manner, there is an advantage that the size of the auxiliary capacitance can be reduced accordingly. The first electrode 102 is processed into a predetermined pattern by etching after depositing a polysilicon thin film on the entire surface of the substrate. Although not shown, an auxiliary capacitance can be formed by depositing a dielectric film and a second electrode on the first electrode 102.
【0005】従来、エッチング処理を行なってもトレン
チ101の底面部に不要なポリシリコン薄膜103が残
るという課題あるいは問題点があった。この様なエッチ
ング残りは個々の補助容量の変動原因となり、ばらつき
が生じる。エッチングは例えばポジ型のフォトレジスト
を利用して行なう。ポリシリコン薄膜に重ねてフォトレ
ジストを被覆した後、ステッパーを用いて露光処理を施
し感光部分を除去してレジストのパタニングを行なう。
しかる後、フォトレジストをマスクとしてポリシリコン
薄膜の選択的なエッチングを行ない第1電極102のパ
タンを形成する。ところが、トレンチ101の深度が1
μmから10μmに及ぶ為、レジスト膜厚がトレンチ部
のみ厚くなり十分な露光量を吸収できなくなる。この為
トレンチ101の底面部及び側壁の下方部のレジストが
未露光となりこの部分のレジストが剥離できない。従っ
て、ポリシリコン薄膜のエッチング残りが発生する事に
なる。又、ステッパーに代えて1対1投写型露光装置あ
るいはプロジェクションタイプの露光装置を用いた場合
であっても、トレンチ101の底面部に対する露光量が
不十分となる為エッチング残りが発生していた。Conventionally, there has been a problem or problem that an unnecessary polysilicon thin film 103 remains on the bottom surface of the trench 101 even after the etching process. Such an unetched residue causes a variation of each auxiliary capacitance, and causes a variation. The etching is performed using, for example, a positive photoresist. After the photoresist is coated on the polysilicon thin film, exposure processing is performed using a stepper to remove the exposed portion, and the resist is patterned.
Thereafter, the polysilicon thin film is selectively etched using the photoresist as a mask to form a pattern of the first electrode 102. However, when the depth of the trench 101 is 1
Since the thickness ranges from μm to 10 μm, the thickness of the resist is increased only in the trench portion, and a sufficient exposure amount cannot be absorbed. For this reason, the resist on the bottom portion and the lower portion of the side wall of the trench 101 is not exposed, and the resist in this portion cannot be peeled off. Therefore, an etching residue of the polysilicon thin film occurs. Further, even when a one-to-one projection type exposure apparatus or a projection type exposure apparatus is used in place of the stepper, the amount of exposure to the bottom portion of the trench 101 becomes insufficient, so that etching residue occurs.
【0006】図18は従来の薄膜トランジスタのトレン
チ構造を示す。図示の例では、2個の薄膜トランジスタ
がアクティブマトリクス基板の表面内に形成された共通
の溝あるいはトレンチ104内に設けられている。一方
の薄膜トランジスタの半導体領域となるポリシリコン薄
膜105Aは基板の主表面及びトレンチ104の内壁に
沿って所定のパタン形状で連続的に形成されている。又
他方のトランジスタのポリシリコン薄膜105Bも所定
の間隔を介して同様に形成されている。トレンチ104
に対してゲート絶縁膜(図示せず)を埋め込んだ後共通
のゲート電極106を埋め込む事により一対の薄膜トラ
ンジスタが構成できる。図17の場合と同様にトレンチ
104の底面部にはポリシリコン薄膜のエッチング残り
107が生じる。このエッチング残り107は薄膜トラ
ンジスタの容量結合や寄生容量の原因となり好ましくな
い。FIG. 18 shows a trench structure of a conventional thin film transistor. In the illustrated example, two thin film transistors are provided in a common groove or trench 104 formed in the surface of the active matrix substrate. The polysilicon thin film 105A serving as a semiconductor region of one thin film transistor is continuously formed in a predetermined pattern along the main surface of the substrate and the inner wall of the trench 104. The polysilicon thin film 105B of the other transistor is similarly formed at a predetermined interval. Trench 104
By embedding a common gate electrode 106 after embedding a gate insulating film (not shown), a pair of thin film transistors can be formed. As in the case of FIG. 17, an etching residue 107 of the polysilicon thin film is formed on the bottom of the trench 104. This etching residue 107 is not preferable because it causes capacitive coupling and parasitic capacitance of the thin film transistor.
【0007】[0007]
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はトレンチ型の薄膜素子のパタン形状
を改善する事により、補助容量のばらつきや、薄膜トラ
ンジスタの容量結合あるいは寄生容量を抑制する事を目
的とする。かかる目的を達成する為に、図1に示す手段
を講じた。(A)に示す様に、本発明にかかるアクティ
ブマトリクス基板はその基本的な構成要素として、マト
リクス状に配列された画素電極1と、この画素電極に接
続された薄膜トランジスタ(TFT)2とこのTFT2
を介して電荷を保持する為の補助容量3とを備えてい
る。かかる構成を有するアクティブマトリクス基板4と
対向電極を有する他方の基板(図示せず)を所定の間隙
を介して重ね合わせ液晶層(図示せず)を保持して液晶
表示装置が得られる。SUMMARY OF THE INVENTION In view of the above-mentioned problems in the prior art, the present invention improves the pattern shape of a trench type thin film element to reduce variation in auxiliary capacitance, capacitive coupling of a thin film transistor, or parasitic capacitance. The purpose is to control. In order to achieve such an object, the means shown in FIG. 1 was taken. As shown in (A), the active matrix substrate according to the present invention has, as basic components, pixel electrodes 1 arranged in a matrix, a thin film transistor (TFT) 2 connected to the pixel electrodes, and a TFT 2
And an auxiliary capacitor 3 for holding an electric charge through the capacitor. The active matrix substrate 4 having such a configuration and the other substrate (not shown) having the counter electrode are overlapped with a predetermined gap therebetween to hold a liquid crystal layer (not shown), thereby obtaining a liquid crystal display device.
【0008】個々の補助容量3はトレンチ構造を有し、
基板4の主表面に形成された溝あるいはトレンチ5を利
用して形成される。補助容量3は積層構造を有し、トレ
ンチ5の内壁に沿い且つ基板4の主表面上にまで連続し
て形成された第1の電極層例えば第1ポリシリコン層6
と、この第1ポリシリコン層6上に形成された誘電膜7
と、この誘電膜7上に形成された第2の電極層例えば第
2ポリシリコン層8とから構成されている。Each storage capacitor 3 has a trench structure,
It is formed using a groove or trench 5 formed on the main surface of the substrate 4. Auxiliary capacitor 3 has a laminated structure, and has a first electrode layer, for example, a first polysilicon layer 6 formed continuously along the inner wall of trench 5 and on the main surface of substrate 4.
And a dielectric film 7 formed on the first polysilicon layer 6.
And a second electrode layer, for example, a second polysilicon layer 8 formed on the dielectric film 7.
【0009】一方TFT2も他のトレンチ9を利用して
形成されている。トレンチ9には前述した第1ポリシリ
コン層6からなる半導体領域が成膜されている。この半
導体領域は基板4の主表面及びトレンチ9の内壁に沿っ
て所定のパタン形状で連続的に形成されている。半導体
領域の上にはゲート絶縁膜10が堆積されている。この
膜10は前述した誘電膜7と同一の材料で構成されてい
る。さらに、ゲート絶縁膜10には第2ポリシリコン層
8からなるゲート電極が重ねて形成されておりトレンチ
型のTFT2を構成する。なお、TFT2のドレイン領
域Dには第1層間絶縁膜例えば第1PSG膜11を介し
てアルミニウム等からなる金属配線12が電気接続され
ている。TFT2のソース領域には前述した画素電極1
が第1PSG膜11を介して電気接続されている。さら
に、金属配線12は第2層間絶縁膜例えば第2PSG膜
13により被覆されている。なお、本例では補助容量3
とTFT2の両者がトレンチ構造を有しているが、本発
明はこれに限られるものではなく少なくとも一方がトレ
ンチ構造であるアクティブマトリクス基板を含む。On the other hand, the TFT 2 is also formed utilizing another trench 9. In the trench 9, a semiconductor region made of the first polysilicon layer 6 described above is formed. This semiconductor region is continuously formed in a predetermined pattern along the main surface of the substrate 4 and the inner wall of the trench 9. A gate insulating film 10 is deposited on the semiconductor region. The film 10 is made of the same material as the dielectric layer 7 as described above
You . Further, a gate electrode made of the second polysilicon layer 8 is formed on the gate insulating film 10 so as to overlap with each other, thereby forming the trench type TFT 2. A metal wiring 12 made of aluminum or the like is electrically connected to the drain region D of the TFT 2 via a first interlayer insulating film, for example, a first PSG film 11. The above-mentioned pixel electrode 1 is provided in the source region of the TFT 2.
Are electrically connected via the first PSG film 11. Further, the metal wiring 12 is covered with a second interlayer insulating film, for example, a second PSG film 13. In this example, the auxiliary capacitance 3
Both the TFT and the TFT 2 have a trench structure, but the present invention is not limited to this, and includes an active matrix substrate in which at least one has a trench structure.
【0010】(B)に本発明の第1の特徴事項を模式的
に示す。補助容量3を構成する第1ポリシリコン層6は
2つのパタン領域を含んでいる。即ち、トレンチ5の内
壁部及び底面部を完全に被覆する内部パタン領域14と
基板の主表面15上に形成された表面パタン領域16で
ある。この表面パタン領域16は内部パタン領域14に
連続するとともに、トレンチ5の開口部17を囲む様に
包含している。ここで、表面パタン領域16は開口部1
7の端部から周辺に向かって0.5μm以上延設されて
いる。即ち、枠形状を有する表面パタン領域16の幅は
0.5μm以上である。FIG. 1B schematically shows the first characteristic feature of the present invention. The first polysilicon layer 6 constituting the auxiliary capacitance 3 includes two pattern regions. That is, the internal pattern region 14 completely covers the inner wall and the bottom of the trench 5 and the surface pattern region 16 formed on the main surface 15 of the substrate. The surface pattern region 16 is continuous with the internal pattern region 14 and is included so as to surround the opening 17 of the trench 5. Here, the surface pattern region 16 corresponds to the opening 1.
7 extend from the end to the periphery by 0.5 μm or more. That is, the width of the surface pattern region 16 having a frame shape is 0.5 μm or more.
【0011】(C)に本発明の第2の特徴事項を模式的
に示す。トレンチ9に交差して所定のパタニング形状を
有する第1ポリシリコン層6が成膜されておりTFT2
を構成する。第1ポリシリコン層6は平面的に見て短冊
パタン形状を有しており、トレンチ9の底面部に形成さ
れたパタンの少なくとも1辺18が、トレンチ9の底面
端部19よりも内側に位置する。同様に、基板の主表面
に位置する第1ポリシリコン層6のパタンの少なくとも
1辺20もトレンチの開口端部21より内側にある。な
お、本例ではTFT2に対して(C)に示すパタン形状
を適用したが、本発明はこれに限られるものではない。
(C)に示すパタン形状を、(B)に示すパタン形状に
代えて補助容量3に適用している。FIG. 2C schematically shows a second characteristic feature of the present invention. A first polysilicon layer 6 having a predetermined patterning shape is formed to cross the trench 9 and
Is configured. The first polysilicon layer 6 has a strip pattern shape in plan view, and at least one side 18 of the pattern formed on the bottom surface of the trench 9 is located inside the bottom edge 19 of the trench 9. I do. Similarly, at least one side 20 of the pattern of the first polysilicon layer 6 located on the main surface of the substrate is also inside the opening end 21 of the trench. In this example, the pattern shape shown in (C) is applied to the TFT 2, but the present invention is not limited to this.
The pattern shape (C), the is applied to the auxiliary capacitor 3 in place of the pattern shape shown in (B).
【0012】[0012]
【作用】図1の(B)に示す様に、本発明の第1の特徴
事項によれば、トレンチの内壁及び底面が完全に第1ポ
リシリコン層で被覆されているとともに、トレンチ開口
を囲む様に基板主表面上の第1ポリシリコン層がパタニ
ングされている。換言すると、(B)に示す構造では、
第1ポリシリコン層を基板全面に対して堆積した後、主
表面上の部分のみをエッチングすれば良く、トレンチ底
面部に堆積された第1ポリシリコン層をエッチングする
必要がない。従って、従来の様にエッチング残りの惧れ
がなくトレンチ型補助容量のばらつきを抑制する事が可
能になる。According to the first aspect of the present invention, as shown in FIG. 1B, the inner wall and the bottom surface of the trench are completely covered with the first polysilicon layer and surround the trench opening. In this manner, the first polysilicon layer on the main surface of the substrate is patterned. In other words, in the structure shown in FIG.
After depositing the first polysilicon layer over the entire surface of the substrate, only the portion on the main surface needs to be etched, and there is no need to etch the first polysilicon layer deposited on the bottom of the trench. Therefore, it is possible to suppress the variation of the trench-type storage capacitor without fear of remaining etching as in the related art.
【0013】図1の(C)に示した様に、本発明の第2
の特徴事項によれば、第1ポリシリコン層6は平面的に
見て短冊状にパタニングされており、トレンチ9の底面
部において第1ポリシリコン層6の少なくとも1辺18
とトレンチ9の内壁端部19との間に一定のスペースが
設けられている。換言すると、従来と異なりエッチング
残りのないパタン形状となっており、トレンチ型TFT
の容量結合や寄生容量を抑制できる。なお、(C)に示
すパタン形状は(B)に示すパタン形状に代えて補助容
量にも適用する。この場合には、トレンチ型補助容量の
表面積が縮小できるので一層の高密度集積化が可能にな
り画素開口率を改善できる。As shown in FIG. 1C, the second embodiment of the present invention
According to the feature of the first aspect, the first polysilicon layer 6 is patterned in a strip shape when viewed in plan, and at least one side 18 of the first polysilicon layer 6 is formed at the bottom of the trench 9.
A certain space is provided between the trench 9 and the inner wall end 19 of the trench 9. In other words, unlike the conventional case, the shape of the pattern is such that there is no residual etching, and the trench type TFT is used.
Capacitive coupling and parasitic capacitance can be suppressed. Note that the pattern shape shown in (C) is applied to an auxiliary capacitor instead of the pattern shape shown in (B). In this case, since the surface area of the trench-type auxiliary capacitor can be reduced, higher-density integration becomes possible, and the pixel aperture ratio can be improved.
【0014】[0014]
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図2は本発明にかかるトレンチ型補助
容量の一実施例を示す模式的な平面図である。本実施例
では10個のトレンチ31がストライプ状に形成されて
いる。全てのトレンチ31を被覆する様に第1ポリシリ
コン膜32がパタニング形成されており、その一端部は
電極取り出し用のパッド33に接続されている。第1ポ
リシリコン膜32は個々のトレンチ31の内壁部及び底
面部を完全に被覆しているとともに、基板の主表面上に
堆積されたパタン領域は少なくとも0.5μmのアライ
メントマージンを含んだ幅で各トレンチ31を包含して
いる。第1ポリシリコン膜32のパタニングは表面領域
のみに対してエッチングを行なえば良いので、従来の様
にトレンチ31底面部のエッチング残りは生じない。さ
らに、誘電膜を堆積した後、第2ポリシリコン膜34を
トレンチ31に整合してパタニング形成する。第2ポリ
シリコン膜34の一端部は他の電極取り出し用パッド3
5に接続されている。この様にして、一対のパッド3
3,35との間に補助容量が得られる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 2 is a schematic plan view showing one embodiment of the trench type storage capacitor according to the present invention. In this embodiment, ten trenches 31 are formed in a stripe shape. A first polysilicon film 32 is formed by patterning so as to cover all the trenches 31, and one end of the first polysilicon film 32 is connected to a pad 33 for taking out an electrode. The first polysilicon film 32 completely covers the inner wall and the bottom of each trench 31, and the pattern region deposited on the main surface of the substrate has a width including an alignment margin of at least 0.5 μm. Each trench 31 is included. Since the patterning of the first polysilicon film 32 only needs to be performed on the surface region, no etching residue remains on the bottom surface of the trench 31 unlike the related art. Further, after depositing a dielectric film, a second polysilicon film 34 is formed in pattern in alignment with the trench 31. One end of the second polysilicon film 34 is connected to another electrode extraction pad 3.
5 is connected. In this manner, a pair of pads 3
An auxiliary capacitance is obtained between the capacitors 3 and 35.
【0015】比較の為、図3に従来のトレンチ型補助容
量の平面構造を示す。図2に示す実施例と同一の構成要
素については同一の参照番号を付して理解を容易にして
いる。図3に示す従来例では、第1ポリシリコン膜32
の基板主表面上におけるパタン幅は個々のトレンチ31
の全長よりも短く設定されており、トレンチ31の底面
部両端側は平面的に見て露出している。この部分には第
1ポリシリコン膜32のエッチング残り36が生じてお
り、補助容量のばらつきの要因になる。For comparison, FIG. 3 shows a plan structure of a conventional trench type auxiliary capacitor. The same components as those in the embodiment shown in FIG. 2 are denoted by the same reference numerals to facilitate understanding. In the conventional example shown in FIG.
The pattern width on the main surface of the substrate is
Is set shorter than the total length of the trench 31, and both ends of the bottom surface of the trench 31 are exposed when viewed in a plan view. In this portion, an etching residue 36 of the first polysilicon film 32 is generated, which causes a variation in the auxiliary capacitance.
【0016】図4は図2に示したトレンチ型補助容量の
模式的な斜視図であり、図示を容易にする為にトレンチ
長手寸法を圧縮して表示している。本図を参照して補助
容量の値を算出する。トレンチ31は、例えば幅寸法W
が1μm、長さ寸法Lが100μm、高さ寸法Hが3μ
mに各々設定されている。又基板の主表面37上に形成
された第1ポリシリコン膜32の平面パタン寸法には
0.5μmのマージンMが設定されている。このマージ
ンMは少なくとも0.5μm必要であり、露光装置のア
ライメント精度及び第1ポリシリコン膜32のオーバー
エッチング量を考慮して適宜決定される。FIG. 4 is a schematic perspective view of the trench-type auxiliary capacitance shown in FIG. 2, in which the longitudinal dimension of the trench is shown in a reduced size for ease of illustration. The value of the auxiliary capacity is calculated with reference to this figure. The trench 31 has a width dimension W, for example.
Is 1 μm, length L is 100 μm, height H is 3 μm
m. Further, a margin M of 0.5 μm is set in the plane pattern dimension of the first polysilicon film 32 formed on the main surface 37 of the substrate. The margin M needs to be at least 0.5 μm, and is appropriately determined in consideration of the alignment accuracy of the exposure apparatus and the amount of overetching of the first polysilicon film 32.
【0017】図4に示す実施例ではトレンチ31の側面
部、端面部及び底面部が全て第1ポリシリコン膜32に
より被覆されておりその合計が電極面積となる。一対の
側面部及び底面部の面積は100μm×(3μm+1μ
m+3μm)=700μm2となり、一対の端面部の面
積は1μm×3μm×2=6μm2 となり、合計面積は
706μm2 と算出される。本実施例ではトレンチ31
が10個並列に形成されているので全電極面積は706
μm2 ×10個=7060μm2 となり、常に設計値通
りの値が得られる。又、誘電膜(図示せず)を40nmの
膜厚を有するSiO2 膜及び15nmの膜厚を有するSi
N膜の二層構造とすると、単位容量は7.38×10-8
F/cm2 となる。従って、図4に示すトレンチ型補助容
量の値は、7060×10-8×7.38×10-8=5.
2102pFとなり、設計値通りの値が得られる。In the embodiment shown in FIG. 4, the side face, end face and bottom face of the trench 31 are all covered with the first polysilicon film 32, and the total is the electrode area. The area of the pair of side and bottom portions is 100 μm × (3 μm + 1 μm).
m + 3μm) = 700μm 2, and the area of the pair of end surface portions 1μm × 3μm × 2 = 6μm 2, and the total area is calculated as 706μm 2. In this embodiment, the trench 31 is used.
Are formed in parallel, so that the total electrode area is 706.
[mu] m 2 × 10 pieces = 7060μm 2 becomes always the value of the design value is obtained. Also, a dielectric film (not shown) is formed of a SiO 2 film having a thickness of 40 nm and a Si film having a thickness of 15 nm.
Assuming a two-layer structure of an N film, the unit capacity is 7.38 × 10 −8.
F / cm 2 . Therefore, the value of the trench type auxiliary capacitance shown in FIG. 4 is 7060 × 10 −8 × 7.38 × 10 −8 = 5.
2102 pF, which is a value as designed.
【0018】一方、比較の為図5を参照して従来のトレ
ンチ型補助容量の値を計算する。なお、図5に示す構造
は図3に示した従来例の模式的な斜視図である。トレン
チ31の幅寸法W及び高さ寸法Hは図4に示した実施例
と同一であるが、長さ寸法については本来の設計値Lに
加えてエッチング残り36の部分の両端部寸法Eが加え
られる。この寸法Eを例えば10μmと仮定して電極面
積を計算する。本来の電極面積700μm2 とエッチン
グ残り36の電極面積20μm2 を加えた720μm2
が個々のトレンチの電極面積となる。従って、10個の
トレンチを含む補助容量の値は7200×10-8×7.
38×10-8=5.316pFで与えられる。本来の設計
値5.2102pFに対して約2%のずれが生じる。この
誤差はエッチング残り36の長手寸法Eが増加するとと
もに大きくなる。これに対して、本発明ではトレンチ底
面部にエッチング残りが生じない為、略設計値に等しい
補助容量を安定的に確保する事ができる。補助容量のば
らつきを抑制する事により、各画素の電圧保持能力が均
一になり、例えば表示画面の輝点欠陥が軽減される。On the other hand, for comparison, the value of the conventional trench type auxiliary capacitance is calculated with reference to FIG. The structure shown in FIG. 5 is a schematic perspective view of the conventional example shown in FIG. The width dimension W and the height dimension H of the trench 31 are the same as those of the embodiment shown in FIG. 4, but the length dimension is the same as the original design value L and the dimension E at both ends of the portion 36 remaining after etching. Can be Assuming that the dimension E is, for example, 10 μm, the electrode area is calculated. 720 .mu.m 2 plus electrode area 20 [mu] m 2 of the original electrode area 700 .mu.m 2 and etching residue 36
Is the electrode area of each trench. Therefore, the value of the auxiliary capacitance including the ten trenches is 7200 × 10 −8 × 7.
It is given by 38 × 10 −8 = 5.316 pF. A deviation of about 2% occurs from the original design value of 5.2102 pF. This error increases as the longitudinal dimension E of the etching residue 36 increases. On the other hand, in the present invention, since no etching residue occurs on the bottom surface of the trench, it is possible to stably secure an auxiliary capacitance substantially equal to the design value. By suppressing the variation in the auxiliary capacitance, the voltage holding capability of each pixel becomes uniform, and for example, the bright spot defect on the display screen is reduced.
【0019】図6は本発明にかかるトレンチ型TFTの
構造を示す模式的な斜視図である。トレンチ41の幅方
向に交差する様に短冊状にパタニングされた第1ポリシ
リコン膜42が形成されている。トレンチ41の底面部
において、第1ポリシリコン膜42のパタニングされた
辺部は底面端部50から内側に離間しておりエッチング
残りは完全に除去されている。短冊状にパタニングされ
た第1ポリシリコン膜42と整合する様にゲート絶縁膜
43がパタニングされている。このゲート絶縁膜43
は、例えばSiO2 /SiN/SiO2 の三層構造を有
しゲート耐圧が改善されている。さらに、トレンチ41
の長手方向と整合する様に第2ポリシリコン膜44がパ
タニング形成されており、ゲート電極配線を構成する。
トレンチパタンとゲート配線パタンが整合しているので
製造工程が簡略化できる。加えて、ゲート電極配線の両
側に分かれて、第1ポリシリコン膜42の表面に電極接
続用のソースコンタクトホール45及びドレインコンタ
クトホール46が形成されている。FIG. 6 is a schematic perspective view showing the structure of a trench type TFT according to the present invention. A first polysilicon film 42 patterned in a strip shape so as to intersect in the width direction of the trench 41 is formed. In the bottom surface of the trench 41, the patterned side of the first polysilicon film 42 is separated inward from the bottom end 50, and the etching residue is completely removed. The gate insulating film 43 is patterned so as to match the first polysilicon film 42 patterned in a strip shape. This gate insulating film 43
Has a three-layer structure of, for example, SiO 2 / SiN / SiO 2 and has improved gate breakdown voltage. Further, the trench 41
The second polysilicon film 44 is patterned so as to be aligned with the longitudinal direction of the semiconductor device, thereby forming a gate electrode wiring.
Since the trench pattern matches the gate wiring pattern, the manufacturing process can be simplified. In addition, a source contact hole 45 and a drain contact hole 46 for electrode connection are formed on the surface of the first polysilicon film 42 on both sides of the gate electrode wiring.
【0020】図7は図6に示した第1ポリシリコン膜4
2のパタニング方法を示す説明図である。先ず、トレン
チ41の内壁部及び底面部全面に第1ポリシリコン膜
(図示せず)を堆積する。次に、ポジ型のフォトレジス
ト47を被覆する。続いて、プロジェクションタイプの
露光装置を用いフォトマスク48を介してフォトレジス
ト47を照射し、感光部分を除去してストライプ状のレ
ジストパタンを形成する。このレジストパタンを介して
エッチングを行なう事により、短冊状の第1ポリシリコ
ン膜42が得られる。特に、フォトマスク48上に形成
されたマスクパタン49のトレンチ41に整合する領域
を部分的に切り欠き、底面部を十分露光する事によりエ
ッチング残りを完全に抑制可能とする。なお、マスクパ
タン49に特に切り欠きを設ける事なく、露光条件を最
適化する事によりトレンチ底面部に対する露光不足を解
消する事もできる。例えば、プロジェクションタイプの
露光装置を用いる場合、従来10秒程度の露光時間であ
ったものを25秒〜30秒程度に延長する事により、深
さ3μm程度のトレンチ底面部に対して十分な露光を行
なう事ができる。FIG. 7 shows the first polysilicon film 4 shown in FIG.
FIG. 4 is an explanatory diagram showing a second patterning method. First, a first polysilicon film (not shown) is deposited on the entire inner wall and bottom of the trench 41. Next, a positive photoresist 47 is coated. Subsequently, the photoresist 47 is irradiated through a photomask 48 using a projection type exposure apparatus, and the exposed portions are removed to form a stripe-shaped resist pattern. By performing etching through this resist pattern, a strip-shaped first polysilicon film 42 is obtained. In particular, a region corresponding to the trench 41 of the mask pattern 49 formed on the photomask 48 is partially cut out, and by sufficiently exposing the bottom surface portion, the etching residue can be completely suppressed. By optimizing the exposure conditions without providing a notch in the mask pattern 49, insufficient exposure of the bottom surface of the trench can be eliminated. For example, when a projection type exposure apparatus is used, the exposure time of about 10 seconds is conventionally extended to about 25 seconds to 30 seconds, so that the trench bottom having a depth of about 3 μm can be sufficiently exposed. You can do it.
【0021】図8は、本発明にかかるトレンチ型補助容
量の他の実施例を示す模式的な斜視図である。基本的
に、図1の(B)に示した構造と類似しているが、特に
第1ポリシリコン膜51の表面パタン領域面積を縮小す
る事により、トレンチ容量の占有面積を縮小し、以て開
口率の改善を図っている。図示する様に、表面パタン領
域の1辺52はトレンチ53の開口端部54を外側に超
えない位置に設定されている。図示の例では表面パタン
領域の1辺52はトレンチ開口端部54より内側に位置
しているが、最大限一致させる様にしても良い。かかる
形状のパタニング処理は、例えば前述した図7に示す方
法により容易に行なえる。トレンチ53の底面部におい
ても第1ポリシリコン膜51の1辺部55はトレンチ底
面端部56よりも内側に位置しており、従来の様にエッ
チング残りが生じない。FIG. 8 is a schematic perspective view showing another embodiment of the trench type storage capacitor according to the present invention. Basically, it is similar to the structure shown in FIG. 1B, but in particular, by reducing the surface pattern area of the first polysilicon film 51, the area occupied by the trench capacitance is reduced. The aperture ratio is improved. As shown, one side 52 of the surface pattern region is set at a position that does not exceed the open end 54 of the trench 53 to the outside. In the illustrated example, one side 52 of the surface pattern region is located inside the trench opening end 54, but it may be made to match as much as possible. The patterning process of such a shape can be easily performed by, for example, the method shown in FIG. Also on the bottom surface of the trench 53, one side 55 of the first polysilicon film 51 is located inside the bottom end 56 of the trench, so that no etching residue occurs unlike the conventional case.
【0022】図9を参照して図8に示したトレンチ型補
助容量の表面占有面積を計算する。(A)に示す様に、
この例では第1ポリシリコン膜の表面パタン領域の1辺
52はトレンチ開口端部54に一致させた場合を想定し
ている。この様にするとトレンチの四側面及び底面に対
して第1ポリシリコン膜が全て堆積できる。トレンチ開
口の面積はA×Bで表わされている。一方、第1ポリシ
リコン膜の表面パタン領域寸法はC×Dで示される。Referring to FIG. 9, the surface occupied area of the trench type auxiliary capacitance shown in FIG. 8 is calculated. As shown in (A),
In this example, it is assumed that one side 52 of the surface pattern region of the first polysilicon film coincides with the trench opening end 54. By doing so, the first polysilicon film can be entirely deposited on the four side surfaces and the bottom surface of the trench. The area of the trench opening is represented by A × B. On the other hand, the dimension of the surface pattern region of the first polysilicon film is indicated by C × D.
【0023】比較の為、図9の(B)に図1の(B)に
示したトレンチ型容量の表面占有面積を示す。トレンチ
開口の面積A×Bを同一に設定すると等しい補助容量値
が得られる。又、第1ポリシリコン膜の表面パタン領域
はトレンチ開口全周を囲んでいるのでその面積はD×E
で表わされ、図9の(A)に示した実施例に比べ占有面
積が増大し開口率向上の観点から不利になっている。For comparison, FIG. 9B shows the surface occupied area of the trench capacitor shown in FIG. 1B. When the area A × B of the trench opening is set to be the same, the same auxiliary capacitance value can be obtained. Since the surface pattern region of the first polysilicon film surrounds the entire periphery of the trench opening, its area is D × E.
The occupied area is increased as compared with the embodiment shown in FIG. 9A, which is disadvantageous from the viewpoint of improving the aperture ratio.
【0024】最後に図10〜図16を参照して、図1に
示したアクティブマトリクス基板の製造方法を説明す
る。先ず、図10は第1ポリシリコン膜パタニングまで
の処理を示す。工程Aにおいて例えば石英ガラス等から
なる基板61を用意する。次に工程Bで基板61の主表
面に対してエッチングを行ないトレンチ62,63を形
成する。一方のトレンチ62はTFT用であり、他方の
トレンチ63は補助容量用である。このエッチングは、
例えばHF:NH4 F=1:6の混合溶液を用いたウェ
ットエッチにより行なわれる。工程Cにおいて基板61
の主表面全面に渡って第1ポリシリコン膜64を堆積す
る。この処理によりトレンチ62,63の内壁部及び底
面部も完全に被覆される。第1ポリシリコン膜64の堆
積は例えばLPCVD法を用いて行なわれ80nmの膜厚
に成膜する。この後シリコン等をイオン注入し固相成長
用のアニールを加える。続いて工程Dにおいて第1ポリ
シリコン膜64のパタニングを行なう。TFTが形成さ
れるトレンチ62に対しては、例えば図1の(C)に示
した様なパタンの第1ポリシリコン膜を形成し、補助容
量用のトレンチ63に対しては例えば図1の(B)に示
した様なパタンの第1ポリシリコン膜を形成する。これ
に代えて、図8に示した様なパタンの第1ポリシリコン
膜領域を形成しても良い。何れにしても従来の様にトレ
ンチ底面部にエッチング残りが生じる惧れがない。Finally, a method of manufacturing the active matrix substrate shown in FIG. 1 will be described with reference to FIGS. First, FIG. 10 shows the processing up to the first polysilicon film patterning. In step A, a substrate 61 made of, for example, quartz glass is prepared. Next, in a step B, the main surface of the substrate 61 is etched to form trenches 62 and 63. One trench 62 is for a TFT, and the other trench 63 is for an auxiliary capacitor. This etching is
For example, the wet etching is performed by using a mixed solution of HF: NH 4 F = 1: 6. In the process C, the substrate 61
A first polysilicon film 64 is deposited over the entire main surface of the semiconductor device. By this process, the inner wall portions and the bottom portions of the trenches 62 and 63 are completely covered. The first polysilicon film 64 is deposited by, for example, the LPCVD method, and is formed to a thickness of 80 nm. Thereafter, silicon or the like is ion-implanted and annealing for solid phase growth is added. Subsequently, in a step D, the first polysilicon film 64 is patterned. For the trench 62 where the TFT is to be formed, for example, a first polysilicon film having a pattern as shown in FIG. 1C is formed, and for the trench 63 for the auxiliary capacitance, for example, A first polysilicon film having a pattern as shown in B) is formed. Instead, a first polysilicon film region having a pattern as shown in FIG. 8 may be formed. In any case, there is no fear that an etching residue is left on the bottom surface of the trench unlike the related art.
【0025】次に図11を参照して絶縁膜の成膜処理を
説明する。先ず工程Eにおいて第1ポリシリコン膜64
の表面を熱酸化し10nmのSiO2 絶縁膜65を形成す
る。この様にして成膜された絶縁膜65はトレンチ62
内においてゲート絶縁膜となり、他方のトレンチ63内
において誘電膜となる。次に工程Fにおいて一方のトレ
ンチ62の部分をレジスト66でマスクした状態で、ト
レンチ63の部分に砒素等のイオン注入を行ない第1ポ
リシリコン膜64の低抵抗化を図る。この様に低抵抗化
された第1ポリシリコン膜64は補助容量の第1電極と
して利用される。続いて工程GにおいてHTO法により
さらにSiO2 絶縁膜を60nmの厚みまで成膜する。Next, a process for forming an insulating film will be described with reference to FIG. First, in step E, the first polysilicon film 64
Is thermally oxidized to form a 10 nm SiO 2 insulating film 65. The insulating film 65 thus formed is formed in the trench 62
The inside becomes a gate insulating film, and inside the other trench 63 becomes a dielectric film. Next, in step F, ions of arsenic or the like are implanted into the trench 63 while the one trench 62 is masked with the resist 66 to reduce the resistance of the first polysilicon film 64. The first polysilicon film 64 having a reduced resistance is used as a first electrode of an auxiliary capacitance. Subsequently, in step G, an SiO 2 insulating film is further formed to a thickness of 60 nm by the HTO method.
【0026】図12を参照して第2ポリシリコン膜パタ
ニング処理までを説明する。工程Hにおいて基板61の
主表面全体に対して第2ポリシリコン膜67を堆積しト
レンチ62,63を完全に埋める。第2ポリシリコン膜
67は例えばLPCVD法により350nmの膜厚で成膜
される。この後、PSG等を被覆して第2ポリシリコン
膜67の低抵抗化を行なった後PSGを除去する。次に
工程Iにおいて第2ポリシリコン膜をパタニングし、ト
レンチ62内にゲート電極68を形成するとともに、他
方のトレンチ63内に補助容量の第2電極69を形成す
る。第2ポリシリコン膜のパタニングは、例えばCF4
/O2 =95/5の混合気体を用いてプラズマエッチン
グにより行なう。Referring to FIG. 12, the process up to the second polysilicon film patterning process will be described. In step H, a second polysilicon film 67 is deposited on the entire main surface of the substrate 61 to completely fill the trenches 62 and 63. The second polysilicon film 67 is formed to a thickness of 350 nm by, for example, the LPCVD method. Thereafter, the second polysilicon film 67 is coated with PSG or the like to reduce the resistance, and then the PSG is removed. Next, in step I, the second polysilicon film is patterned to form a gate electrode 68 in the trench 62 and a second electrode 69 of an auxiliary capacitor in the other trench 63. The patterning of the second polysilicon film is performed by, for example, CF 4
It is performed by plasma etching using a mixed gas of / O 2 = 95/5.
【0027】図13を参照して不純物イオン注入処理を
説明する。工程Jにおいてトレンチ62の上部をレジス
ト70で被覆し砒素を比較的低濃度でイオン注入し所謂
LDD領域を形成する。次に工程Kにおいて、トレンチ
62の上部をより大きな面積を有するレジスト71で被
覆した後、砒素イオンを比較的高濃度でイオン注入しN
チャネルTFTのソース/ドレイン領域を形成する。続
いて工程Lにおいて、Nチャネルトランジスタの形成さ
れたトレンチ62及び補助容量の形成されたトレンチ6
3をレジスト72で被覆した状態でボロンをイオン注入
しPチャネル型TFT(図示せず)を作成する。The impurity ion implantation process will be described with reference to FIG. In step J, the upper portion of the trench 62 is covered with a resist 70 and arsenic is ion-implanted at a relatively low concentration to form a so-called LDD region. Next, in a process K, after covering the upper portion of the trench 62 with a resist 71 having a larger area, arsenic ions are implanted at a relatively high concentration and N
The source / drain regions of the channel TFT are formed. Subsequently, in a process L, the trench 62 in which the N-channel transistor is formed and the trench 6 in which the storage capacitor is formed.
Boron is ion-implanted in a state where 3 is covered with the resist 72 to form a P-channel TFT (not shown).
【0028】図14を参照して第1PSG膜のパタニン
グ処理を説明する。先ず工程Mにおいて、基板61の全
面に渡ってLPCVD法により第1PSG膜73を堆積
する。続いて、工程Nにおいて第1PSG膜73のエッ
チングを行ない、トレンチ62に形成されたNチャネル
型TFT74のドレイン領域Dに連通する第1コンタク
トホール75を形成する。第1PSG膜73のパタニン
グは、例えばHF/NH4 Fの混合溶液を用いたウェッ
トエッチにより行なわれる。The patterning of the first PSG film will be described with reference to FIG. First, in step M, a first PSG film 73 is deposited over the entire surface of the substrate 61 by the LPCVD method. Subsequently, in step N, the first PSG film 73 is etched to form a first contact hole 75 communicating with the drain region D of the N-channel TFT 74 formed in the trench 62. The patterning of the first PSG film 73 is performed by, for example, wet etching using a mixed solution of HF / NH 4 F.
【0029】図15を参照して金属配線処理を説明す
る。工程Oにおいて基板61の表面にAl/Siからな
る金属膜76をスパッタリングにより膜厚600nmで堆
積する。この時、第1コンタクトホール75は金属膜7
6により完全に埋められ、TFT74のドレイン領域D
に対する導通がとられる。次に工程Pにおいて金属膜を
パタニングし金属配線77を形成する。このパタニング
は、例えばH3 PO4 /H2 O=2/10の燐酸水溶液
を用いてウェットエッチにより行なわれる。工程Qにお
いて基板61の表面にLPCVD法等により第2PSG
膜78を被覆する。この後、所望により窒化膜等を一時
的に堆積して第1ポリシリコン膜64に対する水素化処
理を行なっても良い。The metal wiring process will be described with reference to FIG. In step O, a metal film 76 of Al / Si is deposited on the surface of the substrate 61 to a thickness of 600 nm by sputtering. At this time, the first contact hole 75 is
6 and the drain region D of the TFT 74
Is conducted. Next, in a step P, the metal film is patterned to form a metal wiring 77. This patterning is performed by wet etching using a phosphoric acid aqueous solution of H 3 PO 4 / H 2 O = 2/10, for example. In step Q, the second PSG is formed on the surface of the substrate 61 by LPCVD or the like.
The film 78 is covered. Thereafter, if necessary, a nitride film or the like may be temporarily deposited, and the first polysilicon film 64 may be hydrogenated.
【0030】最後に図16を参照して画素電極パタニン
グ処理を説明する。工程Rにおいてドライエッチあるい
はウェットエッチにより、絶縁膜65、第1PSG膜7
2、第2PSG膜78の積層に対してTFT74のソー
ス領域Sに連通する第2コンタクトホール79を開口す
る。次に工程Sにおいて基板61の表面にITO膜80
を堆積する。この際、第2コンタクトホール79が完全
に埋め込まれソース領域Sに対する電気的な導通がとら
れる。ITO膜80の膜厚は例えば140nmに設定され
成膜温度は400℃に設定される。最後に工程Tにおい
てITO膜が所定の形状にパタニングされ画素電極81
が得られる。この様にして形成されたTFT基板82と
対向電極83が形成された対向基板84を貼り合わせ、
両者の間隙に液晶層85を充填封入する事によりアクテ
ィブマトリクス型液晶表示装置が得られる。Finally, the pixel electrode patterning processing will be described with reference to FIG. In the process R, the insulating film 65 and the first PSG film 7 are dry-etched or wet-etched.
Second, a second contact hole 79 communicating with the source region S of the TFT 74 is opened with respect to the stack of the second PSG film 78. Next, in step S, an ITO film 80 is formed on the surface of the substrate 61.
Is deposited. At this time, the second contact hole 79 is completely buried, and electrical conduction to the source region S is established. The thickness of the ITO film 80 is set to, for example, 140 nm, and the film forming temperature is set to 400 ° C. Finally, in step T, the ITO film is patterned into a predetermined shape and the pixel electrode 81 is formed.
Is obtained. The thus-formed TFT substrate 82 and the counter substrate 84 on which the counter electrode 83 is formed are attached to each other.
By filling and enclosing the liquid crystal layer 85 in the gap between them, an active matrix type liquid crystal display device can be obtained.
【0031】[0031]
【発明の効果】以上説明した様に、本発明によれば、ア
クティブマトリクス基板上に形成された補助容量が、ト
レンチの内壁に沿い且つ基板表面上にまで連続して形成
された第1の電極層と、この第1の電極層上に形成され
た誘電膜と、この誘電膜上に形成された第2の電極層と
から構成されているとともに、基板表面上に形成された
第1の電極層の領域が、トレンチの開口部を包含する面
積寸法を有している。かかる構成によれば、トレンチ底
面部に堆積された第1の電極層に対してパタニングを行
なう必要がなくエッチング残りが生じない。又、本発明
の他の態様によれば、アクティブマトリクス基板に形成
された補助容量及び薄膜トランジスタの少なくとも一方
が、トレンチに沿い且つ基板表面上にまで連続して形成
された第1の電極層と、この第1の電極層上に形成され
た絶縁膜と、この絶縁膜上に形成された第2の電極層と
からなるとともに、前記トレンチの底面部に形成された
第1の電極層の少なくとも1辺が前記トレンチの底面端
部より内側に位置するパタン形状となっている。従っ
て、トレンチ底面部におけるエッチング残りが除去され
ている。この様に、トレンチ底面部から第1の電極のエ
ッチング残りを除去する事により、トレンチ型補助容量
の変動原因を除去し輝度ムラのない画像表示が得られる
という効果がある。又、トレンチ型薄膜トランジスタの
寄生容量あるいは容量結合が抑制できるので安定した画
像表示が得られるという効果がある。As described above, according to the present invention, the first capacitor formed on the active matrix substrate is formed along the inner wall of the trench and continuously on the surface of the substrate. A first electrode formed on the surface of the substrate, comprising a layer, a dielectric film formed on the first electrode layer, and a second electrode layer formed on the dielectric film. The region of the layer has an area dimension that encompasses the opening of the trench. According to such a configuration, it is not necessary to perform patterning on the first electrode layer deposited on the bottom surface of the trench, and no etching residue occurs. According to another aspect of the present invention, at least one of the storage capacitor and the thin film transistor formed on the active matrix substrate is provided with a first electrode layer formed continuously along the trench and on the substrate surface; An insulating film formed on the first electrode layer and a second electrode layer formed on the insulating film, and at least one of the first electrode layers formed on the bottom surface of the trench. It has a pattern shape in which the side is located inside the bottom end of the trench. Therefore, the etching residue at the bottom of the trench is removed. In this manner, by removing the etching residue of the first electrode from the bottom surface of the trench, there is an effect that a cause of variation of the trench type auxiliary capacitance is removed and an image display without luminance unevenness is obtained. Further, since the parasitic capacitance or capacitive coupling of the trench type thin film transistor can be suppressed, there is an effect that a stable image display can be obtained.
【図1】本発明にかかるアクティブマトリクス基板の基
本的な構成を示す模式図である。FIG. 1 is a schematic diagram showing a basic configuration of an active matrix substrate according to the present invention.
【図2】本発明にかかるトレンチ型補助容量の一例を示
す平面図である。FIG. 2 is a plan view showing an example of a trench type storage capacitor according to the present invention.
【図3】従来のトレンチ型補助容量の一例を示す平面図
である。FIG. 3 is a plan view showing an example of a conventional trench type storage capacitor.
【図4】図2に示したトレンチ型補助容量の模式的な斜
視図である。FIG. 4 is a schematic perspective view of the trench storage capacitor shown in FIG. 2;
【図5】図3に示した従来のトレンチ型補助容量の模式
的な斜視図である。FIG. 5 is a schematic perspective view of the conventional trench-type auxiliary capacitance shown in FIG.
【図6】本発明にかかるトレンチ型薄膜トランジスタの
一例を示す模式的な斜視図である。FIG. 6 is a schematic perspective view showing an example of a trench thin film transistor according to the present invention.
【図7】図6に示したトレンチ型薄膜トランジスタのパ
タニング方法を示す説明図である。FIG. 7 is an explanatory view showing a patterning method of the trench type thin film transistor shown in FIG.
【図8】本発明にかかるトレンチ型補助容量の他の例を
示す斜視図である。FIG. 8 is a perspective view showing another example of the trench type storage capacitor according to the present invention.
【図9】図8に示したトレンチ型補助容量の占有面積を
計算する為の模式的な平面図である。9 is a schematic plan view for calculating an area occupied by the trench-type auxiliary capacitance shown in FIG.
【図10】図1に示したアクティブマトリクス基板の製
造方法を示す工程図である。FIG. 10 is a process chart showing a method for manufacturing the active matrix substrate shown in FIG.
【図11】同じく製造方法を示す工程図である。FIG. 11 is a process drawing showing the same manufacturing method.
【図12】同じく製造方法を示す工程図である。FIG. 12 is a process drawing showing the same manufacturing method.
【図13】同じく製造方法を示す工程図である。FIG. 13 is a process drawing showing the same manufacturing method.
【図14】同じく製造方法を示す工程図である。FIG. 14 is a process drawing showing the same manufacturing method.
【図15】同じく製造方法を示す工程図である。FIG. 15 is a process drawing showing the same manufacturing method.
【図16】同じく製造方法を示す工程図である。FIG. 16 is a process drawing showing the same manufacturing method.
【図17】従来のトレンチ型補助容量の斜視図である。FIG. 17 is a perspective view of a conventional trench-type storage capacitor.
【図18】従来のトレンチ型薄膜トランジスタの一例を
示す斜視図である。FIG. 18 is a perspective view showing an example of a conventional trench thin film transistor.
1 画素電極 2 薄膜トランジスタ(TFT) 3 補助容量 4 アクティブマトリクス基板 5 トレンチ 6 第1ポリシリコン層 7 誘電膜 8 第2ポリシリコン層 9 トレンチ 10 ゲート絶縁膜 REFERENCE SIGNS LIST 1 pixel electrode 2 thin film transistor (TFT) 3 storage capacitor 4 active matrix substrate 5 trench 6 first polysilicon layer 7 dielectric film 8 second polysilicon layer 9 trench 10 gate insulating film
Claims (6)
画素電極とこの画素電極に接続された薄膜トランジスタ
とこの薄膜トランジスタを介して電荷を保持する為の補
助容量とを備えたアクティブマトリクス基板において、 前記補助容量が、前記絶縁基板の主表面に形成された溝
の内壁に沿い且つ主表面上の前記薄膜トランジスタの半
導体層にまで連続して形成された第1の電極層と、この
第1の電極層上に前記薄膜トランジスタのゲート絶縁膜
と同一材料で形成された誘電膜と、この誘電膜上に前記
薄膜トランジスタのゲート電極と同一の材料で形成され
た第2の電極層とからなるとともに、前記主表面上に形
成された第1の電極層の領域が、前記溝の開口部を包含
する面積寸法を有し、前記溝の開口部が、前記第1の電
極層の領域より0.5μm以上内側に配されている事を
特徴とするアクティブマトリクス基板。1. An active matrix substrate comprising: a pixel electrode arranged in a matrix on an insulating substrate; a thin film transistor connected to the pixel electrode; and an auxiliary capacitor for holding a charge via the thin film transistor. A storage capacitor is formed along the inner wall of the groove formed in the main surface of the insulating substrate and is formed on the main surface of the thin film transistor.
A first electrode layer continuously formed up to the conductor layer , and a gate insulating film of the thin film transistor on the first electrode layer
A dielectric film formed of the same material as the over the dielectric layer
A second electrode layer formed of the same material as a gate electrode of the thin film transistor, and a region of the first electrode layer formed on the main surface has an area dimension including an opening of the groove. Yes, and the opening of the groove, said first conductive
An active matrix substrate, wherein the active matrix substrate is arranged at least 0.5 μm inside the region of the pole layer .
の画素電極に接続された薄膜トランジスタとこの薄膜ト
ランジスタを介して電荷を保持する為の補助容量とを備
えた一方の基板と、対向電極を有し前記一方の基板と対
向配置された他方の基板と、両方の基板間に保持された
液晶層とを備えた液晶表示装置において、 前記補助容量が、前記一方の基板の主表面に形成された
溝の内壁に沿い且つ主表面上の前記薄膜トランジスタの
半導体層にまで連続して形成された第1の電極層と、こ
の第1の電極層上に前記薄膜トランジスタのゲート絶縁
膜と同一材料で形成された誘電膜と、この誘電膜上に前
記薄膜トランジスタのゲート電極と同一の材料で形成さ
れた第2の電極層とからなるとともに、前記主表面上に
形成された第1の電極層の領域が、前記溝の開口部を包
含する面積寸法を有し、前記溝の開口部が、前記第1の
電極層の領域より0.5μm以上内側に配されている事
を特徴とする液晶表示装置。2. A substrate having a pixel electrode arranged in a matrix, a thin film transistor connected to the pixel electrode, and an auxiliary capacitor for holding an electric charge through the thin film transistor, and a counter electrode. In a liquid crystal display device comprising: the other substrate opposed to the one substrate; and a liquid crystal layer held between the two substrates, the auxiliary capacitance is formed in a groove formed on a main surface of the one substrate. Of the thin film transistor along the inner wall of and on the main surface
A first electrode layer continuously formed up to the semiconductor layer , and a gate insulating layer of the thin film transistor on the first electrode layer;
A dielectric film formed of the same material as the film, before over this dielectric layer
A second electrode layer formed of the same material as the gate electrode of the thin film transistor, and a region of the first electrode layer formed on the main surface including an opening of the groove; have a, the opening of the groove, the first
A liquid crystal display device, wherein the liquid crystal display device is arranged at least 0.5 μm inside the region of the electrode layer .
に一方の基板の主表面に形成された別の溝の内壁に沿っ
て形成されるとともに、前記第1の電極層と同一材料で
形成された半導体層と、前記第2の電極層と同一材料で
形成されたゲート電極と、このゲート電極と前記半導体
層との間に挟まれたゲート絶縁膜とからなる事を特徴と
する請求項2記載の液晶表示装置。3. A semiconductor wherein the thin film transistor is formed along the inner wall of another groove formed on the main surface of one substrate simultaneously with the groove, and is formed of the same material as the first electrode layer. 3. The semiconductor device according to claim 2, comprising a layer, a gate electrode formed of the same material as the second electrode layer, and a gate insulating film interposed between the gate electrode and the semiconductor layer. Liquid crystal display.
画素電極とこの画素電極に接続された薄膜トランジスタ
とこの薄膜トランジスタを介して電荷を保持する為の補
助容量とを備えたアクティブマトリクス基板において、 前記補助容量及び薄膜トランジスタの少なくとも一方
が、前記絶縁基板の主表面に形成された溝の内壁に沿い
且つ主表面上にまで連続して形成された前記補助容量及
び薄膜トランジスタ共通の第1の電極層と、この第1の
電極層上に形成された前記補助容量及び薄膜トランジス
タ共通の絶縁膜と、この絶縁膜上に形成された前記補助
容量及び薄膜トランジスタ共通の第2の電極層とからな
るとともに、前記溝の底面部に形成された第1の電極層
の少なくとも1辺が前記溝の底面端部より内側にある事
を特徴とするアクティブマトリクス基板。4. An active matrix substrate comprising: a pixel electrode arranged in a matrix on an insulating substrate; a thin film transistor connected to the pixel electrode; and an auxiliary capacitor for holding a charge through the thin film transistor. At least one of the storage capacitor and the thin film transistor is, the insulating the storage capacitor is formed continuously until on along and the main surface to the inner wall of the grooves formed on the main surface of the substrate 及
And a first electrode layer common to the thin film transistors, and the auxiliary capacitor and the thin film transistor formed on the first electrode layer.
A common insulating film, and the auxiliary film formed on the insulating film.
An active layer comprising a second electrode layer common to the capacitor and the thin film transistor, and at least one side of the first electrode layer formed on the bottom of the groove is inside the bottom end of the groove. Matrix substrate.
1の電極層の少なくとも1辺が、前記溝の開口端部を外
側に超えない事を特徴とする請求項4記載のアクティブ
マトリクス基板。5. The active matrix according to claim 4, wherein at least one side of the first electrode layer formed on the main surface of the insulating substrate does not extend outside the opening end of the groove. substrate.
の画素電極に接続された薄膜トランジスタとこの薄膜ト
ランジスタを介して電荷を保持する為の補助容量とを備
えた一方の基板と、対向電極を有し前記一方の基板と対
向配置された他方の基板と、両方の基板間に保持された
液晶層とを備えた液晶表示装置において、 前記補助容量及び薄膜トランジスタの少なくとも一方
が、前記絶縁基板の主表面に形成された溝の内壁に沿い
且つ主表面上にまで連続して形成された前記補助容量及
び薄膜トランジスタ共通の第1の電極層と、この第1の
電極層上に形成された前記補助容量及び薄膜トランジス
タ共通の絶縁膜と、この絶縁膜上に形成された前記補助
容量及び薄膜トランジスタ共通の第2の電極層とからな
るとともに、前記溝の底面部に形成された第1の電極層
の少なくとも1辺が前記溝の底面端部より内側にある事
を特徴とする液晶表示装置。6. A substrate including a pixel electrode arranged in a matrix, a thin film transistor connected to the pixel electrode, and an auxiliary capacitor for holding an electric charge via the thin film transistor, and a counter electrode. In a liquid crystal display device comprising: the other substrate facing the one substrate; and a liquid crystal layer held between the two substrates, at least one of the auxiliary capacitor and the thin film transistor is provided on a main surface of the insulating substrate. The auxiliary capacitor and the auxiliary capacitor formed continuously along the inner wall of the formed groove and up to the main surface.
And a first electrode layer common to the thin film transistors, and the auxiliary capacitor and the thin film transistor formed on the first electrode layer.
A common insulating film and the auxiliary film formed on the insulating film.
A liquid crystal comprising a capacitor and a second electrode layer common to the thin film transistor , wherein at least one side of the first electrode layer formed on the bottom of the groove is inside the bottom end of the groove. Display device.
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