JP3799978B2 - 交流電圧検出回路および方法、充電回路および方法、チョッパ充電回路および方法、電子機器ならびに計時装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力端子間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出するのに好適な交流電圧検出回路および方法、充電回路および方法、チョッパ充電回路および方法、電子機器ならびに計時装置に関する。
【０００２】
【従来の技術】
発電機によって発電された交流電圧をコンデンサや電池に充電する充電回路として、ブリッジ型の充電回路が知られている。図１５は、従来の充電回路の回路図である。この充電回路においては、発電機ＡＧの出力端子Ａ、Ｂの電圧と電源Vddの電圧とを比較するコンパレータCOM1、COM2、発電機ＡＧの出力端子Ａ、Ｂの電圧とグランドGNDの電圧を比較するコンパレータCOM3、COM4、および充電電流を蓄電する大容量のコンデンサＣが各々設けられている。そして、各コンパレータCOM1〜COM4の出力によりＰチャンネルＦＥＴP1、P2、N1、N2のオン・オフが制御される。
【０００３】
ここで、出力端子Ａの電圧がグランドGNDの電圧以下になると、コンパレータCOM3によってＮチャンネルＦＥＴN1がオン状態とされるので、出力端子ＡＧ１が接地される。また、出力端子Ｂの電圧が電源Vddの電圧を越えると、コンパレータCOM2によって、ＰチャンネルＦＥＴP2がオンとされるので、電荷が矢印の経路でコンデンサＣに充電される。この場合、出力端子Ｂの電圧が電源Vddの電圧を越えない限り、ＰチャンネルＦＥＴP2はオンとならないので、矢印と逆の経路で電流が流れて、コンデンサＣが放電するといった不都合が生じないようになっている。
【０００４】
このように、従来の充電回路にあっては、電界効果トランジスタとコンパレータを組み合わせて、一定の条件の下に一方向に電流を流す一方向性ユニットを構成し、これによって、交流電圧を効率よく充電できるようになされている。
【０００５】
この充電回路にあっては、発電機ＡＧが発電しない期間においても、コンデンサＣに蓄積された電気エネルギーがコンパレータによって消費されてしまい、充電効率が低下するといった問題がある。
【０００６】
【発明が解決しようとする課題】
ところで、コンパレータは、電界効果トランジスタで構成されるがそのトランジション周波数は消費電流が少ない程、低くなる。また、コンパレータの動作速度は、そこに用いられる電界効果トランジスタのトランジション周波数に応じて定まり、トランジション周波数が低い程、動作速度が遅くなる。上述したように、発電検出用のコンパレータには低消費電流タイプのものを使用する必要があるので、出力端子Ａ、Ｂ間に一定レベルを越える起電圧がコンパレータに入力されても、すぐには発電を検出することができない。
【０００７】
ここで、発電検出用のコンパレータに入力する閾値電圧を下げて、早期に発電を検出することも考えられる。しかし、閾値電圧を下げると交流発電機ＡＧの出力用コイルにノイズが誘起されたときに誤動作してしまう。このため、閾値電圧を下げるのには、限界がある。
この点について、具体的に説明する。図１６は、出力端子Ａ、Ｂ間に発生する起電圧ＶＧと閾値電圧ＶＤの関係を示したものである。この例では、ノイズＮによって誤動作しないように、閾値電圧ＶＧを設定してある。このため、時刻ｔ０から時刻ｔ１までの期間は、起電圧が発生しているにも拘わらず、発電状態を検出することができないといった問題がある。
【０００８】
また、このようなチョッパ式充電回路においては、出力端子Ａ、Ｂ間に発生する起電圧が極小さい場合は、出力用コイルのインダクタンスに蓄積されたエネルギーが少ないため、チョッパ電圧に変換してもコンデンサＣの端子電圧Ｖｄｄ以上に昇圧せず、コンデンサＣを充電することなく出力用コイルの内部抵抗などによって消費されてしまうこととなる。また、出力端子Ａ、Ｂ間に発生する起電圧が大きい場合でも、充電を開始してチョッパ電圧がコンデンサＣの端子電圧Ｖｄｄ以下になると、コンデンサＣを充電することなく出力用コイルの内部抵抗などによって消費されてしまうこととなる。このような出力用コイルの内部抵抗などによって消費されていたインダクタンスに蓄積されたエネルギーをコンデンサＣに充電することができれば、チョッパ式充電回路の充電効率を更に高くすることができると考えられる。
【０００９】
本発明は上述した事情に鑑みてなされたものであり、充電効率を高くすることができ、また、入力端子間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを早期に検出することができる交流電圧検出回路、これを適用した充電回路、チョッパ充電回路、電子機器および計時装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明の交流電圧検出回路は、第１入力端子と第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出するものであって、前記第１入力端子に接続される第１容量素子と、前記第２入力端子に接続される第２容量素子と、前記インダクタンス素子に交流電圧の誘起が開始されると、前記第１または第２入力端子のうち一方の入力端子に接続される容量素子を含む充電経路を形成する一方、他方の入力端子に接続される容量素子を含む充電経路を遮断する充電手段と、前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に交流電圧が誘起されたことを検出する検出手段とを備えたことを特徴とする。
【００１１】
この発明によれば、インダクタンス素子に交流電圧が生じると、一方の入力端子に接続される容量素子に電荷が充電される。そして、交流電圧の位相が１８０度進んで他方の入力端子の電圧が一方の入力端子の電圧より高くなると、他方の入力端子の電圧は、交流電圧と容量素子に充電された電圧となる。従って、他方の入力端子の電圧は倍昇圧されることになる。このため、検出部は、倍昇圧された電圧に基づいて検出を行うことができる。この場合、インダクタンス素子にノイズが誘起されたとしても、それは、容量素子によって積分されてしまうので、ノイズによって検出部が誤動作するといったことは殆どない。
【００１２】
また、本発明の交流電圧検出回路は、第１入力端子と第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出するものであって、前記第１入力端子とライン間に接続される第１ダイオードと、前記第１入力端子と前記ライン間に接続される第１容量素子および第１スイッチング素子と、前記第２入力端子と前記ライン間に接続される第２ダイオードと、前記第２入力端子と前記ライン間に接続される第２容量素子および第２スイッチング素子と、前記インダクタンス素子に連続した交流電圧が誘起されている期間は、前記第１または第２スイッチング素子のうちいずれか一方をオンし、他方をオフするように制御するとともに、前記第１および第２入力端子のうち当該期間終了直前に端子電圧が低い方の入力端子と前記ライン間に接続されるスイッチング素子を当該期間終了後にオンするように制御する制御部と、前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出する検出部とを備えたことを特徴とする。
【００１３】
ここで、上述した交流発電検出回路は、前記第１または第２容量素子のうち、前記検出部によって交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えることが好ましい。
【００１４】
くわえて、前記放電部は、前記第１入力端子と前記ライン間に接続される第３スイッチング素子と、前記第２入力端子と前記ライン間に接続される第４スイッチング素子とを備え、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において、前記第１または第２スイッチング素子のうちオンとなっている素子に対応する前記第３または第４スイッチング素子をオンさせるものであってもよい。
【００１５】
次に、本発明に係る充電回路は、第１入力端子と第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を整流して、第１ラインと第２ライン間に接続される容量素子に充電するものであって、前記第１ラインと前記第１入力端子間に接続される第１スイッチング素子と、前記第１ラインと前記第２入力端子間に接続される第２スイッチング素子と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子と、前記第１および第２ラインの各電位と、前記第１および第２入力端子の各電位とに基づいて、前記第１乃至第４スイッチング素子のオン・オフを制御する第１制御部と、前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出すると、前記第１制御部に電源を給電する給電部と、前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせる第２制御部とを備えたことを特徴とする。
【００１６】
この充電回路は、前記第１または第２容量素子のうち、前記給電部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えることが好ましい。
【００１７】
さらに、前記放電部は、前記給電部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第５または第６スイッチング素子のうちオンとなっている素子に対応する前記第３または第４スイッチング素子をオンさせることが好ましい。
【００１８】
次に、本発明のチョッパ式充電回路は、第１入力端子と第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧をクロック信号に同期してチョッパ昇圧し、第１ラインと第２ライン間に接続される容量素子に充電するものであって、前記第１ラインと前記第１入力端子間に接続される第１スイッチング素子と、前記第１ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて前記第１スイッチング素子のオン・オフを制御する第１制御部と、前記第１ラインと前記第２入力端子間に接続される第２スイッチング素子と、前記第１ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて前記第２スイッチング素子のオン・オフを制御する第２制御部と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて、前記第３スイッチング素子を前記クロック信号に同期してオン・オフさせる第３制御部と、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて、前記第４スイッチング素子を前記クロック信号に同期してオン・オフさせる第４制御部と、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子と、前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出する検出部と、前記検出部によって、予め定められた振幅以上の交流電圧が誘起されたことが検出された後、前記第１乃至４制御部に電源を給電する給電部と、前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせる補助容量素子選択部とを備えたことを特徴とする。
【００１９】
このチョッパ充電回路は、前記第１または第２補助容量素子のうち、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えることが好ましい。
【００２０】
ここで、前記放電部は、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第５または第６スイッチング素子のうちオンとなっている素子を、当該素子に対応する前記第３または第４スイッチング素子のオン・オフに同期してオン・オフさせることが望ましい。
【００２１】
さらに、上述したチョッパ充電回路は、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第１または第２補助容量素子に蓄電されている電荷を前記容量素子に転送する転送手段を備えることが望ましい。
【００２２】
ここで、転送手段は、前記第１ラインと前記第１入力端子間に接続される第７スイッチング素子と、前記第１ラインと前記第２入力端子間に接続される第８スイッチング素子とを備え、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出されてから一定期間において、前記第７および第８スイッチング素子を同時にオン・オフさせ、前記第１または第２容量素子のうち電荷が蓄電されていないものに対応する前記第５または第６スイッチング素子のうち一方をオフさせるとともに、他方のスイッチング素子を前記第７および第８スイッチング素子と相補的にオン・オフさせることが好ましい。より具体的には、前記一定期間において、他方のスイッチング素子を前記第７および第８スイッチング素子がオンしている時にオフさせる一方、前記第７および第８スイッチング素子がオフしている時にオンさせればよい。
【００２３】
くわえて、チョッパ充電回路の給電部は、前記第３および前記第４制御部に給電した後、前記第１および前記第２制御部への給電を開始することが好ましい。
ここで、前記給電部は、前記第３および前記第４制御部に給電した後、前記第３または前記第４制御部によって前記第３または第４スイッチング素子のオン・オフ制御が開始されたことを検出すると、前記第１および前記第２制御部への給電を開始することが望ましい。
【００２４】
また、チョッパ充電回路において、前記第１ラインは電源ラインであり、前記第２ラインはグランドであってもよいし、逆に、前記第１ラインはグランドであってもよい。
【００２５】
また、チョッパ充電回路において、前記検出部の消費電流を前記第３および第４制御部の消費電流よりも低く、前記第３および第４制御部の消費電流を前記第１および第２制御部の消費電流よりも低く設定することが好ましい。
【００２６】
次に、本発明の電子機器は、上述したチョッパ充電回路を内蔵するとともに、前記チョッパ充電回路から給電される電力によって、動作することを特徴とする。
次に、本発明の計時装置は、上述したチョッパ充電回路と、前記チョッパ充電回路から給電され、時刻を計測する時計回路とを備えることを特徴とする。
次に、本発明の交流電圧検出方法は、第１容量素子が接続される第１入力端子と第２容量素子が接続される第２入力端子との間に介挿されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出することを前提とし、前記インダクタンス素子に交流電圧の誘起が開始されると、前記第１または第２入力端子のうち一方の入力端子に接続される容量素子を含む充電経路を形成する一方、他方の入力端子に接続される容量素子を含む充電経路を遮断し、前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に交流電圧が誘起されたことを検出することを特徴とする。
次に、本発明の交流電圧検出方法は、第１入力端子とライン間に接続される第１ダイオードと、第１入力端子と前記ライン間に接続される第１容量素子および第１スイッチング素子と、第２入力端子と前記ライン間に接続される第２ダイオードと、第２入力端子と前記ライン間に接続される第２容量素子および第２スイッチング素子とを備えた検出回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出することを前提とし、前記インダクタンス素子に連続した交流電圧が誘起されている期間は、前記第１または第２スイッチング素子のうちいずれか一方をオン、他方をオフさせ、前記第１および第２入力端子のうち当該期間終了直前に端子電圧が低い方の入力端子と前記ライン間に接続されるスイッチング素子を当該期間終了後にオンさせ、前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出することを特徴とする。
次に、本発明の充電方法は、第１ラインと第１入力端子間に接続される第１スイッチング素子と、前記第１ラインと第２入力端子間に接続される第２スイッチング素子と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子とを備えた充電回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を整流して、前記第１ラインと前記第２ライン間に接続される容量素子を充電することを前提とし、前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出し、この検出後に、前記第１および第２ラインの各電位と、前記第１および第２入力端子の各電位とに基づいて、前記第１乃至第４スイッチング素子のオン・オフを制御し、前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせることを特徴とする。
次に、本発明のチョッパ充電方法は、第１ラインと第１入力端子間に接続される第１スイッチング素子と、前記第１ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて前記第１スイッチング素子のオン・オフを制御する第１制御部と、前記第１ラインと第２入力端子間に接続される第２スイッチング素子と、前記第１ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて前記第２スイッチング素子のオン・オフを制御する第２制御部と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて、前記第３スイッチング素子を前記クロック信号に同期してオン・オフさせる第３制御部と、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて、前記第４スイッチング素子を前記クロック信号に同期してオン・オフさせる第４制御部と、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子とを備えたチョッパ充電回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を前記クロック信号に同期してチョッパ昇圧し、前記第１ラインと前記第２ライン間に接続される容量素子を充電することを前提とし、前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出し、前記検出部によって、予め定められた振幅以上の交流電圧が誘起されたことが検出された後、前記第１乃至４制御部に電源を給電し、前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせることを特徴とする。
【００２７】
【発明の実施の形態】
以下、チョッパ式充電回路を適用した腕時計を本発明の一実施形態として説明する。
【００２８】
＜１．第１実施形態＞
＜１−１：第１実施形態の構成＞
図１は、本実施形態に係わる腕時計に使用されるチョッパ式充電回路の回路図である。
チョッパ式充電回路１００は、交流発電機ＡＧの発電状態の有無を検出する発電検出部１０と、交流発電機ＡＧの起電圧をパルス状のチョッパ電圧に変換するチョッパ回路２０と、チョッパ回路２０によって得られるチョッパ電圧が充電されるメインコンデンサ３０から大略構成されている。ここで、メインコンデンサ３０は高電位側ラインＬＨと低電位側ラインＬＬとの間に接続されている。以下の説明では、低電位側ラインＬＬを基準とした高電位側ラインＬＨの電圧をＶddと称することにする。また、図１において符号Ｌは交流発電機ＡＧの出力用コイルであり、その出力端子ＡＧ１、ＡＧ２がチョッパ式充電回路１００の各入力端子に接続されている。
【００２９】
＜１−１−１：発電検出部＞
まず、発電検出部１０について説明する。発電検出部１０は、交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２の電圧を予め定められた閾値と比較して、閾値を越えた場合に交流発電機ＡＧが発電状態にあると判別するものであり、例えば、図２に示す回路によって構成される。
【００３０】
図２において、抵抗R1を介して接地されるコンパレータCOM5の正入力端子は、出力端子ＡＧ１と接続されており、また、その負入力端子には基準電圧Vrefが供給されている。一方、抵抗R2を介して接地されるコンパレータCOM6の正入力端子は、出力端子ＡＧ２と接続されており、また、その負入力端子には基準電圧Vrefが供給されている。また、基準電圧Vrefは、交流発電機ＡＧが発電状態にあるか否かを検出できるように、グランドGNDの電圧を上回るように設定されている。
【００３１】
従って、コンパレータCOM5、COM6のうちいずれか一方の出力信号がハイレベルとなれば発電状態にあることを検出することができる。このため、オア回路１１は両信号の論理和を算出し、これを交流発電機ＡＧが発電状態にあるか否かを示す信号φAGとして出力する。また、ノア回路１３の一方の入力端子には、後述するＳＲラッチ回路６（図１参照）で生成される信号φSが反転回路１２を介して供給され、その他方の入力端子には、オア回路１１の出力信号φAGが供給される。これらの信号に基づいてノア回路１３は信号φSLを生成する。
【００３２】
この信号φSLは、後述するＡＧ２検出部３およびＡＧ１検出部４に電源を給電する制御信号として用いられ、信号φSLが発電状態を指示する時（ローレベル）、ＡＧ２検出部３およびＡＧ１検出部４が動作し、出力用コイルＬの各出力端子ＡＧ１、ＡＧ２の電圧が所定レベルを越えたか否かを検出する。そして、チョッパ回路２０のノア回路NOR3、タイマカウンタ５、ＳＲラッチ回路６からなる部分は、所定レベルを越える起電圧が発生していることが検出されると、検出時から一定時間が経過するまで、信号φSをアクティブにする。
【００３３】
これにより、Ｖdd検出部１および２が動作し、メインコンデンサ３０に対する充電が可能となる。すなわち、発電検出部１０における発電状態の検出を契機として、チョッパ式充電回路１００の各部分への給電が順次行われることになる。従って、交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２間に起電圧が発生してから、信号φSLをアクティブとするまでの時間が短い程、発生した起電圧を有効に利用することができる。
【００３４】
＜１−１−２：チョッパ回路＞
次に、チョッパ回路２０の主要部は、図１に示す通り、ＰチャンネルＦＥＴP1、P2が、各出力端子ＡＧ１、ＡＧ２と高電位側ラインＬＨとの間に各々接続され、ＮチャンネルＦＥＴN1、N2が、出力端子ＡＧ１、ＡＧ２と低電位側ラインＬＬとの間に接続されるブリッジ型の構成となっている。このチョッパ回路２０では、ＮチャンネルＦＥＴN1、N2をチョッパ動作させ、出力用コイルＬに誘起される交流発電機ＡＧの起電圧をチョッパ昇圧して、メインコンデンサ３０を充電するようになっている。
【００３５】
また、出力端子ＡＧ１と低電位側ラインＬＬとの間には、ダイオードｄ１が挿入されるとともに、サブコンデンサＣ１とＮチャンネルＦＥＴN1'が直列に接続されている。一方、出力端子ＡＧ２と低電位側ラインＬＬとの間には、ダイオードｄ２が並列に接続されるとともに、サブコンデンサＣ２とＮチャンネルＦＥＴN2'が直列に接続されている。なお、この例では、ダイオードｄ１、ｄ２を設けたが、チョッパ回路２０を集積回路として構成する場合には、ダイオードｄ１、ｄ２としてＮチャンネルＦＥＴN1、N2に付随する寄生ダイオードを利用してもよい。
【００３６】
ここで、サブコンデンサＣ１、Ｃ２の機能について、図３、図４を参照して説明する。図３は、ＮチャンネルＦＥＴN2'をオン状態とする一方、ＮチャンネルＦＥＴN1'をオフ状態にした場合におけるサブコンデンサＣ２とその周辺構成の等価回路を示す回路図であり、図４は、この状態における出力端子ＡＧ１と出力端子ＡＧ２の電圧を示すタイミングチャートである。
【００３７】
出力用コイルＬに起電圧が誘起され、図４に示すように、時刻ｔ１からＡＧ２側が正極の起電圧が発生したとすると、この起電圧によってサブコンデンサＣ２が充電される。このとき、ダイオードｄ１はオン状態となって、ＡＧ２→Ｃ２→ｄ１→ＡＧ１の経路で閉ループが形成され、充電電流がサブコンデンサＣ２に流れ込む。このため、ＡＧ２側が正極の起電圧が、時刻ｔ２において最大となった後、次第に小さくなっても、サブコンデンサＣ２に充電された電荷が放電されない。従って、出力端子ＡＧ２の電圧は、時刻ｔ２以降も減少しない。
【００３８】
一方、時刻ｔ３からＡＧ１側が正極の起電圧が発生すると、ダイオードｄ１はオフ状態となる。出力端子ＡＧ１の電圧は、出力用コイルＬの両端に誘起される起電圧とサブコンデンサＣ２の電圧とを加算したものとなる。このため、時刻ｔ３以降において、出力端子ＡＧ１の電圧は、時刻ｔ３における出力端子ＡＧ１の電圧Ｖｇ２と起電圧を加算したものとなり、図に示すように昇圧される。換言すれば、ダイオードｄ１とサブコンデンサＣ２によって、起電圧を２倍に昇圧することができる。
【００３９】
従って、上述した発電検出部１０は、２倍に昇圧された起電圧に基づいて発電検出を行うことが可能となる。このため、例えば、発電検出部１０の基準電圧Vrefが、図４に示すＶ１として設定されているとすれば、時刻ｔ４から発電検出部１０の応答時間ｔｄが経過した後、信号φSLをアクティブにすることができる。一方、仮に、サブコンデンサＣ１、Ｃ２を備えていないとすれば、さらに、時間が経過して起電圧がＶ１を越えた時、始めて発電検出部１０が発電状態を検知することになる。換言すれば、起電圧を２倍に昇圧することによって、発電状態を早く検知することができる。この結果、従来、有効な起電圧が発生しているにも拘わらず、充電できなかった期間において、チョッパ回路２０を動作させ、充電効率を高めることが可能となる。
【００４０】
ここで、Ｖdd検出部１、２の回路図を、図５に示す。なお、図５において括弧で示した符号は、Ｖdd検出部２に対応するものであり、括弧外の符号はＶdd検出部１に対応するものである。この図に示すように、Ｖdd検出部１（２）は、コンパレータCOM1（COM2）、スイッチＳ１（Ｓ３）、Ｓ２（Ｓ４）から構成される。コンパレータCOM1（COM2）の正入力端子は高電位側ラインＬＨに接続され、その負入力端子は交流発電機ＡＧの出力端子ＡＧ１（ＡＧ２）に接続されている。このため、スイッチＳ１（Ｓ３）がオフ、スイッチＳ２（Ｓ４）がオンの状態において、電源電圧Vddが出力端子ＡＧ１（ＡＧ２）の電圧を越えると、信号φP1（φP2）がローレベルとなり、ＰチャンネルＦＥＴP1（P2）がオンとなる。一方、電源電圧Vddが出力端子ＡＧ１の電圧を下回ると、信号φP1（φP2）がハイレベルとなり、ＰチャンネルＦＥＴP1（P2）がオフとなる。従って、ＰチャンネルＦＥＴP1（P2）は、出力端子ＡＧ１（ＡＧ２）の電圧が電源電圧Vddを上回った場合にのみ電流を出力端子ＡＧ１（ＡＧ２）から高電位側ラインＬＨに供給する。
【００４１】
充電効率を考慮すれば、交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２の電圧が電源電圧Vddを上回れば、直ちにＰチャンネルＦＥＴP1、P2をオンにすることが望ましい。このため、コンパレータCOM1、COM2の消費電流は、比較的大きく、高速動作に対応できるようになっている。しかし、交流発電機ＡＧが発電していない期間や、発電しても起電圧が小さい期間にあっては、充電することができないので、コンパレータCOM1、COM2を動作させる必要はない。そこで、本実施形態にあっては、Ｖdd検出部１の内部にスイッチＳ１、Ｓ２を、Ｖdd検出部２にスイッチＳ３、Ｓ４を設け、これらを信号φSによって制御することにより、コンパレータCOM1、COM2の消費電流を削減している。
【００４２】
ここで、スイッチＳ１（Ｓ３）はＰチャンネルＦＥＴP1（P2）のゲートと電源Vddの間に、スイッチＳ２（Ｓ４）はコンパレータCOM1（COM2）の負電源端子と低電位側ラインＬＬの間に設けられている。信号φSがハイレベルになるとスイッチＳ１（Ｓ３）がオン、スイッチＳ２（Ｓ４）がオフとなり、信号φSがローレベルになるとスイッチＳ１（Ｓ３）がオフ、スイッチＳ２（Ｓ４）がオンとなるようにスイッチＳ１（Ｓ３）、Ｓ２（Ｓ４）は構成されている。従って、信号φSをローレベルにすると、コンパレータCOM1（COM2）に電源が供給され、その比較結果に応じてＰチャンネルＦＥＴP1（P2）のオン・オフが制御される。一方、信号φSをハイレベルにすると、コンパレータCOM1（COM2）への電源供給が遮断され、また、ＰチャンネルＦＥＴP1（P2）がオフとなる。すなわち、信号φSによって、Ｖdd検出部１および２を動作させるか否かを制御することができ、動作させない場合には、コンパレータCOM1およびCOM2の消費電流を削減することができる。
【００４３】
次に、ＡＧ２検出部３およびＡＧ１検出部４は、出力端子ＡＧ２と出力端子ＡＧ１の電圧を基準電圧Vref1、2と各々比較するために用いられる。図６は、ＡＧ２検出部３およびＡＧ１検出部４の回路図である。なお、図６において括弧で示した符号は、ＡＧ１検出部４に対応するものであり、括弧外の符号はＡＧ２検出部３に対応するものである。
【００４４】
図６に示すように、ＡＧ２検出部３（ＡＧ１検出部４）は、コンパレータCOM3（COM4）、およびスイッチＳ５（Ｓ７）、Ｓ６（Ｓ８）を備えている。コンパレータCOM3（COM4）の正入力端子は交流発電機ＡＧの出力端子ＡＧ２（ＡＧ１）に接続され、その負入力端子には基準電圧Vref2（Vref1）が供給される。基準電圧Vref2（Vref1）は、グランドGNDの電圧をわずかに上回る電圧に設定されている。
【００４５】
出力端子ＡＧ２（ＡＧ１）の電圧が基準電圧Vref2（Vref1）を越えると、信号CN1（CN2）がハイレベルとなり、出力端子ＡＧ２（ＡＧ１）の電圧が基準電圧Vref2（Vref1）を下回ると、信号CN1（CN2）がローレベルとなる。
ＡＧ２検出部３（ＡＧ１検出部４）において、コンパレータCOM3（COM4）の出力端子と低電位側ラインＬＬとの間にはスイッチＳ５（Ｓ７）が設けられており、また、コンパレータCOM3（COM4）の負電源端子と低電位側ラインＬＬの間にはスイッチＳ６（Ｓ８）が設けられている。スイッチＳ５（Ｓ７）、Ｓ６（Ｓ８）は、信号φSLがハイレベルになると、スイッチＳ５（Ｓ７）がオン、スイッチＳ６（Ｓ８）がオフとなり、信号φSLがローレベルになると、スイッチＳ５（Ｓ７）がオフ、スイッチＳ６（Ｓ８）がオンとなるように構成されている。従って、信号φSLをローレベルにすると、コンパレータCOM3（COM4）に電源が供給され、その比較動作が行われる。一方、信号φSLをハイレベルにすると、コンパレータCOM3（COM4）への電源供給が遮断される。従って、信号φSLによって、ＡＧ２検出部３（ＡＧ１検出部４）を動作させるか否かを制御することができ、動作させない場合には、コンパレータCOM3（COM4）の消費電流を削減することができる。
【００４６】
次に、サブコンデンサ選択部７の回路図を図７に示す。サブコンデンサ選択部７は、主に第１乃至第３の機能を有する。第１の機能は、出力端子ＡＧ１、ＡＧ２のうち発電終了直前に正極の起電圧が発生していた一方の出力端子を特定し、次の発電に備え他方の出力端子に接続されるサブコンデンサを選択する機能である。第２の機能は、サブコンデンサＣ１またはＣ２に蓄積された電荷を放電させるようにＮチャンネルＦＥＴN1、N1'、N2、N2'を制御する機能である。第３の機能は、起電圧をチョッパ昇圧するようにＮチャンネルＦＥＴN1、N2を制御する機能である。
【００４７】
まず、第１の機能に係る構成について説明する。上述したようにＡＧ２検出部３の出力信号CN1は、出力端子ＡＧ２の電圧が基準電圧Vref1を上回るときにハイレベルとなる一方、ＡＧ１検出部４の出力信号CN2は、出力端子ＡＧ１の電圧が基準電圧Vref2を上回るときにハイレベルとなる。第２ラッチ回路７０のクロック端子には信号CN1が供給され、そのクリア端子には信号CN2がインバータ７１を介して供給される。このため、第２ラッチ回路７０の出力信号７１ｓは、出力端子ＡＧ２に起電圧が発生するとハイレベルになる一方、出力端子ＡＧ１に起電圧が発生するとローレベルになる。すなわち、信号７１ｓの論理レベルによって、出力端子ＡＧ１、ＡＧ２のうちいずれの端子に起電圧が発生しているかを特定することができる。以下の説明では、信号７１ｓを起電圧端子特定信号７１ｓと称する。
【００４８】
次に、レジスタ７２は、例えば、Ｄフリップフロップで構成されており、クロック端子の電圧がハイレベルからローレベルに変化するときに、データ入力端子の論理レベルを取り込んで出力するようになっている。このデータ入力端子には、起電圧端子特定信号７１ｓが供給されている。
【００４９】
次に、発電検出部１０の出力信号φSLは、上述したように発電期間においてローレベルとなる一方、非発電期間においてハイレベルとなる。ここで、立ち上がりエッジ検出回路ＥＤは、信号φSLの立ち上がりエッジに同期して短時間だけローレベルとなる発電終了信号EDsを生成する。レジスタ７２のクロック端子には、発電終了信号EDsが供給されているから、レジスタ７２は発電終了時における起電圧端子特定信号７１ｓの論理レベルを記憶する。そして、レジスタ７２は、この記憶状態を発電端子選択信号７２ｓとして出力する。
【００５０】
この発電端子選択信号７２ｓはアンド回路７３およびオア回路７４を介して信号N1g'として、サブコンデンサＣ１を選択するＮチャンネルＦＥＴN1'に出力される一方、インバータ７５、アンド回路７６およびオア回路７７を介してサブコンデンサＣ２を選択するＮチャンネルＦＥＴN2'に出力される。詳細は後述するが、少なくとも信号φSLがハイレベル期間、すなわち、非発電状態で次の発電を待機している状態では、アンド回路７３、７６に供給される信号はハイレベルとなっており、また、オア回路７４、７７に各々供給される信号はローレベルになっている。従って、次の発電を待機している状態では、信号N1g'の論理レベルは発電端子選択信号７２ｓの論理レベルと一致し、信号N2g'の論理レベルは発電端子選択信号７２ｓの論理レベルを反転したものとなる。
【００５１】
例えば、発電終了直前に出力端子ＡＧ２側が正極の起電圧が発生していたとすると、起電圧端子特定信号７１ｓは出力端子ＡＧ２を示すハイレベルとなり、これが、レジスタ７２によって記憶されるため、次の発電を待機している状態において、発電端子選択信号７２ｓはハイレベルとなる。このため、待機状態では、信号N1g'がハイレベルとなりＮチャンネルＦＥＴN1'がオン状態となって、サブコンデンサＣ１が選択される。一方、信号N2g'がローレベルとなりＮチャンネルＦＥＴN2'がオフ状態となるので、サブコンデンサＣ２が非選択となる。これにより、次の発電時に起電圧が発生する出力端子ＡＧ１に接続されるサブコンデンサＣ１が待機状態で選択されるとこになる。すなわち、サブコンデンサ選択部７は、正極の起電圧が発生している出力端子を特定する信号CN1、CN2に基づいて、発電終了直前において起電圧が発生した出力端子を特定し、低電圧側の出力端子（他方の出力端子）に接続されるサブコンデンサを選択するように構成されている。
【００５２】
以上説明した第１の機能によって、発電が終了した後、次に正極の起電圧が発生する側の出力端子に接続されるサブコンデンサを予め選択しておくことができるので、次に、起電圧が発生すると、直ちにサブコンデンサへの充電が行われることになる。この結果、交流発電機ＡＧが発電を開始した直後に発生する起電圧によって、サブコンデンサを用いた昇圧を開始することができ、発電検出部１０における発電検出を早めることができる。
【００５３】
次に、第２の機能に係る構成について説明する。信号φN1は、図１に示すオア回路OR1の出力信号である。その論理レベルは、信号CN1がローレベルの時（出力端子ＡＧ２側が正極の起電圧が発生していない時）に、クロック信号CLK1と一致する一方、信号CN1がハイレベルの時（出力端子ＡＧ２側が正極の起電圧が発生している時）にハイレベルとなる。また、信号φN2は、図１に示すオア回路OR2の出力信号である。その論理レベルは、信号CN2がローレベルの時（出力端子ＡＧ１側が正極の起電圧が発生していない時）に、クロック信号CLK1と一致する一方、信号CN2がハイレベルの時（出力端子ＡＧ１側が正極の起電圧が発生している時）にハイレベルとなる。通常のチョッパ昇圧を行うのであれば、ＮチャンネルＦＥＴN1、N2のうち、正極の起電圧が発生している側の出力端子に接続されるＮチャンネルＦＥＴをオン・オフさせるとともに、他方の出力端子に接続されるＮチャンネルＦＥＴをオン状態とすればよい。従って、信号φN1を用いてＮチャンネルＦＥＴN1を制御するとともに、信号φN2を用いてＮチャンネルＦＥＴN2を制御すればよい。
【００５４】
ところで、この例では、サブコンデンサＣ１、Ｃ２を用いて起電圧を昇圧しているので、信号φSLがハイレベルからローレベルに遷移する時点では、選択されたサブコンデンサに電荷が蓄電されている。このため、信号φSLがローレベルとなり、ＡＧ２検出部３およびＡＧ１検出部４に給電が行われている期間中に、サブコンデンサＣ１、Ｃ２を低電位側ラインＬＬから切り離して、ＮチャンネルＦＥＴN1、N2をチョッパ動作させると、発電が終了した時点で、選択されたサブコンデンサに電荷が残っていることになる。すると、当該サブコンデンサが次に選択された時点でも電荷が残っているから、交流発電機ＡＧの出力端子間に起電圧が全く発生していないにも拘わらず、当該サブコンデンサに接続される出力端子の電圧が高レベルとなる。このため、わずかな起電圧で発電検出部１０が誤って発電状態を検出してしまう。
【００５５】
そこで、この例では、誤動作が起こらないようにサブコンデンサに蓄積された電荷を放電するように２つのリセット工程を設けている。第１のリセット工程は、チョッパ昇圧の開始直後に設けられている。第１のリセット工程では、サブコンデンサＣ１、Ｃ２に充電された電荷を放電するための放電期間において、選択されたサブコンデンサに接続されるＮチャンネルＦＥＴをオン・オフさせるとともに、このＮチャンネルＦＥＴと並列に接続されるチョッパ駆動用のＮチャンネルＦＥＴを同期して動作させるようにしている。なお、第１のリセット工程では、チョッパ昇圧は行われない。
【００５６】
また、第２のリセット工程は、チョッパ昇圧が行われる期間中に設けられている。第２のリセット工程では、起電圧が発生している出力端子に接続されたチョッパ駆動用のＮチャンネルＦＥＴをオン・オフさせるとともに、これに並列に接続されているサブコンデンサ選択用のＮチャンネルＦＥＴを同期して動作させるようにしている。これらのリセット工程によって、サブコンデンサに充電された電荷が確実に放電されることになる。
【００５７】
図７に示すタイマカウンタ７８は、サブコンデンサＣ１、Ｃ２に充電された電荷を放電するための放電期間を計測するために用いられる。タイマカウンタ７８は、リセット端子の電圧がローレベルになるとカウント値をリセットするとともに、カウント値が所定値になるとハイレベルとなるリップルキャリイ信号７８ｓを生成するように構成されている。また、図に示すようにタイマカウンタ７８のクロック端子にはクロック信号CLK1が供給され、そのリセット端子には、信号φSLがインバータ７９を介して供給されている。従って、タイマカウンタ７８は、信号φSLがハイレベルからローレベルに遷移すると（発電検出部１０において発電状態が検出されるに至ると）、クロック信号CLK1のカウントを開始する。そして、カウント値が所定値に至ると、リップルキャリイ信号７８ｓの論理レベルをハイレベルに変化させる。
【００５８】
次に、第１ラッチ回路８０は、リップルキャリイ信号７８ｓの立ち上がりに同期してハイレベルとなり、信号φSLの立ち上がりに同期してローレベルとなる信号８０ｓとこれを反転した信号８０ｓ'を出力する。信号８０ｓ'は上述した放電期間においてハイレベルとなる一方、信号８０ｓは放電期間においてローレベルとなる信号である。
【００５９】
次に、アンド回路８１は、信号φSLをインバータ７９によって反転したものとクロック信号CLK1との論理積を信号８１ｓとして出力し、さらに、アンド回路８２は、信号８１ｓと信号８０ｓ'との論理積を信号８２ｓとして出力する。従って、信号８２ｓは、放電期間におけるクロック信号CLK1となる。
【００６０】
次に、アンド回路８３は、信号８０ｓと信号φN1との論理積を信号８３ｓとして出力し、さらに、オア回路８４は信号８３ｓと信号８２ｓの論理和を信号N1gとしてＮチャンネルＦＥＴN1のゲート端子に出力する。従って、信号N1gは、放電期間においてクロック信号CLK1と一致し、非放電期間において信号φN1と一致する。また、アンド回路８５は、信号８０ｓと信号φN2との論理積を信号８５ｓとして出力し、さらに、オア回路８６は信号８５ｓと信号８２ｓとの論理和を信号N2gとしてＮチャンネルＦＥＴN2のゲート端子に出力する。従って、信号N2gは、放電期間においてクロック信号CLK1と一致し、非放電期間において信号φN2と一致する。
【００６１】
次に、アンド回路７３は、信号８２ｓと発電端子選択信号７２ｓとの論理積を信号７３ｓとして出力し、さらに、オア回路７４は信号８３ｓと信号７３ｓの論理和を信号N1g'としてＮチャンネルＦＥＴN1'のゲート端子に出力する。従って、仮に、発電端子選択信号７２ｓがハイレベルであるとすれば、信号N1g'は、放電期間においてクロック信号CLK1と一致し、非放電期間において信号φN1と一致する。すなわち、サブコンデンサＣ１が選択されそこに電荷が蓄電されている状態であれば、放電期間において、ＮチャンネルＦＥＴN1'がクロック信号CLK1に従ってオン・オフされることになる。一方、放電期間において、ＮチャンネルＦＥＴN1は、クロック信号CLK1に従ってオン・オフする。従って、クロック信号CLK1がハイレベルになると、ＮチャンネルＦＥＴN1とＮチャンネルＦＥＴN1'が同時にオン状態となり、サブコンデンサＣ１に充電された電荷が放電されることになる（第１のリセット工程）。
【００６２】
また、非放電期間（チョッパ動作期間）においてもクロック信号CLK1のハイレベルになると、ＮチャンネルＦＥＴN1とＮチャンネルＦＥＴN1'が同時にオン状態となるから、サブコンデンサＣ１に充電された電荷が放電されることになる（第２のリセット工程）。このことは、サブコンデンサＣ２に対応する信号N2g'についても同様であり、信号N2g、N2g'によってＮチャンネルＦＥＴN2、N2'を各々制御することにより、第１のリセット工程と第２のリセット工程が実行される。
【００６３】
くわえて、非発電期間においては、信号N1gは信号φN1と一致し、信号N2gは信号φN2と一致するので、起電圧をチョッパ昇圧するようにＮチャンネルＦＥＴN1、N2を制御することができる。従って、サブコンデンサ選択部７は、上述した第３の機能を実現できる。
【００６４】
次に、図１に示すノア回路NOR1は、信号φN1と信号φN2に基づいて、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えたか否か検出する。ここで、ＡＧ２検出部３およびＡＧ１検出部４の基準電圧Vref1、Vref2は、例えば、発電検出部１０の基準電圧Vrefと比較して小さな値に設定する。このように、基準電圧Vrefと基準電圧Vref1、Vref2を設定したのは以下の理由による。
【００６５】
まず、基準電圧Vrefは、発電状態であるか否かを判定する基準となり、この判定によって発電状態が検知されると、これを契機にチョッパ回路２０の各部分に電源が順次給電される。一方、交流発電機ＡＧの出力用コイルＬには、電磁波等によってパルス状のノイズが誘起されることがある。このようなノイズによって、発電状態を検知して、ＡＧ２検出部３およびＡＧ１検出部４に電源を給電するとそこで消費される電力が無駄になり、却って充電効率が低下してしまう。
【００６６】
そこで、本実施形態においては、基準電圧Vrefをノイズ等の影響を受けないように比較的高く設定してある。また、そのように基準電圧Vrefを設定しても交流発電機ＡＧによる起電圧は、上述したようにサブコンデンサＣ１、Ｃ２とダイオードｄ１、ｄ２によって倍昇圧されるので、起電圧の発生を早く検出することが可能である。くわえて、たとえ出力用コイルＬにパルス状の電磁ノイズが混入したとしても、サブコンデンサＣ１、Ｃ２によって積分されるから、発電検出の誤動作は極めて少ない。これに対して、基準電圧Vref1、Vref2を比較的低い電圧値に設定したのは、ＡＧ２検出部３およびＡＧ１検出部４は、発電状態であることが検出された後、電源が投入されるからである。すなわち、本実施形態では発電状態の検出精度が極めて高いので、基準電圧Vref1、Vref2を比較的低い電圧値に設定しても問題がないのである。
【００６７】
次に、図１に示すノア回路NOR2は、信号φNとクロック信号CLKの負論理和を演算し、その出力信号をオア回路OR1、OR2に供給している。このため、信号φNがハイレベルの期間中は、クロック信号がオア回路OR1、OR2に供給されず、チョッパ動作が行われない。この意味において、ノア回路NOR2は、クロック禁止手段として機能する。
【００６８】
次に、ＳＲラッチ回路６は、セット端子Ｓがローレベルになると、出力信号をローレベルにセットし、リセット端子Ｒがローレベルになると、出力信号をハイレベルにセットするよう構成されており、例えば、反転型のＳＲフリップフロップを用いることができる。この例にあっては、セット端子Ｓに信号φNが供給されているので、信号φNがローレベルなると、すなわち、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えると、ＳＲラッチ回路６によってラッチされ、信号φSがローレベルとなる。上述したように、Ｖdd検出部１、２は、信号φSがローレベルになるとそれらに電源が供給され動作するので、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えると、Ｖdd検出部１、２を動作させることができる。
【００６９】
このように２段階の閾値を設けて、電源供給を制御したのは、以下の理由による。この例のようにチョッパ式充電回路１００では、小さな起電圧を昇圧することが目的であり、グランドGNDの電圧をわずかに上回る電圧を基準電圧として、交流発電機ＡＧの発電状態を検出し、その検出結果に基づいてＡＧ２検出部３やＡＧ１検出部４、さらにはＶｄｄ検出部１、２への電源供給を制御する必要がある。
【００７０】
しかし、基準電圧を小さな値に設定すると、磁界等の外乱によって出力端子ＡＧ１、ＡＧ２間に起電圧が誘起された場合や、腕時計の使用者がわずかに腕を動かして昇圧しても充電できない小さな起電圧が生じた場合には、出力端子ＡＧ１、ＡＧ２の電圧が、電源電圧Vddを越えず、結局、充電電流を得ることができない。このような場合に、高速ではあるが消費電流の大きいコンパレータCOM1、COM2に給電して電流を消費したのでは、充電効率が低下してしまう。そこで、本実施形態にあっては、基準電圧Vrefおよび基準電圧Vref1、Vref2を用いて、交流発電機ＡＧの起電圧を監視し、必要に応じて各コンパレータへの給電を制御して消費電流の削減を図っている。
【００７１】
また、上述した給電制御に伴い、コンパレータCOM1〜COM6の消費電流を、以下のように設定している。
COM1、COM2＞COM3、COM4＞COM5、COM6
コンパレータCOM5、COM6の消費電流を最も小さく設定したのは、これらは発電検出部１０の内部に設けられており、常時、交流発電機ＡＧの起電圧を監視する必要があるからである。また、コンパレータCOM1、COM2の消費電流を最も大きく設定したのは、これらによって、充電の条件である出力端子ＡＧ１、ＡＧ２の電圧が電源Vddを越えることを検知するからである。さらに、コンパレータCOM3、COM4の消費電流をコンパレータCOM1、COM2に比較して小さく設定したのは、コンパレータCOM3、COM4は充電の前提条件を検知するものであるから、コンパレータCOM1、COM2に比較して動作速度は遅くてもよいからである。但し、コンパレータCOM3、COM4は、出力端子ＡＧ１、ＡＧ２が電源Vddを越えるまでにＮチャンネルFETN1、N2を動作させる必要があるので、これを満たす程度の応答速度を持たせる必要がある。
【００７２】
このように消費電流を設定することにより、消費電流の小さいものから大きいものへ順に給電を行うことができるので、消費電流をより削減して充電効率を向上させることができる。具体的には、コンパレータCOM1〜COM4における全消費電流は約５００ｎＡであり、これに対して、コンパレータCOM5、COM6の消費電流は約１０ｎＡである。従って、スタンバイ時の消費電流を通常動作時の約１／５０にすることができる。
【００７３】
ところで、コンパレータの動作速度は消費電流が少ないほど遅くなるので、上述したように消費電流を設定すると、交流発電機ＡＧが発電状態から非発電状態に変化しても、すぐには非発電状態を検出できない。そして、さらに交流発電機ＡＧが非発電状態から発電状態に変化すると、コンパレータCOM5、COM6の遅延時間が経過した後、状態変化が検知される。
【００７４】
従って、交流発電機ＡＧが短い周期で発電状態と非発電状態を繰り返すと、発電状態において交流発電機ＡＧの起電圧が電源電圧Vddを越えて、充電の条件を満たしている期間があるにも拘わらず、当該期間の一部でしか充電を行うことができないという不都合がある。
【００７５】
そこで、本実施形態にあっては、コンパレータCOM3、COM4において出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を下回ったことが検出されてから、一定の時間は、給電を継続して行い、一定時間が経過した後、給電を停止するように構成している。
【００７６】
具体的には、ノア回路NOR1の出力信号φNがローレベルからハイレベルに変化することによって、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を下回ったことが検出されると、信号φNがノア回路NOR2、NOR3を介して信号φRとしてタイマカウンタ５のリセット端子Ｒに供給される。ここで、タイマカウンタ５は、クロック信号CLKをカウントしてカウント値が所定値に達するとローレベルになるリップルキャリイ信号を信号φR1として出力し、そのリセット端子Ｒがローレベルになるとカウント値を０にリセットするように構成されている。
【００７７】
従って、信号φNがローレベルからハイレベルに変化すると、これに伴い信号φRがローレベルからハイレベルに変化してリセットが解除され、タイマカウンタ５による時間計測が開始される。そして、信号φNがハイレベルの状態、すなわち、非発電状態が所定時間継続しカウント値が所定値に達すると、信号φR1がローレベルとなりラッチ手段６がリセットされる。上述したようにラッチ手段６はリセットされると出力信号φSをハイレベルにするので、これにより、始めて信号φSがハイレベルとなり、コンパレータCOM1、COM2の給電が停止される。また、信号φSが発電検出部１０に供給されると、信号φSは反転回路１２とノア回路１３を介して信号φSLとして出力され、これによりコンパレータCOM3、COM4の給電が停止される。
【００７８】
一方、タイマカウンタ５による計測中に、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えて信号φNがローレベルになると、タイマカウンタ５は再びリセットされるので、ラッチ手段６はリセットされず、信号φSはローレベルのまま維持される。すなわち、タイマカウンタ５による時間計測はリトリガブルで行われ、非発電状態が所定時間継続したときのみ、コンパレータCOM1〜COM4の給電が停止されることになる。
【００７９】
＜１−１−３：機械的構成＞
次に、交流発電機ＡＧとその周辺機構の構成を説明する。図８は交流発電機ＡＧとその周辺機構の構成を示す斜視図である。図示のように、交流発電機ＡＧは、ロータ１４とステータ１５を備えており、２極磁化されたディスク状のロータ１４が回転するとステータ１５の出力用コイルＬに起電力が発生し、交流出力が取り出せるようになっている。また、図において、１３は腕時計本体ケース内で旋回運動を行う回転錘であり、１１は回転錘１３の回転運動を発電機ＡＧに伝達する輪列機構である。回転錘１３は腕時計を装着した人の腕の振りに応じて回転し、これに伴って交流発電機ＡＧから起電力が得られるようになっている。
【００８０】
交流発電機ＡＧから出力された交流は、本実施形態であるチョッパ式充電回路１００で整流され、処理装置９に供給される。処理装置９は、チョッパ式充電回路１００から放電される電力によって時計装置７を駆動する。この時計装置７は、水晶発振器やカウンタ回路等で構成されており、水晶発振器で生成されるマスタクロック信号をカウンタ回路で分周し、この分周結果に基づいて時刻を計測している。この例にあっては、マスタクロック信号あるいはこれを分周した信号を、クロック信号CLKとして、上述したチョッパ式充電回路１００に供給している。従って、クロック信号CLKを生成する回路をチョッパ式充電回路１００と時計装置７とで兼用することができる。この結果、回路構成を簡易にするとともに、腕時計全体として消費電流を削減することができる。
【００８１】
＜１−２：第１実施形態の動作＞
次に、本実施形態の動作を、図面を参照しつつ説明する。図９は、本実施形態に係わるチョッパ式充電回路１００のタイミングチャートである。なお、この例においては、非発電状態においてサブコンデンサＣ２に接続されるＮチャンネルＦＥＴN2'がオン状態となっており、サブコンデンサＣ1に接続されるＮチャンネルＦＥＴN1'がオフ状態となっているものとする。また、図１７、１８、１９及び２０は、本実施形態に係わるチョッパ式充電回路１００のフローチャートである。
【００８２】
まず、時刻ｔ１０において、腕時計を装着した腕を使用者が動かしたとすると、交流発電機ＡＧが発電を開始する。このとき、ＡＧ２側に図９（ａ）に示すように起電圧Ｖ２が発生したとすると、これによりサブコンデンサＣ２が充電される（ＳＰ１Ａ〜ＳＰ３Ａ）。このため、出力端子ＡＧ２の電圧は、起電圧Ｖ２が減少しても低下しない。
【００８３】
次に、時刻ｔ１１において、ＡＧ２側の起電圧Ｖ２が“０”となり、逆にＡＧ１側に起電圧Ｖ１が発生すると、出力端子ＡＧ１の電圧は、図９（ｂ）に示すようにサブコンデンサＣ２に充電された電圧Ｖｇ２と起電圧Ｖ１を加算したものとなる（ＳＰ１→ＳＰ２→ＳＰ３０→ＳＰ３１）。このため、時刻ｔ１１の直後に出力端子ＡＧ１の電圧は基準電圧Vrefを上回る。すると、発電検出部１０が発電状態を検知する（ＳＰ５）。但し、発電検出部１０のコンパレータCOM5、COM6には低消費電力のものが用いられるので、図９（ｄ）に示すように信号φSLがハイレベルからローレベルに立ち下がるのは、応答時間ｔｄが経過した時刻ｔ１２となる。
【００８４】
時刻ｔ１２に至ると、信号φSLがローレベルとなるので、ＡＧ２検出部３とＡＧ１検出部４に電源が給電され、出力端子ＡＧ２の電圧が基準電圧Vref1と比較されるともに、出力端子ＡＧ１の電圧が基準電圧Vref2と比較される（ＳＰ６）。ここで、基準電圧Vref1、Vref2は、基準電圧Vrefよりも低く設定されているから、ＡＧ２検出部３とＡＧ１検出部４の各出力信号CN1、CN2は、図９（ｅ）、（ｆ）に示すように、いずれもハイレベルとなる。
【００８５】
また、信号φSLがローレベルになると、図７に示すサブコンデンサ部７のタイマカウンタ７８がクロック信号CLK1（図９（ｃ）参照）の立ち上がりエッジをカウントする（ＳＰ７〜ＳＰ１１）。タイマカウンタ７８は、カウント値が“３”に至るとリップルキャリイ信号７８ｓをハイレベルにするものとすれば、リップルキャリイ信号７８ｓは、図９（ｇ）に示すように時刻ｔ１３に至るとハイレベルになる。すると、第１ラッチ回路８０の出力信号８０ｓは、図９（ｊ）に示すように、リップルキャリイ信号７８ｓに同期して立ち上がり、信号φSLの立ち上がりに同期して立ち下がる。ここで、図９（ｊ）に示す符号ｔｃは放電期間であり、この期間において、サブコンデンサ選択部７は、上述した第１のリセット工程を実行する。
【００８６】
信号８０ｓ'は信号８０ｓを反転したものであるから、放電期間ｔｃにおいて、信号８０ｓ'はハイレベルとなる（ＳＰ１２）。従って、アンド回路８２の出力信号８２ｓは、当該期間ｔｃにおいてクロック信号CLK1と一致することになる。一方、アンド回路７３、７６は、発電端子選択信号７２ｓの論理レベルに応じて、出力信号８２ｓを選択して出力する選択回路として動作する。この例では、放電期間ｔｃにおいて、発電端子選択信号７２ｓはローレベルとなっているので、当該放電期間ｔｃにおいて、信号７６ｓはクロック信号CLK1と一致する一方、信号７３ｓはローレベルを維持する。くわえて、放電期間ｔｃにおいては、信号８０ｓがローレベルとなるので、信号８３ｓ、８５ｓがローレベルとなる。この結果、当該期間において、信号N2g'はクロック信号CLK1と一致する一方、信号N1gはローレベルとなる（ＳＰ１３）。また、信号８３ｓ、８５ｓがローレベルとなることから、信号８３ｓと信号８２ｓの論理和である信号N1g、および信号８５ｓと信号８２ｓの論理和である信号N2gは、いずれもクロック信号CLK1と一致する。
【００８７】
このように放電期間ｔｃにおいては、信号N2g'と信号N2gの論理レベルがクロック信号CLK1と一致するので、クロック信号CLK1がハイレベルのとき、ＮチャンネルＦＥＴN2、N2'がオン状態となり、サブコンデンサＣ２に充電された電荷が放電される。この例では、期間ｔａ、ｔｂにおいて放電が行われる。これにより、出力端子ＡＧ２の電位が、期間ｔｂが終了した時点において、ほぼグランドGNDの電位と等しくなる。
【００８８】
こうしてサブコンデンサＣ２の電荷が放電されると、チョッパ動作期間に移行する。時刻ｔ１３以降では、ＡＧ１側が正極の起電圧が発生しており、逆に出力端子ＡＧ２の電位は、ほぼグランドGNDの電位と等しい。このため、ＡＧ２検出部３の出力信号CN1はローレベルとなるから、オア回路OR1の出力信号φN1はクロック信号CLK1と一致する。信号N1g'は、信号８０ｓがハイレベルの期間にあっては、アンド回路８３およびオア回路７４によって、信号φN1と一致するように生成される（ＳＰ１４）。一方、時刻ｔ１３以降において、信号８０ｓはハイレベルとなっているので、信号N1gは、図９（ｋ）に示すように時刻ｔ１３以降において、クロック信号CLK1と一致する。
【００８９】
この場合、信号N2gは、図９（ｌ）に示すようにハイレベルとなるので、ＮチャンネルＦＥＴN1がオン・オフを繰り返す一方、ＮチャンネルＦＥＴN2はオン状態を維持する。これにより、交流発電機ＡＧの起電圧がチョッパ昇圧される。そして、出力端子ＡＧ１の電圧が電源電圧Ｖddを上回ると、ＰチャンネルＦＥＴP1がオン状態となる。このとき、ＡＧ１→Ｐ１→メインコンデンサ３０→ＧＮＤ→Ｎ２→ＡＧ２といった閉ループが形成され、発電電流がメインコンデンサ３０に蓄電される（ＳＰ１５）。
【００９０】
さらに、時刻ｔ１３以降においては、信号N2gと信号N2g'（図９（ｉ）参照）が一致するとともに、信号N1gと信号N1g'（図９（ｈ）参照）が一致する。このため、各信号がハイレベルの期間において、サブコンデンサＣ１、Ｃ２に電荷が蓄積されていたとしても放電される。
【００９１】
次に、時刻ｔ１４において、出力端子ＡＧ２側が正極の起電圧Ｖ２が再び発生すると、ＡＧ２検出部３の出力信号CN1が立ち上がる。すると、第２ラッチ回路７０がハイレベルをラッチするため、図９（ｍ）に示すように起電圧端子特定信号７１ｓがローレベルからハイレベルに立ち上がる（ＳＰ４０→ＳＰ４０Ａ→ＳＰ４１Ａ）。この後、上述した場合とは逆に、ＮチャンネルＦＥＴN2がオン・オフを繰り返す一方、ＮチャンネルＦＥＴN1'はオン状態を維持する。これにより、交流発電機ＡＧの起電圧がチョッパ昇圧される。そして、出力端子ＡＧ２の電圧が電源電圧Ｖddを上回ると、ＰチャンネルＦＥＴP2がオン状態となる。このとき、ＡＧ２→Ｐ２→メインコンデンサ３０→ＧＮＤ→Ｎ１→ＡＧ１といった閉ループが形成され、発電電流がメインコンデンサ３０に蓄電される（ＳＰ１５）。
【００９２】
そして、起電圧Ｖ２が低下し、時刻ｔ１５において出力端子ＡＧ２の電圧が基準電圧Vref1を下回ると、信号CN1がローレベルとなる。タイマカウンタ５は時刻ｔ１５においてリセットされるが、これ以降はリセットされないので、時刻ｔ１５から充電終了検出時間ＴＭが経過して時刻ｔ１６に至ると、信号φSLはハイレベルとなる。すると、立ち上がりエッジ検出回路ＥＤが信号φSLの立ち上がりエッジを検出して、図９（ｎ）に示す発電終了信号EDsを生成する（ＳＰ２１、ＳＰ２２）。レジスタ７２は発電終了信号EDsに同期して起電圧端子特定信号７１ｓを記憶するので、発電端子選択信号７２ｓは、図９（ｏ）に示すように時刻ｔ１６において、ハイレベルとなる（ＳＰ２４、ＳＰ２５）。これにより、発電期間終了直前に発電があった出力端子ＡＧ２が特定されるともに、時刻ｔ１６以降では、次の発電に備えて、サブコンデンサＣ１に接続されるｎチャンネルＦＥＴN1'がオン状態となる（ＳＰ２６）。
【００９３】
以上、説明したように第１実施形態のチョッパ式充電回路１００によれば、サブコンデンサＣ１、Ｃ２を用いて交流発電機ＡＧの起電圧を倍昇圧し、発電検出部１０は倍昇圧された起電圧に基づいて、発電状態を検出するようにしたので、発電状態の検出に用いる閾値電圧を比較的高く設定しても、発電状態を早期に検出することができる。また、出力用コイルＬにノイズが誘起されたとしてもこれはサブコンデンサＣ１、Ｃ２によって積分されるから、ノイズによる誤動作を殆どなくすことができる。
【００９４】
また、チョッパ式充電回路１００は、起電圧を倍昇圧すると一方のサブコンデンサに電荷を蓄積するが、発電状態を検出した直後に、この電荷を放電するにしている。このため、サブコンデンサに電荷が残り、次の発電がなされた時に、発電検出部１０が誤動作するといったことがない。
【００９５】
さらに、チョッパ式充電回路１００では、基準電圧Vrefを用いて交流発電機ＡＧの発電状態を検出し、発電状態が検出された場合にのみコンパレータCOM3、COM4に給電するようにしたので、コンパレータCOM3、COM4で消費される電流を削減することができる。また、コンパレータCOM3、COM4によって交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えたことが検出された場合にのみコンパレータCOM1、COM2に給電するようにしたので、コンパレータCOM1、COM2で消費される電流を削減することができる。しかも、各コンパレータの消費電流を「COM1、COM2＞COM3、COM4＞COM5、COM6」の順に設定したので、消費電流の少ない順に給電がなされるから、消費電流を一層低減することができる。
【００９６】
くわえて、コンパレータの消費電流を削減すると、応答速度が遅くなるため、一旦、非発電状態になった後、すぐに発電状態に移行すると充電できない事態も起こり得る。しかし、この例にあってはタイマカウンタ５によって、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を連続して下回る時間を計測し、この時間が所定時間に達した場合に非発電状態とみなして給電を停止するようにしたので、上述した問題が起こらない。従って、消費電流の少ないコンパレータを用いても確実に非発電状態を検知して、給電を停止することができるので、消費電流を大幅に削減することができる。また、一旦、コンパレータCOM1、COM2に給電が開始されると、少なくともタイマカウンタ５に設定された充電終了検出時間ＴＭが経過するまでは、継続してコンパレータCOM1〜COM4に給電が行われるので、小さな起電圧に対しても良好な応答性をもって充電することが可能となる。
【００９７】
＜２．第２実施形態＞
＜２−１：第２実施形態の構成＞
図１０は、本実施形態に係わる腕時計に使用されるチョッパ式充電回路の回路図である。
第２実施形態のチョッパ式充電回路１００’は、チョッパ回路２０’が図１に示す第１実施形態のチョッパ回路２０と相違する点を除いて、同様に構成されている。詳細には、チョッパ回路２０’において、ＰチャンネルＦＥＴP1、P2と並列にＰチャンネルＦＥＴP1'、P2'が設けられている点、およびサブコンデンサ選択部７’においてＰチャンネルＦＥＴP1'、P2'のオン・オフを制御する信号Pg'を生成する点が相違する。
【００９８】
上述した第１実施形態と同様に、このチョッパ回路２０’においてもサブコンデンサＣ１、Ｃ２とダイオードｄ１、ｄ２を用いて、出力端子ＡＧ１、ＡＧ２間に発生する起電圧を倍昇圧する。ただし、第１実施形態のチョッパ回路２０は、サブコンデンサＣ１、Ｃ２に蓄電された電荷を放電していたが、このチョッパ回路２０’では、サブコンデンサＣ１、Ｃ２に蓄電された電荷をメインコンデンサ３０に転送し、充電効率をさらに高めるようにしている。詳細には後述するが、チョッパ回路２０’は、電荷転送のために、信号Pg'を用いてＰチャンネルＦＥＴP1'、P2'を同時にオン・オフさせる。そして、これと並行して、ＮチャンネルＦＥＴN1'、N2'のうち電荷が蓄電されていないサブコンデンサ（例えば、C1）に接続されている一方のＮチャンネルＦＥＴ（例えば、N1'）をオフさせる一方、他方のＮチャンネルＦＥＴ(例えば、N2')をＰチャンネルＦＥＴP1'、P2'と相補的にオン・オフさせることによって、サブコンデンサ（例えば、C2）に蓄電された電圧をチョッパ昇圧している。より具体的には、ＰチャンネルＦＥＴP1'、P2'を同時にオン・オフさせる期間において、ＰチャンネルＦＥＴP1'、P2'がオンしている時には、他方のＮチャンネルＦＥＴをオフさせる一方、ＰチャンネルＦＥＴP1'、P2'がオフしている時には他方のＮチャンネルＦＥＴをオンさせている。
【００９９】
図１１は、信号Pg'を生成するサブコンデンサ選択部７’の回路図である。このサブコンデンサ部７’は、タイマカウンタ７８の替わりに信号CN1と信号CN2の論理積を算出するナンド回路８７を用いた点、アンド回路８２の出力信号を信号Pg'として出力する点、および、オア回路８４、８５を削除してアンド回路８３、８５の各出力信号を信号N1g、N2gとして出力する点、およびアンド回路８１の替わりにナンド回路８１'を用いる点を除いて、図７に示す第１実施形態のサブコンデンサ選択部７と同様に構成されている。
【００１００】
＜２−２：第２実施形態の動作＞
次に、第２実施形態に係わるチョッパ式充電回路１００’の動作を説明する。図１２は、本実施形態に係わるチョッパ式充電回路１００’のタイミングチャートである。なお、この例においては、非発電状態（時刻ｔ１０以前）においてサブコンデンサＣ２に接続されるＮチャンネルＦＥＴN2'がオン状態となっており、サブコンデンサＣ1に接続されるＮチャンネルＦＥＴN1'がオフ状態となっているものとする。ここで、チョッパ式充電回路１００’のフローチャートは、上述した図１７〜図２０に示すフローチャートのうち、図１８に示すＳＰ９、ＳＰ１０がＳＰＡ、ＳＰＢ、ＳＰＣに置き換わる点を除いて同様であるため、異なる処理（ＳＰＡ〜ＳＰＣ）を含むフローチャートを図２１及び図２２に示し、ＳＰ１５以降のフローチャートは図１９及び図２０を共用する。
【０１０１】
まず、時刻ｔ１０において、腕時計を装着した腕を使用者が動かしたとすると、交流発電機ＡＧが発電を開始する。このとき、ＡＧ２側に図１２（ａ）に示すように起電圧Ｖ２が発生したとすると、ＡＧ２→Ｃ２→N2'→GND→ｄ１→ＡＧ１の閉ループが形成され、これによりサブコンデンサＣ２が充電される（ＳＰ１Ａ〜ＳＰ３Ａ）。このため、出力端子ＡＧ２の電圧は、サブコンデンサＣ２の充電電圧によって起電圧Ｖ２が減少しても低下しない。
【０１０２】
次に、時刻ｔ１１において、ＡＧ２側の起電圧Ｖ２が“０”となり、逆にＡＧ１側に起電圧Ｖ１が発生すると、出力端子ＡＧ１の電圧は、図１２（ｂ）に示すようにサブコンデンサＣ２に充電された電圧Ｖｇ２と起電圧Ｖ２を加算したものとなる（ＳＰ１→ＳＰ２→ＳＰ３０→ＳＰ３１）。このため、時刻ｔ１１の直後に出力端子ＡＧ１の電圧は基準電圧Vrefを上回る。すると、発電検出部１０が発電状態を検知する（ＳＰ５）。但し、発電検出部１０のコンパレータCOM5、COM6には低消費電力のものが用いられるので、図１２（ｄ）に示すように信号φSLがハイレベルからローレベルに立ち下がるのは、発電検出部１０の応答時間ｔｄが経過した時刻ｔ１２となる。
【０１０３】
時刻ｔ１２に至ると、信号φSLがローレベルとなるので、ＡＧ２検出部３とＡＧ１検出部４に電源が給電され、出力端子ＡＧ２の電圧と基準電圧Vref2が比較されるともに、出力端子ＡＧ１の電圧と基準電圧Vref1とが比較される（ＳＰ６）。ここで、基準電圧Vref1、Vref2は、基準電圧Vrefよりも低く設定されているから、ＡＧ２検出部３とＡＧ１検出部４の各出力信号CN1、CN2は、図１２（ｅ）、（ｆ）に示すように、いずれもハイレベルとなる。
【０１０４】
図１１に示すサブコンデンサ選択部７’のナンド回路８７は、信号CN1と信号CN2の論理積を反転して出力信号８７ｓ（図１２（ｊ）参照）を生成する。従って、信号８７ｓは、出力端子ＡＧ１の電圧が基準電圧Vref1を上回り、かつ、出力端子ＡＧ２の電圧が基準電圧Vref2を上回る場合にローレベルとなる。出力用コイルＬには交流電圧が誘起されるので、仮に、サブコンデンサＣ１、Ｃ２による昇圧がなされないとすれば、出力端子ＡＧ１、ＡＧ２の各電圧が基準電圧Vref1、Vref2を同時に上回ることはない。換言すれば、サブコンデンサＣ１、Ｃ２のいずれか一方に電荷が充電されているため、出力信号８７ｓがローレベルとなるのである。
【０１０５】
ここで、信号Pg'は、ナンド回路８１'とアンド回路８２とによって生成され、図１２（ｇ）に示すように、信号８７ｓのローレベル期間中にクロック信号CLK1を反転した信号となる。これにより、期間ｔａおよび期間ｔｂにおいて、ＰチャンネルＦＥＴP1'、P2'がオンするので、出力端子ＡＧ１、ＡＧ２の電圧は当該期間ｔａ、ｔｂにおいて電源電圧Ｖddと一致する。これらの期間においては、ＡＧ１→P1'→Ｖdd→P2'→ＡＧ２の閉ループが形成されるので、出力用コイルＬにエネルギーを蓄積することになる。
【０１０６】
また、信号N1g、N2gは、信号φN1、φN2を信号８０ｓによってゲートしたものである。信号８０ｓは図１２（ｋ）に示すように時刻ｔ１６以前は、ローレベルとなるから、信号N1g、N2gは、図１２（ｌ）、（ｍ）に示すように時刻ｔ１６以前は、ローレベルとなる。従って、信号８７ｓがローレベル期間中は、ＮチャンネルＦＥＴN1、N2がオフしている。くわえて、信号N1g'は、図１２（ｈ）に示すように時刻ｔ１２から時刻ｔ１６の間においてローレベルとなる一方、信号N2g'は、図１２（ｉ）に示すように期間ｔａおよび期間ｔｂにおいてローレベルとなる一方、期間ｔｅおよび期間ｔｆでハイレベルとなる。
【０１０７】
従って、期間ｔｅおよび期間ｔｆにおいては、ＰチャンネルＦＥＴP1'、P2'がオフ状態、ＮチャンネルＦＥＴN2'がオン状態となるので、期間ｔａおよび期間ｔｂにおいて出力用コイルＬに蓄積されていたエネルギーが開放され、チョッパ昇圧が行われる（ＳＰＡ、ＳＰＢ）。このとき、ＡＧ１→Ｐ１→メインコンデンサ３０→GND→N2'→Ｃ２→ＡＧ２の閉ループが形成されると、サブコンデンサＣ２に蓄電された電荷がメインコンデンサ３０に転送される（ＳＰＣ）。この例では、時刻ｔ１３から時刻ｔ１４までの期間と時刻ｔ１５から時刻ｔ１６までの期間において電荷の転送が実行される。この電荷の転送に伴って、サブコンデンサＣ２の両端の電圧が低下する。
【０１０８】
やがて、出力端子ＡＧ２の電圧が基準電圧Vref1を下回ると（この例では、時刻ｔ１６）、信号CN1が立ち下がり、これに同期して、信号８０ｓがハイレベルとなる。上述したように信号N1g、N2gは、信号φN1、φN2を信号８０ｓによってゲートしたものであるから、時刻ｔ１６以降、信号N1g、N2gは信号φN1、φN2と各々一致する。従って、時刻ｔ１６から時刻ｔ１７までの期間においては、信号N1gによってＮチャンネルＦＥＴN1がオン・オフを繰り返す一方、信号N2gによってＮチャンネルＦＥＴN2がオン状態を維持する。これに対して、信号N2g'はハイレベルを維持するのでＮチャンネルＦＥＴN2'はオン状態となる一方、信号N1g'は信号N1gと一致するのでＮチャンネルＦＥＴN1'はＮチャンネルＦＥＴN1と同期してオン・オフを繰り返す（ＳＰＢ）。換言すれば、時刻ｔ１６からｔ１７までの期間においては、信号Ng1'と信号Ng1が同期するとともに、信号Ng2'と信号Ng2とが同期することになる。
【０１０９】
まず、ＮチャンネルＦＥＴN1がオン・オフを繰り返す一方、ＮチャンネルＦＥＴN2がオン状態を維持する。このため、ＮチャンネルＦＥＴN1、N2が同時にオン状態となる期間においては、出力用コイルＬにエネルギーが蓄積され、ＮチャンネルＦＥＴN1がオフする期間においてチョッパ昇圧が行われる。
【０１１０】
ところで、時刻ｔ１６において、出力端子ＡＧ２の電圧が基準電圧Vref2と一致したときには、サブコンデンサＣ２には基準電圧Vref2に相当する電荷が蓄電されているが、ＮチャンネルＦＥＴN2'はＮチャンネルＦＥＴN2と同期してオン・オフを繰り返すので、同時にオン状態となる期間において、Ｃ２→N2→GND→N2'→Ｃ２の閉ループが形成され、電荷が放電されることになる。すなわち、交流発電機ＡＧの起電圧をチョッパ昇圧する際には、電荷が充電されているサブコンデンサを含む閉ループをチョッパ周期に同期して形成することによって、サブコンデンサを放電している。これにより、時刻ｔ１０から時刻ｔ１９までの連続した起電圧が終了した後、次に出力用コイルＬに交流電圧が発生するときには、サブコンデンサの電荷は“０”の状態となっているから、サブコンデンサによる昇圧動作を毎回同じ状態から開始することができる。
【０１１１】
次に、時刻ｔ１７から時刻ｔ１８までの期間においては、出力端子ＡＧ２側に、再び起電圧が発生する。時刻ｔ１７では、出力端子ＡＧ２の電圧が基準電圧Vref1を上回るので、信号CN1がローレベルからハイレベルに立ち上がる。起電圧端子特定信号７１ｓは信号CN1の立ち上がりエッジでラッチする第２ラッチ回路７０によって生成されるので、起電圧端子特定信号７１ｓは、図１２（ｎ）に示すように時刻ｔ１７においてハイレベルとなる。
【０１１２】
また、この期間においては、信号N1gがハイレベルとなりＮチャンネルＦＥＴN1がオン状態となるから、出力端子ＡＧ１がＮチャンネルＦＥＴN1を介して低電位側ラインＬＬに接続される。また、この期間においては、信号N2gがクロック信号CLK1と一致するので、ＮチャンネルＦＥＴN2はオン・オフを繰り返すことになる（ＳＰＢ）。ＮチャンネルＦＥＴN2、N1が同時にオン状態になると、ＡＧ２→N2→GND→N1→ＡＧ１の閉ループが形成され、出力用コイルＬにエネルギーが蓄積される。一方、ＮチャンネルＦＥＴN1がオン状態でＮチャンネルＦＥＴN2がオフ状態になると、出力用コイルＬに蓄積されたエネルギーが開放されるので、チョッパ昇圧がなされる。これにより、出力端子ＡＧ２の電圧が電源電圧Ｖｄｄを上回ると、ＡＧ２→メインコンデンサ３０→GND→N1→ＡＧ１の閉ループが形成され、メインコンデンサ３０に充電電流が流れ込む（ＳＰＣ）。
【０１１３】
次に、時刻ｔ１８において、出力端子ＡＧ２の電圧が基準電圧Vref1を下回ると信号CN1がローレベルとなる。このとき、出力端子ＡＧ１の電圧は基準電圧Vref2を下回っているので信号CN2もローレベルとなっている。これらの条件が満たされると、タイマカウンタ５はクロック信号CLKの計測を開始する。そして、時刻ｔ１８から充電終了検出時間ＴＭが経過して時刻ｔ１９に至ると、ＳＲラッチ６がリセットされ、信号φSがハイレベルになる。信号φSLは、信号φSを発電検出部１０のインバータ１２およびノア回路１３を介して得られるものであるから、時刻ｔ１９において信号φSLはローレベルからハイレベルに立ち上がる。すると、立ち上がりエッジ検出回路ＥＤは信号φSLの立ち上がりエッジを検出して、図１２（ｏ）に示すように発電終了信号EDsの論理レベルをローレベルに変化させる（ＳＰ２１、ＳＰ２２）。すると、レジスタ７２が発電終了信号EDsに同期して記憶状態を更新する（ＳＰ２３〜ＳＰ２７）。この例では、時刻ｔ１７以降において起電圧端子特定信号７１ｓがハイレベルとなっているので、レジスタ７２の記憶状態（信号７２ｓ）は、図１２（ｐ）に示すように時刻ｔ１９において“Ｈ”に更新される。
【０１１４】
すなわち、出力端子ＡＧ１、ＡＧ２のうち、連続した交流電圧の発生期間の終了直前にどちらの出力端子に正極の起電圧が発生していたかが記憶される。そして、この記憶状態に基づいて、サブコンデンサの選択が行われる。この例では、終了直前には出力端子ＡＧ２側が正極の起電圧が発生したので、低電圧側の出力端子ＡＧ１に接続されるサブコンデンサＣ１の選択が行われる（ＳＰ２６）。具体的には、時刻ｔ１９において信号N1g'がハイレベルとなり、ＮチャンネルＦＥＴN1がオン状態となる。これにより、次の発電に備えて、サブコンデンサの選択が行われることになる。
【０１１５】
以上説明したように、第２実施形態のチョッパ式充電回路１００’によれば、第１実施形態と同様に、サブコンデンサＣ１、Ｃ２を用いて交流発電機ＡＧの起電圧を倍昇圧し、発電検出部１０は倍昇圧された起電圧に基づいて、発電状態を検出するようにしたので、発電状態の検出に用いる閾値電圧を比較的高く設定しても、発電状態を早期に検出することができる。くわえて、起電圧を倍昇圧すると一方のサブコンデンサに電荷を蓄積するが、発電状態を検出した直後に、チョッパ昇圧して、一方のサブコンデンサ蓄積された電荷をメインコンデンサ３０に転送するようにしたので、充電効率をより一層高めることができる。
【０１１６】
このように本実施形態にあっては、制御系統の消費電流を大幅に削減しつつ、充電開始時期を早めることができるので、充電効率の高いチョッパ式充電回路１００’を提供することができる。また、軽薄で小型であることが要求される腕時計では、その内部に設ける交流発電機ＡＧは小型のものにせざるを得ない。このため、交流発電機ＡＧで発生する起電圧は小さく、整流効率はよくない。従って、上述したチョッパ式充電回路１００’のように充電効率の良いものを腕時計に適用することは極めて有用である。特に、上述したチョッパ式充電回路１００では、使用者が腕時計を腕に装着していない期間にあっては、最も消費電流の少ないコンパレータCOM5、COM6にのみ給電して発電の状態を監視するようにしたので、その間に消費される電流はごく少ない。このため、使用者が腕時計を長期間使用しなかった場合であっても、時計が止まってしまい使いたい時に時間がわからないといった事態を大幅に少なくすることができる。
【０１１７】
＜４．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
（１）上述した各実施形態においては、チョッパ式充電回路１００、１００’を用いた電子機器の一例として腕時計を取り上げ説明したが、本発明はこれに限定されるものではなく、例えば、携帯型の血圧計、携帯電話機、ページャ、万歩計等に適用することができる。要は電力を消費する電子機器、特に携帯電子機器であればどのようなものに適用してもよい。このような電子機器においては、電池がなくてもそこに内蔵される電子回路や機構系を継続して動作させることができるので、何時でも電子機器を使用することができ、また、煩わしい電池の交換を不要にできる。さらには、電池の廃棄に伴う問題が生ずることもない。
【０１１８】
なお、電池と上述したチョッパ式充電回路１００、１００'と兼用してもよく、この場合は、電子機器を長時間持ち歩かなかった場合に、電池からの電力により即座に電子機器を動作させることができ、その後、使用者が電子機器を持ち歩くことによって、発電された電力によって電子機器を動作させることができる。
【０１１９】
（２）上述した各実施形態においては、スイッチ手段の一例として、ＰチャンネルＦＥＴP1、P2、ＮチャンネルＦＥＴN1、N2を例示したが、ＰチャンネルＦＥＴP1、P2の替わりにＰＮＰ型のトランジスタ、ＮチャンネルＦＥＴN1、N2の替わりにＮＰＮ型のバイポーラトランジスタを使用してもよい。ただし、これらのバイポーラトランジスタにあっては、エミッタ・コレクタ間の飽和電圧が０．３Ｖ程度あるのが通常であるから、交流発電機ＡＧの起電圧が小さい場合には、上述した実施形態のようにＦＥＴを使用することが望ましい。
（３）上述した各実施形態において、コンパレータCOM1〜COM4、各論理回路をＦＥＴを使用して構成し、チョッパ式充電回路１００、１００’全体を１チップのＩＣに内蔵するようにしてもよい。
【０１２０】
（４）上述した各実施形態においては、低電位側ラインＬＬ側のＮチャンネルＦＥＴN1、N2をクロック信号CLK1に同期してスイッチングを行うことによりチョッパ動作させたが、コンパレータCOM1〜COM4や論理回路等を上下反転するように構成して、電源Vdd側のＰチャンネルＦＥＴP1、P2をスイッチングするように構成してもよい。この場合には、電源Vddと低電位側ラインＬＬの関係が逆転するので、図２に示す抵抗R1、R2は電源Vddに接続され、基準電圧Vrefは電源Vddに対して与えられる。また、基準電圧Vref1、Vref2は電源Vddに対して与えられる。すなわち、スイッチングを行うＦＥＴが接続されるラインに対して各基準電圧が与えられることになる。要は、二つのライン間でチョッパ動作をさせるに際し、交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２の電圧を二つの閾値と比較し、その比較結果に応じてコンパレータに給電し、消費電流を削減するのであればどのようなものであってもよい。
【０１２１】
（５）上述した各実施形態においては、全波整流を行うチョッパ回路を一例として説明したが、本発明はこれに限定されるものではなく、図１５に示すブリッジ型の充電回路にも適用できることは勿論である。この場合には、図１に示すダイオードｄ１、ｄ２、サブコンデンサＣ１、Ｃ２、ＮチャンネルＦＥＴN1'、N2'、発電検出部１０を追加し、コンパレータCOM1〜COM4への電源供給を制御するようにすればよい。
【０１２２】
（６）上述した各実施形態においては、発電検出部１０は、交流発電機ＡＧの各出力端子ＡＧ１、ＡＧ２の電圧を常時監視していたが、本発明はこれに限定されるものではなく、所定周期毎に各出力端子ＡＧ１、ＡＧ２の電圧を監視するようにしてもよい。
さらに、充電終了検出時間ＴＭを適宜設定して各出力端子ＡＧ１、ＡＧ２のうちいずれか一方の電圧に基づいて、発電状態を監視するようにしてもよい。例えば、充電終了検出時間ＴＭを３０ｍｓに設定し、一方の出力端子の電圧に基づいて発電状態を監視した場合と両方の出力端子に基づいて発電状態を監視した場合とで発電電力を比較すると、両者はほぼ一致する。したがって、充電終了検出時間ＴＭを適宜設定することによって、一方の出力端子の電圧に基づいて発電状態を検出することが可能となる。この場合には、コンパレータCOM5、COM6のうちいずれか一方を削減できるので、スタンバイ時の消費電流をさらに低減することができる。具体的には、スタンバイ時の消費電流を略５．５ｎＡにすることができるので、通常動作時の約１／１００に削減できる。また、従来のショットキーダイオードを使用した整流回路にあっては、一素子当たり約２０ｎＡのリーク電流があるので、これと比較しても消費電流を低減することができる。
【０１２３】
（７）上述した各実施形態に係わるチョッパ式充電回路は、ゼンマイ式発電機を備えた電子制御機械時計に応用してもよい。図１３は、電子制御機械時計の機械構造を示す斜視図である。この腕時計において、ゼンマイ１１０はリューズ（図示せず）に連結されており、リューズを巻くことによって、ゼンマイ１１０に機械エネルギーが蓄積されるようになっている。ゼンマイ１１０と発電機１３０のロータ１３１の間には、増速輪列１２０が設けられている。増速輪列１２０は、分針１２４が固定されている二番車１２１、三番車１２２、および秒針１２５が固定されている四番車１２３等から構成されている。そして、この増速輪列１２０によってゼンマイ１１０の運動が発電機１３０のロータ１３１に伝達され、発電が行われるようになっている。ここで、発電機１３０は電磁ブレーキとしても作用し、増速輪列１２０に固定された指針を定速で回転させている。この意味において、発電機１３０は調速機としても機能する。
【０１２４】
次に、図１４は、電子制御機械時計の電気的構成を示すブロック図である。図において、チョッパ回路２００は、発電機１３０と整流回路１４０とによって構成されている。発電機１３０の起電圧は、整流回路１４０によって整流され、コンデンサ１５０に充電される。コンデンサ１５０は、チョッパ回路２００、調速回路１７０、および発振回路１６０に電力を給電している。発振回路１６０は水晶振動子１６１を用いてクロック信号CLKを生成している。この調速回路１７０において、検出回路１０２が発電機１３０の発電周波数を検出すると、制御回路１０３は、この検出結果に基づいて、ロータ１３１の回転周期がクロック信号CLKの周期と合うように電磁ブレーキを調整してロータ１３１の回転速度を一定にするように整流回路１４０を制御している。この場合、整流回路１４０は、クロック信号CLKに基づいて生成された制御信号によって制御される。
【０１２５】
ここで、発電機１３０の回転制御は、発電機１３０のコイル両端を短絡可能なスイッチでオン・オフしてチョッパすることで行っている。このスイッチは、例えば、上述した実施形態におけるＮチャンネルＦＥＴN1、N2が相当する。このチョッパによって、スイッチをオンした時には、発電機１３０にショートブレーキが掛かり、かつ発電機１３０のコイルに電気エネルギーが蓄積される。一方、スイッチをオフすると、発電機１３０が動作し、コイルに蓄積されていた電気エネルギが開放され起電圧が生じる。この時の起電圧には、スイッチをオフしていた時の電気エネルギーが加わるので、その値を高めることができる。このため、発電機１３０をチョッパで制御すると、ブレーキ時の発電電力の低下をスイッチオフ時の起電圧の高まり分で補填でき、発電電力を一定以上に保ちながら、制動トルクを増加でき、持続時間の長い電子制御式機械時計を構成することができる。このような電子制御式機械時計において、上述した実施形態で詳述したチョッパ回路の給電方法および給電停止方法を適用してもよい。この場合には、充電効率を更に向上させ、持続時間のより長い電子制御式機械時計を提供することができる。
【０１２６】
（８）上述した各実施形態においては、交流発電機の起電力を充電する場合について述べたが、本発明はこれに限らず、商用交流電源や電磁波などの交流電圧を充電する場合にも広く適用することができる。
また、電力を入力する方法は、コイルを介して誘導起電力を入力するなどの非接触で入力する方法を適用してもよい。この場合、チョッパ式充電回路は、出力用コイルＬに代えて、リアクタンス素子を備えればよい。外部機器から電力を供給する際には、このリアクタンス素子に電磁波を入力させ、リアクタンス素子の端子間に起電圧を発生させればよい。
（９）上述したチョッパ式充電回路では、ＮチャンネルＦＥＴN2、N1を同時にオン状態にすることによって、閉ループを形成して出力用コイルＬにエネルギーを蓄積するようにしたが、本発明はこれに限定されるものではなく、閉ループは発電コイルの両端を短絡して形成してもよく、あるいは、ダイオードや抵抗等を介して閉ループを形成してもよいことは勿論である。
【０１２７】
【発明の効果】
以上説明したように本発明によれば、入力端子間に発生する交流電圧を倍昇圧した電圧に基づいて、所定の振幅以上の交流電圧が発生したか否かを検出するようにしたので、ノイズの影響を受けることなく交流電圧の検出を早期に行うことができる。
【図面の簡単な説明】
【図１】 第１実施形態に係わる腕時計に使用されるチョッパ式充電回路の回路図である。
【図２】 同チョッパ式充電回路の発電検出部の回路図である。
【図３】 同チョッパ式充電回路において、ＮチャンネルＦＥＴN2'をオン状態とする一方、ＮチャンネルＦＥＴN1'をオフ状態にした場合におけるサブコンデンサＣ１とその周辺構成の等価回路を示す回路図である。
【図４】 図３の等価回路において、出力端子ＡＧ１と出力端子ＡＧ２の電圧を各々示すタイミングチャートである。
【図５】 同チョッパ式充電回路のＶdd検出部の構成を示す回路図である。
【図６】 同チョッパ式充電回のＡＧ２検出回路の構成を示す回路図である。
【図７】 同チョッパ式充電回路のサブコンデンサ選択部の回路図である。
【図８】 同実施形態の交流発電機ＡＧとその周辺機構の構成を示す斜視図である。
【図９】 同チョッパ式充電回路の動作を示すタイミングチャートである。
【図１０】 第２実施形態に係わるチョッパ式充電回路の回路図である。
【図１１】 同チョッパ式充電回路のサブコンデンサ選択部の回路図である。
【図１２】 同チョッパ式充電回路の動作を示すタイミングチャートである。
【図１３】 変形例に係わる電子制御機械時計の機械構造を示す斜視図である。
【図１４】 変形例に係わる電子制御機械時計の電気的構成を示すブロック図である。
【図１５】 従来の充電回路の構成を示す回路図である。
【図１６】 従来の充電回路の起電圧ＶＧと閾値電圧ＶＤの関係を示した波形図である。
【図１７】 第１実施形態に係わるチョッパ式充電回路の動作を示すフローチャートである。
【図１８】 図１７の続きのフローチャートである。
【図１９】 図１７の続きのフローチャートである。
【図２０】 図１７の続きのフローチャートである。
【図２１】 第２実施形態に係わるチョッパ式充電回路の動作を示すフローチャートである。
【図２２】 図２１の続きのフローチャートである。
【符号の説明】
７、７’……サブコンデンサ選択部（制御部）
１０……発電検出部（検出手段、検出部）
２０……チョッパ回路
３０……大容量コンデンサ
１００……チョッパ式充電回路点
ＡＧ……交流発電機
ＡＧ１、ＡＧ２……出力端子（第１入力端子、第２入力端子）
Ｌ……出力用コイル（インダクタンス素子）
Ｃ１、Ｃ２……サブコンデンサ（第１容量素子、第２容量素子）
ｄ１、ｄ２……ダイオード（第１ダイオード、第２ダイオード）
ＬＬ……低電位側ライン（ライン、第２ライン）
ＬＨ……高電位側ライン（第１ライン）
Ｎ１、Ｎ２……ＮチャンネルＦＥＴ
Ｎ１'、Ｎ２'……ＮチャンネルＦＥＴ
Ｐ１、Ｐ２……ＰチャンネルＦＥＴ
【発明の属する技術分野】
本発明は、入力端子間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出するのに好適な交流電圧検出回路および方法、充電回路および方法、チョッパ充電回路および方法、電子機器ならびに計時装置に関する。
【０００２】
【従来の技術】
発電機によって発電された交流電圧をコンデンサや電池に充電する充電回路として、ブリッジ型の充電回路が知られている。図１５は、従来の充電回路の回路図である。この充電回路においては、発電機ＡＧの出力端子Ａ、Ｂの電圧と電源Vddの電圧とを比較するコンパレータCOM1、COM2、発電機ＡＧの出力端子Ａ、Ｂの電圧とグランドGNDの電圧を比較するコンパレータCOM3、COM4、および充電電流を蓄電する大容量のコンデンサＣが各々設けられている。そして、各コンパレータCOM1〜COM4の出力によりＰチャンネルＦＥＴP1、P2、N1、N2のオン・オフが制御される。
【０００３】
ここで、出力端子Ａの電圧がグランドGNDの電圧以下になると、コンパレータCOM3によってＮチャンネルＦＥＴN1がオン状態とされるので、出力端子ＡＧ１が接地される。また、出力端子Ｂの電圧が電源Vddの電圧を越えると、コンパレータCOM2によって、ＰチャンネルＦＥＴP2がオンとされるので、電荷が矢印の経路でコンデンサＣに充電される。この場合、出力端子Ｂの電圧が電源Vddの電圧を越えない限り、ＰチャンネルＦＥＴP2はオンとならないので、矢印と逆の経路で電流が流れて、コンデンサＣが放電するといった不都合が生じないようになっている。
【０００４】
このように、従来の充電回路にあっては、電界効果トランジスタとコンパレータを組み合わせて、一定の条件の下に一方向に電流を流す一方向性ユニットを構成し、これによって、交流電圧を効率よく充電できるようになされている。
【０００５】
この充電回路にあっては、発電機ＡＧが発電しない期間においても、コンデンサＣに蓄積された電気エネルギーがコンパレータによって消費されてしまい、充電効率が低下するといった問題がある。
【０００６】
【発明が解決しようとする課題】
ところで、コンパレータは、電界効果トランジスタで構成されるがそのトランジション周波数は消費電流が少ない程、低くなる。また、コンパレータの動作速度は、そこに用いられる電界効果トランジスタのトランジション周波数に応じて定まり、トランジション周波数が低い程、動作速度が遅くなる。上述したように、発電検出用のコンパレータには低消費電流タイプのものを使用する必要があるので、出力端子Ａ、Ｂ間に一定レベルを越える起電圧がコンパレータに入力されても、すぐには発電を検出することができない。
【０００７】
ここで、発電検出用のコンパレータに入力する閾値電圧を下げて、早期に発電を検出することも考えられる。しかし、閾値電圧を下げると交流発電機ＡＧの出力用コイルにノイズが誘起されたときに誤動作してしまう。このため、閾値電圧を下げるのには、限界がある。
この点について、具体的に説明する。図１６は、出力端子Ａ、Ｂ間に発生する起電圧ＶＧと閾値電圧ＶＤの関係を示したものである。この例では、ノイズＮによって誤動作しないように、閾値電圧ＶＧを設定してある。このため、時刻ｔ０から時刻ｔ１までの期間は、起電圧が発生しているにも拘わらず、発電状態を検出することができないといった問題がある。
【０００８】
また、このようなチョッパ式充電回路においては、出力端子Ａ、Ｂ間に発生する起電圧が極小さい場合は、出力用コイルのインダクタンスに蓄積されたエネルギーが少ないため、チョッパ電圧に変換してもコンデンサＣの端子電圧Ｖｄｄ以上に昇圧せず、コンデンサＣを充電することなく出力用コイルの内部抵抗などによって消費されてしまうこととなる。また、出力端子Ａ、Ｂ間に発生する起電圧が大きい場合でも、充電を開始してチョッパ電圧がコンデンサＣの端子電圧Ｖｄｄ以下になると、コンデンサＣを充電することなく出力用コイルの内部抵抗などによって消費されてしまうこととなる。このような出力用コイルの内部抵抗などによって消費されていたインダクタンスに蓄積されたエネルギーをコンデンサＣに充電することができれば、チョッパ式充電回路の充電効率を更に高くすることができると考えられる。
【０００９】
本発明は上述した事情に鑑みてなされたものであり、充電効率を高くすることができ、また、入力端子間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを早期に検出することができる交流電圧検出回路、これを適用した充電回路、チョッパ充電回路、電子機器および計時装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明の交流電圧検出回路は、第１入力端子と第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出するものであって、前記第１入力端子に接続される第１容量素子と、前記第２入力端子に接続される第２容量素子と、前記インダクタンス素子に交流電圧の誘起が開始されると、前記第１または第２入力端子のうち一方の入力端子に接続される容量素子を含む充電経路を形成する一方、他方の入力端子に接続される容量素子を含む充電経路を遮断する充電手段と、前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に交流電圧が誘起されたことを検出する検出手段とを備えたことを特徴とする。
【００１１】
この発明によれば、インダクタンス素子に交流電圧が生じると、一方の入力端子に接続される容量素子に電荷が充電される。そして、交流電圧の位相が１８０度進んで他方の入力端子の電圧が一方の入力端子の電圧より高くなると、他方の入力端子の電圧は、交流電圧と容量素子に充電された電圧となる。従って、他方の入力端子の電圧は倍昇圧されることになる。このため、検出部は、倍昇圧された電圧に基づいて検出を行うことができる。この場合、インダクタンス素子にノイズが誘起されたとしても、それは、容量素子によって積分されてしまうので、ノイズによって検出部が誤動作するといったことは殆どない。
【００１２】
また、本発明の交流電圧検出回路は、第１入力端子と第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出するものであって、前記第１入力端子とライン間に接続される第１ダイオードと、前記第１入力端子と前記ライン間に接続される第１容量素子および第１スイッチング素子と、前記第２入力端子と前記ライン間に接続される第２ダイオードと、前記第２入力端子と前記ライン間に接続される第２容量素子および第２スイッチング素子と、前記インダクタンス素子に連続した交流電圧が誘起されている期間は、前記第１または第２スイッチング素子のうちいずれか一方をオンし、他方をオフするように制御するとともに、前記第１および第２入力端子のうち当該期間終了直前に端子電圧が低い方の入力端子と前記ライン間に接続されるスイッチング素子を当該期間終了後にオンするように制御する制御部と、前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出する検出部とを備えたことを特徴とする。
【００１３】
ここで、上述した交流発電検出回路は、前記第１または第２容量素子のうち、前記検出部によって交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えることが好ましい。
【００１４】
くわえて、前記放電部は、前記第１入力端子と前記ライン間に接続される第３スイッチング素子と、前記第２入力端子と前記ライン間に接続される第４スイッチング素子とを備え、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において、前記第１または第２スイッチング素子のうちオンとなっている素子に対応する前記第３または第４スイッチング素子をオンさせるものであってもよい。
【００１５】
次に、本発明に係る充電回路は、第１入力端子と第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を整流して、第１ラインと第２ライン間に接続される容量素子に充電するものであって、前記第１ラインと前記第１入力端子間に接続される第１スイッチング素子と、前記第１ラインと前記第２入力端子間に接続される第２スイッチング素子と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子と、前記第１および第２ラインの各電位と、前記第１および第２入力端子の各電位とに基づいて、前記第１乃至第４スイッチング素子のオン・オフを制御する第１制御部と、前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出すると、前記第１制御部に電源を給電する給電部と、前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせる第２制御部とを備えたことを特徴とする。
【００１６】
この充電回路は、前記第１または第２容量素子のうち、前記給電部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えることが好ましい。
【００１７】
さらに、前記放電部は、前記給電部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第５または第６スイッチング素子のうちオンとなっている素子に対応する前記第３または第４スイッチング素子をオンさせることが好ましい。
【００１８】
次に、本発明のチョッパ式充電回路は、第１入力端子と第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧をクロック信号に同期してチョッパ昇圧し、第１ラインと第２ライン間に接続される容量素子に充電するものであって、前記第１ラインと前記第１入力端子間に接続される第１スイッチング素子と、前記第１ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて前記第１スイッチング素子のオン・オフを制御する第１制御部と、前記第１ラインと前記第２入力端子間に接続される第２スイッチング素子と、前記第１ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて前記第２スイッチング素子のオン・オフを制御する第２制御部と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて、前記第３スイッチング素子を前記クロック信号に同期してオン・オフさせる第３制御部と、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて、前記第４スイッチング素子を前記クロック信号に同期してオン・オフさせる第４制御部と、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子と、前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出する検出部と、前記検出部によって、予め定められた振幅以上の交流電圧が誘起されたことが検出された後、前記第１乃至４制御部に電源を給電する給電部と、前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせる補助容量素子選択部とを備えたことを特徴とする。
【００１９】
このチョッパ充電回路は、前記第１または第２補助容量素子のうち、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えることが好ましい。
【００２０】
ここで、前記放電部は、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第５または第６スイッチング素子のうちオンとなっている素子を、当該素子に対応する前記第３または第４スイッチング素子のオン・オフに同期してオン・オフさせることが望ましい。
【００２１】
さらに、上述したチョッパ充電回路は、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第１または第２補助容量素子に蓄電されている電荷を前記容量素子に転送する転送手段を備えることが望ましい。
【００２２】
ここで、転送手段は、前記第１ラインと前記第１入力端子間に接続される第７スイッチング素子と、前記第１ラインと前記第２入力端子間に接続される第８スイッチング素子とを備え、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出されてから一定期間において、前記第７および第８スイッチング素子を同時にオン・オフさせ、前記第１または第２容量素子のうち電荷が蓄電されていないものに対応する前記第５または第６スイッチング素子のうち一方をオフさせるとともに、他方のスイッチング素子を前記第７および第８スイッチング素子と相補的にオン・オフさせることが好ましい。より具体的には、前記一定期間において、他方のスイッチング素子を前記第７および第８スイッチング素子がオンしている時にオフさせる一方、前記第７および第８スイッチング素子がオフしている時にオンさせればよい。
【００２３】
くわえて、チョッパ充電回路の給電部は、前記第３および前記第４制御部に給電した後、前記第１および前記第２制御部への給電を開始することが好ましい。
ここで、前記給電部は、前記第３および前記第４制御部に給電した後、前記第３または前記第４制御部によって前記第３または第４スイッチング素子のオン・オフ制御が開始されたことを検出すると、前記第１および前記第２制御部への給電を開始することが望ましい。
【００２４】
また、チョッパ充電回路において、前記第１ラインは電源ラインであり、前記第２ラインはグランドであってもよいし、逆に、前記第１ラインはグランドであってもよい。
【００２５】
また、チョッパ充電回路において、前記検出部の消費電流を前記第３および第４制御部の消費電流よりも低く、前記第３および第４制御部の消費電流を前記第１および第２制御部の消費電流よりも低く設定することが好ましい。
【００２６】
次に、本発明の電子機器は、上述したチョッパ充電回路を内蔵するとともに、前記チョッパ充電回路から給電される電力によって、動作することを特徴とする。
次に、本発明の計時装置は、上述したチョッパ充電回路と、前記チョッパ充電回路から給電され、時刻を計測する時計回路とを備えることを特徴とする。
次に、本発明の交流電圧検出方法は、第１容量素子が接続される第１入力端子と第２容量素子が接続される第２入力端子との間に介挿されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出することを前提とし、前記インダクタンス素子に交流電圧の誘起が開始されると、前記第１または第２入力端子のうち一方の入力端子に接続される容量素子を含む充電経路を形成する一方、他方の入力端子に接続される容量素子を含む充電経路を遮断し、前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に交流電圧が誘起されたことを検出することを特徴とする。
次に、本発明の交流電圧検出方法は、第１入力端子とライン間に接続される第１ダイオードと、第１入力端子と前記ライン間に接続される第１容量素子および第１スイッチング素子と、第２入力端子と前記ライン間に接続される第２ダイオードと、第２入力端子と前記ライン間に接続される第２容量素子および第２スイッチング素子とを備えた検出回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出することを前提とし、前記インダクタンス素子に連続した交流電圧が誘起されている期間は、前記第１または第２スイッチング素子のうちいずれか一方をオン、他方をオフさせ、前記第１および第２入力端子のうち当該期間終了直前に端子電圧が低い方の入力端子と前記ライン間に接続されるスイッチング素子を当該期間終了後にオンさせ、前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出することを特徴とする。
次に、本発明の充電方法は、第１ラインと第１入力端子間に接続される第１スイッチング素子と、前記第１ラインと第２入力端子間に接続される第２スイッチング素子と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子とを備えた充電回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を整流して、前記第１ラインと前記第２ライン間に接続される容量素子を充電することを前提とし、前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出し、この検出後に、前記第１および第２ラインの各電位と、前記第１および第２入力端子の各電位とに基づいて、前記第１乃至第４スイッチング素子のオン・オフを制御し、前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせることを特徴とする。
次に、本発明のチョッパ充電方法は、第１ラインと第１入力端子間に接続される第１スイッチング素子と、前記第１ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて前記第１スイッチング素子のオン・オフを制御する第１制御部と、前記第１ラインと第２入力端子間に接続される第２スイッチング素子と、前記第１ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて前記第２スイッチング素子のオン・オフを制御する第２制御部と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて、前記第３スイッチング素子を前記クロック信号に同期してオン・オフさせる第３制御部と、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて、前記第４スイッチング素子を前記クロック信号に同期してオン・オフさせる第４制御部と、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子とを備えたチョッパ充電回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を前記クロック信号に同期してチョッパ昇圧し、前記第１ラインと前記第２ライン間に接続される容量素子を充電することを前提とし、前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出し、前記検出部によって、予め定められた振幅以上の交流電圧が誘起されたことが検出された後、前記第１乃至４制御部に電源を給電し、前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせることを特徴とする。
【００２７】
【発明の実施の形態】
以下、チョッパ式充電回路を適用した腕時計を本発明の一実施形態として説明する。
【００２８】
＜１．第１実施形態＞
＜１−１：第１実施形態の構成＞
図１は、本実施形態に係わる腕時計に使用されるチョッパ式充電回路の回路図である。
チョッパ式充電回路１００は、交流発電機ＡＧの発電状態の有無を検出する発電検出部１０と、交流発電機ＡＧの起電圧をパルス状のチョッパ電圧に変換するチョッパ回路２０と、チョッパ回路２０によって得られるチョッパ電圧が充電されるメインコンデンサ３０から大略構成されている。ここで、メインコンデンサ３０は高電位側ラインＬＨと低電位側ラインＬＬとの間に接続されている。以下の説明では、低電位側ラインＬＬを基準とした高電位側ラインＬＨの電圧をＶddと称することにする。また、図１において符号Ｌは交流発電機ＡＧの出力用コイルであり、その出力端子ＡＧ１、ＡＧ２がチョッパ式充電回路１００の各入力端子に接続されている。
【００２９】
＜１−１−１：発電検出部＞
まず、発電検出部１０について説明する。発電検出部１０は、交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２の電圧を予め定められた閾値と比較して、閾値を越えた場合に交流発電機ＡＧが発電状態にあると判別するものであり、例えば、図２に示す回路によって構成される。
【００３０】
図２において、抵抗R1を介して接地されるコンパレータCOM5の正入力端子は、出力端子ＡＧ１と接続されており、また、その負入力端子には基準電圧Vrefが供給されている。一方、抵抗R2を介して接地されるコンパレータCOM6の正入力端子は、出力端子ＡＧ２と接続されており、また、その負入力端子には基準電圧Vrefが供給されている。また、基準電圧Vrefは、交流発電機ＡＧが発電状態にあるか否かを検出できるように、グランドGNDの電圧を上回るように設定されている。
【００３１】
従って、コンパレータCOM5、COM6のうちいずれか一方の出力信号がハイレベルとなれば発電状態にあることを検出することができる。このため、オア回路１１は両信号の論理和を算出し、これを交流発電機ＡＧが発電状態にあるか否かを示す信号φAGとして出力する。また、ノア回路１３の一方の入力端子には、後述するＳＲラッチ回路６（図１参照）で生成される信号φSが反転回路１２を介して供給され、その他方の入力端子には、オア回路１１の出力信号φAGが供給される。これらの信号に基づいてノア回路１３は信号φSLを生成する。
【００３２】
この信号φSLは、後述するＡＧ２検出部３およびＡＧ１検出部４に電源を給電する制御信号として用いられ、信号φSLが発電状態を指示する時（ローレベル）、ＡＧ２検出部３およびＡＧ１検出部４が動作し、出力用コイルＬの各出力端子ＡＧ１、ＡＧ２の電圧が所定レベルを越えたか否かを検出する。そして、チョッパ回路２０のノア回路NOR3、タイマカウンタ５、ＳＲラッチ回路６からなる部分は、所定レベルを越える起電圧が発生していることが検出されると、検出時から一定時間が経過するまで、信号φSをアクティブにする。
【００３３】
これにより、Ｖdd検出部１および２が動作し、メインコンデンサ３０に対する充電が可能となる。すなわち、発電検出部１０における発電状態の検出を契機として、チョッパ式充電回路１００の各部分への給電が順次行われることになる。従って、交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２間に起電圧が発生してから、信号φSLをアクティブとするまでの時間が短い程、発生した起電圧を有効に利用することができる。
【００３４】
＜１−１−２：チョッパ回路＞
次に、チョッパ回路２０の主要部は、図１に示す通り、ＰチャンネルＦＥＴP1、P2が、各出力端子ＡＧ１、ＡＧ２と高電位側ラインＬＨとの間に各々接続され、ＮチャンネルＦＥＴN1、N2が、出力端子ＡＧ１、ＡＧ２と低電位側ラインＬＬとの間に接続されるブリッジ型の構成となっている。このチョッパ回路２０では、ＮチャンネルＦＥＴN1、N2をチョッパ動作させ、出力用コイルＬに誘起される交流発電機ＡＧの起電圧をチョッパ昇圧して、メインコンデンサ３０を充電するようになっている。
【００３５】
また、出力端子ＡＧ１と低電位側ラインＬＬとの間には、ダイオードｄ１が挿入されるとともに、サブコンデンサＣ１とＮチャンネルＦＥＴN1'が直列に接続されている。一方、出力端子ＡＧ２と低電位側ラインＬＬとの間には、ダイオードｄ２が並列に接続されるとともに、サブコンデンサＣ２とＮチャンネルＦＥＴN2'が直列に接続されている。なお、この例では、ダイオードｄ１、ｄ２を設けたが、チョッパ回路２０を集積回路として構成する場合には、ダイオードｄ１、ｄ２としてＮチャンネルＦＥＴN1、N2に付随する寄生ダイオードを利用してもよい。
【００３６】
ここで、サブコンデンサＣ１、Ｃ２の機能について、図３、図４を参照して説明する。図３は、ＮチャンネルＦＥＴN2'をオン状態とする一方、ＮチャンネルＦＥＴN1'をオフ状態にした場合におけるサブコンデンサＣ２とその周辺構成の等価回路を示す回路図であり、図４は、この状態における出力端子ＡＧ１と出力端子ＡＧ２の電圧を示すタイミングチャートである。
【００３７】
出力用コイルＬに起電圧が誘起され、図４に示すように、時刻ｔ１からＡＧ２側が正極の起電圧が発生したとすると、この起電圧によってサブコンデンサＣ２が充電される。このとき、ダイオードｄ１はオン状態となって、ＡＧ２→Ｃ２→ｄ１→ＡＧ１の経路で閉ループが形成され、充電電流がサブコンデンサＣ２に流れ込む。このため、ＡＧ２側が正極の起電圧が、時刻ｔ２において最大となった後、次第に小さくなっても、サブコンデンサＣ２に充電された電荷が放電されない。従って、出力端子ＡＧ２の電圧は、時刻ｔ２以降も減少しない。
【００３８】
一方、時刻ｔ３からＡＧ１側が正極の起電圧が発生すると、ダイオードｄ１はオフ状態となる。出力端子ＡＧ１の電圧は、出力用コイルＬの両端に誘起される起電圧とサブコンデンサＣ２の電圧とを加算したものとなる。このため、時刻ｔ３以降において、出力端子ＡＧ１の電圧は、時刻ｔ３における出力端子ＡＧ１の電圧Ｖｇ２と起電圧を加算したものとなり、図に示すように昇圧される。換言すれば、ダイオードｄ１とサブコンデンサＣ２によって、起電圧を２倍に昇圧することができる。
【００３９】
従って、上述した発電検出部１０は、２倍に昇圧された起電圧に基づいて発電検出を行うことが可能となる。このため、例えば、発電検出部１０の基準電圧Vrefが、図４に示すＶ１として設定されているとすれば、時刻ｔ４から発電検出部１０の応答時間ｔｄが経過した後、信号φSLをアクティブにすることができる。一方、仮に、サブコンデンサＣ１、Ｃ２を備えていないとすれば、さらに、時間が経過して起電圧がＶ１を越えた時、始めて発電検出部１０が発電状態を検知することになる。換言すれば、起電圧を２倍に昇圧することによって、発電状態を早く検知することができる。この結果、従来、有効な起電圧が発生しているにも拘わらず、充電できなかった期間において、チョッパ回路２０を動作させ、充電効率を高めることが可能となる。
【００４０】
ここで、Ｖdd検出部１、２の回路図を、図５に示す。なお、図５において括弧で示した符号は、Ｖdd検出部２に対応するものであり、括弧外の符号はＶdd検出部１に対応するものである。この図に示すように、Ｖdd検出部１（２）は、コンパレータCOM1（COM2）、スイッチＳ１（Ｓ３）、Ｓ２（Ｓ４）から構成される。コンパレータCOM1（COM2）の正入力端子は高電位側ラインＬＨに接続され、その負入力端子は交流発電機ＡＧの出力端子ＡＧ１（ＡＧ２）に接続されている。このため、スイッチＳ１（Ｓ３）がオフ、スイッチＳ２（Ｓ４）がオンの状態において、電源電圧Vddが出力端子ＡＧ１（ＡＧ２）の電圧を越えると、信号φP1（φP2）がローレベルとなり、ＰチャンネルＦＥＴP1（P2）がオンとなる。一方、電源電圧Vddが出力端子ＡＧ１の電圧を下回ると、信号φP1（φP2）がハイレベルとなり、ＰチャンネルＦＥＴP1（P2）がオフとなる。従って、ＰチャンネルＦＥＴP1（P2）は、出力端子ＡＧ１（ＡＧ２）の電圧が電源電圧Vddを上回った場合にのみ電流を出力端子ＡＧ１（ＡＧ２）から高電位側ラインＬＨに供給する。
【００４１】
充電効率を考慮すれば、交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２の電圧が電源電圧Vddを上回れば、直ちにＰチャンネルＦＥＴP1、P2をオンにすることが望ましい。このため、コンパレータCOM1、COM2の消費電流は、比較的大きく、高速動作に対応できるようになっている。しかし、交流発電機ＡＧが発電していない期間や、発電しても起電圧が小さい期間にあっては、充電することができないので、コンパレータCOM1、COM2を動作させる必要はない。そこで、本実施形態にあっては、Ｖdd検出部１の内部にスイッチＳ１、Ｓ２を、Ｖdd検出部２にスイッチＳ３、Ｓ４を設け、これらを信号φSによって制御することにより、コンパレータCOM1、COM2の消費電流を削減している。
【００４２】
ここで、スイッチＳ１（Ｓ３）はＰチャンネルＦＥＴP1（P2）のゲートと電源Vddの間に、スイッチＳ２（Ｓ４）はコンパレータCOM1（COM2）の負電源端子と低電位側ラインＬＬの間に設けられている。信号φSがハイレベルになるとスイッチＳ１（Ｓ３）がオン、スイッチＳ２（Ｓ４）がオフとなり、信号φSがローレベルになるとスイッチＳ１（Ｓ３）がオフ、スイッチＳ２（Ｓ４）がオンとなるようにスイッチＳ１（Ｓ３）、Ｓ２（Ｓ４）は構成されている。従って、信号φSをローレベルにすると、コンパレータCOM1（COM2）に電源が供給され、その比較結果に応じてＰチャンネルＦＥＴP1（P2）のオン・オフが制御される。一方、信号φSをハイレベルにすると、コンパレータCOM1（COM2）への電源供給が遮断され、また、ＰチャンネルＦＥＴP1（P2）がオフとなる。すなわち、信号φSによって、Ｖdd検出部１および２を動作させるか否かを制御することができ、動作させない場合には、コンパレータCOM1およびCOM2の消費電流を削減することができる。
【００４３】
次に、ＡＧ２検出部３およびＡＧ１検出部４は、出力端子ＡＧ２と出力端子ＡＧ１の電圧を基準電圧Vref1、2と各々比較するために用いられる。図６は、ＡＧ２検出部３およびＡＧ１検出部４の回路図である。なお、図６において括弧で示した符号は、ＡＧ１検出部４に対応するものであり、括弧外の符号はＡＧ２検出部３に対応するものである。
【００４４】
図６に示すように、ＡＧ２検出部３（ＡＧ１検出部４）は、コンパレータCOM3（COM4）、およびスイッチＳ５（Ｓ７）、Ｓ６（Ｓ８）を備えている。コンパレータCOM3（COM4）の正入力端子は交流発電機ＡＧの出力端子ＡＧ２（ＡＧ１）に接続され、その負入力端子には基準電圧Vref2（Vref1）が供給される。基準電圧Vref2（Vref1）は、グランドGNDの電圧をわずかに上回る電圧に設定されている。
【００４５】
出力端子ＡＧ２（ＡＧ１）の電圧が基準電圧Vref2（Vref1）を越えると、信号CN1（CN2）がハイレベルとなり、出力端子ＡＧ２（ＡＧ１）の電圧が基準電圧Vref2（Vref1）を下回ると、信号CN1（CN2）がローレベルとなる。
ＡＧ２検出部３（ＡＧ１検出部４）において、コンパレータCOM3（COM4）の出力端子と低電位側ラインＬＬとの間にはスイッチＳ５（Ｓ７）が設けられており、また、コンパレータCOM3（COM4）の負電源端子と低電位側ラインＬＬの間にはスイッチＳ６（Ｓ８）が設けられている。スイッチＳ５（Ｓ７）、Ｓ６（Ｓ８）は、信号φSLがハイレベルになると、スイッチＳ５（Ｓ７）がオン、スイッチＳ６（Ｓ８）がオフとなり、信号φSLがローレベルになると、スイッチＳ５（Ｓ７）がオフ、スイッチＳ６（Ｓ８）がオンとなるように構成されている。従って、信号φSLをローレベルにすると、コンパレータCOM3（COM4）に電源が供給され、その比較動作が行われる。一方、信号φSLをハイレベルにすると、コンパレータCOM3（COM4）への電源供給が遮断される。従って、信号φSLによって、ＡＧ２検出部３（ＡＧ１検出部４）を動作させるか否かを制御することができ、動作させない場合には、コンパレータCOM3（COM4）の消費電流を削減することができる。
【００４６】
次に、サブコンデンサ選択部７の回路図を図７に示す。サブコンデンサ選択部７は、主に第１乃至第３の機能を有する。第１の機能は、出力端子ＡＧ１、ＡＧ２のうち発電終了直前に正極の起電圧が発生していた一方の出力端子を特定し、次の発電に備え他方の出力端子に接続されるサブコンデンサを選択する機能である。第２の機能は、サブコンデンサＣ１またはＣ２に蓄積された電荷を放電させるようにＮチャンネルＦＥＴN1、N1'、N2、N2'を制御する機能である。第３の機能は、起電圧をチョッパ昇圧するようにＮチャンネルＦＥＴN1、N2を制御する機能である。
【００４７】
まず、第１の機能に係る構成について説明する。上述したようにＡＧ２検出部３の出力信号CN1は、出力端子ＡＧ２の電圧が基準電圧Vref1を上回るときにハイレベルとなる一方、ＡＧ１検出部４の出力信号CN2は、出力端子ＡＧ１の電圧が基準電圧Vref2を上回るときにハイレベルとなる。第２ラッチ回路７０のクロック端子には信号CN1が供給され、そのクリア端子には信号CN2がインバータ７１を介して供給される。このため、第２ラッチ回路７０の出力信号７１ｓは、出力端子ＡＧ２に起電圧が発生するとハイレベルになる一方、出力端子ＡＧ１に起電圧が発生するとローレベルになる。すなわち、信号７１ｓの論理レベルによって、出力端子ＡＧ１、ＡＧ２のうちいずれの端子に起電圧が発生しているかを特定することができる。以下の説明では、信号７１ｓを起電圧端子特定信号７１ｓと称する。
【００４８】
次に、レジスタ７２は、例えば、Ｄフリップフロップで構成されており、クロック端子の電圧がハイレベルからローレベルに変化するときに、データ入力端子の論理レベルを取り込んで出力するようになっている。このデータ入力端子には、起電圧端子特定信号７１ｓが供給されている。
【００４９】
次に、発電検出部１０の出力信号φSLは、上述したように発電期間においてローレベルとなる一方、非発電期間においてハイレベルとなる。ここで、立ち上がりエッジ検出回路ＥＤは、信号φSLの立ち上がりエッジに同期して短時間だけローレベルとなる発電終了信号EDsを生成する。レジスタ７２のクロック端子には、発電終了信号EDsが供給されているから、レジスタ７２は発電終了時における起電圧端子特定信号７１ｓの論理レベルを記憶する。そして、レジスタ７２は、この記憶状態を発電端子選択信号７２ｓとして出力する。
【００５０】
この発電端子選択信号７２ｓはアンド回路７３およびオア回路７４を介して信号N1g'として、サブコンデンサＣ１を選択するＮチャンネルＦＥＴN1'に出力される一方、インバータ７５、アンド回路７６およびオア回路７７を介してサブコンデンサＣ２を選択するＮチャンネルＦＥＴN2'に出力される。詳細は後述するが、少なくとも信号φSLがハイレベル期間、すなわち、非発電状態で次の発電を待機している状態では、アンド回路７３、７６に供給される信号はハイレベルとなっており、また、オア回路７４、７７に各々供給される信号はローレベルになっている。従って、次の発電を待機している状態では、信号N1g'の論理レベルは発電端子選択信号７２ｓの論理レベルと一致し、信号N2g'の論理レベルは発電端子選択信号７２ｓの論理レベルを反転したものとなる。
【００５１】
例えば、発電終了直前に出力端子ＡＧ２側が正極の起電圧が発生していたとすると、起電圧端子特定信号７１ｓは出力端子ＡＧ２を示すハイレベルとなり、これが、レジスタ７２によって記憶されるため、次の発電を待機している状態において、発電端子選択信号７２ｓはハイレベルとなる。このため、待機状態では、信号N1g'がハイレベルとなりＮチャンネルＦＥＴN1'がオン状態となって、サブコンデンサＣ１が選択される。一方、信号N2g'がローレベルとなりＮチャンネルＦＥＴN2'がオフ状態となるので、サブコンデンサＣ２が非選択となる。これにより、次の発電時に起電圧が発生する出力端子ＡＧ１に接続されるサブコンデンサＣ１が待機状態で選択されるとこになる。すなわち、サブコンデンサ選択部７は、正極の起電圧が発生している出力端子を特定する信号CN1、CN2に基づいて、発電終了直前において起電圧が発生した出力端子を特定し、低電圧側の出力端子（他方の出力端子）に接続されるサブコンデンサを選択するように構成されている。
【００５２】
以上説明した第１の機能によって、発電が終了した後、次に正極の起電圧が発生する側の出力端子に接続されるサブコンデンサを予め選択しておくことができるので、次に、起電圧が発生すると、直ちにサブコンデンサへの充電が行われることになる。この結果、交流発電機ＡＧが発電を開始した直後に発生する起電圧によって、サブコンデンサを用いた昇圧を開始することができ、発電検出部１０における発電検出を早めることができる。
【００５３】
次に、第２の機能に係る構成について説明する。信号φN1は、図１に示すオア回路OR1の出力信号である。その論理レベルは、信号CN1がローレベルの時（出力端子ＡＧ２側が正極の起電圧が発生していない時）に、クロック信号CLK1と一致する一方、信号CN1がハイレベルの時（出力端子ＡＧ２側が正極の起電圧が発生している時）にハイレベルとなる。また、信号φN2は、図１に示すオア回路OR2の出力信号である。その論理レベルは、信号CN2がローレベルの時（出力端子ＡＧ１側が正極の起電圧が発生していない時）に、クロック信号CLK1と一致する一方、信号CN2がハイレベルの時（出力端子ＡＧ１側が正極の起電圧が発生している時）にハイレベルとなる。通常のチョッパ昇圧を行うのであれば、ＮチャンネルＦＥＴN1、N2のうち、正極の起電圧が発生している側の出力端子に接続されるＮチャンネルＦＥＴをオン・オフさせるとともに、他方の出力端子に接続されるＮチャンネルＦＥＴをオン状態とすればよい。従って、信号φN1を用いてＮチャンネルＦＥＴN1を制御するとともに、信号φN2を用いてＮチャンネルＦＥＴN2を制御すればよい。
【００５４】
ところで、この例では、サブコンデンサＣ１、Ｃ２を用いて起電圧を昇圧しているので、信号φSLがハイレベルからローレベルに遷移する時点では、選択されたサブコンデンサに電荷が蓄電されている。このため、信号φSLがローレベルとなり、ＡＧ２検出部３およびＡＧ１検出部４に給電が行われている期間中に、サブコンデンサＣ１、Ｃ２を低電位側ラインＬＬから切り離して、ＮチャンネルＦＥＴN1、N2をチョッパ動作させると、発電が終了した時点で、選択されたサブコンデンサに電荷が残っていることになる。すると、当該サブコンデンサが次に選択された時点でも電荷が残っているから、交流発電機ＡＧの出力端子間に起電圧が全く発生していないにも拘わらず、当該サブコンデンサに接続される出力端子の電圧が高レベルとなる。このため、わずかな起電圧で発電検出部１０が誤って発電状態を検出してしまう。
【００５５】
そこで、この例では、誤動作が起こらないようにサブコンデンサに蓄積された電荷を放電するように２つのリセット工程を設けている。第１のリセット工程は、チョッパ昇圧の開始直後に設けられている。第１のリセット工程では、サブコンデンサＣ１、Ｃ２に充電された電荷を放電するための放電期間において、選択されたサブコンデンサに接続されるＮチャンネルＦＥＴをオン・オフさせるとともに、このＮチャンネルＦＥＴと並列に接続されるチョッパ駆動用のＮチャンネルＦＥＴを同期して動作させるようにしている。なお、第１のリセット工程では、チョッパ昇圧は行われない。
【００５６】
また、第２のリセット工程は、チョッパ昇圧が行われる期間中に設けられている。第２のリセット工程では、起電圧が発生している出力端子に接続されたチョッパ駆動用のＮチャンネルＦＥＴをオン・オフさせるとともに、これに並列に接続されているサブコンデンサ選択用のＮチャンネルＦＥＴを同期して動作させるようにしている。これらのリセット工程によって、サブコンデンサに充電された電荷が確実に放電されることになる。
【００５７】
図７に示すタイマカウンタ７８は、サブコンデンサＣ１、Ｃ２に充電された電荷を放電するための放電期間を計測するために用いられる。タイマカウンタ７８は、リセット端子の電圧がローレベルになるとカウント値をリセットするとともに、カウント値が所定値になるとハイレベルとなるリップルキャリイ信号７８ｓを生成するように構成されている。また、図に示すようにタイマカウンタ７８のクロック端子にはクロック信号CLK1が供給され、そのリセット端子には、信号φSLがインバータ７９を介して供給されている。従って、タイマカウンタ７８は、信号φSLがハイレベルからローレベルに遷移すると（発電検出部１０において発電状態が検出されるに至ると）、クロック信号CLK1のカウントを開始する。そして、カウント値が所定値に至ると、リップルキャリイ信号７８ｓの論理レベルをハイレベルに変化させる。
【００５８】
次に、第１ラッチ回路８０は、リップルキャリイ信号７８ｓの立ち上がりに同期してハイレベルとなり、信号φSLの立ち上がりに同期してローレベルとなる信号８０ｓとこれを反転した信号８０ｓ'を出力する。信号８０ｓ'は上述した放電期間においてハイレベルとなる一方、信号８０ｓは放電期間においてローレベルとなる信号である。
【００５９】
次に、アンド回路８１は、信号φSLをインバータ７９によって反転したものとクロック信号CLK1との論理積を信号８１ｓとして出力し、さらに、アンド回路８２は、信号８１ｓと信号８０ｓ'との論理積を信号８２ｓとして出力する。従って、信号８２ｓは、放電期間におけるクロック信号CLK1となる。
【００６０】
次に、アンド回路８３は、信号８０ｓと信号φN1との論理積を信号８３ｓとして出力し、さらに、オア回路８４は信号８３ｓと信号８２ｓの論理和を信号N1gとしてＮチャンネルＦＥＴN1のゲート端子に出力する。従って、信号N1gは、放電期間においてクロック信号CLK1と一致し、非放電期間において信号φN1と一致する。また、アンド回路８５は、信号８０ｓと信号φN2との論理積を信号８５ｓとして出力し、さらに、オア回路８６は信号８５ｓと信号８２ｓとの論理和を信号N2gとしてＮチャンネルＦＥＴN2のゲート端子に出力する。従って、信号N2gは、放電期間においてクロック信号CLK1と一致し、非放電期間において信号φN2と一致する。
【００６１】
次に、アンド回路７３は、信号８２ｓと発電端子選択信号７２ｓとの論理積を信号７３ｓとして出力し、さらに、オア回路７４は信号８３ｓと信号７３ｓの論理和を信号N1g'としてＮチャンネルＦＥＴN1'のゲート端子に出力する。従って、仮に、発電端子選択信号７２ｓがハイレベルであるとすれば、信号N1g'は、放電期間においてクロック信号CLK1と一致し、非放電期間において信号φN1と一致する。すなわち、サブコンデンサＣ１が選択されそこに電荷が蓄電されている状態であれば、放電期間において、ＮチャンネルＦＥＴN1'がクロック信号CLK1に従ってオン・オフされることになる。一方、放電期間において、ＮチャンネルＦＥＴN1は、クロック信号CLK1に従ってオン・オフする。従って、クロック信号CLK1がハイレベルになると、ＮチャンネルＦＥＴN1とＮチャンネルＦＥＴN1'が同時にオン状態となり、サブコンデンサＣ１に充電された電荷が放電されることになる（第１のリセット工程）。
【００６２】
また、非放電期間（チョッパ動作期間）においてもクロック信号CLK1のハイレベルになると、ＮチャンネルＦＥＴN1とＮチャンネルＦＥＴN1'が同時にオン状態となるから、サブコンデンサＣ１に充電された電荷が放電されることになる（第２のリセット工程）。このことは、サブコンデンサＣ２に対応する信号N2g'についても同様であり、信号N2g、N2g'によってＮチャンネルＦＥＴN2、N2'を各々制御することにより、第１のリセット工程と第２のリセット工程が実行される。
【００６３】
くわえて、非発電期間においては、信号N1gは信号φN1と一致し、信号N2gは信号φN2と一致するので、起電圧をチョッパ昇圧するようにＮチャンネルＦＥＴN1、N2を制御することができる。従って、サブコンデンサ選択部７は、上述した第３の機能を実現できる。
【００６４】
次に、図１に示すノア回路NOR1は、信号φN1と信号φN2に基づいて、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えたか否か検出する。ここで、ＡＧ２検出部３およびＡＧ１検出部４の基準電圧Vref1、Vref2は、例えば、発電検出部１０の基準電圧Vrefと比較して小さな値に設定する。このように、基準電圧Vrefと基準電圧Vref1、Vref2を設定したのは以下の理由による。
【００６５】
まず、基準電圧Vrefは、発電状態であるか否かを判定する基準となり、この判定によって発電状態が検知されると、これを契機にチョッパ回路２０の各部分に電源が順次給電される。一方、交流発電機ＡＧの出力用コイルＬには、電磁波等によってパルス状のノイズが誘起されることがある。このようなノイズによって、発電状態を検知して、ＡＧ２検出部３およびＡＧ１検出部４に電源を給電するとそこで消費される電力が無駄になり、却って充電効率が低下してしまう。
【００６６】
そこで、本実施形態においては、基準電圧Vrefをノイズ等の影響を受けないように比較的高く設定してある。また、そのように基準電圧Vrefを設定しても交流発電機ＡＧによる起電圧は、上述したようにサブコンデンサＣ１、Ｃ２とダイオードｄ１、ｄ２によって倍昇圧されるので、起電圧の発生を早く検出することが可能である。くわえて、たとえ出力用コイルＬにパルス状の電磁ノイズが混入したとしても、サブコンデンサＣ１、Ｃ２によって積分されるから、発電検出の誤動作は極めて少ない。これに対して、基準電圧Vref1、Vref2を比較的低い電圧値に設定したのは、ＡＧ２検出部３およびＡＧ１検出部４は、発電状態であることが検出された後、電源が投入されるからである。すなわち、本実施形態では発電状態の検出精度が極めて高いので、基準電圧Vref1、Vref2を比較的低い電圧値に設定しても問題がないのである。
【００６７】
次に、図１に示すノア回路NOR2は、信号φNとクロック信号CLKの負論理和を演算し、その出力信号をオア回路OR1、OR2に供給している。このため、信号φNがハイレベルの期間中は、クロック信号がオア回路OR1、OR2に供給されず、チョッパ動作が行われない。この意味において、ノア回路NOR2は、クロック禁止手段として機能する。
【００６８】
次に、ＳＲラッチ回路６は、セット端子Ｓがローレベルになると、出力信号をローレベルにセットし、リセット端子Ｒがローレベルになると、出力信号をハイレベルにセットするよう構成されており、例えば、反転型のＳＲフリップフロップを用いることができる。この例にあっては、セット端子Ｓに信号φNが供給されているので、信号φNがローレベルなると、すなわち、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えると、ＳＲラッチ回路６によってラッチされ、信号φSがローレベルとなる。上述したように、Ｖdd検出部１、２は、信号φSがローレベルになるとそれらに電源が供給され動作するので、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えると、Ｖdd検出部１、２を動作させることができる。
【００６９】
このように２段階の閾値を設けて、電源供給を制御したのは、以下の理由による。この例のようにチョッパ式充電回路１００では、小さな起電圧を昇圧することが目的であり、グランドGNDの電圧をわずかに上回る電圧を基準電圧として、交流発電機ＡＧの発電状態を検出し、その検出結果に基づいてＡＧ２検出部３やＡＧ１検出部４、さらにはＶｄｄ検出部１、２への電源供給を制御する必要がある。
【００７０】
しかし、基準電圧を小さな値に設定すると、磁界等の外乱によって出力端子ＡＧ１、ＡＧ２間に起電圧が誘起された場合や、腕時計の使用者がわずかに腕を動かして昇圧しても充電できない小さな起電圧が生じた場合には、出力端子ＡＧ１、ＡＧ２の電圧が、電源電圧Vddを越えず、結局、充電電流を得ることができない。このような場合に、高速ではあるが消費電流の大きいコンパレータCOM1、COM2に給電して電流を消費したのでは、充電効率が低下してしまう。そこで、本実施形態にあっては、基準電圧Vrefおよび基準電圧Vref1、Vref2を用いて、交流発電機ＡＧの起電圧を監視し、必要に応じて各コンパレータへの給電を制御して消費電流の削減を図っている。
【００７１】
また、上述した給電制御に伴い、コンパレータCOM1〜COM6の消費電流を、以下のように設定している。
COM1、COM2＞COM3、COM4＞COM5、COM6
コンパレータCOM5、COM6の消費電流を最も小さく設定したのは、これらは発電検出部１０の内部に設けられており、常時、交流発電機ＡＧの起電圧を監視する必要があるからである。また、コンパレータCOM1、COM2の消費電流を最も大きく設定したのは、これらによって、充電の条件である出力端子ＡＧ１、ＡＧ２の電圧が電源Vddを越えることを検知するからである。さらに、コンパレータCOM3、COM4の消費電流をコンパレータCOM1、COM2に比較して小さく設定したのは、コンパレータCOM3、COM4は充電の前提条件を検知するものであるから、コンパレータCOM1、COM2に比較して動作速度は遅くてもよいからである。但し、コンパレータCOM3、COM4は、出力端子ＡＧ１、ＡＧ２が電源Vddを越えるまでにＮチャンネルFETN1、N2を動作させる必要があるので、これを満たす程度の応答速度を持たせる必要がある。
【００７２】
このように消費電流を設定することにより、消費電流の小さいものから大きいものへ順に給電を行うことができるので、消費電流をより削減して充電効率を向上させることができる。具体的には、コンパレータCOM1〜COM4における全消費電流は約５００ｎＡであり、これに対して、コンパレータCOM5、COM6の消費電流は約１０ｎＡである。従って、スタンバイ時の消費電流を通常動作時の約１／５０にすることができる。
【００７３】
ところで、コンパレータの動作速度は消費電流が少ないほど遅くなるので、上述したように消費電流を設定すると、交流発電機ＡＧが発電状態から非発電状態に変化しても、すぐには非発電状態を検出できない。そして、さらに交流発電機ＡＧが非発電状態から発電状態に変化すると、コンパレータCOM5、COM6の遅延時間が経過した後、状態変化が検知される。
【００７４】
従って、交流発電機ＡＧが短い周期で発電状態と非発電状態を繰り返すと、発電状態において交流発電機ＡＧの起電圧が電源電圧Vddを越えて、充電の条件を満たしている期間があるにも拘わらず、当該期間の一部でしか充電を行うことができないという不都合がある。
【００７５】
そこで、本実施形態にあっては、コンパレータCOM3、COM4において出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を下回ったことが検出されてから、一定の時間は、給電を継続して行い、一定時間が経過した後、給電を停止するように構成している。
【００７６】
具体的には、ノア回路NOR1の出力信号φNがローレベルからハイレベルに変化することによって、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を下回ったことが検出されると、信号φNがノア回路NOR2、NOR3を介して信号φRとしてタイマカウンタ５のリセット端子Ｒに供給される。ここで、タイマカウンタ５は、クロック信号CLKをカウントしてカウント値が所定値に達するとローレベルになるリップルキャリイ信号を信号φR1として出力し、そのリセット端子Ｒがローレベルになるとカウント値を０にリセットするように構成されている。
【００７７】
従って、信号φNがローレベルからハイレベルに変化すると、これに伴い信号φRがローレベルからハイレベルに変化してリセットが解除され、タイマカウンタ５による時間計測が開始される。そして、信号φNがハイレベルの状態、すなわち、非発電状態が所定時間継続しカウント値が所定値に達すると、信号φR1がローレベルとなりラッチ手段６がリセットされる。上述したようにラッチ手段６はリセットされると出力信号φSをハイレベルにするので、これにより、始めて信号φSがハイレベルとなり、コンパレータCOM1、COM2の給電が停止される。また、信号φSが発電検出部１０に供給されると、信号φSは反転回路１２とノア回路１３を介して信号φSLとして出力され、これによりコンパレータCOM3、COM4の給電が停止される。
【００７８】
一方、タイマカウンタ５による計測中に、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えて信号φNがローレベルになると、タイマカウンタ５は再びリセットされるので、ラッチ手段６はリセットされず、信号φSはローレベルのまま維持される。すなわち、タイマカウンタ５による時間計測はリトリガブルで行われ、非発電状態が所定時間継続したときのみ、コンパレータCOM1〜COM4の給電が停止されることになる。
【００７９】
＜１−１−３：機械的構成＞
次に、交流発電機ＡＧとその周辺機構の構成を説明する。図８は交流発電機ＡＧとその周辺機構の構成を示す斜視図である。図示のように、交流発電機ＡＧは、ロータ１４とステータ１５を備えており、２極磁化されたディスク状のロータ１４が回転するとステータ１５の出力用コイルＬに起電力が発生し、交流出力が取り出せるようになっている。また、図において、１３は腕時計本体ケース内で旋回運動を行う回転錘であり、１１は回転錘１３の回転運動を発電機ＡＧに伝達する輪列機構である。回転錘１３は腕時計を装着した人の腕の振りに応じて回転し、これに伴って交流発電機ＡＧから起電力が得られるようになっている。
【００８０】
交流発電機ＡＧから出力された交流は、本実施形態であるチョッパ式充電回路１００で整流され、処理装置９に供給される。処理装置９は、チョッパ式充電回路１００から放電される電力によって時計装置７を駆動する。この時計装置７は、水晶発振器やカウンタ回路等で構成されており、水晶発振器で生成されるマスタクロック信号をカウンタ回路で分周し、この分周結果に基づいて時刻を計測している。この例にあっては、マスタクロック信号あるいはこれを分周した信号を、クロック信号CLKとして、上述したチョッパ式充電回路１００に供給している。従って、クロック信号CLKを生成する回路をチョッパ式充電回路１００と時計装置７とで兼用することができる。この結果、回路構成を簡易にするとともに、腕時計全体として消費電流を削減することができる。
【００８１】
＜１−２：第１実施形態の動作＞
次に、本実施形態の動作を、図面を参照しつつ説明する。図９は、本実施形態に係わるチョッパ式充電回路１００のタイミングチャートである。なお、この例においては、非発電状態においてサブコンデンサＣ２に接続されるＮチャンネルＦＥＴN2'がオン状態となっており、サブコンデンサＣ1に接続されるＮチャンネルＦＥＴN1'がオフ状態となっているものとする。また、図１７、１８、１９及び２０は、本実施形態に係わるチョッパ式充電回路１００のフローチャートである。
【００８２】
まず、時刻ｔ１０において、腕時計を装着した腕を使用者が動かしたとすると、交流発電機ＡＧが発電を開始する。このとき、ＡＧ２側に図９（ａ）に示すように起電圧Ｖ２が発生したとすると、これによりサブコンデンサＣ２が充電される（ＳＰ１Ａ〜ＳＰ３Ａ）。このため、出力端子ＡＧ２の電圧は、起電圧Ｖ２が減少しても低下しない。
【００８３】
次に、時刻ｔ１１において、ＡＧ２側の起電圧Ｖ２が“０”となり、逆にＡＧ１側に起電圧Ｖ１が発生すると、出力端子ＡＧ１の電圧は、図９（ｂ）に示すようにサブコンデンサＣ２に充電された電圧Ｖｇ２と起電圧Ｖ１を加算したものとなる（ＳＰ１→ＳＰ２→ＳＰ３０→ＳＰ３１）。このため、時刻ｔ１１の直後に出力端子ＡＧ１の電圧は基準電圧Vrefを上回る。すると、発電検出部１０が発電状態を検知する（ＳＰ５）。但し、発電検出部１０のコンパレータCOM5、COM6には低消費電力のものが用いられるので、図９（ｄ）に示すように信号φSLがハイレベルからローレベルに立ち下がるのは、応答時間ｔｄが経過した時刻ｔ１２となる。
【００８４】
時刻ｔ１２に至ると、信号φSLがローレベルとなるので、ＡＧ２検出部３とＡＧ１検出部４に電源が給電され、出力端子ＡＧ２の電圧が基準電圧Vref1と比較されるともに、出力端子ＡＧ１の電圧が基準電圧Vref2と比較される（ＳＰ６）。ここで、基準電圧Vref1、Vref2は、基準電圧Vrefよりも低く設定されているから、ＡＧ２検出部３とＡＧ１検出部４の各出力信号CN1、CN2は、図９（ｅ）、（ｆ）に示すように、いずれもハイレベルとなる。
【００８５】
また、信号φSLがローレベルになると、図７に示すサブコンデンサ部７のタイマカウンタ７８がクロック信号CLK1（図９（ｃ）参照）の立ち上がりエッジをカウントする（ＳＰ７〜ＳＰ１１）。タイマカウンタ７８は、カウント値が“３”に至るとリップルキャリイ信号７８ｓをハイレベルにするものとすれば、リップルキャリイ信号７８ｓは、図９（ｇ）に示すように時刻ｔ１３に至るとハイレベルになる。すると、第１ラッチ回路８０の出力信号８０ｓは、図９（ｊ）に示すように、リップルキャリイ信号７８ｓに同期して立ち上がり、信号φSLの立ち上がりに同期して立ち下がる。ここで、図９（ｊ）に示す符号ｔｃは放電期間であり、この期間において、サブコンデンサ選択部７は、上述した第１のリセット工程を実行する。
【００８６】
信号８０ｓ'は信号８０ｓを反転したものであるから、放電期間ｔｃにおいて、信号８０ｓ'はハイレベルとなる（ＳＰ１２）。従って、アンド回路８２の出力信号８２ｓは、当該期間ｔｃにおいてクロック信号CLK1と一致することになる。一方、アンド回路７３、７６は、発電端子選択信号７２ｓの論理レベルに応じて、出力信号８２ｓを選択して出力する選択回路として動作する。この例では、放電期間ｔｃにおいて、発電端子選択信号７２ｓはローレベルとなっているので、当該放電期間ｔｃにおいて、信号７６ｓはクロック信号CLK1と一致する一方、信号７３ｓはローレベルを維持する。くわえて、放電期間ｔｃにおいては、信号８０ｓがローレベルとなるので、信号８３ｓ、８５ｓがローレベルとなる。この結果、当該期間において、信号N2g'はクロック信号CLK1と一致する一方、信号N1gはローレベルとなる（ＳＰ１３）。また、信号８３ｓ、８５ｓがローレベルとなることから、信号８３ｓと信号８２ｓの論理和である信号N1g、および信号８５ｓと信号８２ｓの論理和である信号N2gは、いずれもクロック信号CLK1と一致する。
【００８７】
このように放電期間ｔｃにおいては、信号N2g'と信号N2gの論理レベルがクロック信号CLK1と一致するので、クロック信号CLK1がハイレベルのとき、ＮチャンネルＦＥＴN2、N2'がオン状態となり、サブコンデンサＣ２に充電された電荷が放電される。この例では、期間ｔａ、ｔｂにおいて放電が行われる。これにより、出力端子ＡＧ２の電位が、期間ｔｂが終了した時点において、ほぼグランドGNDの電位と等しくなる。
【００８８】
こうしてサブコンデンサＣ２の電荷が放電されると、チョッパ動作期間に移行する。時刻ｔ１３以降では、ＡＧ１側が正極の起電圧が発生しており、逆に出力端子ＡＧ２の電位は、ほぼグランドGNDの電位と等しい。このため、ＡＧ２検出部３の出力信号CN1はローレベルとなるから、オア回路OR1の出力信号φN1はクロック信号CLK1と一致する。信号N1g'は、信号８０ｓがハイレベルの期間にあっては、アンド回路８３およびオア回路７４によって、信号φN1と一致するように生成される（ＳＰ１４）。一方、時刻ｔ１３以降において、信号８０ｓはハイレベルとなっているので、信号N1gは、図９（ｋ）に示すように時刻ｔ１３以降において、クロック信号CLK1と一致する。
【００８９】
この場合、信号N2gは、図９（ｌ）に示すようにハイレベルとなるので、ＮチャンネルＦＥＴN1がオン・オフを繰り返す一方、ＮチャンネルＦＥＴN2はオン状態を維持する。これにより、交流発電機ＡＧの起電圧がチョッパ昇圧される。そして、出力端子ＡＧ１の電圧が電源電圧Ｖddを上回ると、ＰチャンネルＦＥＴP1がオン状態となる。このとき、ＡＧ１→Ｐ１→メインコンデンサ３０→ＧＮＤ→Ｎ２→ＡＧ２といった閉ループが形成され、発電電流がメインコンデンサ３０に蓄電される（ＳＰ１５）。
【００９０】
さらに、時刻ｔ１３以降においては、信号N2gと信号N2g'（図９（ｉ）参照）が一致するとともに、信号N1gと信号N1g'（図９（ｈ）参照）が一致する。このため、各信号がハイレベルの期間において、サブコンデンサＣ１、Ｃ２に電荷が蓄積されていたとしても放電される。
【００９１】
次に、時刻ｔ１４において、出力端子ＡＧ２側が正極の起電圧Ｖ２が再び発生すると、ＡＧ２検出部３の出力信号CN1が立ち上がる。すると、第２ラッチ回路７０がハイレベルをラッチするため、図９（ｍ）に示すように起電圧端子特定信号７１ｓがローレベルからハイレベルに立ち上がる（ＳＰ４０→ＳＰ４０Ａ→ＳＰ４１Ａ）。この後、上述した場合とは逆に、ＮチャンネルＦＥＴN2がオン・オフを繰り返す一方、ＮチャンネルＦＥＴN1'はオン状態を維持する。これにより、交流発電機ＡＧの起電圧がチョッパ昇圧される。そして、出力端子ＡＧ２の電圧が電源電圧Ｖddを上回ると、ＰチャンネルＦＥＴP2がオン状態となる。このとき、ＡＧ２→Ｐ２→メインコンデンサ３０→ＧＮＤ→Ｎ１→ＡＧ１といった閉ループが形成され、発電電流がメインコンデンサ３０に蓄電される（ＳＰ１５）。
【００９２】
そして、起電圧Ｖ２が低下し、時刻ｔ１５において出力端子ＡＧ２の電圧が基準電圧Vref1を下回ると、信号CN1がローレベルとなる。タイマカウンタ５は時刻ｔ１５においてリセットされるが、これ以降はリセットされないので、時刻ｔ１５から充電終了検出時間ＴＭが経過して時刻ｔ１６に至ると、信号φSLはハイレベルとなる。すると、立ち上がりエッジ検出回路ＥＤが信号φSLの立ち上がりエッジを検出して、図９（ｎ）に示す発電終了信号EDsを生成する（ＳＰ２１、ＳＰ２２）。レジスタ７２は発電終了信号EDsに同期して起電圧端子特定信号７１ｓを記憶するので、発電端子選択信号７２ｓは、図９（ｏ）に示すように時刻ｔ１６において、ハイレベルとなる（ＳＰ２４、ＳＰ２５）。これにより、発電期間終了直前に発電があった出力端子ＡＧ２が特定されるともに、時刻ｔ１６以降では、次の発電に備えて、サブコンデンサＣ１に接続されるｎチャンネルＦＥＴN1'がオン状態となる（ＳＰ２６）。
【００９３】
以上、説明したように第１実施形態のチョッパ式充電回路１００によれば、サブコンデンサＣ１、Ｃ２を用いて交流発電機ＡＧの起電圧を倍昇圧し、発電検出部１０は倍昇圧された起電圧に基づいて、発電状態を検出するようにしたので、発電状態の検出に用いる閾値電圧を比較的高く設定しても、発電状態を早期に検出することができる。また、出力用コイルＬにノイズが誘起されたとしてもこれはサブコンデンサＣ１、Ｃ２によって積分されるから、ノイズによる誤動作を殆どなくすことができる。
【００９４】
また、チョッパ式充電回路１００は、起電圧を倍昇圧すると一方のサブコンデンサに電荷を蓄積するが、発電状態を検出した直後に、この電荷を放電するにしている。このため、サブコンデンサに電荷が残り、次の発電がなされた時に、発電検出部１０が誤動作するといったことがない。
【００９５】
さらに、チョッパ式充電回路１００では、基準電圧Vrefを用いて交流発電機ＡＧの発電状態を検出し、発電状態が検出された場合にのみコンパレータCOM3、COM4に給電するようにしたので、コンパレータCOM3、COM4で消費される電流を削減することができる。また、コンパレータCOM3、COM4によって交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を越えたことが検出された場合にのみコンパレータCOM1、COM2に給電するようにしたので、コンパレータCOM1、COM2で消費される電流を削減することができる。しかも、各コンパレータの消費電流を「COM1、COM2＞COM3、COM4＞COM5、COM6」の順に設定したので、消費電流の少ない順に給電がなされるから、消費電流を一層低減することができる。
【００９６】
くわえて、コンパレータの消費電流を削減すると、応答速度が遅くなるため、一旦、非発電状態になった後、すぐに発電状態に移行すると充電できない事態も起こり得る。しかし、この例にあってはタイマカウンタ５によって、出力端子ＡＧ１、ＡＧ２の電圧が基準電圧Vref1、Vref2を連続して下回る時間を計測し、この時間が所定時間に達した場合に非発電状態とみなして給電を停止するようにしたので、上述した問題が起こらない。従って、消費電流の少ないコンパレータを用いても確実に非発電状態を検知して、給電を停止することができるので、消費電流を大幅に削減することができる。また、一旦、コンパレータCOM1、COM2に給電が開始されると、少なくともタイマカウンタ５に設定された充電終了検出時間ＴＭが経過するまでは、継続してコンパレータCOM1〜COM4に給電が行われるので、小さな起電圧に対しても良好な応答性をもって充電することが可能となる。
【００９７】
＜２．第２実施形態＞
＜２−１：第２実施形態の構成＞
図１０は、本実施形態に係わる腕時計に使用されるチョッパ式充電回路の回路図である。
第２実施形態のチョッパ式充電回路１００’は、チョッパ回路２０’が図１に示す第１実施形態のチョッパ回路２０と相違する点を除いて、同様に構成されている。詳細には、チョッパ回路２０’において、ＰチャンネルＦＥＴP1、P2と並列にＰチャンネルＦＥＴP1'、P2'が設けられている点、およびサブコンデンサ選択部７’においてＰチャンネルＦＥＴP1'、P2'のオン・オフを制御する信号Pg'を生成する点が相違する。
【００９８】
上述した第１実施形態と同様に、このチョッパ回路２０’においてもサブコンデンサＣ１、Ｃ２とダイオードｄ１、ｄ２を用いて、出力端子ＡＧ１、ＡＧ２間に発生する起電圧を倍昇圧する。ただし、第１実施形態のチョッパ回路２０は、サブコンデンサＣ１、Ｃ２に蓄電された電荷を放電していたが、このチョッパ回路２０’では、サブコンデンサＣ１、Ｃ２に蓄電された電荷をメインコンデンサ３０に転送し、充電効率をさらに高めるようにしている。詳細には後述するが、チョッパ回路２０’は、電荷転送のために、信号Pg'を用いてＰチャンネルＦＥＴP1'、P2'を同時にオン・オフさせる。そして、これと並行して、ＮチャンネルＦＥＴN1'、N2'のうち電荷が蓄電されていないサブコンデンサ（例えば、C1）に接続されている一方のＮチャンネルＦＥＴ（例えば、N1'）をオフさせる一方、他方のＮチャンネルＦＥＴ(例えば、N2')をＰチャンネルＦＥＴP1'、P2'と相補的にオン・オフさせることによって、サブコンデンサ（例えば、C2）に蓄電された電圧をチョッパ昇圧している。より具体的には、ＰチャンネルＦＥＴP1'、P2'を同時にオン・オフさせる期間において、ＰチャンネルＦＥＴP1'、P2'がオンしている時には、他方のＮチャンネルＦＥＴをオフさせる一方、ＰチャンネルＦＥＴP1'、P2'がオフしている時には他方のＮチャンネルＦＥＴをオンさせている。
【００９９】
図１１は、信号Pg'を生成するサブコンデンサ選択部７’の回路図である。このサブコンデンサ部７’は、タイマカウンタ７８の替わりに信号CN1と信号CN2の論理積を算出するナンド回路８７を用いた点、アンド回路８２の出力信号を信号Pg'として出力する点、および、オア回路８４、８５を削除してアンド回路８３、８５の各出力信号を信号N1g、N2gとして出力する点、およびアンド回路８１の替わりにナンド回路８１'を用いる点を除いて、図７に示す第１実施形態のサブコンデンサ選択部７と同様に構成されている。
【００１００】
＜２−２：第２実施形態の動作＞
次に、第２実施形態に係わるチョッパ式充電回路１００’の動作を説明する。図１２は、本実施形態に係わるチョッパ式充電回路１００’のタイミングチャートである。なお、この例においては、非発電状態（時刻ｔ１０以前）においてサブコンデンサＣ２に接続されるＮチャンネルＦＥＴN2'がオン状態となっており、サブコンデンサＣ1に接続されるＮチャンネルＦＥＴN1'がオフ状態となっているものとする。ここで、チョッパ式充電回路１００’のフローチャートは、上述した図１７〜図２０に示すフローチャートのうち、図１８に示すＳＰ９、ＳＰ１０がＳＰＡ、ＳＰＢ、ＳＰＣに置き換わる点を除いて同様であるため、異なる処理（ＳＰＡ〜ＳＰＣ）を含むフローチャートを図２１及び図２２に示し、ＳＰ１５以降のフローチャートは図１９及び図２０を共用する。
【０１０１】
まず、時刻ｔ１０において、腕時計を装着した腕を使用者が動かしたとすると、交流発電機ＡＧが発電を開始する。このとき、ＡＧ２側に図１２（ａ）に示すように起電圧Ｖ２が発生したとすると、ＡＧ２→Ｃ２→N2'→GND→ｄ１→ＡＧ１の閉ループが形成され、これによりサブコンデンサＣ２が充電される（ＳＰ１Ａ〜ＳＰ３Ａ）。このため、出力端子ＡＧ２の電圧は、サブコンデンサＣ２の充電電圧によって起電圧Ｖ２が減少しても低下しない。
【０１０２】
次に、時刻ｔ１１において、ＡＧ２側の起電圧Ｖ２が“０”となり、逆にＡＧ１側に起電圧Ｖ１が発生すると、出力端子ＡＧ１の電圧は、図１２（ｂ）に示すようにサブコンデンサＣ２に充電された電圧Ｖｇ２と起電圧Ｖ２を加算したものとなる（ＳＰ１→ＳＰ２→ＳＰ３０→ＳＰ３１）。このため、時刻ｔ１１の直後に出力端子ＡＧ１の電圧は基準電圧Vrefを上回る。すると、発電検出部１０が発電状態を検知する（ＳＰ５）。但し、発電検出部１０のコンパレータCOM5、COM6には低消費電力のものが用いられるので、図１２（ｄ）に示すように信号φSLがハイレベルからローレベルに立ち下がるのは、発電検出部１０の応答時間ｔｄが経過した時刻ｔ１２となる。
【０１０３】
時刻ｔ１２に至ると、信号φSLがローレベルとなるので、ＡＧ２検出部３とＡＧ１検出部４に電源が給電され、出力端子ＡＧ２の電圧と基準電圧Vref2が比較されるともに、出力端子ＡＧ１の電圧と基準電圧Vref1とが比較される（ＳＰ６）。ここで、基準電圧Vref1、Vref2は、基準電圧Vrefよりも低く設定されているから、ＡＧ２検出部３とＡＧ１検出部４の各出力信号CN1、CN2は、図１２（ｅ）、（ｆ）に示すように、いずれもハイレベルとなる。
【０１０４】
図１１に示すサブコンデンサ選択部７’のナンド回路８７は、信号CN1と信号CN2の論理積を反転して出力信号８７ｓ（図１２（ｊ）参照）を生成する。従って、信号８７ｓは、出力端子ＡＧ１の電圧が基準電圧Vref1を上回り、かつ、出力端子ＡＧ２の電圧が基準電圧Vref2を上回る場合にローレベルとなる。出力用コイルＬには交流電圧が誘起されるので、仮に、サブコンデンサＣ１、Ｃ２による昇圧がなされないとすれば、出力端子ＡＧ１、ＡＧ２の各電圧が基準電圧Vref1、Vref2を同時に上回ることはない。換言すれば、サブコンデンサＣ１、Ｃ２のいずれか一方に電荷が充電されているため、出力信号８７ｓがローレベルとなるのである。
【０１０５】
ここで、信号Pg'は、ナンド回路８１'とアンド回路８２とによって生成され、図１２（ｇ）に示すように、信号８７ｓのローレベル期間中にクロック信号CLK1を反転した信号となる。これにより、期間ｔａおよび期間ｔｂにおいて、ＰチャンネルＦＥＴP1'、P2'がオンするので、出力端子ＡＧ１、ＡＧ２の電圧は当該期間ｔａ、ｔｂにおいて電源電圧Ｖddと一致する。これらの期間においては、ＡＧ１→P1'→Ｖdd→P2'→ＡＧ２の閉ループが形成されるので、出力用コイルＬにエネルギーを蓄積することになる。
【０１０６】
また、信号N1g、N2gは、信号φN1、φN2を信号８０ｓによってゲートしたものである。信号８０ｓは図１２（ｋ）に示すように時刻ｔ１６以前は、ローレベルとなるから、信号N1g、N2gは、図１２（ｌ）、（ｍ）に示すように時刻ｔ１６以前は、ローレベルとなる。従って、信号８７ｓがローレベル期間中は、ＮチャンネルＦＥＴN1、N2がオフしている。くわえて、信号N1g'は、図１２（ｈ）に示すように時刻ｔ１２から時刻ｔ１６の間においてローレベルとなる一方、信号N2g'は、図１２（ｉ）に示すように期間ｔａおよび期間ｔｂにおいてローレベルとなる一方、期間ｔｅおよび期間ｔｆでハイレベルとなる。
【０１０７】
従って、期間ｔｅおよび期間ｔｆにおいては、ＰチャンネルＦＥＴP1'、P2'がオフ状態、ＮチャンネルＦＥＴN2'がオン状態となるので、期間ｔａおよび期間ｔｂにおいて出力用コイルＬに蓄積されていたエネルギーが開放され、チョッパ昇圧が行われる（ＳＰＡ、ＳＰＢ）。このとき、ＡＧ１→Ｐ１→メインコンデンサ３０→GND→N2'→Ｃ２→ＡＧ２の閉ループが形成されると、サブコンデンサＣ２に蓄電された電荷がメインコンデンサ３０に転送される（ＳＰＣ）。この例では、時刻ｔ１３から時刻ｔ１４までの期間と時刻ｔ１５から時刻ｔ１６までの期間において電荷の転送が実行される。この電荷の転送に伴って、サブコンデンサＣ２の両端の電圧が低下する。
【０１０８】
やがて、出力端子ＡＧ２の電圧が基準電圧Vref1を下回ると（この例では、時刻ｔ１６）、信号CN1が立ち下がり、これに同期して、信号８０ｓがハイレベルとなる。上述したように信号N1g、N2gは、信号φN1、φN2を信号８０ｓによってゲートしたものであるから、時刻ｔ１６以降、信号N1g、N2gは信号φN1、φN2と各々一致する。従って、時刻ｔ１６から時刻ｔ１７までの期間においては、信号N1gによってＮチャンネルＦＥＴN1がオン・オフを繰り返す一方、信号N2gによってＮチャンネルＦＥＴN2がオン状態を維持する。これに対して、信号N2g'はハイレベルを維持するのでＮチャンネルＦＥＴN2'はオン状態となる一方、信号N1g'は信号N1gと一致するのでＮチャンネルＦＥＴN1'はＮチャンネルＦＥＴN1と同期してオン・オフを繰り返す（ＳＰＢ）。換言すれば、時刻ｔ１６からｔ１７までの期間においては、信号Ng1'と信号Ng1が同期するとともに、信号Ng2'と信号Ng2とが同期することになる。
【０１０９】
まず、ＮチャンネルＦＥＴN1がオン・オフを繰り返す一方、ＮチャンネルＦＥＴN2がオン状態を維持する。このため、ＮチャンネルＦＥＴN1、N2が同時にオン状態となる期間においては、出力用コイルＬにエネルギーが蓄積され、ＮチャンネルＦＥＴN1がオフする期間においてチョッパ昇圧が行われる。
【０１１０】
ところで、時刻ｔ１６において、出力端子ＡＧ２の電圧が基準電圧Vref2と一致したときには、サブコンデンサＣ２には基準電圧Vref2に相当する電荷が蓄電されているが、ＮチャンネルＦＥＴN2'はＮチャンネルＦＥＴN2と同期してオン・オフを繰り返すので、同時にオン状態となる期間において、Ｃ２→N2→GND→N2'→Ｃ２の閉ループが形成され、電荷が放電されることになる。すなわち、交流発電機ＡＧの起電圧をチョッパ昇圧する際には、電荷が充電されているサブコンデンサを含む閉ループをチョッパ周期に同期して形成することによって、サブコンデンサを放電している。これにより、時刻ｔ１０から時刻ｔ１９までの連続した起電圧が終了した後、次に出力用コイルＬに交流電圧が発生するときには、サブコンデンサの電荷は“０”の状態となっているから、サブコンデンサによる昇圧動作を毎回同じ状態から開始することができる。
【０１１１】
次に、時刻ｔ１７から時刻ｔ１８までの期間においては、出力端子ＡＧ２側に、再び起電圧が発生する。時刻ｔ１７では、出力端子ＡＧ２の電圧が基準電圧Vref1を上回るので、信号CN1がローレベルからハイレベルに立ち上がる。起電圧端子特定信号７１ｓは信号CN1の立ち上がりエッジでラッチする第２ラッチ回路７０によって生成されるので、起電圧端子特定信号７１ｓは、図１２（ｎ）に示すように時刻ｔ１７においてハイレベルとなる。
【０１１２】
また、この期間においては、信号N1gがハイレベルとなりＮチャンネルＦＥＴN1がオン状態となるから、出力端子ＡＧ１がＮチャンネルＦＥＴN1を介して低電位側ラインＬＬに接続される。また、この期間においては、信号N2gがクロック信号CLK1と一致するので、ＮチャンネルＦＥＴN2はオン・オフを繰り返すことになる（ＳＰＢ）。ＮチャンネルＦＥＴN2、N1が同時にオン状態になると、ＡＧ２→N2→GND→N1→ＡＧ１の閉ループが形成され、出力用コイルＬにエネルギーが蓄積される。一方、ＮチャンネルＦＥＴN1がオン状態でＮチャンネルＦＥＴN2がオフ状態になると、出力用コイルＬに蓄積されたエネルギーが開放されるので、チョッパ昇圧がなされる。これにより、出力端子ＡＧ２の電圧が電源電圧Ｖｄｄを上回ると、ＡＧ２→メインコンデンサ３０→GND→N1→ＡＧ１の閉ループが形成され、メインコンデンサ３０に充電電流が流れ込む（ＳＰＣ）。
【０１１３】
次に、時刻ｔ１８において、出力端子ＡＧ２の電圧が基準電圧Vref1を下回ると信号CN1がローレベルとなる。このとき、出力端子ＡＧ１の電圧は基準電圧Vref2を下回っているので信号CN2もローレベルとなっている。これらの条件が満たされると、タイマカウンタ５はクロック信号CLKの計測を開始する。そして、時刻ｔ１８から充電終了検出時間ＴＭが経過して時刻ｔ１９に至ると、ＳＲラッチ６がリセットされ、信号φSがハイレベルになる。信号φSLは、信号φSを発電検出部１０のインバータ１２およびノア回路１３を介して得られるものであるから、時刻ｔ１９において信号φSLはローレベルからハイレベルに立ち上がる。すると、立ち上がりエッジ検出回路ＥＤは信号φSLの立ち上がりエッジを検出して、図１２（ｏ）に示すように発電終了信号EDsの論理レベルをローレベルに変化させる（ＳＰ２１、ＳＰ２２）。すると、レジスタ７２が発電終了信号EDsに同期して記憶状態を更新する（ＳＰ２３〜ＳＰ２７）。この例では、時刻ｔ１７以降において起電圧端子特定信号７１ｓがハイレベルとなっているので、レジスタ７２の記憶状態（信号７２ｓ）は、図１２（ｐ）に示すように時刻ｔ１９において“Ｈ”に更新される。
【０１１４】
すなわち、出力端子ＡＧ１、ＡＧ２のうち、連続した交流電圧の発生期間の終了直前にどちらの出力端子に正極の起電圧が発生していたかが記憶される。そして、この記憶状態に基づいて、サブコンデンサの選択が行われる。この例では、終了直前には出力端子ＡＧ２側が正極の起電圧が発生したので、低電圧側の出力端子ＡＧ１に接続されるサブコンデンサＣ１の選択が行われる（ＳＰ２６）。具体的には、時刻ｔ１９において信号N1g'がハイレベルとなり、ＮチャンネルＦＥＴN1がオン状態となる。これにより、次の発電に備えて、サブコンデンサの選択が行われることになる。
【０１１５】
以上説明したように、第２実施形態のチョッパ式充電回路１００’によれば、第１実施形態と同様に、サブコンデンサＣ１、Ｃ２を用いて交流発電機ＡＧの起電圧を倍昇圧し、発電検出部１０は倍昇圧された起電圧に基づいて、発電状態を検出するようにしたので、発電状態の検出に用いる閾値電圧を比較的高く設定しても、発電状態を早期に検出することができる。くわえて、起電圧を倍昇圧すると一方のサブコンデンサに電荷を蓄積するが、発電状態を検出した直後に、チョッパ昇圧して、一方のサブコンデンサ蓄積された電荷をメインコンデンサ３０に転送するようにしたので、充電効率をより一層高めることができる。
【０１１６】
このように本実施形態にあっては、制御系統の消費電流を大幅に削減しつつ、充電開始時期を早めることができるので、充電効率の高いチョッパ式充電回路１００’を提供することができる。また、軽薄で小型であることが要求される腕時計では、その内部に設ける交流発電機ＡＧは小型のものにせざるを得ない。このため、交流発電機ＡＧで発生する起電圧は小さく、整流効率はよくない。従って、上述したチョッパ式充電回路１００’のように充電効率の良いものを腕時計に適用することは極めて有用である。特に、上述したチョッパ式充電回路１００では、使用者が腕時計を腕に装着していない期間にあっては、最も消費電流の少ないコンパレータCOM5、COM6にのみ給電して発電の状態を監視するようにしたので、その間に消費される電流はごく少ない。このため、使用者が腕時計を長期間使用しなかった場合であっても、時計が止まってしまい使いたい時に時間がわからないといった事態を大幅に少なくすることができる。
【０１１７】
＜４．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
（１）上述した各実施形態においては、チョッパ式充電回路１００、１００’を用いた電子機器の一例として腕時計を取り上げ説明したが、本発明はこれに限定されるものではなく、例えば、携帯型の血圧計、携帯電話機、ページャ、万歩計等に適用することができる。要は電力を消費する電子機器、特に携帯電子機器であればどのようなものに適用してもよい。このような電子機器においては、電池がなくてもそこに内蔵される電子回路や機構系を継続して動作させることができるので、何時でも電子機器を使用することができ、また、煩わしい電池の交換を不要にできる。さらには、電池の廃棄に伴う問題が生ずることもない。
【０１１８】
なお、電池と上述したチョッパ式充電回路１００、１００'と兼用してもよく、この場合は、電子機器を長時間持ち歩かなかった場合に、電池からの電力により即座に電子機器を動作させることができ、その後、使用者が電子機器を持ち歩くことによって、発電された電力によって電子機器を動作させることができる。
【０１１９】
（２）上述した各実施形態においては、スイッチ手段の一例として、ＰチャンネルＦＥＴP1、P2、ＮチャンネルＦＥＴN1、N2を例示したが、ＰチャンネルＦＥＴP1、P2の替わりにＰＮＰ型のトランジスタ、ＮチャンネルＦＥＴN1、N2の替わりにＮＰＮ型のバイポーラトランジスタを使用してもよい。ただし、これらのバイポーラトランジスタにあっては、エミッタ・コレクタ間の飽和電圧が０．３Ｖ程度あるのが通常であるから、交流発電機ＡＧの起電圧が小さい場合には、上述した実施形態のようにＦＥＴを使用することが望ましい。
（３）上述した各実施形態において、コンパレータCOM1〜COM4、各論理回路をＦＥＴを使用して構成し、チョッパ式充電回路１００、１００’全体を１チップのＩＣに内蔵するようにしてもよい。
【０１２０】
（４）上述した各実施形態においては、低電位側ラインＬＬ側のＮチャンネルＦＥＴN1、N2をクロック信号CLK1に同期してスイッチングを行うことによりチョッパ動作させたが、コンパレータCOM1〜COM4や論理回路等を上下反転するように構成して、電源Vdd側のＰチャンネルＦＥＴP1、P2をスイッチングするように構成してもよい。この場合には、電源Vddと低電位側ラインＬＬの関係が逆転するので、図２に示す抵抗R1、R2は電源Vddに接続され、基準電圧Vrefは電源Vddに対して与えられる。また、基準電圧Vref1、Vref2は電源Vddに対して与えられる。すなわち、スイッチングを行うＦＥＴが接続されるラインに対して各基準電圧が与えられることになる。要は、二つのライン間でチョッパ動作をさせるに際し、交流発電機ＡＧの出力端子ＡＧ１、ＡＧ２の電圧を二つの閾値と比較し、その比較結果に応じてコンパレータに給電し、消費電流を削減するのであればどのようなものであってもよい。
【０１２１】
（５）上述した各実施形態においては、全波整流を行うチョッパ回路を一例として説明したが、本発明はこれに限定されるものではなく、図１５に示すブリッジ型の充電回路にも適用できることは勿論である。この場合には、図１に示すダイオードｄ１、ｄ２、サブコンデンサＣ１、Ｃ２、ＮチャンネルＦＥＴN1'、N2'、発電検出部１０を追加し、コンパレータCOM1〜COM4への電源供給を制御するようにすればよい。
【０１２２】
（６）上述した各実施形態においては、発電検出部１０は、交流発電機ＡＧの各出力端子ＡＧ１、ＡＧ２の電圧を常時監視していたが、本発明はこれに限定されるものではなく、所定周期毎に各出力端子ＡＧ１、ＡＧ２の電圧を監視するようにしてもよい。
さらに、充電終了検出時間ＴＭを適宜設定して各出力端子ＡＧ１、ＡＧ２のうちいずれか一方の電圧に基づいて、発電状態を監視するようにしてもよい。例えば、充電終了検出時間ＴＭを３０ｍｓに設定し、一方の出力端子の電圧に基づいて発電状態を監視した場合と両方の出力端子に基づいて発電状態を監視した場合とで発電電力を比較すると、両者はほぼ一致する。したがって、充電終了検出時間ＴＭを適宜設定することによって、一方の出力端子の電圧に基づいて発電状態を検出することが可能となる。この場合には、コンパレータCOM5、COM6のうちいずれか一方を削減できるので、スタンバイ時の消費電流をさらに低減することができる。具体的には、スタンバイ時の消費電流を略５．５ｎＡにすることができるので、通常動作時の約１／１００に削減できる。また、従来のショットキーダイオードを使用した整流回路にあっては、一素子当たり約２０ｎＡのリーク電流があるので、これと比較しても消費電流を低減することができる。
【０１２３】
（７）上述した各実施形態に係わるチョッパ式充電回路は、ゼンマイ式発電機を備えた電子制御機械時計に応用してもよい。図１３は、電子制御機械時計の機械構造を示す斜視図である。この腕時計において、ゼンマイ１１０はリューズ（図示せず）に連結されており、リューズを巻くことによって、ゼンマイ１１０に機械エネルギーが蓄積されるようになっている。ゼンマイ１１０と発電機１３０のロータ１３１の間には、増速輪列１２０が設けられている。増速輪列１２０は、分針１２４が固定されている二番車１２１、三番車１２２、および秒針１２５が固定されている四番車１２３等から構成されている。そして、この増速輪列１２０によってゼンマイ１１０の運動が発電機１３０のロータ１３１に伝達され、発電が行われるようになっている。ここで、発電機１３０は電磁ブレーキとしても作用し、増速輪列１２０に固定された指針を定速で回転させている。この意味において、発電機１３０は調速機としても機能する。
【０１２４】
次に、図１４は、電子制御機械時計の電気的構成を示すブロック図である。図において、チョッパ回路２００は、発電機１３０と整流回路１４０とによって構成されている。発電機１３０の起電圧は、整流回路１４０によって整流され、コンデンサ１５０に充電される。コンデンサ１５０は、チョッパ回路２００、調速回路１７０、および発振回路１６０に電力を給電している。発振回路１６０は水晶振動子１６１を用いてクロック信号CLKを生成している。この調速回路１７０において、検出回路１０２が発電機１３０の発電周波数を検出すると、制御回路１０３は、この検出結果に基づいて、ロータ１３１の回転周期がクロック信号CLKの周期と合うように電磁ブレーキを調整してロータ１３１の回転速度を一定にするように整流回路１４０を制御している。この場合、整流回路１４０は、クロック信号CLKに基づいて生成された制御信号によって制御される。
【０１２５】
ここで、発電機１３０の回転制御は、発電機１３０のコイル両端を短絡可能なスイッチでオン・オフしてチョッパすることで行っている。このスイッチは、例えば、上述した実施形態におけるＮチャンネルＦＥＴN1、N2が相当する。このチョッパによって、スイッチをオンした時には、発電機１３０にショートブレーキが掛かり、かつ発電機１３０のコイルに電気エネルギーが蓄積される。一方、スイッチをオフすると、発電機１３０が動作し、コイルに蓄積されていた電気エネルギが開放され起電圧が生じる。この時の起電圧には、スイッチをオフしていた時の電気エネルギーが加わるので、その値を高めることができる。このため、発電機１３０をチョッパで制御すると、ブレーキ時の発電電力の低下をスイッチオフ時の起電圧の高まり分で補填でき、発電電力を一定以上に保ちながら、制動トルクを増加でき、持続時間の長い電子制御式機械時計を構成することができる。このような電子制御式機械時計において、上述した実施形態で詳述したチョッパ回路の給電方法および給電停止方法を適用してもよい。この場合には、充電効率を更に向上させ、持続時間のより長い電子制御式機械時計を提供することができる。
【０１２６】
（８）上述した各実施形態においては、交流発電機の起電力を充電する場合について述べたが、本発明はこれに限らず、商用交流電源や電磁波などの交流電圧を充電する場合にも広く適用することができる。
また、電力を入力する方法は、コイルを介して誘導起電力を入力するなどの非接触で入力する方法を適用してもよい。この場合、チョッパ式充電回路は、出力用コイルＬに代えて、リアクタンス素子を備えればよい。外部機器から電力を供給する際には、このリアクタンス素子に電磁波を入力させ、リアクタンス素子の端子間に起電圧を発生させればよい。
（９）上述したチョッパ式充電回路では、ＮチャンネルＦＥＴN2、N1を同時にオン状態にすることによって、閉ループを形成して出力用コイルＬにエネルギーを蓄積するようにしたが、本発明はこれに限定されるものではなく、閉ループは発電コイルの両端を短絡して形成してもよく、あるいは、ダイオードや抵抗等を介して閉ループを形成してもよいことは勿論である。
【０１２７】
【発明の効果】
以上説明したように本発明によれば、入力端子間に発生する交流電圧を倍昇圧した電圧に基づいて、所定の振幅以上の交流電圧が発生したか否かを検出するようにしたので、ノイズの影響を受けることなく交流電圧の検出を早期に行うことができる。
【図面の簡単な説明】
【図１】 第１実施形態に係わる腕時計に使用されるチョッパ式充電回路の回路図である。
【図２】 同チョッパ式充電回路の発電検出部の回路図である。
【図３】 同チョッパ式充電回路において、ＮチャンネルＦＥＴN2'をオン状態とする一方、ＮチャンネルＦＥＴN1'をオフ状態にした場合におけるサブコンデンサＣ１とその周辺構成の等価回路を示す回路図である。
【図４】 図３の等価回路において、出力端子ＡＧ１と出力端子ＡＧ２の電圧を各々示すタイミングチャートである。
【図５】 同チョッパ式充電回路のＶdd検出部の構成を示す回路図である。
【図６】 同チョッパ式充電回のＡＧ２検出回路の構成を示す回路図である。
【図７】 同チョッパ式充電回路のサブコンデンサ選択部の回路図である。
【図８】 同実施形態の交流発電機ＡＧとその周辺機構の構成を示す斜視図である。
【図９】 同チョッパ式充電回路の動作を示すタイミングチャートである。
【図１０】 第２実施形態に係わるチョッパ式充電回路の回路図である。
【図１１】 同チョッパ式充電回路のサブコンデンサ選択部の回路図である。
【図１２】 同チョッパ式充電回路の動作を示すタイミングチャートである。
【図１３】 変形例に係わる電子制御機械時計の機械構造を示す斜視図である。
【図１４】 変形例に係わる電子制御機械時計の電気的構成を示すブロック図である。
【図１５】 従来の充電回路の構成を示す回路図である。
【図１６】 従来の充電回路の起電圧ＶＧと閾値電圧ＶＤの関係を示した波形図である。
【図１７】 第１実施形態に係わるチョッパ式充電回路の動作を示すフローチャートである。
【図１８】 図１７の続きのフローチャートである。
【図１９】 図１７の続きのフローチャートである。
【図２０】 図１７の続きのフローチャートである。
【図２１】 第２実施形態に係わるチョッパ式充電回路の動作を示すフローチャートである。
【図２２】 図２１の続きのフローチャートである。
【符号の説明】
７、７’……サブコンデンサ選択部（制御部）
１０……発電検出部（検出手段、検出部）
２０……チョッパ回路
３０……大容量コンデンサ
１００……チョッパ式充電回路点
ＡＧ……交流発電機
ＡＧ１、ＡＧ２……出力端子（第１入力端子、第２入力端子）
Ｌ……出力用コイル（インダクタンス素子）
Ｃ１、Ｃ２……サブコンデンサ（第１容量素子、第２容量素子）
ｄ１、ｄ２……ダイオード（第１ダイオード、第２ダイオード）
ＬＬ……低電位側ライン（ライン、第２ライン）
ＬＨ……高電位側ライン（第１ライン）
Ｎ１、Ｎ２……ＮチャンネルＦＥＴ
Ｎ１'、Ｎ２'……ＮチャンネルＦＥＴ
Ｐ１、Ｐ２……ＰチャンネルＦＥＴ
Claims (20)
- 第１入力端子と第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出する交流電圧検出回路において、
前記第１入力端子に接続される第１容量素子と、
前記第２入力端子に接続される第２容量素子と、
前記インダクタンス素子に交流電圧の誘起が開始されると、前記第１または第２入力端子のうち一方の入力端子に接続される容量素子を含む充電経路を形成する一方、他方の入力端子に接続される容量素子を含む充電経路を遮断する充電手段と、
前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に交流電圧が誘起されたことを検出する検出手段と
を備えたことを特徴とする交流電圧検出回路。 - 第１入力端子と第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出する交流電圧検出回路において、
前記第１入力端子とライン間に接続される第１ダイオードと、
前記第１入力端子と前記ライン間に接続される第１容量素子および第１スイッチング素子と、
前記第２入力端子と前記ライン間に接続される第２ダイオードと、
前記第２入力端子と前記ライン間に接続される第２容量素子および第２スイッチング素子と、
前記インダクタンス素子に連続した交流電圧が誘起されている期間は、前記第１または第２スイッチング素子のうちいずれか一方をオンし、他方をオフするように制御するとともに、前記第１および第２入力端子のうち当該期間終了直前に端子電圧が低い方の入力端子と前記ライン間に接続されるスイッチング素子を当該期間終了後にオンするように制御する制御部と、
前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出する検出部と
を備えたことを特徴とする交流電圧検出回路。 - 前記第１または第２容量素子のうち、前記検出部によって交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えたことを特徴とする請求項２に記載の交流電圧検出回路。
- 前記放電部は、前記第１入力端子と前記ライン間に接続される第３スイッチング素子と、前記第２入力端子と前記ライン間に接続される第４スイッチング素子とを備え、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において、前記第１または第２スイッチング素子のうちオンとなっている素子に対応する前記第３または第４スイッチング素子をオンさせることを特徴とする請求項３に記載の交流電圧検出回路。
- 第１入力端子と第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を整流して、第１ラインと第２ライン間に接続される容量素子に充電する充電回路において、
前記第１ラインと前記第１入力端子間に接続される第１スイッチング素子と、
前記第１ラインと前記第２入力端子間に接続される第２スイッチング素子と、
前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、
前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、
前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、
前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子と、
前記第１および第２ラインの各電位と、前記第１および第２入力端子の各電位とに基づいて、前記第１乃至第４スイッチング素子のオン・オフを制御する第１制御部と、
前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出すると、前記第１制御部に電源を給電する給電部と、
前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせる第２制御部と
を備えたことを特徴とする充電回路。 - 前記第１または第２容量素子のうち、前記給電部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えたことを特徴とする請求項５に記載の充電回路。
- 前記放電部は、前記給電部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第５または第６スイッチング素子のうちオンとなっている素子に対応する前記第３または第４スイッチング素子をオンさせることを特徴とする請求項６に記載の充電回路。
- 第１入力端子と第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧をクロック信号に同期してチョッパ昇圧し、第１ラインと第２ライン間に接続される容量素子に充電するチョッパ充電回路において、
前記第１ラインと前記第１入力端子間に接続される第１スイッチング素子と、
前記第１ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて前記第１スイッチング素子のオン・オフを制御する第１制御部と、
前記第１ラインと前記第２入力端子間に接続される第２スイッチング素子と、
前記第１ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて前記第２スイッチング素子のオン・オフを制御する第２制御部と、
前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、
前記第２ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて、前記第３スイッチング素子を前記クロック信号に同期してオン・オフさせる第３制御部と、
前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、
前記第２ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて、前記第４スイッチング素子を前記クロック信号に同期してオン・オフさせる第４制御部と、
前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、
前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子と、
前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出する検出部と、
前記検出部によって、予め定められた振幅以上の交流電圧が誘起されたことが検出された後、前記第１乃至４制御部に電源を給電する給電部と、
前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせる補助容量素子選択部と
を備えたことを特徴とするチョッパ充電回路。 - 前記第１または第２補助容量素子のうち、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において充電されている素子の電荷を放電する放電部を備えたことを特徴とする請求項８に記載のチョッパ充電回路。
- 前記放電部は、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第５または第６スイッチング素子のうちオンとなっている素子を、当該素子に対応する前記第３または第４スイッチング素子のオン・オフに同期してオン・オフさせることを特徴とする請求項９に記載のチョッパ充電回路。
- 前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出された時点において前記第１または第２補助容量素子に蓄電されている電荷を前記容量素子に転送する転送手段を備えたことを特徴とする請求項８に記載のチョッパ充電回路。
- 前記転送手段は、前記第１ラインと前記第１入力端子間に接続される第７スイッチング素子と、前記第１ラインと前記第２入力端子間に接続される第８スイッチング素子とを備え、前記検出部によって予め定められた振幅以上の交流電圧が誘起されたことが検出されてから一定期間において、前記第７および第８スイッチング素子を同時にオン・オフさせ、前記第１または第２容量素子のうち電荷が蓄電されていないものに対応する前記第５または第６スイッチング素子のうち一方をオフさせるとともに、他方のスイッチング素子を前記第７および第８スイッチング素子と相補的にオン・オフさせることを特徴とする請求項１１に記載のチョッパ充電回路。
- 前記給電部は、前記第３および前記第４制御部に給電した後、前記第１および前記第２制御部への給電を開始することを特徴とする請求項８に記載のチョッパ充電回路。
- 前記検出部の消費電流を前記第３および第４制御部の消費電流よりも低く、前記第３および第４制御部の消費電流を前記第１および第２制御部の消費電流よりも低く設定したことを特徴とする請求項８に記載のチョッパ充電回路。
- 請求項８記載のチョッパ充電回路を内蔵するとともに、前記チョッパ充電回路から給電される電力によって、動作することを特徴とする電子機器。
- 請求項８記載のチョッパ充電回路と、
前記チョッパ充電回路から給電され、時刻を計測する時計回路と
を備えることを特徴とする計時装置。 - 第１容量素子が接続される第１入力端子と第２容量素子が接続される第２入力端子との間に介挿されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出する交流電圧検出方法において、
前記インダクタンス素子に交流電圧の誘起が開始されると、前記第１または第２入力端子のうち一方の入力端子に接続される容量素子を含む充電経路を形成する一方、他方の入力端子に接続される容量素子を含む充電経路を遮断し、
前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、
比較結果に応じて前記インダクタンス素子に交流電圧が誘起されたことを検出する
ことを特徴とする交流電圧検出方法。 - 第１入力端子とライン間に接続される第１ダイオードと、第１入力端子と前記ライン間に接続される第１容量素子および第１スイッチング素子と、第２入力端子と前記ライン間に接続される第２ダイオードと、第２入力端子と前記ライン間に接続される第２容量素子および第２スイッチング素子とを備えた検出回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたか否かを検出する交流電圧検出方法であって、
前記インダクタンス素子に連続した交流電圧が誘起されている期間は、前記第１または第２スイッチング素子のうちいずれか一方をオン、他方をオフさせ、
前記第１および第２入力端子のうち当該期間終了直前に端子電圧が低い方の入力端子と前記ライン間に接続されるスイッチング素子を当該期間終了後にオンさせ、
前記第１入力端子および前記第２入力端子の各電圧を基準電圧と比較し、
比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出する
ことを特徴とする交流電圧検出方法。 - 第１ラインと第１入力端子間に接続される第１スイッチング素子と、前記第１ラインと第２入力端子間に接続される第２スイッチング素子と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子とを備えた充電回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を整流して、前記第１ラインと前記第２ライン間に接続される容量素子を充電する充電方法であって、
前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、
比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出し、
この検出後に、前記第１および第２ラインの各電位と、前記第１および第２入力端子の各電位とに基づいて、前記第１乃至第４スイッチング素子のオン・オフを制御し、
前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせる
ことを特徴とする充電方法。 - 第１ラインと第１入力端子間に接続される第１スイッチング素子と、前記第１ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて前記第１スイッチング素子のオン・オフを制御する第１制御部と、前記第１ラインと第２入力端子間に接続される第２スイッチング素子と、前記第１ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて前記第２スイッチング素子のオン・オフを制御する第２制御部と、前記第２ラインと前記第１入力端子間に並列に接続される第３スイッチング素子および第１ダイオードと、前記第２ラインの電位と前記第１入力端子の電位を比較し、比較結果に基づいて、前記第３スイッチング素子を前記クロック信号に同期してオン・オフさせる第３制御部と、前記第２ラインと前記第２入力端子間に並列に接続される第４スイッチング素子および第２ダイオードと、前記第２ラインの電位と前記第２入力端子の電位を比較し、比較結果に基づいて、前記第４スイッチング素子を前記クロック信号に同期してオン・オフさせる第４制御部と、前記第２ラインと前記第１入力端子間に直列に接続される第５スイッチング素子および第１補助容量素子と、前記第２ラインと前記第２入力端子間に直列に接続される第６スイッチング素子および第２補助容量素子とを備えたチョッパ充電回路を用いて、前記第１入力端子と前記第２入力端子との間に接続されるインダクタンス素子に誘起される交流電圧を前記クロック信号に同期してチョッパ昇圧し、前記第１ラインと前記第２ライン間に接続される容量素子を充電するチョッパ充電方法であって、
前記第１および第２入力端子と前記第２ライン間の各電圧を基準電圧と比較し、
比較結果に応じて前記インダクタンス素子に予め定められた振幅以上の交流電圧が誘起されたことを検出し、
前記検出部によって、予め定められた振幅以上の交流電圧が誘起されたことが検出された後、前記第１乃至４制御部に電源を給電し、
前記インダクタンス素子に連続した交流電圧が誘起されている期間の終了直前に端子電圧が低い方の入力端子に対応する前記第５または第６スイッチング素子を当該期間終了後にオンさせる
ことを特徴とするチョッパ充電方法。
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