JP3793995B2

JP3793995B2 - Multilayer wiring formation method

Info

Publication number: JP3793995B2
Application number: JP27604694A
Authority: JP
Inventors: 隆久山葉
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1994-10-14
Filing date: 1994-10-14
Publication date: 2006-07-05
Anticipated expiration: 2021-07-05
Also published as: JPH08115979A

Description

【０００１】
【産業上の利用分野】
この発明は、ＬＳＩ等の半導体装置の製造に用いられる多層配線形成法に関し、特に層間接続状態がＴｉＮ膜の下に敷いたＴｉ膜の酸化により悪化するのを防ぐことにより接続抵抗及びそのばらつきを低減するようにしたものである。
【０００２】
【従来の技術】
従来、多層配線構造としては、図７に示すものが知られている（例えば、特開平５−１９０６８９号公報参照）。
【０００３】
図７の構造を得るには、半導体基板１０の表面を覆う絶縁膜１２の上にＴｉＮ膜（バリアメタル膜）１４ａ、Ａｌ又はＡｌ合金膜（配線材膜）１４ｂ、Ｔｉ膜（窒化防止膜）１４ｃ及びＴｉＮ膜（反射防止膜）１４ｄを有する下方配線層１４を形成した後、配線層１４を覆って層間絶縁膜１６を形成する。そして、レジスト層をマスクとする選択エッチング処理により絶縁膜１６に配線層１４の一部に対応した接続孔１６Ａを形成する。この後、Ｏ₂ アッシングによりレジスト層を除去してから、上方配線層１８を形成する。配線層１８は、接続孔１６Ａを介して配線層１４に接続される。
【０００４】
【発明が解決しようとする課題】
上記した従来技術によると、ＴｉＮ膜１４ｄの下にＴｉ膜１４ｃを敷いたので、ＴｉＮ膜１４ｄを反応性スパッタ法で形成する際にＡｌ又はＡｌ合金膜１４ｂの表面の窒化を防止することができ、配線層１４，１８間の接続部（層間接続部）の接続抵抗を大幅に低減することができる。
【０００５】
ところが、発明者の研究によると、接続孔１６Ａの形成状況によっては層間接続部の接続抵抗が相当に大きくなることが判明した。また、接続抵抗が増大するのは、接続孔１６Ａの形成時にＴｉＮ膜１４ｄの一部が除去されてＴｉ膜１４ｃが露呈した状態でＯ₂ アッシングによりレジスト層を除去するためＴｉ膜１４ｃの露呈部が酸化されることによるものと推測された。
【０００６】
接続抵抗増大のメカニズムを知るため、図８に示すような試料を作成した。すなわち、図７に示したように半導体基板１０の表面を覆う絶縁膜１２の上に２００ｎｍの厚さのＴｉ膜１４ｃを形成した後、その上に層間絶縁膜１６として５００ｎｍの厚さのシリコンオキサイド膜をプラズマＣＶＤ（ケミカル・ベーパー・デポジション）法により形成した。そして、レジスト層をマスクとする選択的なドライエッチング処理により絶縁膜１６に接続孔１６Ａを形成した。このときのドライエッチング条件は、ガス流量ＣＨＦ₃ ／ＣＦ₄ ／Ａｒ＝５／３０／１００ｓｃｃｍ、高周波電力７００Ｗ、ガス圧力２６．７Ｐａ（２００ｍＴｏｒｒ）、処理時間１８２秒であった。この後、Ｏ₂ アッシングによりレジスト層を除去してから、接続孔１６Ａの底のＴｉ膜１４ｃをオージェで深さ方向（矢印ｄの方向）に元素分析した。
【０００７】
図９は、オージェ分析の結果を示すもので、２１は酸素（Ｏ）、２２はチタン（Ｔｉ）、２３はフッ素（Ｆ）の各分布を示し、Ｓは、図８に示すようにＴｉ膜１４ｃの表面位置を示す。
【０００８】
図９の分析結果によれば、接続孔１６Ａ内でＴｉ膜１４ｃが酸化されていることがわかる。そして、ドライエッチング処理にはＯ₂ が用いられていないので、アッシング処理中に酸化が行なわれていると考えられる。
【０００９】
この発明の目的は、層間接続部の接続抵抗及びそのばらつきを低減することができる新規な多層配線形成法を提供することにある。
【００１０】
【課題を解決するための手段】
この発明に係る多層配線形成法は、
半導体基板の表面を覆う絶縁膜の上に１層目の配線層を形成する工程と、
前記絶縁膜の上に前記１層目の配線層を覆い且つ該配線層より厚く第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の上面を化学・機械的研磨法により平坦化する工程と、
最も上から順に反射防止用のＴｉＮ又はＴｉＯＮ膜、窒化防止用のＴｉ膜及びＡｌ又はＡｌ合金膜を各々有する２層目の複数の配線層をほぼ等しい厚さで前記第１の層間絶縁膜の平坦状の上面に形成する工程と、
前記第１の層間絶縁膜の上に前記２層目の各配線層を覆い且つ該配線層より厚く第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上面を化学・機械的研磨法により平坦化する工程と、
前記第２の層間絶縁膜の上面を平坦化した後、ＣＨＦ _３とＯ _２とＨｅとを含むガス又はＣＨＦ _３とＣＦ _４とＡｒとを含むガスをエッチングガスとし且つレジスト層をマスクとする選択的ドライエッチング処理により前記第２の層間絶縁膜に前記２層目の複数の配線層にそれぞれ対応した複数の接続孔を形成する工程であって、該複数の接続孔の底をいずれも前記ＴｉＮ又はＴｉＯＮ膜を貫通させずに該ＴｉＮ又はＴｉＯＮ膜中に位置させるためのエッチング時間を設定した上で該エッチング時間中だけ前記選択的ドライエッチング処理を行なうものと、
前記レジスト層を酸化性雰囲気中でのアッシングにより除去した後、前記第２の層間絶縁膜の上に前記複数の接続孔をそれぞれ介して前記２層目の複数の配線層につながるように３層目の複数の配線層を形成する工程と
を含むものである。
【００１１】
【作用】
この発明に係る多層配線形成法によると、接続孔の底をＴｉＮ又はＴｉＯＮ膜を貫通させずに該ＴｉＮ又はＴｉＯＮ膜中に位置させるためのエッチング時間を設定した上で該エッチング時間中だけ選択的ドライエッチング処理を行なうようにしたので、Ｔｉ膜が接続孔の底に存在しない。従って、レジスト層を酸化性雰囲気中でのアッシングにより除去しても、Ｔｉ膜の酸化で層間接続状態が悪化することはない。
【００１２】
【実施例】
図１は、この発明の一実施例に係る多層配線構造を示すもので、絶縁膜１２は、図７に示したのと同様の半導体基板の表面を覆って設けられたものである。
【００１３】
絶縁膜１２の上には、１層目の配線層３０を介して層間絶縁膜１６を形成する。そして、ＣＭＰ（化学・機械的研磨）法等により絶縁膜１６の上面を平坦化する。この後、絶縁膜１６の上に、２層目の配線層３２Ａ，３２Ｂを形成する。
【００１４】
配線層３２Ａ，３２Ｂとしては、図２に示すような構造のものを用いることができる。図２は、代表として配線層３２Ａの積層構造を示すもので、配線層３２Ａは、下から順にＴｉＮ膜１４ａ、Ａｌ−Ｓｉ−Ｃｕ合金膜１４ｂ、Ｔｉ膜１４ｃ及びＴｉＮ膜１４ｄを積層した構造になっている。膜１４ａ〜１４ｄの厚さを例示すると、１４ａは１００ｎｍ、１４ｂは３５０ｎｍ、１４ｃは１〜１５ｎｍ、１４ｄは４０〜５０ｎｍである。ＴｉＮ膜１４ｄは、ＴｉＯＮ膜に代えてもよい。このような配線構造は、例えば次の表１に示すような条件でスパッタ処理を行なうことにより得られる。
【００１５】
【表１】

ここで、ＴｉＮ膜及びＴｉＯＮ膜については、反応性スパッタ処理となる。順次の膜形成は、真空を破ることなく連続的に行なってもよく、あるいは途中で大気開放しても構わない。成膜速度から成膜時間を決定する。
【００１６】
配線層３２Ａ，３２Ｂとしては、図３に示すような積層構造を用いてもよい。図３のものが図２のものと異なるのは、バリアメタル膜として、ＴｉＮ膜１４ａの代りに、Ｔｉ膜１４ａ₁ 及びＴｉＯＮ膜１４ａ₂ の積層を用いたことである。この場合、膜１４ａ₁ ，１４ａ₂ の厚さは、それぞれ１０ｎｍ、１００ｎｍとし、膜１４ｂ〜１４ｄの厚さは、それぞれ図２に関して前述したものと同様にすることができる。図３の構造においても、ＴｉＮ膜１４ｄをＴｉＯＮ膜に代えることができる。
【００１７】
図２又は図３に示したような積層を絶縁膜１６上に形成した後、該積層の上にレジストを塗布してホトリソグラフィ処理を施すことにより所望の配線パターンに対応したレジスト層を形成する。このときのレジストパターニングは、積層の最上層に反射防止用のＴｉＮ（又はＴｉＯＮ）膜１４ｄを設けてあるため、微細加工が可能である。そして、レジスト層をマスクとして積層を選択的にエッチングすることにより配線層３２Ａ，３２Ｂを得る。この後、レジスト層を除去する。
【００１８】
次に、絶縁膜１６の上に配線層３２Ａ，３２Ｂを覆ってプラズマＣＶＤ法によりシリコンオキサイドからなる層間絶縁膜３４を形成する。そして、ＣＭＰ法等により絶縁膜３４の上面を平坦化した後、レジスト層をマスクとする選択的なドライエッチング処理により配線層３２Ａ，３２Ｂの各々の一部に対応した一定深さの接続孔３４ａ，３４ｂを絶縁膜３４に形成する。このときのドライエッチング処理は、次の［Ｉ］，［II］に示すような２通りの条件で別々に行なった。
【００１９】
［Ｉ］ガス流量ＣＨＦ₃ ／Ｏ₂ ／Ｈｅ＝２０／３．５／８８ｓｃｃｍ、高周波電力５００Ｗ、ガス圧力２６０Ｐａ（１９５０ｍＴｏｒｒ）
［II］ガス流量ＣＨＦ₃ ／ＣＦ₄ ／Ａｒ＝５／３０／１００ｓｃｃｍ、高周波電力７００Ｗ、ガス圧力２６．７Ｐａ（２００ｍＴｏｒｒ）
なお、ＴｉＮ膜１４ｄと絶縁膜３４の選択比は、約１５であった。
【００２０】
次に、接続孔３４ａ，３４ｂの形成に用いたレジスト層をＯ₂ アッシングにより除去する。アッシング条件は、ガス流量Ｏ₂ ／Ｎ₂ Ｏ＝６／０．５ｓｌｍ、ガス圧力４Ｔｏｒｒ、処理時間１２０秒とした。
【００２１】
この後、３層目の配線層３６Ａ，３６Ｂを形成する。一例として、スパッタクリーニング処理（Ａｒガス圧２．５ｍＴｏｒｒ、高周波電力５００Ｗ、処理時間６０秒）を行なった後、７ｎｍの厚さのＴｉ膜及び１０００ｎｍの厚さのＡｌ−Ｓｉ−Ｃｕ合金膜を順次にスパッタ処理により堆積し、その堆積層を所望の配線パターンに従ってパターニングすることにより配線層３６Ａ，３６Ｂを得た。配線層３６Ａ，３６Ｂは、それぞれ接続孔３４ａ，３４ｂを介して配線層３２Ａ，３２Ｂに接続される。
【００２２】
この発明によれば、上記した接続孔形成工程において、接続孔３４ａは、図４（Ｂ）に示すように底がＴｉ膜１４ｃ中に位置するようには形成せず、図４（Ａ）に示すように底がＴｉＮ膜１４ｄ中に位置するように形成する。この場合、絶縁膜１６，３４の上面がほぼ完全に平坦化されており、配線層３２Ａ，３２Ｂの厚さがほぼ等しいので、接続孔３４ｂも接続孔３４ａとほぼ等しい深さで図４（Ａ）に示すように形成される。このように平坦化処理後に接続孔３４ａ，３４ｂを形成すると、各接続孔の底をＴｉＮ（又はＴｉＯＮ）膜１４ｄ中に位置させるのが容易となる。なお、Ｔｉ膜１４ｃの厚さは、成膜可能下限値でも窒化防止効果が得られる。
【００２３】
図５は、図４（Ａ）、（Ｂ）の構造をそれぞれ得るためのエッチング時間１８４秒、２１０秒に対応してビアチェーン抵抗の測定結果を示すものである。ビアチェーン抵抗の測定には、図６の試料が用いられた。
【００２４】
一般に、層間接続部の接続抵抗（ビア抵抗）は、極めて低いので、単一の層間接続部のビア抵抗を測定するのではなく、図６に示すように多数の層間接続部を直列接続した状態でビアチェーン抵抗として測定するのが普通である。図６の試料では、下方の配線層Ｗ₁ 及び上方の配線層Ｗ₂ に関する層間接続部Ｃ₁ ，Ｃ₂ …Ｃ_n が直列接続された形で半導体基板の上面に配置され、層間接続部Ｃ₁ 及びＣ_n にそれぞれ接続した端子Ｔ₁ 及びＴ₂ の間の電気抵抗を測定するようになっている。
【００２５】
図５の測定結果は、層間接続部の数ｎを２０００個にすると共にＴｉ膜１４ｃの厚さを１５ｎｍとし、前述したエッチング条件［Ｉ］で接続孔を形成した場合のものであるが、エッチング条件を前述した［II］のものに代えても図５と同様の測定結果が得られた。
【００２６】
図５の測定結果によれば、図４（Ｂ）の層間接続部に比べて図４（Ａ）の層間接続部の方がビアチェーン抵抗（接続抵抗）及びそのばらつきが大幅に低減されているのがわかる。
【００２７】
【発明の効果】
以上のように、この発明によれば、層間接続状態が窒化防止用のＴｉ膜の酸化で悪化するのを防ぐようにしたので、層間接続部の接続抵抗を低減すると共に接続抵抗のばらつきを低減することができ、配線形成歩留りが向上する効果が得られるものである。
【図面の簡単な説明】
【図１】この発明の一実施例に係る多層配線構造を示す断面図である。
【図２】配線構造の一例を示す断面図である。
【図３】配線構造の他の例を示す断面図である。
【図４】２通りの接続孔形成状況を示す断面図である。
【図５】接続孔形成のためのエッチング時間とビアチェーン抵抗との関係を示すグラフである。
【図６】ビアチェーン抵抗測定試料の層間接続部配置を示す上面図である。
【図７】従来の多層配線構造の一例を示す基板断面図である。
【図８】オージェ分析用試料を示す断面図である。
【図９】オージェ分析結果を示すグラフである。
【符号の説明】
３０，３２Ａ，３２Ｂ，３６Ａ，３６Ｂ：配線層、１２，１６，３４：絶縁膜。[0001]
[Industrial application fields]
The present invention relates to a method for forming a multilayer wiring used in the manufacture of a semiconductor device such as an LSI, and more particularly to prevent connection resistance and its variation by preventing an interlayer connection state from being deteriorated by oxidation of a Ti film laid under a TiN film. It is intended to reduce.
[0002]
[Prior art]
Conventionally, a multilayer wiring structure shown in FIG. 7 is known (see, for example, Japanese Patent Laid-Open No. 5-190899).
[0003]
To obtain the structure of FIG. 7, a TiN film (barrier metal film) 14a, an Al or Al alloy film (wiring material film) 14b, a Ti film (nitriding prevention film) is formed on the insulating film 12 covering the surface of the semiconductor substrate 10. After the lower wiring layer 14 having the 14c and the TiN film (antireflection film) 14d is formed, the interlayer insulating film 16 is formed so as to cover the wiring layer 14. Then, a connection hole 16A corresponding to a part of the wiring layer 14 is formed in the insulating film 16 by a selective etching process using the resist layer as a mask. Thereafter, the resist layer is removed by O ₂ ashing, and then the upper wiring layer 18 is formed. The wiring layer 18 is connected to the wiring layer 14 through the connection hole 16A.
[0004]
[Problems to be solved by the invention]
According to the conventional technique described above, since the Ti film 14c is laid under the TiN film 14d, nitriding of the surface of the Al or Al alloy film 14b can be prevented when the TiN film 14d is formed by the reactive sputtering method. The connection resistance of the connection part (interlayer connection part) between the

wiring layers

14 and 18 can be greatly reduced.
[0005]
However, according to the research of the inventors, it has been found that the connection resistance of the interlayer connection portion is considerably increased depending on the formation state of the connection hole 16A. Further, the connection resistance increases because the resist layer is removed by O ₂ ashing in a state where a part of the TiN film 14d is removed and the Ti film 14c is exposed when the connection hole 16A is formed, and the exposed portion of the Ti film 14c is exposed. It was speculated that this was due to oxidation.
[0006]
In order to know the mechanism of connection resistance increase, a sample as shown in FIG. 8 was prepared. That is, as shown in FIG. 7, a 200 nm thick Ti film 14 c is formed on the insulating film 12 covering the surface of the semiconductor substrate 10, and then a 500 nm thick silicon oxide is formed thereon as the interlayer insulating film 16. The film was formed by plasma CVD (chemical vapor deposition). Then, a connection hole 16A was formed in the insulating film 16 by selective dry etching using the resist layer as a mask. The dry etching conditions at this time were: gas flow rate CHF ₃ / CF ₄ / Ar = 5/30/100 sccm, high frequency power 700 W, gas pressure 26.7 Pa (200 mTorr), and processing time 182 seconds. Thereafter, the resist layer was removed by O ₂ ashing, and then the Ti film 14c at the bottom of the connection hole 16A was subjected to elemental analysis in the depth direction (direction of arrow d) by Auger.
[0007]
FIG. 9 shows the results of Auger analysis, in which 21 shows the distribution of oxygen (O), 22 shows the distribution of titanium (Ti), 23 shows the distribution of fluorine (F), and S shows the Ti film as shown in FIG. The surface position of 14c is shown.
[0008]
According to the analysis result of FIG. 9, it can be seen that the Ti film 14c is oxidized in the connection hole 16A. Since O ₂ is not used in the dry etching process, it is considered that oxidation is performed during the ashing process.
[0009]
An object of the present invention is to provide a novel multilayer wiring forming method capable of reducing the connection resistance of interlayer connection portions and variations thereof.
[0010]
[Means for Solving the Problems]
The multilayer wiring forming method according to the present invention includes:
Forming a first wiring layer on an insulating film covering the surface of the semiconductor substrate;
Forming a first interlayer insulating film on the insulating film so as to cover the first wiring layer and to be thicker than the wiring layer;
Planarizing the upper surface of the first interlayer insulating film by chemical-mechanical polishing;
A plurality of second wiring layers each having an anti-reflection TiN or TiON film, an anti-nitridation Ti film, and an Al or Al alloy film in order from the top to the first interlayer insulating film with a substantially equal thickness. Forming on a flat upper surface;
Forming a second interlayer insulating film on the first interlayer insulating film, covering the second wiring layer and thicker than the wiring layer;
Planarizing the upper surface of the second interlayer insulating film by a chemical / mechanical polishing method;
After planarizing the upper surface of the second interlayer insulating film is selectively to CHF ₃ and O ₂ and He and mask and the resist layer as an etching gas a gas containing a gas or CHF ₃ and CF ₄ and Ar containing Forming a plurality of connection holes respectively corresponding to the second plurality of wiring layers in the second interlayer insulating film by a selective dry etching process, wherein the bottoms of the plurality of connection holes are all formed on the TiN. Alternatively, the selective dry etching process is performed only during the etching time after setting an etching time for positioning in the TiN or TiON film without penetrating the TiON film,
After removing the resist layer by ashing in an oxidizing atmosphere, three layers are formed on the second interlayer insulating film so as to be connected to the second plurality of wiring layers through the plurality of connection holes, respectively. Forming a plurality of wiring layers of the eyes.
[0011]
[Action]
According to the multilayer wiring forming method according to the present invention, the etching time for setting the bottom of the connection hole in the TiN or TiON film without penetrating the TiN or TiON film is set, and then selective only during the etching time. Since the dry etching process is performed, the Ti film does not exist at the bottom of the connection hole. Therefore, even if the resist layer is removed by ashing in an oxidizing atmosphere, the interlayer connection state is not deteriorated by the oxidation of the Ti film.
[0012]
【Example】
FIG. 1 shows a multilayer wiring structure according to an embodiment of the present invention. An insulating film 12 is provided so as to cover the surface of a semiconductor substrate similar to that shown in FIG.
[0013]
An interlayer insulating film 16 is formed on the insulating film 12 via a first wiring layer 30. Then, the upper surface of the insulating film 16 is planarized by a CMP (chemical / mechanical polishing) method or the like. Thereafter, second wiring layers 32 A and 32 B are formed on the insulating film 16.
[0014]
As the wiring layers 32A and 32B, those having a structure as shown in FIG. 2 can be used. FIG. 2 shows a laminated structure of a wiring layer 32A as a representative, and the wiring layer 32A has a structure in which a

TiN

film 14a, an Al—Si—Cu alloy film 14b, a Ti film 14c, and a TiN film 14d are laminated in order from the bottom. It has become. When the thickness of the films 14a to 14d is exemplified, 14a is 100 nm, 14b is 350 nm, 14c is 1 to 15 nm, and 14d is 40 to 50 nm. The TiN film 14d may be replaced with a TiON film. Such a wiring structure can be obtained, for example, by performing a sputtering process under the conditions shown in Table 1 below.
[0015]
[Table 1]

Here, the TiN film and the TiON film are reactive sputtering processes. Sequential film formation may be performed continuously without breaking the vacuum, or may be released to the atmosphere in the middle. The film formation time is determined from the film formation speed.
[0016]
As the wiring layers 32A and 32B, a laminated structure as shown in FIG. 3 may be used. What is different from those of FIG. 2 in FIG. 3, as a barrier metal film, instead of the TiN film 14a, is for the use of the laminate of the Ti film 14a ₁ and TiON film 14a _2. In this case, the thicknesses of the

films

14a ₁ and 14a ₂ can be 10 nm and 100 nm, respectively, and the thicknesses of the films 14b to 14d can be the same as those described above with reference to FIG. Also in the structure of FIG. 3, the TiN film 14d can be replaced with a TiON film.
[0017]
After a stack as shown in FIG. 2 or 3 is formed on the insulating film 16, a resist layer corresponding to a desired wiring pattern is formed by applying a resist on the stack and performing a photolithography process. . The resist patterning at this time can be finely processed because the antireflection TiN (or TiON) film 14d is provided on the uppermost layer of the stack. Then, the wiring layers 32A and 32B are obtained by selectively etching the stack using the resist layer as a mask. Thereafter, the resist layer is removed.
[0018]
Next, an interlayer insulating film 34 made of silicon oxide is formed by plasma CVD on the insulating film 16 so as to cover the wiring layers 32A and 32B. Then, after flattening the upper surface of the insulating film 34 by a CMP method or the like, a connection hole 34a having a fixed depth corresponding to a part of each of the wiring layers 32A and 32B by selective dry etching using a resist layer as a mask. , 34 b are formed on the insulating film 34. The dry etching process at this time was separately performed under two conditions as shown in [I] and [II] below.
[0019]
[I] Gas flow rate CHF ₃ / O ₂ /He=20/3.5/88 sccm, high frequency power 500 W, gas pressure 260 Pa (1950 mTorr)
[II] Gas flow rate CHF ₃ / CF ₄ / Ar = 5/30/100 sccm, high frequency power 700 W, gas pressure 26.7 Pa (200 mTorr)
The selection ratio between the TiN film 14d and the insulating film 34 was about 15.
[0020]
Next, the resist layer used to form the connection holes 34a and 34b is removed by O ₂ ashing. Ashing conditions were a gas flow rate O ₂ / N ₂ O = 6 / 0.5 slm, a gas pressure of 4 Torr, and a treatment time of 120 seconds.
[0021]
Thereafter, third wiring layers 36A and 36B are formed. As an example, after performing a sputter cleaning process (Ar gas pressure 2.5 mTorr, high frequency power 500 W, treatment time 60 seconds), a 7 nm thick Ti film and a 1000 nm thick Al—Si—Cu alloy film are sequentially formed. The wiring layers 36A and 36B were obtained by depositing the deposited layers by sputtering according to a desired wiring pattern. The wiring layers 36A and 36B are connected to the wiring layers 32A and 32B through the connection holes 34a and 34b, respectively.
[0022]
According to the present invention, in the connection hole forming step described above, the connection hole 34a is not formed so that the bottom is located in the Ti film 14c as shown in FIG. As shown, the bottom is formed in the TiN film 14d. In this case, since the upper surfaces of the insulating

films

16 and 34 are almost completely flattened and the thicknesses of the wiring layers 32A and 32B are substantially equal, the connection hole 34b has a depth substantially equal to that of the connection hole 34a as shown in FIG. ). When the connection holes 34a and 34b are formed after the planarization in this way, the bottom of each connection hole can be easily positioned in the TiN (or TiON) film 14d. Note that, even if the thickness of the Ti film 14c is the lower limit of film formation, an anti-nitriding effect can be obtained.
[0023]
FIG. 5 shows the via chain resistance measurement results corresponding to the etching times 184 seconds and 210 seconds for obtaining the structures of FIGS. 4A and 4B, respectively. The sample of FIG. 6 was used for the measurement of via chain resistance.
[0024]
In general, since the connection resistance (via resistance) of the interlayer connection portion is extremely low, the via resistance of a single interlayer connection portion is not measured, but a number of interlayer connection portions are connected in series as shown in FIG. It is common to measure as via chain resistance. In the sample of FIG. 6, interlayer connection portions C ₁ , C ₂ ... C _n related to the lower wiring layer W ₁ and the upper wiring layer W ₂ are arranged on the upper surface of the semiconductor substrate in a form of being connected in series. The electrical resistance between terminals T ₁ and T ₂ connected to ₁ and C _n , respectively, is measured.
[0025]
The measurement results in FIG. 5 are for the case where the number n of the interlayer connection portions is 2000, the thickness of the Ti film 14c is 15 nm, and the connection holes are formed under the above-described etching condition [I]. The same measurement results as in FIG. 5 were obtained even if the conditions were changed to those of [II] described above.
[0026]
According to the measurement result of FIG. 5, the via chain resistance (connection resistance) and its variation are significantly reduced in the interlayer connection part of FIG. 4A compared to the interlayer connection part of FIG. 4B. I understand.
[0027]
【The invention's effect】
As described above, according to the present invention, since the interlayer connection state is prevented from being deteriorated by oxidation of the Ti film for preventing nitriding, the connection resistance of the interlayer connection portion is reduced and the variation of the connection resistance is reduced. Thus, the effect of improving the wiring formation yield can be obtained.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a multilayer wiring structure according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing an example of a wiring structure.
FIG. 3 is a cross-sectional view showing another example of a wiring structure.
FIG. 4 is a cross-sectional view illustrating two connection hole formation states.
FIG. 5 is a graph showing a relationship between etching time for forming a connection hole and via chain resistance.
FIG. 6 is a top view showing an arrangement of interlayer connection portions of a via chain resistance measurement sample.
FIG. 7 is a cross-sectional view of a substrate showing an example of a conventional multilayer wiring structure.
FIG. 8 is a cross-sectional view showing a sample for Auger analysis.
FIG. 9 is a graph showing an Auger analysis result.
[Explanation of symbols]
30, 32A, 32B, 36A, 36B: wiring layer, 12, 16, 34: insulating film.

Claims

Forming a first wiring layer on an insulating film covering the surface of the semiconductor substrate;
Forming a first interlayer insulating film on the insulating film so as to cover the first wiring layer and to be thicker than the wiring layer;
Planarizing the upper surface of the first interlayer insulating film by chemical-mechanical polishing;
A plurality of second wiring layers each having an anti-reflection TiN or TiON film, an anti-nitridation Ti film, and an Al or Al alloy film in order from the top to the first interlayer insulating film with a substantially equal thickness. Forming on a flat upper surface;
Forming a second interlayer insulating film on the first interlayer insulating film, covering the second wiring layer and thicker than the wiring layer;
Planarizing the upper surface of the second interlayer insulating film by a chemical / mechanical polishing method;
After planarizing the upper surface of the second interlayer insulating film is selectively to CHF ₃ and O ₂ and He and mask and the resist layer as an etching gas a gas containing a gas or CHF ₃ and CF ₄ and Ar containing Forming a plurality of connection holes respectively corresponding to the second plurality of wiring layers in the second interlayer insulating film by a selective dry etching process, wherein the bottoms of the plurality of connection holes are all formed on the TiN. Alternatively, the selective dry etching process is performed only during the etching time after setting an etching time for positioning in the TiN or TiON film without penetrating the TiON film,
After removing the resist layer by ashing in an oxidizing atmosphere, three layers are formed on the second interlayer insulating film so as to be connected to the second plurality of wiring layers through the plurality of connection holes, respectively. Forming a plurality of wiring layers of the eye.