KR19990027836A

KR19990027836A - Via hole formation method of semiconductor device

Info

Publication number: KR19990027836A
Application number: KR1019970050366A
Authority: KR
Inventors: 박완재
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-30
Filing date: 1997-09-30
Publication date: 1999-04-15

Abstract

본 발명의 반도체 장치의 비아홀 형성방법은 반도체 기판 상에 하부 금속층을 형성하는 단계와, 상기 하부 금속층 상에 Ti막 및 TiN막을 형성하는 단계와, 상기 TiN막 상에 산화막을 형성하는 단계와, 상기 산화막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포로레지스트 패턴을 식각마스크로 상기 TiN막에 대한 식각선택비가 높도록 상기 산화막 및 TiN막을 C₄F₈/O₂/Ar/CO을 식각가스로 하는 건식식각장치에서 식각하여 비아홀을 형성하는 단계를 포함한다. 본 발명에 의하면, 상기 비아홀의 형성시 TiN막에 대한 식각선택비를 높게 유지하면서도 비아홀의 프로파일을 개선할 수 있다.A method of forming a via hole in a semiconductor device of the present invention includes forming a bottom metal layer on a semiconductor substrate, forming a Ti film and a TiN film on the bottom metal layer, forming an oxide film on the TiN film, and Forming a photoresist pattern on the oxide film, and using the pores resist pattern as an etching mask, and forming the C ₄ F ₈ / O ₂ / Ar / CO as an etching gas so that the etch selectivity with respect to the TiN film is high. Etching the dry etching apparatus to form a via hole. According to the present invention, the via hole profile can be improved while maintaining the etching selectivity with respect to the TiN film when the via hole is formed.

Description

Via hole formation method of semiconductor device

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 하부 금속층과 상부 금속층을 연결하는데 이용하는 반도체 장치의 비아홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a via hole in a semiconductor device used to connect a lower metal layer and an upper metal layer.

일반적으로, 메모리 칩 위주의 반도체 장치 보다는 메모리 기능과 논리회로 기능을 동시에 갖추고 있는 등의 멀티 기능을 갖는 반도체 장치가 요구됨에 따라 하부 금속층과 상부 금속층을 연결하는 비아홀을 형성하는 것이 매우 중요하다. 상기 비아홀은 종래의 반도체 장치에서는 종횡비가 1정도에 지나지 않았으나, 앞으로 차세대 반도체 장치에서는 3 이상의 종횡비를 갖는 비아홀을 형성하여야 한다. 여기서, 종래기술에 의한 비아홀 형성방법을 설명한다.In general, it is very important to form a via hole connecting the lower metal layer and the upper metal layer as a semiconductor device having a multi-function such as simultaneously having a memory function and a logic circuit function is required rather than a memory chip-oriented semiconductor device. The via hole has only an aspect ratio of about 1 in a conventional semiconductor device, but in the future, a via hole having an aspect ratio of 3 or more should be formed. Here, the via hole forming method according to the prior art will be described.

도 1은 종래기술에 의한 반도체 장치의 비아홀 형성방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a method of forming a via hole in a semiconductor device according to the prior art.

구체적으로, 반도체 기판(1) 상에 알루미늄막으로 하부 금속층(3)이 형성되어 있고, 상기 하부 금속층 상에 TiN막(5), 산화막(7) 및 포토레지스트 패턴(9)이 형성되어 있다. 따라서, 상기 포토레지스트 패턴(9)을 식각마스크로 상기 산화막(7) 및 TiN막(5)을 CHF₃또는 CH₄를 식각가스로 하는 RIE(reactive ion etcher) 장치에서 건식식각하여 비아홀을 형성한다.Specifically, the lower metal layer 3 is formed of an aluminum film on the semiconductor substrate 1, and the TiN film 5, the oxide film 7, and the photoresist pattern 9 are formed on the lower metal layer. Accordingly, via holes are formed by dry etching the oxide film 7 and the TiN film 5 using an etching mask in a reactive ion etcher (RIE) device using CHF ₃ or CH ₄ as an etching gas. .

그런데, 상술한 바와 같은 종래의 비아홀 형성방법은 포토레지스트 패턴(9)에 대한 선택비가 낮아 종횡비가 3 이상의 깊은 비아홀에서는 원하는 프로파일을 얻을 수 없고 식각속도가 낮아 산화막(7)의 하부까지 식각이 진행되지 않는 문제점이 있다.However, the conventional via hole forming method as described above has a low selectivity for the photoresist pattern 9, so that a desired profile cannot be obtained in a deep via hole having an aspect ratio of 3 or more, and the etching proceeds to the lower portion of the oxide film 7 due to the low etching rate. There is a problem.

또한, 종래의 비아홀 형성방법은 비아홀의 내부로 가면서 식각속도가 급격히 감소하고 균일도가 좋지 못하기 때문에 상기 TiN(5) 식각시 TiN의 찌거기(tail)이 남아 반도체 장치의 저항 신뢰도가 문제가 된다.In addition, in the conventional via hole forming method, since the etching speed rapidly decreases and the uniformity is not good while going to the inside of the via hole, the tail of TiN remains during the etching of the TiN 5, which causes a problem of resistance reliability of the semiconductor device.

더욱이, 상기 TiN 찌거기를 없애기 위하여 과도식각을 진행하게 되면 하부 금속층인 알루미늄이 드러나 도 1에 도시한 바와 같이 AlF_x, TiF_X의 하드한 폴리머가 발생하고 이를 제거하기 위한 세정이 복잡하다. 특히, 상기 하드 폴리머를 제거하기 위한 세정 과정에서, 식각 손실로 인하여 도 1에 도시한 바와 같이 하부 금속층인 알루미늄이 해리되어 빠져 나가기 때문에 반도체 장치는 저항이 떨어지고 신뢰도가 손상되는 문제점이 있다.In addition, when the excessive etching is performed to remove the TiN residue, the lower metal layer of aluminum is exposed, and as shown in FIG. 1, hard polymers of AlF _x and TiF _X are generated and cleaning to remove them is complicated. In particular, in the cleaning process for removing the hard polymer, the semiconductor device has a problem that the resistance is lowered and the reliability is impaired because aluminum, which is a lower metal layer, is dissociated and exits as shown in FIG. 1 due to an etching loss.

따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 반도체 장치의 비아홀 형성방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a method for forming a via hole in a semiconductor device, which can solve the above problems.

도 2 및 도 3은 본 발명에 의한 반도체 장치의 비아홀 형성방법을 설명한 단면도이다.2 and 3 are cross-sectional views illustrating a method of forming a via hole in a semiconductor device according to the present invention.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 비아홀 형성방법은 반도체 기판 상에 하부 금속층을 형성하는 단계와, 상기 하부 금속층 상에 Ti막 및 TiN막을 형성하는 단계와, 상기 TiN막 상에 산화막을 형성하는 단계와, 상기 산화막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포로레지스트 패턴을 식각마스크로 상기 TiN막에 대한 식각선택비가 높도록 상기 산화막 및 TiN막을 C₄F₈/O₂/Ar/CO을 식각가스로 하는 건식식각장치에서 식각하여 비아홀을 형성하는 단계를 포함한다.In order to achieve the above technical problem, a method of forming a via hole of a semiconductor device of the present invention comprises the steps of forming a lower metal layer on a semiconductor substrate, forming a Ti film and a TiN film on the lower metal layer, and on the TiN film forming an oxide film, and forming a photoresist pattern on the oxide film, the captive resist pattern as an etching mask film is the oxide film and TiN to high selection etching of the TiN film ratio of C ₄ F ₈ / O ₂ And forming a via hole by etching in a dry etching apparatus using / Ar / CO as an etching gas.

상기 비아홀 형성시 C₄F₈의 가스량이 15∼25 sccm이고, O₂는 상기 C₄F₈의 가스량에 비해 40∼60%이고, CO량은 상기 C₄F₈의 가스량에 비해 2∼3배이고, Ar은 상기 C₄F₈의 가스량에 비해 20∼25배로 조절한다. 또한, 상기 비아홀의 형성시 상기 건식식각장치의 하부 전극의 온도, 즉 반도체 기판의 높이는 부분과 인접한 하부 전극의 온도를 60℃로 조절하여 상기 TiN막에 대한 식각선택비를 높일 수 있다.The amount of C ₄ F ₈ gas is 15 to 25 sccm in the formation of the via hole, O ₂ is 40 to 60% compared to the gas amount of C ₄ F ₈ , and the CO amount is 2-3 to the gas amount of C ₄ F ₈ . It is double, Ar is adjusted to 20 to 25 times compared to the gas amount of the C ₄ F ₈ . In addition, when the via hole is formed, an etch selectivity for the TiN layer may be increased by adjusting the temperature of the lower electrode of the dry etching apparatus, that is, the height of the semiconductor substrate, to 60 ° C.

본 발명에 의하면, 상기 비아홀의 형성시 TiN막에 대한 식각선택비를 높게 유지하면서도 비아홀의 프로파일을 개선할 수 있다.According to the present invention, the via hole profile can be improved while maintaining the etching selectivity with respect to the TiN film when the via hole is formed.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2에서, 알루미늄으로 구성된 하부 금속층(13)이 형성된 반도체 기판(11) 상에 Ti막(15) 및 TiN막(17)을 순차적으로 형성한다. 이어서, 상기 TiN막(17) 상에 층간절연막으로 산화막(19)을 형성한다. 계속하여, 상기 산화막 상에 포토레지스트막을 도포한 후 패터닝하여 포토레지스트 패턴(21)을 형성한다.In FIG. 2, the Ti film 15 and the TiN film 17 are sequentially formed on the semiconductor substrate 11 on which the lower metal layer 13 made of aluminum is formed. Subsequently, an oxide film 19 is formed on the TiN film 17 as an interlayer insulating film. Subsequently, a photoresist film is coated on the oxide film and then patterned to form a photoresist pattern 21.

도 3에서, 상기 포토레지스트 패턴(21)을 식각마스크로 상기 산화막(19) 및 TiN막(17)을 건식식각장치로 이방성 식각하여 비아홀(23)을 형성한다. 상기 건식식각장치는 자기장을 인가한 챔버내에서 고밀도 플라즈마를 이용하여 산화막(19) 및 TiN막(17)을 식각하는 장치이다.In FIG. 3, the via hole 23 is formed by anisotropically etching the oxide layer 19 and the TiN layer 17 using an etching mask using the photoresist pattern 21 as an etching mask. The dry etching apparatus is an apparatus for etching the oxide film 19 and the TiN film 17 using a high density plasma in a chamber to which a magnetic field is applied.

특히, 본 발명은 상기 산화막(19) 및 TiN막(17)을 이방성 식각할 때, 건식식각장치에 사용되는 식각가스는 TiN에 대한 식각선택비가 크도록 C₄F₈/O₂/Ar/CO가스를 이용한다. 여기서, 상기 TiN막(17)에의 선택비를 높이는데 있어서는 C-C 결합과 C-H결합인 폴리머 성분이 많을수록 유리한데, 본 발명에서 사용한 가스중 C₄F₈은 탄소가 풍부한 가스로써 상기와 같은 폴리머 성분을 유도해낼 수 있다.Particularly, in the present invention, when anisotropically etching the oxide film 19 and the TiN film 17, the etching gas used in the dry etching device is C ₄ F ₈ / O ₂ / Ar / CO so that the etching selectivity for TiN is large. Use gas. Here, in order to increase the selectivity to the TiN film 17, it is advantageous that more polymer components, which are CC bonds and CH bonds, are used. In the gas used in the present invention, C ₄ F ₈ is a gas rich in carbon. It can be derived.

즉 C₄F₈량이 증가할수록 선택비는 증가하지만 과다한 폴리머의 생성으로 콘택 입구에서부터 식각정지가 발생한다. O₂가스는 폴리머를 제거하므로 식각속도의 증가와 식각정지를 예방하지만 포로레지스트 패턴도 식각되므로 포로레지스트 패턴에 대한 선택비가 떨어진다. 이러한 이유로 인하여 C₄F₈량은 O₂량에 비해 많이 사용하였고, Ar가스는 식각정지를 막아주는 목적으로, 그리고 CO가스는 콘택 크기에 따르는 로딩 효과를 감소시키고자 사용하였다.That is, the selectivity increases as the amount of C ₄ F ₈ increases, but the etch stop occurs from the contact inlet due to excessive polymer production. The O ₂ gas removes the polymer, preventing the increase of the etching rate and the etch stop, but the selectivity of the pores resist pattern is lowered because the pores resist pattern is also etched. For this reason, the amount of C ₄ F ₈ was used more than the amount of O ₂ , Ar gas was used to prevent etch stop, and CO gas was used to reduce the loading effect according to the contact size.

본 실시예에서, 상기 C₄F₈의 가스량이 15∼25 sccm이고, O₂는 상기 C₄F₈의 가스량에 비해 40∼60%이고, CO량은 상기 C₄F₈의 가스량에 비해 2∼3배이고, Ar은 상기 C₄F₈의 가스량에 비해 20∼25배로 조절하였다.In the present embodiment, and the gas amount of the _{_{C 4 F 8 15~25 sccm, O}} 2 is 40 to 60% compared to the amount of gas of the C ₄ F _8, CO amount is compared to the amount of gas of the C ₄ F ₈ 2 to 3 times, Ar was controlled 20 to 25 times compared to the amount of gas of the C ₄ F _8.

더욱이, 선택비를 개선하기 위하여 압력, 전력 및 가스 조합을 유지하면서 반도체 기판이 놓이는 하부 전극(반도체 기판이 놓이는 부분과 인접한 하부 전극을 포함)의 온도를 변화시켰다. 상기 하부 전극의 온도가 증가함에 따라 선택비는 좋아져 20℃가 증가함에 따라 선택비는 10정도씩 증가한다. 이는 반도체 기판의 온도가 높을수록 식각부산물인 폴리머중 C-C, C-H의 성분으로 된 물질이 많이 생성되어 이것이 TiN과 불소의 결합을 방해하여 식각을 막아주기 때문으로 생각된다.Furthermore, in order to improve the selectivity, the temperature of the lower electrode (including the lower electrode adjacent to where the semiconductor substrate is placed) is changed while maintaining the pressure, power and gas combination. As the temperature of the lower electrode increases, the selectivity is improved, and as the temperature increases by 20 ° C, the selectivity increases by about 10 degrees. This is thought to be because the higher the temperature of the semiconductor substrate is, the more constituents of C-C and C-H are formed in the etch byproduct, which prevents the etching of TiN and fluorine.

결과적으로, 본 발명은 C₄F₈/O₂/Ar/CO가스를 이용한 식각에서 하부 전극의 온도가 20℃에서 10:1정도의 식각선택비를 가지는 것이 60℃로 변회시킴에 따라 30:1의 식각선택비를 가진다.As a result, according to the present invention, as the temperature of the lower electrode in the etching using C ₄ F ₈ / O ₂ / Ar / CO gas has an etch selectivity of about 10: 1 at 20 ° C, it changes to 60 ° C. It has an etching selectivity of 1.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.

상술한 바와 같이 본 발명은 비아홀의 형성시 TiN막에 대한 식각선택비를 높게 유지하면서도 비아홀의 프로파일을 개선할 수 있다.As described above, the present invention can improve the via hole profile while maintaining the etch selectivity with respect to the TiN film during the formation of the via hole.

Claims

Forming a lower metal layer on the semiconductor substrate;

Forming a Ti film and a TiN film on the lower metal layer;

Forming an oxide film on the TiN film;

Forming a photoresist pattern on the oxide film; And

Forming via holes by etching the oxide layer and the TiN layer in a dry etching apparatus using C ₄ F ₈ / O ₂ / Ar / CO as an etching gas so that the etch selectivity with respect to the TiN layer is high as the etch mask using the pores resist pattern. The via hole forming method of a semiconductor device comprising a.

The method of claim 1, wherein the via hole and the gas volume of 15~25 sccm C ₄ F ₈ in the formation, O ₂ is 40 to 60% compared to the amount of gas of the C ₄ F _8, CO amount of the C ₄ F ₈ A method for forming a via hole in a semiconductor device, characterized in that it is 2 to 3 times the amount of gas, and Ar is 20 to 25 times the amount of the gas of C ₄ F ₈ .

The method of claim 1, wherein the temperature of the lower electrode of the dry etching apparatus is adjusted to 60 ° C. when the via hole is formed.