JP3772197B2 - Nrz/nrziデータを再生するためのデジタルアーキテクチャ - Google Patents
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Description
この発明は、シリアル伝送されたデータを再生するための方法および装置に関し、特定的には、シリアル伝送された信号の立上がりおよび立下がり遷移の位置を検出するために、遅延線を使用して信号の高周波数サンプリングを行なうアーキテクチャに関する。
発明の背景
データ伝送システムにおいて、受信機は、送信機によって生成されかつ送信されて伝送媒体を通じて伝搬された、入来シリアル信号データを再生する。データストリーム内の遷移が、データと、送信機の基準周波数のタイミング情報との双方を提供する。理想的には、これらの遷移は、基準周波数のビット周期またはビット周期の倍数に等しい時間間隔で受信機に到達することが望ましい。しかし実際には、それらの遷移は、理想的なシンボル信号が伝送されたときに生成される理想的な遷移に対応する時間よりも早いかまたは遅い時間に到着する。この理想的な信号の遷移を基準とした遷移時間のばらつきを、ジッタと呼ぶ。合計ジッタは、ランダムジッタ(RJ)および静的ジッタ(DJ)として特徴付けられ得る原因の組合せからもたらされる。静的ジッタの主要原因は、主に、遷移チャネル内の構成要素から生じる不均一な立上がり遅延および立下がり遅延であり、これは「デューティサイクル歪み」(DCD)と称される。
従来、一定の周波数基準で伝送されたシリアルデータストリームからの、位相歪みから生じるジッタを持つデータの再生は、アナログ位相ロックループを使用して行なわれてきている。これは、電圧制御発振器の出力信号が入来データストリームに対する位相誤差を最小とするように電圧制御発振器を調整することによって、データを再生するものである。
CMOS回路技術の多様性およびCMOS技術のVLSIアーキテクチャへの高い適合性により、デジタル技術を使用してジッタの効果を減じることが可能である。
EP−A−0 383 557号は、電話ネットワークにおける入来データを受取るための回路、特に、マスタークロックを有する中央交換局においてプラスマイナス1クロックサイクルの精度で時間を合わせて、電話加入者からのデータを受取るための回路を記載している。この入力データは、次第に増加する遅延に対応する多数のタップを有する遅延線に結合され、遅延されたデータサンプルの組が、マスタークロックによってストローブされる一連のレジスタ内に取込まれる。受取ったデータの2つの遷移の間の平均位置がその後使用されて、遅延線上の、データがそこから提供されるタップが選択される。データ再生のためにはこれに代わる方法が望ましく、本発明によって対処される課題は、入力データではなく局所シンボルクロックを遅延することによってデータを再生することである。この取組みはまた、再生シンボルクロックを提供するという可能性を有するが、これは、′557号の回路には欠如していた可能性である。
EP−A−0 614 281号は、デジタルの、高速アルゴリズムによるデータ再生方法および装置を記載する。この回路は自己較正する遅延素子を使用して、局所で生成された時間ルーラ基準をデータ平均遷移位置と位置合せして、データアイの中心での入力2進シーケンスからデータを検索するためのサンプリング方法を構築する。位相合せされた時間ルーラ信号を使用してデータの遷移位置がサンプリングされ、そのサンプリングされたデータが状態マシンにおいて統計分析される。
米国特許番号第5,103,466号は、位相エンコードシリアルデータからクロックおよびデータ情報を再生するための集積回路を記載する。この回路は、波形デジタイザおよび波形シンセサイザに結合された同期遅延線を含む。波形デジタイザは位相エンコードデータを受取ってこれをビット列に変換し、その出力は遷移検出器に入力される。エンコードデータのクロック情報は、波形シンセサイザ内でデジタル−時間領域変換器を使用して合成される。
米国特許番号第5,040,193号は、バーストモードデータ再生のための受信機およびデジタル位相ロックループを記載する。180°位相ミスロック検出器および訂正器が備えられて、発生し得るいかなる位相ロックの曖昧さも排除される。この位相ロックループは遅延基準クロック、位相検出器およびフィルタを使用して、マンチェスター符号化データのためのデータ受信機のクロック再生を行なう。
The IEEE Journal of Solid State Circuits、第30(4)巻、1995年4月1日発行、第353頁から第363頁に、全二重データ通信のためのCMOSシリアルデータリンクが記載されている。過サンプリングのための多相クロックを生成するための中央チャージポンプ位相ロックループが、複数のシリアルリンクチャネルによって共有される。全二重シリアルデータ通信は、ケーブル端部上の混成信号から入力データを分離することによって、双方向ブリッジにおいて実現される。
発明の概要
この発明の目的は、一定の周波数基準でシリアル伝送された入来データストリーム内のジッタを補償するための、すべてデジタルの方法および装置を提供するよう試みることである。これは、現在の製造の風潮と互換性を有しかつ経済的であるという点で、先行技術の方法よりも改善された方法である。
具体的には、エラーの起こる可能性が低くかつFDDIへの応用を含む高速のデータレートに適合が可能な、データ再生のためのデジタル方法および装置を提供することが本発明の目的である。
本発明の上述の目的を達成するために、CMOS技術が遅延回路の構築に適合され、VLSIアーキテクチャへと組込まれる。
この発明のアーキテクチャは、遅延線の遅延セル間にタップを有する遅延線に関する。各タップは、遅延線の始端に印加されたクロック基準信号に応答する、それぞれ異なるように遅延されたビット位相信号を提供する。各タップからのビット位相信号は、隣接するタップに対するビット位相信号から、ビット基準信号(TTAP)の周期のごく一部にあたる値だけ位相変位される。
データ信号内のジッタを訂正するために、データ信号はまず、レジスタの隣接するフリップフロップに与えるクロックとしてビット位相信号を用いることにより、サンプリングされかつレジスタ内に記憶される。レジスタによって取込まれたデータはしたがって、1/TTAPの周波数でサンプリングされた入力信号のデジタル的表現である。完全なレジスタサンプルは1シンボルクロック期間に広がるが、これは、シンボルクロックの先行する遷移が、新しいシンボルクロックの遷移が発生する時間に遅延線の終端に到達するように、遅延線が較正されているためである(本実施例においては、遅延は40nsである)。「シンボル」データは、信号のビット周期に対応してより小さいレジスタ内に分割される(この実施例においては、FDDIデータ内に1シンボルにつき5ビットが存在するため、区分は5つである)。これらの「データビット」レジスタはシンボルクロックと一定の関係を有し、したがって、シンボルクロック周期の1/5である仮想ローカルビットクロックを提供する。ただし実際のローカルビットクロックは生成されない。この結果、仮想ローカルビットクロックと信号遷移との間の位相の関係を、レジスタに取込まれる各遷移について決定することが可能となる。ビットクロック基準エッジは、シンボルクロック遷移が8nsの倍数である遅延線タップを通り過ぎるときに発生する。データビットレジスタ内の遷移は、排他的OR関数を使用して、どの隣接するビットが異なる論理レベルを有するかを観察することによってつきとめられる。データビットレジスタ内で発見された各遷移には、レジスタの境界(すなわち仮想ビットクロック)に対するその遷移の位置に基づいて、数値が割当てられる。データビットレジスタから得られたこれらの数値がその後、「データビット」レジスタ境界(すなわち、仮想ビットクロック)に対する平均エッジ位置を決定するために、平均化される(フィルタ処理される)。「データビット」レジスタから再生後データを抽出するための最適な位置は、平均エッジ位置から1/2ビット周期離れた位置である。この平均エッジ位置はまた、受信したシリアルデータと同期されかつ再生されたデータを他の装置に転送するのに使用される、再生後シンボルクロック信号を生成するのにも使用される。
【図面の簡単な説明】
図1(A)は、一連の「1」を含むデータ信号の「理想的な」波形を示す。
図1(B)は、デューティサイクル歪み(DCD)によって歪められた、図1(A)の波形を示す。
図1(C)は、図1(B)のデータ信号「1」のための立上がり時間および立下がり時間の広がりを示す。
図1(D)は、典型的なデータ信号の立上がりおよび立下がり遷移における広がりを示す。
図1(E)は、入来データをクロックするのに使用される、局所的に生成されたシンボル信号を示す。
図1(F)は、シンボル信号の倍数であるビット基準信号を示す。
図1(G)は、遅延線タップによって生成されたビット位相信号を示す。
図2(A)および図2(B)は、位相のデューティサイクル歪み、および、「1−1」NRZIシーケンスの持続期間を示す。
図3は、この発明のアーキテクチャ全体を示す、簡略化されたブロック図である。
図4(A)は、データを集めて遷移の平均位置を計算するための、遅延線位置およびサンプラレジスタの構造を示す。
図4(B)は、この発明の遅延線/レジスタおよび遷移検出器の、列構造を示す。
図5(A)および図5(B)は、立上がりおよび立下がり遷移を検出するための回路を示す。
図5(C)は、エッジ割当ての一例を示す。
図5(D)は、エッジ符号化アルゴリズムのブロック図である。
図5(E)は、図5(D)のアルゴリズムを実現するための回路である。
図5(F)は、エッジ位置データがいかにして2進値に変換されるかを示す、真理値表である。
図5(G)は、エッジ割当ての第二の例を示す。
図6(A)は、主平均(ビットレート)回路である。
図6(B)は、主平均(シンボルレート)回路である。
図6(C)は、スイッチ149のための論理図である。
図7は、主平均サイズの遷移密度調整のためのアルゴリズムである。
図8は、副平均回路のブロック図である。
図9は、ポインタ信号を計算するアルゴリズムを示す。
図10は、周波数および位相誤差補償のための主および副ポインタを有する、データ抽出技術を示す。
図11は、ポインタ生成器の真理値表である。
発明の詳細な説明
図3を参照して、この発明の包括的な概念を理解することができる。
図3に示す装置は、再生後データレジスタ80から再生後データ出力5を提供するよう意図されたものである。再生後データ出力は、入力データ内に大きいジッタ歪みが存在した場合にも、シリアルデータ入力1に含まれるデータを正しく表現する。この装置は、シリアルデータ入力1の立上がりおよび立下がり遷移が起こる時間を調べて、それらの調査に基づいて、遷移が最も発生しやすい場所についての統計をとるための方法を提供し、かつ、再生後データレジスタ80内のデータのサンプリングが、それらの遷移時間から平均的に最も離れた時間に行なわれるようにする。
局所基準信号、すなわちローカルシンボルクロック2は、標準周波数の±50PPMと指定される、受信機によって生成される。シリアルデータ入力のデータレートは、同じ仕様を有する遠隔送信機から導出される。ローカルシンボルクロック入力2および40個の出力タップ93−1から93−40が、遅延線40に接続される。遅延線40は、一連の5個のレジスタ48a〜48eに、隣接するレジスタビットのクロック入力に接続される、9個のタップの5つのグループを有する。48aの最上位ビットは、ローカルシンボルクロックを受ける。次に上位のビットは、第1の遅延線タップによってクロックされる。3番目に上位のビットから最下位ビットまでは、第2の遅延線タップから第8の遅延線タップまでによって、それぞれクロックされる。48bの最上位ビットもまた、第8の遅延線タップによってクロックされる(すなわち、48aの最下位ビットと48bの最上位ビットが共有される)。48bの2番目に上位のビットから48bの最下位ビットまでは、遅延線タップ9から16にそれぞれ接続される。レジスタ48c、48dおよび48eもまた、同様に接続される。遅延線の40個のタップに対する接続93−1から93−40のグループは、MUX92に接続される。この例において、遅延線は125MHzシンボルクロックについて長さが40nsであり、40個のタップを有する。すなわち、1nsの間隔を有する。各タップは、遅延線の始端に印加されたクロック基準信号、すなわちローカルシンボルクロックと同一ではあるが遅延されているビット位相信号を提供する。シリアルデータ入力信号1は、レジスタに与えるクロックとして対応のビット位相信号を用いることにより、各レジスタ48a〜48eによって取込まれる。すなわち、シリアルデータ入力信号は、レジスタ48a〜48eの各ビットの「D」入力に印加される。
レジスタ48a〜48eによって取込まれたデータは、したがって、隣接する遅延線タップ間の時間遅延の逆数の周波数でサンプリングされた、入力信号のデジタル表現である。シンボルクロックの遷移が遅延線の終端に、次のシンボルがその始端に到着するのと同じ時間に到着するように遅延線が較正されている限り、完全なサンプルは1シンボルクロック期間の広がりを有する。この例(FDDI仕様)においては1シンボルにつき5ビットが存在するため、各レジスタ内に1ビットを存在させるようにすることができる。このことは、データビットレジスタ内の各遷移に対してサンプリング時間におけるレジスタ内でのその物理的な位置に基づいて数値を割当てることによって、ビットの位相の関係を数量化することができることを意味する。この、数値を割当てる機能は、遷移立上がり検出器56および遷移立下がり検出器56′を用いて、エッジ検出器回路内のレジスタ1からレジスタ5に取込まれたデータを分析する(図5(A)および図5(B))。次に、立上がり遷移および立下がり遷移の各々に、レジスタの中央からのその位置に応じて、エンコーダ64内で数値が与えられる。立上がりおよび立下がり遷移は、平均器73で平均化される。ポインタ生成器90におけるタップ選択コマンド91の計算は、MUX92を制御して、遅延線40のタップを選択する。MUX92の出力93′は、再生後データレジスタ80に送られる。ポインタ生成器90の信号94および95はデータ選択スイッチ79に印加されて、40ビットの遅延線サンプル96における、平均エッジ位置から1/2ビット周期だけ離れた、5つのタップを選択する。MUX92の出力93′は、再生後シンボルクロックであって、これは、データ選択スイッチアレイ出力79′を再生後データレジスタ80へとラッチする、位相がシフトされたクロックである。
図1(A)は、NRZIで伝送された一連の「1」のコードの、波形(ハイレベルおよびローレベル)を表わす。5つの「1」(5ビット)の1「ワード」を表わす、5つの遷移(3つの立上がりおよび2つの立下がり)が示される。伝送される際の最初の波形は、各サイクルのハイおよびローの期間が「ビット」の周期に等しいため、「理想的」なものとして示される。各ワードサイクル中、遅延線内には5ビットが存在する。立上がり遷移は「立上がり平均」(R)を中心とし、立下がり遷移は「立下がり平均」(F)を中心とするので、「遷移平均」(M)が平均となる。
図1(B)は、図1(A)の波形から導出される、受信信号を示す。この信号は、デューティサイクル歪みを示す。「ロー」期間は、ハイの期間よりも長いものとして示される。
図1(C)は、複数回伝送された「1」の5ビットのワードを示し、それぞれの平均時間TfおよびTrの周辺で発生する立下がりおよび立上がり遷移の分布を示す。この条件は、伝送および再生における回路のノイズに起因して生じる。
図1(D)は、複数の「ワード」サイクルの1期間にわたる、「1」および「0」の任意の集まりを含む、典型的なデータストリームを示す。
入来信号からデータを正確に抽出するには、遷移が起こりそうにない時間における入来信号波の信号レベルを検出せねばならない。これを、「アイ」の中心と呼ぶ。「ビット基準期間」を1ビットを含む期間として規定すると便利であろう。図1(F)の、離散的な数のビット基準期間は、図1(E)に示す1シンボル周期の期間に等しい。この実施例を説明するのに使用される例においては、図1(E)の1シンボル周期は、5ビットの基準期間、すなわち、1シンボル当り5ビットに等しい。「アイ」の中心における入来データをサンプリングするのに最適なビット位相信号をつきとめるプロセスは、統計学的平均方法を用いる。
図1(G)のビット位相信号の遷移を使用して、各々が「ビット基準期間」に広がるレジスタを形成する、隣接するフリップフロップ内へのシリアルデータ信号がサンプリングされる。各「ビット基準期間」において、レジスタサンプルが処理されて、隣接するレジスタビットを排他的OR処理することにより、論理レベル遷移がつきとめられる。これらの遷移位置は、ビット基準期間境界を基準とするその遷移の位置を表わす、2進数へとデジタル符号化される。各ビット基準期間は2相インクリメントに分割されて、どちらのインクリメントがデータ遷移と一致するかが判定される。「遷移平均時間」がその後、符号化された立上がりおよび立下がり遷移を集めたものを、それらが発生する位相インクリメントについて平均化することによってつきとめられる。
この実施例においては、シンボル基準信号は25MHzの周波数を有し、これは、5倍に乗じられて、FDDI応用のための8nsのビット基準期間が与えられる。このシンボル信号の1サイクルはしたがって、5ビットのデータシンボル長さの範囲に広がる。
図1(A)に示すように、「理想的な」信号(歪められていないデータ信号)の中心は、通常、局所基準信号の遷移とは一致しない。この位相の変位が、「s」で表わされる。「s」は、時間が経過するに従って、局所基準とデータ基準との間の周波数差の結果として変化する。しかし、理想的な信号の中心は、いかなる所与の瞬間にも、TTAPの精度で、ビット位相信号のうち1つと一致する。この発明に従えば、シンボルクロック信号の位相が調整されて、Δsがゼロである、「再生後シンボルクロック」信号が生成される。
図2(A)および図2(B)は、例示の目的で、2つの遷移のみの平均的な位相時間変位を計算するのに、および、Δsがゼロである再生後データ信号を生成するために使用される、「1−1」データシーケンスのパラメータを示すグラフである。図2(A)は、立上がり遷移で始まって境界W0、W1およびW2を有する、3つのビット基準期間を示す。W0は、時間的に最初のビットであり、各ビット基準期間は8nsである。図2(B)は、1つの立上がり遷移および1つの立下がり遷移を含む、「1−1」データ信号を示す。このパルスの中央の時間(理想的なサンプリング点)は、ビット基準期間W2のエッジ時間から期間sだけ変位されている。これを、簡単な代入によって以下のように示すことができる:
s=(af1+ar1)/2
隣接するビット基準サイクルについてar1およびaf1の多数の測定値をとって平均値S′を得ることにより、かつ、そのS′の値をいくつかのビット基準サイクルにわたって平均化することにより、データ信号を検出するのに最適である平均時間Sを得ることができる:
S=(Ar+Af)/2
平均的な位相時間変位を計算するには、遷移の有限個の位相時間変位をサンプリングしなくてはならない。ここで、「位相時間変位」とは、それぞれのビット基準期間の始端を基準とする、遷移の位相時間を意味する。平均的な位相時間変位を計算するのに使用される連続したシンボルサイクルの数は、平均を割出すのに使用される値の数が増すほど、その各々の値が平均に対して有する効果が減じられる、という事実を考慮する必要がある。平均ArおよびAfを計算するために、最も古い位相時間変位が減じられて、最新の位相時間変位が加えられる。
図4(A)は、図4(B)の5つのデータサンプラレジスタ48a〜48eのうちの1つの回路を、遅延線40の一部分と関連して、概略的に示す。図4(B)のデータレジスタ48a〜48eは、5ビットのシンボル(ワード)に対応して、各々が図4(A)に示した8つのD型フリップフロップ54を含む、5列を含む。ここで、各1ビットが1列内に含まれる。シリアルデータ入力の遷移は、線50を介して、フリップフロップ54のD端子のすべてに、並列で印加される。局所シンボルクロック信号は線53上で、遅延線40に印加される。これは、1nsの間隔でタップされて、クロックのためのビット位相信号が図4(A)に示す8本の線55−0から55−7上に出力されるようになる。
各フリップフロップ54はしたがって、それぞれのC線上で、1nsの間隔で連続してクロックを受ける。D入力に存在する論理レベルは、クロックパルスの印加時にQ出力に転送される。各シンボル信号期間につき、40の論理レベル値mQnが、図4(B)に示す遷移検出器56および56′に結合される。各遷移検出器は、1つの反転入力を有する隣接するANDゲートから構成される。1から5の立上がりエッジサンプルおよび立下がりエッジサンプルが、所与のシンボル期間内で取込まれる。
図4(B)は、サンプルレジスタ48a〜48eのフリップフロップの各グループ内の立下がりおよび立上がり遷移をそれぞれつきとめるための、遷移検出器回路56および56′を示す。図5(B)の立上がりエッジ検出器56′内には立上がりエッジをつきとめるための5グループのANDゲート58が存在し、図5(A)には立下がりエッジをつきとめるための、5グループのANDゲート58が存在する。
図5(A)は、隣接するANDゲート58を示す。これらは、ANDゲートの右側に反転ANDゲート入力を有する。図5(B)は、ANDゲートの左側に反転ANDゲート入力を有するANDゲート58を示す。
遷移の位置をつきとめた後に、検出された各遷移に対して数値を割当てる。この数値は、エッジの位置のレジスタ境界に対する関係に基づく。この数値割当てプロセスは、図5(C)に示す2つの例を参照することにより理解できる。図5(C)および図5(G)は、波形は同じであるがサンプリングウィンドウに対して位相がシフトされている2つの波形に適合が可能である、エッジ位置割当ての2つの事例を示す。時間は、Tで示され、左に向かって増加する。これは、シンボルクロック信号が遅延線を通じて左から右へと伝搬する、サンプラレジスタ内で観測されるものと同様であり、したがって、波形の遷移は、示されるような時間で取込まれる。エッジ位置値は、各ウィンドウの中心を基準として割当てられ、8nsの間隔で破線で区切られる。
図5(C)の事例1からわかるように、ウィンドウ基準2は、その「0」が奇数のウィンドウの中心と位置合せされるようにレイアウトされており、ウィンドウ基準1は、その「0」が偶数のウィンドウの中心と位置合せされている。ここで、ウィンドウ♯1内に表われる立上がりエッジに、数値「3」が割当てられていることに着目されたい。この3は、ウィンドウ基準2の行内の2と4との間の空間とそのエッジが位置合せされているという事実から導出されたものである。次のエッジは、立下がりエッジであって、これには「−1」の数値が割当てられているが、これは、ウィンドウ基準1の0と−2との間の空間に位置合せされていることによって導出されたものである。
図5(C)の事例1においては、如何にして立上がりエッジ平均および立下がりエッジ平均が得られるかもまた示される。たとえば、立上がりエッジ平均は、次の加算によって得られる:
立下がりエッジ平均は、
であり、組合せ平均は、
となる。
数値を位置エッジに割当てるアルゴリズムのフロー図を、図5(D)に示す。ステップ120において、各エッジ位置には符号付4ビット2進数が割当てられる。この数は、それが取込まれたウィンドウ(−4から+4)の基準数を基準として、または、隣接するウィンドウ(−4から−8または+4から+8)を基準として割当てることができる。正しい数値割当ては、現時点の(直前の)平均位置から最小距離を有するものである。
図5(D)のアルゴリズムをたどる以下の例を考慮することは有益であろう。ここで、現時点の平均割当値を−3であると仮定する。この数−3は、2の補数表現では1101となる。この例の最初の2進エッジ位置が(0010)すなわち2であると仮定し、符号ビットを最も左のビットであると仮定する。図5(D)のステップ121に従って、第2の割当値は、符号ビットをトグルすることによって1010となる。これは、−6(2の補数表現)と等価である。
ステップ122に従って、これら2つの割当値の平均から差を求める:
差1=−3−2=−5および|−5|=5
差2=−3−(−6)=3および|3|=3
|5|>|3|であるため、この例では正しいエッジ位置割当ては−6(1010)である。
図5(E)は、図5(D)に示した数値割当てアルゴリズムを実現する回路のブロック図を示す。
エッジ遷移検出器56および56′の8ビット出力59および59′は、エッジサンプルエンコーダ64に印加される(図5(A)、5(B)、5(E))。サンプルエンコーダ64′(図1)は、8ビットエッジ位置を図5(F)の真理値表に示すような4ビットの符号化された等価物に直接対応付ける、組合せ回路である。図5(E)を参照して、2つの可能なエッジ位置割当値が、減算器70および70′において現時点の平均値から減じられることがわかる。各差について絶対値が計算され(71/71′)、デジタル比較器72に与えられる。論理1はA>Bの条件を示し、トグルされた符号ビットを有するmux入力を選択する。0から5の立上がりエッジサンプルおよび立下がりエッジサンプルが、任意の1シンボルクロックサイクル内で取込まれる。
エッジサンプル処理がビットレートで行なわれる場合には、1または2のそのようなエッジプロセッサが必要となる。これは好ましい構成である。もしエッジサンプル処理がシンボルレートで行なわれる場合、5または10のそのようなプロセッサが、並列で動作するように求められる。立上がりおよび立下がりエッジはシンボルまたはビットクロックの交互の位相上で処理することが可能であり、それにより、必要な回路の数がおよそ1/2に抑えられる。
検出されたエッジが符号化されて正しいコード値が選択されると、その選択された値は、図3および図6(a)のブロック図に示すような主平均回路に送られる。図6(a)の回路は、各ビットクロックにおける加算器127の値Xmを、レジスタ128内に蓄積された先の値の合計に加算する。これは、合計でn個の値が加算されるまで続けられる。その後その値は、nで除算して丸められるが、これは通常、log2nビットだけシフトしてその平均値133を図8の副平均器に渡すことによって行なわれる。
もしこの主平均化がビットレートではなくシンボルレートで行なわれる場合、複数の符号化された遷移サンプルを任意の1シンボルクロックサイクルにおいて合計に加えなくてはならない。1シンボルサイクルにつき複数の符号化/平均化を同時に行なうための回路を、図6(B)に示す。フラグ信号、すなわち、Flag[1],143−1、Flag[2],143−2、…Flag[5]は、対応のデータエッジ信号が有効なデータを有するかどうかを示す。すなわち、Edge[1],140−1は、レジスタ48(a)がその中に検出された符号化エッジ位置を有する場合に有効である。もしFlag[n]が真であれば、図6(B)のINCRレジスタ148−η7のカウント値は1だけインクリメントされて、そのインクリメントされた値が、次のINCRレジスタ148−(η+1)に送られる。この手順は、各INCRレジスタ148−ηについて繰返される。各シンボルクロックサイクル内で累積されたカウント値は、カウントレジスタ145内にラッチされる。INCRレジスタのうち1つがしきい値数Zに達すると、オーバフロー(OVF)信号が生成される。一方、符号化されたエッジ値は、連続するシンボルクロックサイクル内で、レジスタ146の現時点におけるR合計値に加算される。OVFが発生すると、スイッチ149ηにおける合計入力S1が、スイッチ149−ηのTにおいて、トライステートバス150上に出力されて、合計レジスタ147内にラッチされる。符号化されたデータ信号のしきい値数がわかっているため、合計信号は■zxiとなり、レジスタ145および146内の値がリセットされる。しきい値は2の累乗が選択され、それにより、シフティングによってスケーリング/除算が達成されるようにする。しきい値Zはまた、100ppmの周波数不一致がフィルタ処理されることのないように、低信号遷移密度の期間中に減じることができる。しきい値はまた、最初の平均がより迅速に得られるようにかつ最初の信号のロックオンを早めるように、初期化中に減じることもまた可能である。遷移密度を監視して「しきい値」を設定するためのアルゴリズムを、図7に示す。図7のアルゴリズムは、遷移密度に応じていかにしてしきい値が設定されるかを示す。
一旦合計が得られて図6(B)の合計レジスタ147内に取込まれると、最下位log2Zビットが切り捨てられて、その結果が図8に示すような副/ローパスフィルタに送られる。スケーリング後の主平均は、図8のFIFOスタック152内に送られて、加算器150に提供される。ここで、その平均が現時点の平均154に加算される。この副平均/ローパスフィルタは、可能な100ppmの周波数不一致を通過させながらもジッタを十分に取除くことができるようなカットオフ周波数を有する。単極の再帰的デジタルローパスフィルタでもまた、このような結果が得られる。FIFOの底部の値は新しい合計から減じられて、その結果が切り捨てられて新しい平均が算出される。一般に、FIFOは、スタックポインタアドレスを介してアクセスされるRAMメモリである。
第1の信号遷移がシステムによって受取られるとき、FIFOは空であって現時点の平均は存在しない。したがって、初期化の手順が必要となり、これが安定な状態の動作モードにつながる。初期化中、主平均器はバイパスされる。すなわちそれは、符号化された遷移を変更せずに図8の副平均器に渡す。副平均器のFIFOのためのスタックポインタは、それが第1のバイトを指すように初期化される(すなわち、当初は、FIFO深さ=1である)。さらに、n=1であるため、副平均器内のnによる除算を行なうためのシフタはオフ状態とされる。第1のエッジ位置平均値はしたがって、受取られた第1の信号エッジの符号化された値である。次の符号化されたエッジ位置が副平均器に渡されると、副平均器のシフタは能動化されてシフトを1回行なう(2で除算する)。その結果は、最初の2つの符号化されたエッジ位置値の平均である。このステップに続いて、スタックポインタは、FIFOが2バイトの深さを有するように進められる。このプロセスは、図9に示されるように続けられる。平均値の計算が行なわれている間、新しく到着するエッジ遷移は無視される。一旦平均値が得られると、次に取り込まれた遷移が、その新しい平均値に最も近似するように符号化される(前述のとおりである)。
図11は、4ビット平均154を主ポインタ信号94と呼ばれる8ビットデジタル信号のグループへと変換するためのポインタ生成器90(図3)の入出力の関係に関する真理値表を示す。これは、遅延線の各8ns領域に沿ったオリジナルのサンプリング位置と1対1の対応を有する。ポインタ生成器の出力信号(この実施例においては8個の信号)のうちの1つが能動化されて、データ選択スイッチ79(図3)に与えられる。この信号は、サンプル内の、サンプルの平均位置点から180度離れた位置に対応する。この位置に対応するデータサンプルは能動化されたDフリップフロップ56に渡され、そこで、再生後シンボルクロックによってラッチされる。
再生後シンボルクロック93′はmux92の出力(図3)であって、これは、ポインタ生成器90からのポインタ信号91に応答して40の遅延線タップのうちの1つを選択することによって得られる。再生後シンボルクロックのタップは、初期化されると、「データビット」レジスタ48内の平均データ遷移位置から決定される最適なデータ抽出点に対応する点に即座にシフトする。
この最適なデータ抽出点が局所クロック基準と受取られたデータとの間の避けられない周波数差によってシフトすると、再生後シンボルクロック選択点が遅延線に沿って応じて変化する。データ抽出点が「データビット」レジスタ境界を越えて右に移動する場合、再生後シンボルクロック選択点もまた境界を超えて次の「データビット」領域に入る。(主ポインタ信号によって選択される)「データビット」が、再生後シンボルクロック選択点が「データビット」レジスタ境界を超えることの結果として連続する再生後仮想ビットクロックサイクルにおいて二度選択されることがないようにするために、副ポインタ信号95(図3)の組およびスイッチが使用される。図9は、主および副ポインタ信号94および95を生成するのに使用される論理のフロー図を示す。図10は、これらのポインタ信号によって制御されるスイッチ回路を示す。線101上の「副ポインタ信号」によって制御される第2の組のスイッチS2−00からS2−40は、どの8ns領域の主スイッチ出力が各出力フリップフロップに与えられるかを選択するのに使用される(図10)。図10において、主ポインタ信号の最下位ビットは、5組のスイッチ(すなわち、S1−00、S1−10、S1−20、S1−30、S1−40)の各々の最も左にあるスイッチに接続される。その次に上位のビットは、S1−01、S1−11、S1−21、S1−31、S1−41に接続される。残りの主ポインタ信号は同様に接続され、左から右の順に続く。最下位の副ポインタ信号は、5組の副スイッチ(S2−00、S2−10、S2−20、S2−30、S2−40)の各々の最も左のスイッチに接続される。残りの副ポインタ信号は左から右の順に続く。ビットがどのようなときに二度取込まれ得るかを想定するために、各「データビット」レジスタ48の最適なデータ抽出点が点「S1−07からS1−10」へとシフトし、かつ、再生後シンボルクロック信号がタップ7からタップ8にスイッチするような例を考える。主ポインタ信号80によって制御される、各「データビット」領域レジスタのためのスイッチ65の出力が対応するDフリップフロップ56に直接与えられた場合、再生後シンボルクロックは、S1−07におけるデータをそれが「タップ7」から導出されている間に取込み、その直後にS1−10におけるデータを、「データビット」領域♯2に対応する、Dフリップフロップへと取込む。ここで、これらのデータ点が互いに対して、8遅延線タップではなくわずか1遅延線タップしか離れていないことに着目されたい。もしこのような事態が起こった場合、同じ「データビット」が二度サンプリングされることは十分考えられ得る。これを訂正するために、副ポインタ信号は、「データビット」領域♯3のデータがフリップフロップ♯3に与えられるように、データビット領域♯4のデータがフリップフロップ♯3に与えられるように、以下同様に操作する。
この発明の特徴を提供するために、以上の実施例には変更および修正が加えられてもよい。したがって、本発明の範囲は、以下の請求の範囲によって規定されるものである。
Claims (15)
- 入力シリアル2進パルス列内のジッタを訂正するための方法であって、
(a) 前記入力シリアル2進パルス列のサンプリングの時間を最適化するように前記入力シリアル2進パルス列のサンプリングを制御する信号を生成するステップを含み、前記サンプリングを制御する前記信号は局所で生成されたシンボル基準クロックであり、さらに、前記局所で生成されたシンボル基準クロックから局所ビット基準信号を生成し、さらに、
(b) 前記局所で生成されたシンボル基準クロックの位相を選択するための位相制御信号を生成するステップと、
(c) 前記入力2進パルス列の複数の遷移エッジの位置の数値を前記局所で生成されたビット基準信号と比較して決定するステップとを含み、前記遷移の前記数値は数値的に平均化され、前記位相制御信号は前記数値的平均に応答する、方法。 - 前記複数の遷移エッジの前記位置の数値的平均を決定する前記ステップは、
前記位置の予め定められた数n個の逐次サンプルの数値の平均を、先のn個のサンプルの合計に最も新しくサンプリングされた数値を付加し、かつ、先のn個のサンプルの合計に含まれる前記数値のうち最も古い数値を取除くことによって生成するステップを含む、請求項1に記載の方法。 - 前記入力2進パルス列のサンプリングを開始する信号を生成する前記ステップは、
前記数値の平均を、タップスイッチMUXに接続されたタップ選択信号へと復号化して、前記再生されたシンボルクロックの位相を制御するステップを含む、請求項2に記載の方法。 - 局所シンボル基準クロックから導出された信号でデータをサンプリングすることによって、ジッタで歪められた遷移の入力シリアル2進パルス列から前記データを分離するための装置であって、
a) 前記局所シンボル基準クロックから導出された内部で生成されたビット基準と比較して、前記ジッタで歪められた入力シリアル2進パルス列における前記遷移の位置を決定するための手段と、
b) 前記内部で生成されたビット基準を基準として、前記遷移の位置に対する数値を決定しかつ割当てるための手段と、
c) 前記遷移の前記数値の平均に応答して前記データをサンプリングするために使用されるべき前記シンボル基準クロックの位相を選択するための信号を生成するための手段とを含む、装置。 - ジッタによって劣化されたデータ信号から再生後データを生成するためのシステムであって、前記劣化したデータ信号はハイ論理レベルとロー論理レベルとの間の遷移を有し、前記システムはシンボル信号の1サイクルにつき固定された数のビットを有するシンボル信号を使用し、前記シンボル信号はシンボル周期を有し、前記シンボル周期は前記固定された数によって分割されてその始端が前記シンボル信号の遷移と一致する第1のビット基準期間で始まる連続するビット基準期間を規定し、前記システムは、
第1の複数のビット位相信号を生成するための手段を含み、第1の複数のビット位相信号を生成するための前記手段は複数の出力端子および第1の入力端子を有し、前記出力端子の各々は異なるビット位相信号を提供し、前記第1の入力端子は前記シンボル信号の局所ソースに接続するよう適合され、
前記ビット位相信号および前記シンボル信号はハイ論理レベルとロー論理レベルとの間の遷移によって特徴付けられ、
前記各ビット位相信号は前記シンボル信号の周波数と同じ周波数を有し、
前記各ビット位相信号の前記各遷移は前記他のすべてのビット位相信号の遷移とは位相時間差だけ分離され、前記各ビット位相信号の遷移は前記他のビット位相信号のうちすぐ隣接する信号の前記遷移から位相の増分だけ変位された位相時間を有し、第1のそのようなビット位相信号は前記シンボル信号の遷移と一致する遷移を有し、さらに、
入力端子および出力を有する複数のレジスタ手段を含み、前記劣化したデータ信号は前記複数のレジスタ手段の各々における前記入力端子に印加されて前記劣化したデータ信号がサンプリングされ、
前記複数のレジスタ手段の各々はまたクロック入力を含み、前記レジスタ手段の前記クロック入力はビット位相信号を生成するための前記手段の前記出力端子のうち異なる端子に接続され、さらに、
遷移検出および符号化手段を含み、前記遷移検出および符号化手段は前記レジスタ手段の前記出力端子に接続されて遷移の存在を示しかつ前記ビット基準期間の境界を基準として前記取込まれた信号遷移の位置の数値的表現を提供し、さらに、
前記遷移検出および符号化手段に接続されて、各ビット基準期間の連続するシンボルサイクル中に複数の前記数値的表現を集め、かつ、前記各ビット基準期間の平均位相差を計算して前記各ビット基準期間中の前記平均位相時間差を示す信号を自身の出力端子に出力するための平均化手段を含み、
前記平均位相時間差は平均遷移と前記それぞれのビット基準期間の始端との間の位相時間の差であり、さらに、
データ抽出手段を含み、前記データ抽出手段は前記劣化したデータ信号を受取るための第1の入力端子と前記平均化手段に結合された第2の入力端子とを有する、システム。 - 前記第1の複数のビット位相信号を生成するための前記手段は、
前記シンボル信号を伝搬するよう適合された遅延線手段を含み、
前記遅延線手段は入力および出力およびタップを有する第1の複数の遅延セルを含み、前記遅延セルは前記シンボル信号ソースに接続するよう適合された第1の入力端子を有する第1のセルで開始して直列に接続され、ビット位相信号を生成するための前記手段の複数の出力端子は隣接するセルの入力端子に接続されかつ前記レジスタ手段の対応する入力に接続され、
前記各セルは前記位相の増分に等しい伝搬遅延を有し、前記第1の複数の遅延セルは前記シンボル信号の周期に等しい合計伝搬遅延を有し、前記第1の複数のセルは等しいセルのグループに分離され、各グループは、各セルのグループが1ビット基準期間に等しい伝搬遅延を有するという条件で、前記位相の増分のグループの1つに対応する前記第2の複数のセルを有する、請求項5に記載のシステム。 - スイッチシステムを含み、前記スイッチシステムは前記遅延線の前記各タップに接続された少なくとも1つのスイッチを有し、さらに、
前記平均位相時間差の平均値である一定の平均位相時間差を計算しかつ自身の出力端子に前記一定の平均位相時間差を示す信号を生成するよう動作可能な構成で前記平均化手段に接続された計算手段と、
前記平均化手段に結合されたタップ選択手段とを含み、前記タップ選択手段は、前記スイッチシステムに出力を提供して前記出力のうち1つを再生後シンボルクロックとして選択する、請求項6に記載のシステム。 - 前記遷移検出および符号化手段は、前記それぞれのビット位相信号の前記遷移と前記ビット基準期間の前記始端との間の前記位相時間差を表わすビット位相信号を生成するための前記手段の各出力端子に、数値的指示を割当てるための手段を含み、
前記平均化手段は、
ビット位相信号の遷移がデータ遷移の遷移と一致する各出力端子の前記数値的指示を記憶するための手段を含み、前記記憶された指示は選択された数の連続するシンボル信号期間から集められ、前記記憶するための手段は前記レジスタ手段に結合され、さらに、
前記記憶された指示の合計を生成しかつ前記選択された数によって前記合計を分割し、それにより、平均遷移の数値的指示として表現される平均位相時間差を計算するための手段を含み、前記合計を生成する手段は前記記憶する手段に接続され、さらに、
前記合計内に含まれる最新の遷移の前記数値的指示と最も古い遷移の前記数値的指示との間の差を計算し、前記差を前記選択された数で分割し、かつ、前記分割した差を前記平均位相時間差に代数的に加算することによって、各ビット基準期間の前記平均位相時間差を絶えず更新し、さらに、前記加算器の前記出力端子に前記平均位相時間差を示す信号を出力するための手段を含み、前記更新する手段は前記合計を生成する手段に接続される、請求項5に記載のシステム。 - 前記遷移検出および符号化手段は、ビット位相信号を数値的指示のサイクル内に生成するための前記手段の前記端子の前記グループのうちいずれか1つにおける前記数値的指示を表現するための手段を含み、そのビット基準期間の始端に対するその位置を基準としたグループ内の1つの位置における各端子は、それぞれのビット基準期間の始端を基準とした別のグループにおける同じ位置を占有する端子と同じ指示を有し、
前記平均化手段は、
平均遷移が異なるビット基準期間に属する隣接する指示間で一方方向に移動する場合に、前記平均遷移の指示を数値的指示の完全な1サイクル分、反対方向に戻すように移動させるための手段を含む、請求項8に記載のシステム。 - 前記平均化手段は、平均遷移の前記数値的指示と前記データ遷移の前記数値的指示との間に最小の差を有するビット基準期間に対して遷移を割当てるための手段を含み、前記データ遷移および前記平均遷移の前記数値的指示は、前記それぞれのビット基準サイクルの始端を基準にして表わされる、請求項5に記載のシステム。
- 第1の複数のビット基準信号を生成するための前記手段の各出力端子は数値的指示を有し、前記数値的指示は、前記それぞれのビット位相信号の遷移と前記ビット基準期間の前記始端との間の前記位相時間差を表わし、
前記平均化手段は、
ビット位相信号の遷移が前記歪められたデータ信号の立下がり遷移に一致する物理的な位置の各出力端子の前記数値的指示を記憶するための第1の手段を含み、立下がり遷移の前記記憶された指示は選択された数の連続するシンボル信号期間から集められ、前記第1の記憶する手段は前記レジスタ手段に結合され、さらに、
前記立下がり遷移の記憶された指示の合計を生成しかつ前記選択された数によって前記合計を分割することにより立下がり遷移の平均位相時間差を計算するための手段を含み、前記第1の合計を生成する手段は前記第1の記憶する手段に接続され、さらに、
ビット位相信号の遷移が歪められたデータ信号の立上がり遷移と一致する位置における各出力端子の前記数値的指示を記憶するための第2の手段を含み、立上がり遷移の前記記憶された指示は前記選択された数の連続するシンボル信号期間から集められ、前記第2の記憶する手段は前記レジスタ手段に接続され、さらに、
前記立上がり遷移の記憶された指示の合計を生成しかつ前記合計を前記選択された数によって分割することにより立上がり遷移の平均位相時間差を計算するための第2の手段を含み、前記第2の合計を生成する手段は前記第2の記憶する手段に結合され、さらに、
前記選択された数によって分割された前記合計に含まれる最新の立上がりまたは立下がり遷移ともっとも古い遷移の前記数値的指示間のそれぞれの差を計算し、かつ、前記分割された差を前記平均位相差に代数的に加算することによって、各ビット基準期間の前記立上がり遷移および前記立下がり遷移の前記平均位相差を周期的に更新するための手段を含み、前記更新する手段は前記第1および第2の記憶する手段に接続され、さらに、
前記立上がり遷移の位相差の前記記憶された合計と前記立下がり遷移の位相差の前記合計とを加算して総計を算出しかつ前記総計を2によって分割することにより、平均遷移の位相差を得るための手段と、
前記加算器の前記出力端子に平均位相時間差を示す信号を提供するための手段とを含む、請求項5に記載のシステム。 - 前記シンボル周期は約40nsである、請求項5に記載のシステム。
- 前記増分は約1nsである、請求項5に記載のシステム。
- 前記ビット基準期間は約8nsである、請求項5に記載のシステム。
- デューティサイクル歪みによって劣化されたデータ信号から再生後データ信号を生成するための方法であって、前記劣化したデータ信号はハイ論理レベルとロー論理レベルとの間の遷移を有し、前記方法はシンボル信号の1サイクルにつき一定の数のビットを有するシンボル信号を使用し、前記信号のシンボルサイクルはシンボル周期を有し、前記シンボル周期は前記数のビットによって分割されて、それによりその始端が前記シンボル信号の遷移と一致する第1のビット基準期間で開始する連続するビット基準期間を規定し、前記方法は、
a) 第1の複数の出力端子のそれぞれにおいて第1の複数のビット位相信号を生成するステップを含み、前記ビット位相信号および前記シンボル信号はハイ論理レベルとロー論理レベルとの間の遷移によって特徴付けられ、前記各ビット位相信号は前記シンボル信号の周波数と同じ周波数を有しかつ前記各ビット位相信号は前記他のすべてのビット位相信号から位相時間差だけ分離され、前記各ビット位相信号は前記シンボル信号の遷移と一致する遷移を有するビット位相信号で開始する前記他のビット位相信号の1つよりも位相の増分だけ大きい位相時間を有し、さらに、
b) 前記劣化したデータ信号の前記遷移と前記データの遷移が発生する前記ビット基準期間の境界との間の位相時間差を検出するように前記ビット位相信号で前記劣化したデータ信号をクロックするステップと、
c) 各ビット基準期間について連続したシンボルサイクル中に複数の前記位相時間差を集めるステップと、
d) 前記各ビット基準期間について平均位相時間差を計算するステップとを含み、前記平均位相時間差は最新の平均位相時間と直前の平均位相時間との間の位相時間における差であり、さらに、
e) サンプリング制御信号を生成して、前記計算された平均位相時間差に応答して最適な信号検出時間において前記劣化したデータ信号をサンプリングするステップを含む、方法。
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