JP3745943B2 - Game system - Google Patents

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Description

【０００１】
【産業上の利用分野】
この発明は、コンピュータによって遊技を制御する遊技システムに関する。
【０００２】
【従来の技術】
従来、この種の遊技システムに備えられたパチンコ機として、たとえば図１９および図２０に示すパチンコ機が知られている。図１９は従来のパチンコ機の正面説明図であり、図２０は図１９に示すパチンコ機の裏セットの説明図である。
図１９に示すように、従来のパチンコ機５００には、遊技盤５０２と、この遊技盤５０２の遊技領域へ遊技球を発射する発射装置５０４と、この発射装置５０４へ供給する遊技球を貯留する上受け皿５０６と、この上受け皿５０６に収容仕切れなくなった遊技球を貯留する下受け皿５０８とが備えられている。また、遊技盤５０２には、特別図柄表示装置５２４と、天入賞口５１０と、右袖入賞口５１２と、左袖入賞口５１４と、第１種始動口５１６と、右下入賞口５１８と、左下入賞口５２０と、大入賞口５２６とが備えられている。
そして、発射装置５０４から発射された遊技球が、第１種始動口５１６に入賞すると、特別図柄表示装置５２４が図柄を変動表示し、停止した図柄が所定の図柄（たとえば７７７）に揃った場合に大当りが発生し、大入賞口５２６を所定時間開放する。そして、大入賞口５２６の開放時間が所定時間に達するか、大入賞口５２６への入賞数が所定数に達すると大入賞口５２６が閉口する。このとき、大入賞口５２６に入賞した入賞球が、大入賞口５２６の内部に設けられた特定領域５２８を通過すると、連続して大入賞口５２６が開放する。このように、大入賞口５２６の開放から閉口までを１ラウンドとして、遊技球が特定領域５２８を通過することを条件に、所定回数のラウンド（たとえば１６ラウンド）を遊技できる。
【０００３】
また、図２０に示すように、パチンコ機５００の裏セットには、裏セット機構板５３０が設けられており、天入賞口５１０、右袖入賞口５１２、左袖入賞口５１４、第１種始動口５１６、右下入賞口５１８および左下入賞口５２０などに入賞した入賞球は、裏球通路５３２によって図中矢印で示す経路で流下し、入賞球集合樋５２４に集合し、入賞球検出スイッチ５２２へ案内される。そして、入賞球検出スイッチ５２２が入賞球を検出すると、図示しない賞球払出装置により所定数の賞球が払出される。また、入賞球検出スイッチ５２２によって検出された入賞球は、上記所定数の賞球が払出されるごとに入賞球切りソレノイド５３４の作動により、１個ずつ下方に排出される。
【０００４】
【発明が解決しようとする課題】
しかし、上記従来のパチンコ機は、入賞球集合樋５２４および入賞球切りソレノイド５３４などの構造物が必要であるため、パチンコ機の裏セットの構造が複雑になるので、製造効率が悪いし、省スペース化を図ることが困難であるという問題があった。また、入賞球切りソレノイド５３４は、入賞球を１個ずつ排出する動作を頻繁に繰り返すため、動作部分の摩耗や破損などによる故障がつきまとうという問題もあった。さらに、上記構造物の製造コストが、パチンコ機全体の製造コストを高くする要因になっており、そのことがパチンコ機の製造コストを低減する妨げとなっていた。
そこで、本発明者は、賞球数と入賞球数とを対応付けて電気的に記憶する構成を考えた。この構成によれば、上記構造物が不要であるため、上記諸問題を解決することができる。
しかし、記憶した入賞数は電源の遮断や電圧低下によって喪失するため、電源が復帰した場合であっても、本来払出すべき賞球を払出すことができなくなり、遊技者に不利益を及ぼすおそれのあることが分かった。
そこで、本発明者は、電源が遮断した場合や電源電圧が低下した場合に、入賞数の記憶を保持するためのバックアップ電源を設ける構成を考えた。
【０００５】
また、停電などにより、遊技の途中で電源が遮断すると、電源が復帰した場合に、電源遮断時の遊技状態から遊技を再開できないため、遊技者が違和感を覚えるという問題があった。特に、大当りに基づくラウンドを実行しているときや特別図柄表示装置５２４によって特別図柄が変動表示されているときに電源が遮断すると、電源復帰後にラウンドの途中から再開したり、特別図柄の変動途中から再開したりすることができないため、遊技者に不利益を与えるおそれがあった。そこで、本発明者は、電源が遮断した場合や電源電圧が低下した場合に、遊技を制御するデータの記憶を保持するためのバックアップ電源を設ける構成を考えた。
【０００６】
しかし、その後の検討により、記憶されている賞球数や入賞球数を静電気ノイズや不正行為によって書き換えられた場合に、その書換えられたデータを消去しようと電源を遮断しても、バックアップ機能が働いてしまうため、書換えられたデータを消去できないということが分かった。
また、パチンコホールの開店前にパチンコ機を試射して最終調整を行っている場合に大当りが発生することがあり、その場合、所定数の賞球を払出すべき賞球データがＲＡＭに記憶される。
したがって、そのような状態で開店すると、ＲＡＭの記憶に基づいて所定数の賞球が払出されてしまうため、店側が不利益をこうむるおそれのあることが分かった。
さらに、開店前の試射中に発生した制御データがバックアップされていると、遊技者が開店時に遊技を行う場合に、バックアップされた制御データに基づいて遊技が開始されてしまうため、遊技者が違和感を覚えるおそれがあった。
【０００７】
そこでこの発明は、上記諸問題を解決するためになされたものであり、バックアップ電源によって記憶を保持されているデータを消去できる遊技システムを実現することを目的とする。
【０００８】
【課題を解決するための手段・作用および効果】
この発明は、上記目的を達成するため、請求項１に記載の発明では、賞球払出命令を受信したときに賞球の払出しを行う賞球ユニットと、コマンドを送信するメインＣＰＵと、電源遮断時に前記メインＣＰＵが各基板へ送信したコマンドをバックアップするＲＡＭとが搭載された主基板と、前記メインＣＰＵから送信されたコマンドを受信するとともに、その受信したコマンドを解析し、その解析結果に基づいて前記賞球ユニットに前記賞球払出命令を出力するサブＣＰＵと、賞球払出しに関するデータを一時的に格納するＲＡＭとが搭載された払出制御基板と、主電源と、この主電源から供給される交流電圧を直流電圧に変換して前記賞球ユニット、前記主基板および前記払出制御基板へ供給する電源基板と、この電源基板に搭載されており、消去命令を入力したことを条件として、メモリクリア信号を信号線を介して前記主基板および前記払出制御基板へ出力するクリア信号出力回路とを備えたパチンコ機と、パチンコホールの管理室などに設けられたホールコンピュータとを備えており、前記主基板は、前記クリア信号出力回路から出力された前記メモリクリア信号を入力することにより、前記主基板に搭載されたＲＡＭに格納されている前記コマンドを消去し、前記払出制御基板は、前記クリア信号出力回路から出力された前記メモリクリア信号を入力することにより、前記払出制御基板に搭載されたＲＡＭに格納されている前記賞球払出しに関するデータを消去し、前記サブＣＰＵは、前記電源基板から供給されている直流電圧が所定の電圧に低下したときに、前記払出制御基板に搭載されたＲＡＭに格納されている賞球払出しに関するデータをバックアップし、その後、前記払出制御基板に搭載されたＲＡＭに対するアクセスを禁止するＮＭＩ割込み処理を実行し、前記ホールコンピュータは、パチンコホールの営業終了時の電源遮断時に、前記主電源が所定の電圧に低下した場合に、前記ＮＭＩ割込み処理が実行される前に前記消去命令を前記クリア信号出力回路へ出力するという技術的手段を用いる。
【０００９】
つまり、遊技中に発生した賞球の払出しに関するデータをＲＡＭに記憶し、その記憶されたデータを参照して賞球の払出しを行う遊技システムにあっては、記憶されたデータが静電気ノイズや不正行為などによって書き換えられるおそれがあるが、そのように書換えられてしまった場合であっても、パチンコホールの営業終了時の電源遮断時に、ホールコンピュータからクリア信号出力回路へ消去命令を出力し、そのクリア信号出力回路から払出制御基板に搭載されたＲＡＭへメモリクリア信号を出力させることにより、ＲＡＭに記憶されているデータを消去できるため、データの書換えによるパチンコホール側の損失を最小限にくい止めることができる。
【００１１】
また、パチンコホールの管理室などに設けられたホールコンピュータからデータ消去の指示を行うことができるため、データを消去するための手段がパチンコ機の内部に設けられている場合と異なり、パチンコ機の内部を開けて上記手段を操作する手間が不要である。
【００１３】
さらに、消去命令をクリア信号出力回路へ送信するというソフトウエア処理により、ＲＡＭによってバックアップされているデータを消去することができる。
【００１５】
また、たとえばパチンコ機が複数設置されている場合は、上記消去命令を各パチンコ機へ送信するというソフトウエア処理により、各パチンコ機のＲＡＭによってバックアップされているデータをそれぞれ消去することができる。
【００２１】
また、ホールコンピュータは、ＲＡＭにバックアップされているデータの消去を指示し、クリア信号出力回路は、ホールコンピュータから上記データの消去を命令されたことを条件としてメモリクリア信号をＲＡＭへ出力する。
つまり、ホールコンピュータからメモリクリア信号をＲＡＭへ直接送信しないで、一旦、消去命令をクリア信号出力回路へ出力し、クリア信号出力回路が、消去命令を入力して初めてメモリクリア信号をＲＡＭへ出力する。
また、たとえば不正行為を防止する目的から、パチンコ機の外部からパチンコ機内部の主基板や払出制御基板へ信号を直接送信することを禁止する規制が存在する場合でも、パチンコ機の外部に設けられたホールコンピュータから、一旦、パチンコ機内部に設けられたクリア信号出力回路へ消去命令を出力し、そのクリア信号出力回路から主基板や払出制御基板へメモリクリア信号を送信する構成を採ることができるため、上記規制を遵守しながら、バックアップされているデータの消去を行うことができる。
【００４２】
【発明の実施の形態】
以下、この発明に係る遊技システムの実施形態について図を参照して説明する。なお、以下の実施形態では、この発明に係る遊技システムに備えられたパチンコ機として、いわゆる第１種パチンコ機を例に挙げて説明する。
＜第１実施形態＞
［全体の主要構成］
まず、この第１実施形態に係るパチンコ機の主要構成について図１を参照して説明する。図１は、この第１実施形態に係るパチンコ機を正面から見た説明図である。
パチンコ機１０には、前枠１１が開閉可能に備えられており、その前枠１１には、金枠１２が開閉可能に取付けられており、さらに金枠１２には、ガラス枠１３が開閉可能に取付けられている。ガラス枠１３の内部には、遊技盤１４が設けられている。前枠１１の右下には、遊技球を遊技盤１４へ発射する発射モータ（図３に符号１５ｅで示す）を操作するための発射ハンドル１５ａが回動可能に取付けられており、発射ハンドル１５ａには、発射操作を停止するための発射停止ボタン１５ｂが設けられている。遊技盤１４の左方には、発射された遊技球を遊技領域へ案内するガイドレール１６が設けられている。
【００４３】
前枠１１の右側には、ガラス枠１３開閉用の鍵を差し込む鍵穴１５を備えた鍵穴飾り１７が設けられおり、前枠１１の上方には、枠ランプ１８ａが設けられている。ガラス枠１３の下には、前面板１９が設けられており、この前面板１９の左側上部には、賞球や貸球が供給される賞球・貸球供給口２０ａが形成されており、この賞球・貸球供給口２０ａの供給側には、その賞球・貸球供給口２０ａから供給された賞球や貸球を溜めておくための上受け皿２０が取り付けられている。上受け皿２０の下方には、上受け皿２０の収容可能数を超えて流下した賞球や上受け皿球抜きレバー２０ｂの操作により上受け皿２０から排出された遊技球などを排出する排出口２１ａが形成されている。排出口２１ａの排出側には、その排出口２１ａから排出された遊技球を収容しておくための下受け皿２１が設けられている。また、前枠１１の左側には、プリペイドカードを挿入するスリット２２ａを有するプリペイドカードユニットなどの遊技機外装置部分２２が設けられている。
【００４４】
［遊技盤１４の主要構成］
次に、遊技盤１４の主要構成についてそれを示す図２を参照して説明する。
遊技盤１４の略中央には、センターケース３０が備えられている。センターケース３０には、天入賞口３１と、３個のＬＥＤからなる普通図柄表示装置３４と、この普通図柄表示装置３４の作動される回数を表示する４個のＬＥＤからなる普通図柄記憶表示ＬＥＤ３５と、液晶表示で複数の図柄、たとえば０〜９の特別図柄を変動表示する特別図柄表示装置３２と、この特別図柄表示装置３２の始動回数を表示する４個のＬＥＤからなる特別図柄記憶表示ＬＥＤ３６とが備えられている。
【００４５】
センターケース３０の左右には、普通図柄表示装置３４を作動させるための普通図柄作動ゲート２６，２６が設けられている。センターケース３０の下方には、特別図柄表示装置３２を作動させる機能を有する第１種始動口２７が設けられており、この第１種始動口２７の下方には普通図柄表示装置３４の停止図柄が当たり図柄となった場合に両翼を開放する普通電動役物２８が設けられている。開放された普通電動役物２８は、第１種始動口２７と同様に、特別図柄表示装置３２を作動開始させる機能を備えている。普通電動役物２８の下方には、特別図柄表示装置３２の停止図柄が当たり図柄となった場合に作動する変動入賞装置４０が設けられている。
【００４６】
この変動入賞装置４０には、当たりの発生時に開放される扉形式の大入賞口４１が開閉可能に取り付けられており、この大入賞口４１の両側には、下入賞口２９，２９がそれぞれ設けられている。また、大入賞口４１の内部には、大入賞口４１を連続して開放する機能を有する特定領域４２と、この特定領域４２を通過した遊技球を検出する特定領域スイッチ（図３に符号４２ａで示す）と、大入賞口４１に入賞した遊技球の数Ｐをカウントする大入賞口スイッチ（図３に符号４３ａで示す）とが設けられている。
【００４７】
その他、遊技盤１４には、風車２３，２３と、袖入賞口２４，２４と、コーナー飾りランプ１８ｂ，１８ｂと、入賞時に点灯する入賞ランプ１８ｃと、球切れ時に点灯する球切れランプ１８ｄと、サイド飾りランプ１８ｅ，１８ｅと、入賞しなかった遊技球をアウト球として回収するアウト口４５とが設けられている。また、遊技盤１４には、多くの釘４７が打ち込まれており、遊技盤１４に発射された遊技球は、釘４７間を乱舞しながら落下する。
【００４８】
［パチンコ機１０の電気的構成］
次に、パチンコ機１０の電気的構成についてそれをブロックで示す図３を参照して説明する。
パチンコ機１０には、主基板１００が設けられており、この主基板１００には、マイクロプロセッサ１１０が搭載されている。マイクロプロセッサ１１０には、遊技の制御を実行するメインＣＰＵ１１２と、このメインＣＰＵ１１２が各種制御を実行するための各種制御プログラムが記録されたＲＯＭ１１４と、メインＣＰＵ１１２が各種制御プログラムを実行する際にＲＯＭ１１４から読出された制御プログラムや遊技中に発生する大当りに関するデータなどの各種データを一時的に格納するＲＡＭ１１６とが搭載されている。また、ＲＡＭ１１６は、停電などの電源遮断時にメインＣＰＵ１１２が各基板へ送信したコマンドをバックアップする。
【００４９】
主基板１００には、次に記載するものが電気的に接続されている。電源基板８０、賞球の払出しなどを制御する払出制御基板２００、特別図柄表示装置３２、遊技盤１４に設けられたランプ類を制御するランプ制御装置７５、遊技中の効果音などを再生する音声再生装置（図示省略）を制御する音声制御装置７９、遊技球の第１種始動口２７の通過を検出する第１種始動口スイッチ２７ａ、入賞や大当りなどに関する遊技盤情報をパチンコホールの管理室などに設けられたホールコンピュータ９０（図５）へ送信するための遊技枠情報端子基板５２、盤面中継基板５１、遊技枠中継基板５５である。
【００５０】
払出制御基板２００には、主基板１００から送出される制御コマンドを入力して動作するマイクロプロセッサ２１０が搭載されており、マイクロプロセッサ２１０には、賞球の払出しなどを制御するサブＣＰＵ２１２と、このサブＣＰＵ２１２が賞球の払出しなどの制御を実行するための各種制御プログラムが記録されたＲＯＭ２１４と、サブＣＰＵ２１２が各種制御プログラムを実行する際にＲＯＭ２１４から読出された制御プログラムや遊技中に発生する賞球数などの各種データを一時的に格納するＲＡＭ２１６とが搭載されている。
また、払出制御基板２００には、電源基板８０、ＣＲ接続基板５６、発射モータ１５ｅを駆動するための発射モータ駆動基板１５ｃ、遊技枠情報端子基板５２および払出中継基板５５が電気的に接続されている。
【００５１】
遊技枠中継基板５３には、下受け皿２１が賞球で満杯になったことを検出する満杯検出スイッチ２１ｂおよびセンサ中継基板５４が電気的に接続されている。センサ中継基板５４は、賞球ユニット６２に備えられた賞球払出センサ６２ａ，６２ｂおよび払出中継基板５５と電気的に接続されている。賞球ユニット６２は、賞球払出センサ６２ａ，６２ｂおよび賞球払出モータ６２ｃを備える。賞球の払出機構は、賞球の払出しを効率良く行うために２カ所設けられており、各払出機構は賞球払出モータ６２ｃによって駆動される。また、賞球払出センサ６２ａは一方の機構に設けられており、賞球払出センサ６２ｂは他方の機構に設けられている。賞球払出センサ６２ａ，６２ｂによる検出信号は、センサ中継基板５４から遊技枠中継基板５３を介して主基板１００へ送出され、その信号に基づいてＣＰＵ１２０は、払い出された賞球数をカウントする。
【００５２】
払出中継基板５５には、貸球がなくなったことを検出する貸球切れスイッチ６１、賞球払出モータ６２ｃおよび貸球ユニット６３が電気的に接続されている。盤面中継基板５１には、次に記載するものが電気的に接続されている。普通電動役物２８を開閉させる普通電動役物ソレノイド２８ａ、普通図柄表示装置３４、図柄作動口スイッチ２６ａ、大入賞口スイッチ４３ａ、袖入賞口２４への入賞を検出する袖入賞口スイッチ２４ａ、下入賞口２９への入賞を検出する下入賞口スイッチ２９ａ、天入賞口３１への入賞を検出する天入賞口スイッチ３１ａおよび大入賞口中継基板５０である。
【００５３】
大入賞口中継基板５０には、特定領域ソレノイド４２ｂ、大入賞口ソレノイド４３ｂおよび特定領域スイッチ４２ａが電気的に接続されている。
電源基板８０は、ＣＲ接続基板５６と電気的に接続されており、ＣＲ接続基板５６には、プリペイドカードの残りの度数を表示する度数表示基板やプリペイドカードを読取る装置などを備える遊技機外装置部分２２と電気的に接続されている。電源基板８０は、ＡＣ２４Ｖ（５０Ｈｚ／６０Ｈｚ）の主電源７０から電源の供給を受ける。
【００５４】
［主なハードウエア構成］
次に、パチンコ機１０の主なハードウエア構成についてそれを示す図４を参照して説明する。なお、ここでは、主基板１００のメインＣＰＵ１１２および払出制御基板２００のサブＣＰＵ２１２間のインターフェースにおけるハードウエア構成を例に挙げて説明する。
主基板１００のメインＣＰＵ１１２から出力された各種制御コマンドは、メインＣＰＵバス１１８を介して出力ポート１２０へ出力され、その出力された各種制御コマンドは、メインＣＰＵパラレル出力ポート１２４を介して出力バッファ１２６に一時的に蓄積された後、サブＣＰＵ２１２に接続された入力バッファ２２０に蓄積される。そして、メインＣＰＵ１１２から出力された転送信号が、メインＣＰＵバス１１８から出力ポート１２２、出力バッファ１２８および入力バッファ２２２を介してサブＣＰＵ２１２のトリガ入力（ＴＲＧ２）２２６に入力されると、入力バッファ２２０に蓄積されている各種制御コマンドがサブＣＰＵパラレル入力ポート２２８を介してサブＣＰＵ２１２の入力ポート２２４に取り込まれる。そして、サブＣＰＵ２１２は、取込んだ各種制御コマンドが何を意味する制御コマンドであるかなどの解析を行い、その解析結果に基づいて賞球ユニット６２に賞球払出命令を出力するなどの制御を行う。
なお、主基板１００のメインＣＰＵ１１２と払出制御基板２００以外の基板に搭載されたサブＣＰＵとの間のハードウエア構成も上述した構成と同じ構成である。
【００５５】
［電源基板８０の主要構成、電源基板８０と各基板との接続関係］
次に、電源基板８０の主要構成、電源基板８０と各基板との接続関係について図５および図６を参照して説明する。
図５は、電源基板８０の主要構成を各基板との接続関係と共に示す説明図であり、図６は、電源基板８０と各基板との接続関係の詳細を示す説明図である。
図５に示すように、主電源７０から供給された２４Ｖの交流電流は、フューズＦ１を介して整流回路８１によって３２Ｖの直流に変換され、主基板１００および払出制御基板２００にそれぞれ供給される。また、３２Ｖの直流は、ＤＣ／ＤＣコンバータ８２によって１２Ｖに変圧され、主基板１００、特別図柄表示装置３２、ランプ制御装置７５、音声制御装置７９および払出制御基板２００へそれぞれ供給される。また、主電源７０の交流２４Ｖは、フューズＦ２を介してＣＲ接続基板５６に供給される。
【００５６】
主基板１００に供給された１２Ｖの直流は、盤面中継基板５１（図３）に供給され、普通電動役物ソレノイド２８ａや普通図柄表示装置３４などを駆動する。特別図柄表示装置３２に供給された１２Ｖの直流は、特別図柄表示器の液晶などを駆動し、ランプ制御装置７５に供給された１２Ｖの直流は、コーナー飾りランプ１８ｂや入賞ランプ１８ｃなどのＬＥＤやランプ類を点灯または点滅させる。音声制御装置７９に供給された１２Ｖの直流は、音声回路を介してスピーカを駆動し、払出制御基板２００に供給された１２Ｖの直流は、払出中継基板５５を介して賞球ユニット６２や貸球ユニット６３に供給され、賞球払出モータ６２ｃなどを駆動する。
【００５７】
また、ＤＣ／ＤＣコンバータ８２によって１２Ｖに変圧された直流電流は、ＤＣ／ＤＣコンバータ８３によって５Ｖに変圧され、この５Ｖの直流は、クリア信号出力回路８４、主基板１００、特別図柄表示装置３２、ランプ制御装置７５、音声制御装置７９および払出制御基板２００へそれぞれ供給される。
主基板１００に供給された５Ｖの直流は、マイクロプロセッサ１１０（図３）の駆動電源となり、払出制御基板２００に供給された５Ｖの直流は、マイクロプロセッサ２１０（図３）の駆動電源となる。また、特別図柄表示装置３２、ランプ制御装置７５および音声制御装置７９に供給された５Ｖの直流は、各装置に設けられたマイクロプロセッサ（図示せず）の駆動電源となる。
つまり、各基板の電源は、総て単一の電源基板８０から供給されており、電源基板８０が各基板の電源を制御する。このため、従来のように、各基板において変圧する構成のものよりも、変圧回路分のスペースを各基板において省くことができる。また、同じ電源電圧を用いる基板であっても各基板ごとに変圧を行っていた従来のものよりも、電源供給のための回路設計を簡易化することができる。
【００５８】
図６に示すように、電源基板８０には、主基板１００と電気的に接続するためのＮｏ．１〜７の７ピンのコネクタＣＮ２ａが取付けられており、このコネクタＣＮ２ａは、ケーブルＬ１によって主基板１００に取付けられたコネクタＣＮ１と接続される。ケーブルＬ１の一端には、コネクタＣＮ２ａと接続するための端子ＣＮ２ｂが取付けられており、他端には主基板１００側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
また、電源基板８０には、払出制御基板２００と電気的に接続するためのＮｏ．１〜７の７ピンのコネクタＣＮ３ａが取付けられており、このコネクタＣＮ３ａは、ケーブルＬ２によって払出制御基板２００に取付けられたコネクタＣＮ１と接続される。ケーブルＬ２の一端には、コネクタＣＮ３ａと接続するための端子ＣＮ３ｂが取付けられており、他端には払出制御基板２００側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
【００５９】
さらに、電源基板８０には、コネクタＣＮ７ａ，ＣＮ４ａ，ＣＮ５ａ，ＣＮ６ａ，ＣＮ１ａが取付けられている。コネクタＣＮ７ａは、ケーブルＬ３によってＣＲ接続基板５６と接続されており、ケーブルＬ３の一端にはコネクタＣＮ７ａと接続するための端子ＣＮ７ｂが取付けられており、他端にはＣＲ接続基板５６側のコネクタＣＮ２と接続するための端子（図示せず）が取付けられている。
コネクタＣＮ４ａは、ケーブルＬ４によって特別図柄表示装置３２に設けられた特別図柄制御基板３２ａと接続されており、ケーブルＬ４の一端にはコネクタＣＮ４ａと接続するための端子ＣＮ４ｂが取付けられており、他端には特別図柄制御基板３２ａ側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
【００６０】
コネクタＣＮ５ａは、ケーブルＬ５によってランプ制御装置７５に設けられたランプ制御基板７５ａと接続されており、ケーブルＬ５の一端にはコネクタＣＮ５ａと接続するための端子ＣＮ５ｂが取付けられており、他端にはランプ制御基板７５ａ側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
コネクタＣＮ６ａは、ケーブルＬ６によって音声制御装置７９に設けられた音声制御基板７９ａと接続されており、ケーブルＬ６の一端にはコネクタＣＮ６ａと接続するための端子ＣＮ６ｂが取付けられており、他端には音声制御基板７９ａ側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。コネクタＣＮ１ａは、電源コードＬ７によって主電源７０と接続されており、電源コードＬ７の一端にはコネクタＣＮ１ａと接続するための端子ＣＮ１ｂが取付けられている。
【００６１】
ケーブルＬ４〜Ｌ６は端子のピンの数が同じであるため、共通のケーブルを用いることができる。
したがって、端子のピンの数がそれぞれ異なるケーブルを用いる場合よりもケーブルを選択する手間を省くことができるため、ケーブルの接続処理を容易かつ短時間で行うことができる。また、共通で用いることができるケーブルの数が多いため、端子のピンの数が異なるケーブルを何種類も製造する場合よりも製造コストを低減することができる。
【００６２】
［データのバックアップ機能］
ここで、マイクロプロセッサ１１０に内蔵のＲＡＭ１１６およびマイクロプロセッサ２１０に内蔵のＲＡＭ２１６に格納されたデータをバックアップする機能について図５、図１７（Ａ）および図１８（Ａ）を参照して説明する。
図１７（Ａ）は、電源基板８０とマイクロプロセッサ１１０との接続関係を示す説明図であり、図１８（Ａ）は、電源基板８０とマイクロプロセッサ２１０との接続関係を示す説明図である。
なお、以下の説明においてサブ化基板とは、主基板１００および払出制御基板２００以外の各基板をいう。
【００６３】
図１７（Ａ）に示すように、主基板１００には、１２Ｖおよび５Ｖの電圧を監視するための電圧監視用ＩＣ１２０が接続されており、その電圧監視用ＩＣ１２０の出力は、マイクロプロセッサ１１０のＮＭＩ（ノン・マスカブル・インタラプト）端子に接続されている。また、図１８（Ａ）に示すように、払出制御基板２００にも１２Ｖおよび５Ｖの電圧を監視するための電圧監視用ＩＣ２２０が搭載されており、その電圧監視用ＩＣ２２０の出力は、マイクロプロセッサ２１０のＮＭＩ（ノン・マスカブル・インタラプト）端子に接続されている。
さらに、各サブ化基板には、５Ｖ監視用の電圧監視用ＩＣ（図示せず）がそれぞれ搭載されており、各電圧監視用ＩＣは、サブ化基板に搭載されたマイクロプロセッサにそれぞれ接続されている。
【００６４】
図５に示すように、ＤＣ／ＤＣコンバータ８３と払出制御基板２００とを接続する電源供給ライン８３ａには、ダイオードＤ１が直列接続されており、そのダイオードＤ１の出力側にはコンデンサＣ１（記憶保持用の電源）が並列接続されている。
また、ＤＣ／ＤＣコンバータ８３と主基板１００とを接続する電源供給ライン８３ｂには、ダイオードＤ２が直列接続されており、そのダイオードＤ２の出力側にはコンデンサＣ２（記憶保持用の電源）が並列接続されている。
コンデンサＣ１，Ｃ２は、それぞれＤＣ／ＤＣコンバータ８３から供給される５Ｖの直流電流によって充電される。
【００６５】
コンデンサＣ１の放電電流は、図１７（Ａ）に示すようにケーブルＬ１（図６）の中のバックアップ電源供給ラインＬ１ａを介してマイクロプロセッサ１１０の内蔵ＲＡＭバックアップ用電源端子ＶＢＢに供給される。
つまり、停電などによって主電源７０（図５）からのＡＣ２４Ｖの供給が停止すると、電源電圧監視用ＩＣ１２０（図１７（Ａ））が電源電圧の低下を検出し、ＤＣ／ＤＣコンバータ８３に代わってコンデンサＣ１の放電電流がマイクロプロセッサ２１０に供給されるため、ＲＡＭ２１６に記憶されている賞球払出しに関するデータなどがバックアップ（記憶保持）される。
【００６６】
また、コンデンサＣ２の放電電流は、図１８（Ａ）に示すようにケーブルＬ２の中のバックアップ電源供給ラインＬ２ａを介してマイクロプロセッサ２１０の内蔵ＲＡＭバックアップ用電源端子ＶＢＢに供給される。
つまり、停電などによって主電源７０（図５）からのＡＣ２４Ｖの供給が停止すると、電源電圧監視用ＩＣ２２０（図１８（Ａ））が電源電圧の低下を検出し、ＤＣ／ＤＣコンバータ８３に代わってコンデンサＣ２の放電電流がマイクロプロセッサ１１０に供給されるため、ＲＡＭ１１６に記憶されているデータがバックアップ（記憶保持）される。
そのバックアップされるデータは、たとえば大当りが発生したときの遊技における大入賞口の開放回数、大入賞口への入賞数、ラウンド数、大当りが発生する前のリーチ状態、図柄の変動態様、停止図柄、普通図柄表示装置３４の作動記憶数、特別図柄表示装置３２の始動記憶数、信頼度、利益度、確率変動時の確率、時短時における図柄変動開始間隔などの遊技中に発生したデータ、あるいは、電源遮断時にメインＣＰＵ１１２から払出制御基板２００や各サブ基板へ送信していた制御コマンド（制御データ）などである。
なお、信頼度とは、たとえば特別図柄表示装置３２の３つの表示領域に「７」がそれぞれ表示された場合を大当りとすると、２つの表示領域に「７」が表示されており、残りの１つの表示領域に「７」が停止する確率を意味する。また、利益度とは、遊技者が獲得し得る利益の度合い、たとえば大当りの種類によって払い出される賞球数に差がある場合に、最も多くの賞球が払い出される大当りの発生する確率を意味する。
この実施形態では、コンデンサＣ１は、電気二重層コンデンサであり、公称静電容量は０．１Ｆ、定格電圧５．５Ｖである。また、ケーブルＬ１〜Ｌ６は、ＦＰＣ（フレキシブル・プリント・サーキット）である。
【００６７】
［電源投入時から電源遮断時の主な制御］
次に、電源投入時から電源遮断時の主な制御について図７ないし図１２を参照して説明する。
図７はホールコンピュータ９０が実行するＲＡＭ初期化処理１の流れを示すフローチャートである。図８はサブＣＰＵ２１２が実行するプログラムスタート処理の流れを示すフローチャートであり、図９はサブＣＰＵ２１２が実行するメインプログラム処理の流れを示すフローチャートである。図１０はサブＣＰＵ２１２が実行するコマンド入力処理の流れを示すフローチャートであり、図１１はサブＣＰＵ２１２が実行するＮＭＩ割込み処理１の流れを示すフローチャートである。図１２は各基板の電源の立上げから立下がりを示すタイミングチャートである。
なお、以下の説明においてサブＣＰＵ２１２が実行する処理は、ＲＯＭ２１４にコンピュータプログラムとして記憶されており、メインＣＰＵ１１２が実行する処理は、ＲＯＭ１１４にコンピュータプログラムとして記憶されている。
【００６８】
（電源の立上げ）
主電源７０（図５）を立上げると、ＤＣ／ＤＣコンバータ８３から各基板へ５Ｖ電源が供給される。そして、各基板に搭載されたマイクロプロセッサに接続された電圧監視用ＩＣの最低動作電圧以上になると、総ての基板においてシステムリセット信号（ローレベル）が出力され安定する。続いて５Ｖ電源が電圧Ｖusに達してから時間Ｔrs後にサブ化基板のシステムリセット信号が解除され（ローレベル→ハイレベル）、各サブ化基板それぞれの制御が開始される。
そしてＤＣ／ＤＣコンバータ８２から各基板に１２Ｖ電源が供給され、その１２Ｖ電源が電圧Ｖuhに達してから時間Ｔrh後に払出制御基板２００のシステムリセット信号が解除され、サブＣＰＵ２１２（図１８（Ａ））は、セキュリティチェックを実行する。このセキュリティチェックでは、ＲＯＭ２１４に記録されているコンピュータプログラムに異常が存在しないかなどのチェックを行う。続いてセキュリティチェックが終了すると、サブＣＰＵ２１２は動作を開始する。
【００６９】
そして１２Ｖ電源が電圧Ｖumに達してから時間Ｔrm後に主基板１００のシステムリセット信号が解除され、主基板１００のメインＣＰＵ１１２はセキュリティチェックを実行した後に動作を開始する。この段階で、パチンコ機１０が遊技可能な状態になる。
以上のように、サブ化基板、払出制御基板２００、主基板１００の順序で制御を開始することができるため、主基板１００が管理する総ての基板において主基板１００からのコマンド受信漏れが発生することがない。
【００７０】
（ホールコンピュータによるＲＡＭ初期化処理１）
ここで、ホールコンピュータ９０が実行するＲＡＭ初期化処理１について図５および図７を参照して説明する。
図５に示すように、ホールの管理室などに設置されたホールコンピュータ９０は、各パチンコ機１０の電源基板８０に実装されたクリア信号出力回路８４と信号線９０ａを介して接続されている。また、クリア信号出力回路８４は、信号線８５ａを介して主基板１００と接続されており、信号線８５ｂを介して払出制御基板２００と接続されている。
そして、図７に示すように、ホールコンピュータ９０は、ホールの電源が投入されたと判定すると（ステップ（以下、Ｓと略す）２：Ｙｅｓ）、初期化命令を信号線９０ａを介して各パチンコ機１０のクリア信号出力回路８４へ出力する。続いてクリア信号出力回路８４は、ホールコンピュータ９０から出力された初期化命令を入力したことを条件として、メモリクリア信号（消去信号）を信号線８５ａを介して主基板１００へ出力し、信号線８５ｂを介して払出制御基板２００へ出力する。
なお、メモリクリア信号は、ハイレベルのときに各基板において有効となり、ローレベルのときは無効となる。
【００７１】
（サブＣＰＵ２１２によるＲＡＭ２１６の初期化処理）
ここで、サブＣＰＵ２１２によるＲＡＭ２１６の初期化処理について図８を参照して説明する。
サブＣＰＵ２１２は、割込み禁止を設定し（Ｓ１０）、メインルーチンからサブルーチンへ移行するときにメインルーチンのアドレスを保持するためのスタックポインタをアドレスのボトムに設定する（Ｓ１２）。続いてサブＣＰＵ２１２は、ＲＡＭ２１６へのアクセス許可を設定し（Ｓ１４）、割込みモードにモード２を設定する（Ｓ１６）。続いてサブＣＰＵ２１２は、インタラプトレジスタにモード２で使用するアドレスを設定し（Ｓ１８）、ＲＡＭ２１６のチェックデータが正しいか否か、たとえばＡ５Ａ５Ｈであるか否かを判定し（Ｓ２０）、チェックデータが正しい場合、たとえばＡ５Ａ５Ｈである場合は（Ｓ２０：Ｙｅｓ）、クリア信号出力回路８４（図５）から出力されているメモリクリア信号がハイレベルか否かを判定する（Ｓ２１）。
【００７２】
続いてサブＣＰＵ２１２は、メモリクリア信号がハイレベルではない、つまりローレベルであると判定すると（Ｓ２１：Ｎｏ）、ＲＡＭ２１６内のバックアップ領域（記憶保持領域）以外を０クリア（初期化）する（Ｓ２２）。
一方、チェックデータが正しくない場合（Ｓ２０：Ｎｏ）、または、メモリクリア信号がハイレベルである場合（Ｓ２１：Ｙｅｓ）は、ＲＡＭ２１６の全領域（たとえば２５６バイト）を総て０クリア（初期化）した後、チェックデータ（たとえばＡ５Ａ５Ｈ）をストアする（Ｓ２４）。
つまり、メモリクリア信号がハイレベルの場合は、ＲＡＭ２１６にバックアップ（記憶保持）されている、入賞数を示す入賞データ、賞球の払出数を示すデータなどを消去する。
【００７３】
続いてサブＣＰＵ２１２は、サブＣＰＵ２１２の暴走を監視するタイマであるウオッチドッグタイマなどの内蔵ディバイスの初期設定を行い（Ｓ２６）、作業領域の初期設定を行う（Ｓ２８）。続いてサブＣＰＵ２１２は、割込み許可を設定し（Ｓ３０）、このＳ３０を繰り返す無限ループに移行する。
また、フローチャートを示さないが、主基板１００のメインＣＰＵ１１２は、プログラムスタート処理において、クリア信号出力回路８４から出力されているメモリクリア信号がハイレベルか否かを判定し、ハイレベルの場合は、ＲＡＭ１１６にバックアップ（記憶保持）されているデータ、たとえば電源遮断時の遊技状態を電源復帰後に再現するためのデータなどを消去する。そのデータは、たとえば特別図柄表示装置３２（図２、図３）を制御する制御コマンド、音声制御装置７９（図３）を制御する制御コマンド、ランプ制御装置７５（図３）を制御する制御コマンドなどである。
【００７４】
（サブＣＰＵ２１２のメインプログラム処理）
次に、払出制御基板２００のサブＣＰＵ２１２が実行するメインプログラム処理の流れについて図９を参照して説明する。
このメインプログラム処理は、ＣＴＣ（タイマカウンタ）２１８（図１８（Ａ））のチャンネル３割込みによって実行される。サブＣＰＵ２１２は、割込み許可を設定し（Ｓ１００）、ウオッチドッグタイマをリスタートさせる（Ｓ２００）。続いてサブＣＰＵ２１２は、データやコマンドの出力処理（Ｓ３００）、入力処理（Ｓ４００）、払い出す賞球数の記憶や払出命令などの賞球処理（Ｓ５００）、ＣＲ接続基板５６（図３）からのデータに基づいて貸球ユニット６３を制御する貸球処理（Ｓ６００）を実行する。
【００７５】
（サブＣＰＵ２１２のコマンド入力処理）
次に、サブＣＰＵ２１２が実行するコマンド入力処理の流れについて図１０を参照して説明する。
このコマンド入力処理は、ＣＴＣ２１８のチャンネル２割込みによって実行される。サブＣＰＵ２１２は、主基板１００から送出された払出コマンドなどの制御コマンドを入力し（Ｓ５０）、その入力した制御コマンドをチェックする（Ｓ５２）。たとえば、制御コマンドは８ビットの信号で構成された２バイトであり、それを１バイトずつに振り分ける。続いてサブＣＰＵ２１２は、その入力した制御コマンドが何を意味する制御コマンドであるか、たとえば５個の賞球の払出命令を示すものか、１５個の賞球の払出命令を示すものかなどを解析し（Ｓ５４）、割込み許可を設定する（Ｓ５６）。
このように、コマンド入力処理はチャンネル２割込みに割り当てられており、後述するＮＭＩ割込み処理に続く優先順位第２位で実行されるため、たとえばサブＣＰＵ２１２が賞球払出モータ６２ｃへパルス出力を行っているときに主基板から賞球払出の制御コマンドが送信された場合であっても、その制御コマンドの解析を優先して行うことができる。
したがって、主基板１００からの制御コマンド受信の取りこぼしによる賞球払出ミスや賞球払出の遅れなどをなくすことができる。
【００７６】
（電源の立下げ）
パチンコホールの営業終了時の電源遮断、停電、あるいは電源の異常などにより、主電源７０が遮断され、１２Ｖ電源が電圧Ｖdmに達すると（図１２）、主基板１００にシステムリセット信号が発生する（ハイレベル→ローレベル）。続いて１２Ｖ電源が電圧Ｖdh（たとえば１０．３Ｖ）に達するとＮＭＩ信号が生成され、このＮＭＩ信号は時間Ｔnmiの期間継続する。この時間Ｔnmiの期間内に賞球数などのデータがＲＡＭ２１６にバックアップされる。このとき、コンデンサＣ１（図５）の放電電流がマイクロプロセッサ２１０のバックアップ用電源端子ＶＢＢ（図１８（Ａ））に供給されるため、ＲＡＭ２１６は賞球データなどのデータをバックアップ（記憶保持）することができる。また、コンデンサＣ２（図５）の放電電流がマイクロプロセッサ１１０のバックアップ用電源端子ＶＢＢ（図１７（Ａ））に供給されるため、ＲＡＭ１１６は、電源遮断時の遊技状態を示す各種制御コマンドなどのデータをバックアップ（記憶保持）することができる。
【００７７】
（ＮＭＩ割込み処理１）
ここで、サブＣＰＵ２１２が実行するＮＭＩ割込み処理１について図１１を参照して説明する。
サブＣＰＵ２１２は、ＮＭＩ信号が生成されると、ＲＡＭ２１６に対するアクセスレジスタにアクセス禁止を設定する（Ｓ７０）。この割込み処理は、他の割込み処理よりも最優先で実行される。つまり、ＲＡＭ２１６へのアクセスを禁止することにより、ＲＡＭ２１６に格納されている賞球データが書き換えられてしまうのを防止する。
また、フローチャートを示さないが、メインＣＰＵ１１２もＮＭＩ信号が生成されると、ＲＡＭ１１６に対するアクセスレジスタにアクセス禁止を設定する。この割込み処理は、他の割込み処理よりも最優先で実行される。つまり、ＲＡＭ１１６へのアクセスを禁止することにより、ＲＡＭ１１６に格納されている賞球データが書き換えられてしまうのを防止する。
【００７８】
たとえば、ＲＡＭ１１６，２１６をバックアップするタイミングのときに、既に他の割込み処理が実行されており、新たな割込みを禁止していた場合に前記他の割込み処理の処理時間が長くなると、その後に割込み処理が許可され、ＲＡＭ１１６，２１６へのアクセスを禁止しようとしても間に合わず、ＲＡＭ１１６，２１６の記憶内容の一部または全部を破壊してしまうおそれがある。
そこで、ＮＭＩ割込み処理によってＲＡＭ１１６，２１６へのアクセスを禁止することにより、ＲＡＭ１１６，２１６の記憶内容の破壊を防止する。
そして、図１２に示すように、時間Ｔnmiが経過するとＮＭＩ信号が停止し、主基板１００にシステムリセット信号が発生し、主基板１００がリセットされる。続いて、払出制御基板２００にシステムリセット信号が発生し、払出制御基板２００がリセットされる。続いて、５Ｖ電源が電圧Ｖdsに達すると、サブ化基板にシステムリセット信号が発生し、サブ化基板がリセットされる。
なお、ＲＡＭ１１６がバックアップされている期間中に電源が立ち上がった場合は、メインＣＰＵ１１２は、ＲＡＭ１１６に格納されている、電源遮断時の遊技状態を示す各種制御コマンドなどを払出制御基板２００や各サブ化基板へ出力し、電源遮断時の遊技途中から再開する。
また、ＲＡＭ２１６がバックアップされている期間中に電源が立ち上がった場合は、サブＣＰＵ２１２は、ＲＡＭ２１６に格納されている賞球数を参照し、賞球払出モータ６２ｃ（図３）を駆動し、上記賞球数に対応する賞球を払出す。
【００７９】
［第１実施形態の効果］
（データバックアップによる効果）
以上のように、第１実施形態のパチンコ機１０を使用すれば、主電源７０が停電などによって遮断された場合であっても、ＮＭＩ割込み処理によってＲＡＭ１１６，２１６へのアクセスを禁止することができるため、ＲＡＭ１１６に記憶されている遊技データやＲＡＭ２１６に記憶されている賞球データなどの破壊を防止することができる。
また、バックアップ電源たるコンデンサＣ２から主基板１００に搭載されたマイクロプロセッサ１１０に内蔵されたＲＡＭ１１６に電源を供給できるため、ＲＡＭ１１６に格納されている各種制御コマンドなどのデータが消失するおそれがない。そして、電源が復帰した後に、ＲＡＭ１１６に格納されている各種制御コマンドなどのデータに基づいて遊技を再開することができる。
さらに、バックアップ電源たるコンデンサＣ１から払出制御基板２００に搭載されたマイクロプロセッサ２１０に内蔵されたＲＡＭ２１６に電源を供給できるため、ＲＡＭ２１６に格納されている賞球データが消失するおそれがない。そして、電源が復帰した後に、ＲＡＭ２１６に格納されている賞球数に対応する賞球を払出すことができる。
【００８０】
（バックアップデータを消去することによる効果）
第１実施形態のパチンコ機１０を使用すれば、ホールの電源を投入した際に、ホールコンピュータ９０から電源基板８０に設けられたクリア信号出力回路８４へ消去命令を出力することにより、クリア信号出力回路８４が主基板１００および払出制御基板２００へメモリクリア信号を出力し、主基板１００に搭載されたマイクロプロセッサ１１０のＲＡＭ１１６および払出制御基板２００に搭載されたマイクロプロセッサ２１０のＲＡＭ２１６にバックアップされているデータを消去することができる。
したがって、パチンコホールの開店前に試射した際の賞球の払出しに関するデータ、あるいは、静電気ノイズや不正行為などによって書換えられた賞球データがＲＡＭ２１６にバックアップされている場合であっても、そのバックアップされているデータを消去できるため、そのバックアップされているデータに基づいて賞球が払出されてしまうことにより店側が不利益をこうむるおそれもない。
さらに、開店前の試射中に発生した、遊技を制御するための制御データがＲＡＭ１１６にバックアップされている場合であっても、そのバックアップされている制御データを消去できるため、遊技者が開店時に遊技を行う場合に、バックアップされている制御データに基づいて遊技が開始されてしまい、遊技者が違和感を覚えるおそれもない。
またさらに、ホールコンピュータ９０から消去命令を総てのパチンコ機へ出力することにより、総てのパチンコ機のそれぞれにバックアップされているデータを一斉に消去できるため、極めて簡単な操作により短時間でデータ消去処理を行うことができる。
【００８１】
＜第２実施形態＞
次に、この発明に係る第２実施形態について図８、図１３および図１４を参照して説明する。
この第２実施形態に係るパチンコ機は、電源立上がり時にＲＡＭのバックアップデータをクリアすることを予め設定しておくことができることを特徴とする。図１３はサブＣＰＵ２１２が実行するＮＭＩ割込み処理の流れを示すフローチャートであり、図１４は各基板の電源の立上げから立下がりを示すタイミングチャートである。なお、ＮＭＩ割込み処理およびメモリクリア信号の発生タイミング以外は、前述の第１実施形態と同じであるため、その同じ部分の説明を省略、あるいは簡略化する。
【００８２】
（ＮＭＩ割込み処理２）
サブＣＰＵ２１２は、ＮＭＩ信号が生成されると、電源基板８０に設けられたクリア信号出力回路８４（図５）から出力されているメモリクリア信号がハイレベルであるか否かを判定し（Ｓ６６）、ハイレベルであると判定すると（Ｓ６６：Ｙｅｓ）、図８に示すプログラムスタート処理のＳ２０において用いるチェックデータ「Ａ５Ａ５」を「００００」に置き換える（Ｓ６８）。続いてサブＣＰＵ２１２は、ＲＡＭ２１６に対するアクセスレジスタにアクセス禁止を設定する（Ｓ７０）。
また、フローチャートを示さないが、メインＣＰＵ１１２もＮＭＩ信号が生成されると、電源基板８０に設けられたクリア信号出力回路８４（図５）から出力されているメモリクリア信号がハイレベルであるか否かを判定し、ハイレベルであると判定すると、プログラムスタート処理において用いるチェックデータ「Ａ５Ａ５」を「００００」に置き換え、ＲＡＭ１１６に対するアクセスレジスタにアクセス禁止を設定する。
【００８３】
そして、電源７０（図３、図５）が立ち上がると、サブＣＰＵ２１２は、図８に示すプログラムスタート処理を実行するが、上述のＮＭＩ処理のＳ６８においてチェックデータ「Ａ５Ａ５」は「００００」に置き換えられているため、Ｓ２０においてチェックデータは「Ａ５Ａ５」ではないと判定し（Ｓ２０：Ｎｏ）、ＲＡＭ２１６の全領域（たとえば２５６バイト）を総て０クリア（初期化）した後、チェックデータＡ５Ａ５Ｈをストアする（Ｓ２４）。
つまり、チェックデータが「Ａ５Ａ５」でない場合は、ＲＡＭ２１６にバックアップ（記憶保持）されている、入賞数を示す入賞データ、賞球の払出数を示すデータなどを消去する。
また、フローチャートを示さないが、メインＣＰＵ１１２もプログラムスタート処理において、チェックデータは「Ａ５Ａ５」ではないと判定し、ＲＡＭ１１６の全領域を総て０クリア（初期化）した後、チェックデータＡ５Ａ５Ｈをストアする。
つまり、チェックデータが「Ａ５Ａ５」でない場合は、ＲＡＭ１１６にバックアップ（記憶保持）されている、電源遮断時の遊技状態を示す各種制御コマンドなどのデータなどを消去する。
【００８４】
［第２実施形態の効果］
以上のように、第２実施形態に係るパチンコ機を使用すれば、電源遮断時にチェックデータを変更しておくことにより、電源立上がり時にＲＡＭ１１６，２１６のバックアップデータをクリアすることができる。
しかも、電源立上がり時に、ＲＡＭ１１６，２１６にバックアップされているデータを自動的に消去することができるため、データを消去し忘れるおそれがない。
【００８５】
＜第３実施形態＞
次に、この発明に係る第３実施形態について図１５および図１６を参照して説明する。
この第３実施形態に係るパチンコ機は、ＲＡＭのバックアップデータをクリアするパチンコ機を指定できることを特徴とする。
図１５はホールコンピュータ９０が実行するＲＡＭ初期化処理２の流れを示すフローチャートであり、図１６はサブＣＰＵ２１２が実行する初期化命令入力処理の流れを示すフローチャートである。なお、ＲＡＭ初期化処理２および初期化命令入力処理以外は、前述の第１実施形態と同じであるため、その同じ部分の説明を省略、あるいは簡略化する。
【００８６】
ホールコンピュータ９０は、ホールの電源が投入されたと判定すると（Ｓ２：Ｙｅｓ）、パチンコ機の台番号を指定する処理を行う（Ｓ４）。台番号の指定は、たとえばホールコンピュータ９０に備えられたキーボードのテンキーを操作することにより指定する。あるいは、ホールコンピュータ９０に備えられたモニタの画面に台番号の一覧を表示し、マウスなどのポインティングディバイスを用いて所望の台番号を指示することにより指定する。
続いてホールコンピュータ９０は、Ｓ４において指定したパチンコ機へ初期化命令を台番号を示す台番号データと共に出力する（Ｓ６）。
【００８７】
そして、ホールコンピュータ９０から出力された初期化命令を入力したパチンコ機のサブＣＰＵは、初期化命令を入力したと判定すると（Ｓ４０２：Ｙｅｓ）、その初期化命令と共に入力した台番号データによって示される台番号が自己の台番号と一致するか否かを判定する（Ｓ４０４）。続いて、自己の台番号と一致すると判定すると（Ｓ４０４：Ｙｅｓ）、メモリクリア信号をＲＡＭ２１６へ出力する（Ｓ４０６）。これにより、ＲＡＭ２１６にバックアップ（記憶保持）されている、入賞数を示す入賞データ、賞球の払出数を示すデータなどが消去される。
また、フローチャートを示さないが、ホールコンピュータ９０から出力された初期化命令を入力したパチンコ機のメインＣＰＵも、初期化命令を入力したと判定すると、その初期化命令と共に入力した台番号データによって示される台番号が自己の台番号と一致するか否かを判定し、自己の台番号と一致すると判定すると、メモリクリア信号をＲＡＭ１１６へ出力する。これにより、ＲＡＭ１１６にバックアップ（記憶保持）されている、電源遮断時の遊技状態を示す各種制御コマンドなどのデータなどが消去される。
【００８８】
［第３実施形態の効果］
以上のように、第３実施形態に係るパチンコ機を使用すれば、指定したパチンコ機のＲＡＭにバックアップ（記憶保持）されているデータを消去することができるため、たとえば、ある特定の遊技機に不正行為が行われた場合は、その遊技機のみを指定してＲＡＭ２１６のバックアップデータを消去することができるため、他のパチンコ機のバックアップデータまでをも消去してしまうおそれがない。
【００８９】
＜第４実施形態＞
次に、この発明に係る第４実施形態について、図６、図１７（Ｂ）および図１８（Ｂ）を参照して説明する。
この第４実施形態に係るパチンコ機は、スイッチ操作によってＲＡＭのバックアップデータをクリアできることを特徴とする。
図１７（Ｂ）は、ケーブルＬ１ａの途中にスイッチを設けた構成を示す部分説明図であり、図１８（Ｂ）は、ケーブルＬ２ａの途中にスイッチを設けた構成を示す部分説明図である。なお、消去信号を使用しないでスイッチ操作によってＲＡＭのバックアップデータを消去する以外は、前述の第１実施形態と同じであるため、その同じ部分の説明を省略あるいは簡略化する。
【００９０】
図１７（Ｂ）に示すように、電源基板８０と主基板１００とを電気的に接続するケーブルＬ１（図６）の中のバックアップ電源供給ラインＬ１ａの途中にスイッチＳＷ１が接続されている。通常は、バックアップ電源供給のために閉じている（ＯＮしている）スイッチＳＷ１を開くと（ＯＦＦすると）、電源基板８０に設けられているコンデンサＣ２（図５）からマイクロプロセッサ１１０の内蔵ＲＡＭバックアップ用電源端子ＶＢＢへ供給されているバックアップ電源が遮断され、ＲＡＭ１１６（図１７（Ａ））にバックアップされているデータが消去する。これにより、ＲＡＭ１１６にバックアップ（記憶保持）されている、電源遮断時の遊技状態を示す各種制御コマンドなどのデータなどが消去される。
【００９１】
また、図１８（Ｂ）に示すように、電源基板８０と払出制御基板２００とを電気的に接続するケーブルＬ２（図６）の中のバックアップ電源供給ラインＬ２ａの途中にスイッチＳＷ２が接続されている。通常は、バックアップ電源供給のために閉じている（ＯＮしている）スイッチＳＷ２を開くと（ＯＦＦすると）、電源基板８０に設けられているコンデンサＣ１（図５）からマイクロプロセッサ２１０の内蔵ＲＡＭバックアップ用電源端子ＶＢＢへ供給されているバックアップ電源が遮断され、ＲＡＭ２１６（図１８（Ａ））にバックアップされているデータが消去する。これにより、ＲＡＭ２１６にバックアップ（記憶保持）されている、入賞数を示す入賞データ、賞球の払出数を示すデータなどが消去される。
【００９２】
［第４実施形態の効果］
以上のように、第４実施形態に係るパチンコ機を使用すれば、スイッチＳＷ１を開くという簡単な操作により、ＲＡＭ１１６のバックアップデータを消去することができ、スイッチＳＷ２を開くという簡単な操作により、ＲＡＭ２１６のバックアップデータを消去することができる。また、ＳＷ１，ＳＷ２を選択して操作することにより、ＲＡＭ１１６，２１６にそれぞれバックアップされているデータを個別に消去することができる。
【００９３】
＜他の実施形態＞
（１）ケーブルＬ１の一端に取付けられたコネクタＣＮ２ｂ（図６）を電源基板８０に設けられたコネクタＣＮ２ａから外すか、あるいは、ケーブルＬ１の他端に取付けられたコネクタ（図示せず）を主基板１００側のコネクタＣＮ１（図６）から外すことにより、コンデンサＣ２からのバックアップ電源の供給を停止させることができる。これにより、ＲＡＭ１１６に格納されている、電源遮断時の遊技状態を示す各種制御コマンドなどのデータなどを消去できる。
また、ケーブルＬ２の一端に取付けられたコネクタＣＮ３ｂ（図６）を電源基板８０に設けられたコネクタＣＮ３ａから外すか、あるいは、ケーブルＬ２の他端に取付けられたコネクタ（図示せず）を払出制御基板２００側のコネクタＣＮ１（図６）から外すことにより、コンデンサＣ１からのバックアップ電源の供給を停止させることができる。これにより、ＲＡＭ２１６にバックアップ（記憶保持）されている、入賞数を示す入賞データ、賞球の払出数を示すデータなどを消去できる。
【００９４】
（２）第２実施形態では、電源立上がり時にバックアップデータがクリアされるように電源遮断時に設定しておく場合を説明したが、パチンコ機に供給されている駆動電源の電圧が所定の電圧に低下した場合に、ＮＭＩ割込み処理が実行される前にホールコンピュータ９０からクリア信号出力回路８４へ消去命令を出力し、クリア信号出力回路８４から主基板１００および払出制御基板２００へ消去信号を出力することにより、ＲＡＭ１１６，２１６のバックアップデータを消去することもできる。
【００９５】
（３）第１および第２実施形態では、クリア信号出力回路８４は、ホールコンピュータ９０から出力された消去命令を入力したことを条件として消去信号を主基板１００および払出制御基板２００へ送信する場合を説明したが、ホールコンピュータ９０から消去信号を直接主基板１００および払出制御基板２００へ出力することもできる。
（４）第１ないし第３実施形態では、ホールコンピュータ９０から各パチンコ機へ消去命令を出力する場合を説明したが、島を管理するコンピュータを島ごとに設け、そのコンピュータから島を構成する各パチンコ機へ消去命令を出力することもできる。
【００９６】
（５）また、前述の各実施形態では、主基板１００のＲＡＭ１１６および払出制御基板２００のＲＡＭ２１６のバックアップデータを消去する場合を説明したが、特別図柄表示装置３２、音声制御装置７９およびランプ制御装置７５にそれぞれ設けられたサブＣＰＵが、自身が入力した、あるいは出力したデータをそれぞれのＲＡＭにバックアップする機能を有する場合は、クリア信号出力回路８４から各装置へ消去信号を出力して各ＲＡＭにバックアップされているデータを消去することもできる。
（６）さらに、前述の各実施形態では、バックアップ用の電源としてコンデンサを用いた場合を例に挙げたが、ＥＥＰＲＯＭなどの電気的消去可能なＲＯＭ、ＩＣなどの固体記憶素子、電池、充電可能な電池、蓄電可能なソーラーバッテリなどを用いることもできる。
（７）なお、前述の各実施形態では、この発明に係る遊技機として第１種パチンコ機を例に挙げて説明したが、第２種パチンコ機、第３種パチンコ機、それら以外の種類のパチンコ機、あるいは、スロットマシンなどの他の遊技機にもこの発明を適用できることは勿論である。
【図面の簡単な説明】
【図１】この発明に係る実施形態のパチンコ機を正面から見た説明図である。
【図２】図１に示すパチンコ機１０に備えられた遊技盤１４の主要構成を示す説明図である。
【図３】パチンコ機１０の電気的構成をブロックで示す説明図である。
【図４】パチンコ機１０の主なハードウエア構成を示す説明図である。
【図５】電源基板８０の主要構成を各基板との接続関係と共に示す説明図である。
【図６】電源基板８０と各基板との接続関係の詳細を示す説明図である。
【図７】ホールコンピュータ９０が実行するＲＡＭ初期化処理１の流れを示すフローチャートである。
【図８】サブＣＰＵ２１２が実行するプログラムスタート処理の流れを示すフローチャートである。
【図９】サブＣＰＵ２１２が実行するメインプログラム処理の流れを示すフローチャートである。
【図１０】サブＣＰＵ２１２が実行するコマンド入力処理の流れを示すフローチャートである。
【図１１】サブＣＰＵ２１２が実行するＮＭＩ割込み処理１の流れを示すフローチャートである。
【図１２】各基板の電源の立上げから立下がりを示すタイミングチャートである。
【図１３】第２実施形態においてサブＣＰＵ２１２が実行するＮＭＩ割込み処理の流れを示すフローチャートである。
【図１４】各基板の電源の立上げから立下がりを示すタイミングチャートである。
【図１５】第３実施形態においてホールコンピュータ９０が実行するＲＡＭ初期化処理２の流れを示すフローチャートである。
【図１６】サブＣＰＵ２１２が実行する初期化命令入力処理の流れを示すフローチャートである。
【図１７】図１７（Ａ）は、電源基板８０とマイクロプロセッサ１１０との接続関係を示す説明図であり、図１７（Ｂ）は、ケーブルＬ１ａの途中にスイッチを設けた構成を示す部分説明図である。
【図１８】図１８（Ａ）は、電源基板８０とマイクロプロセッサ２１０との接続関係を示す説明図であり、図１８（Ｂ）は、ケーブルＬ２ａの途中にスイッチを設けた構成を示す部分説明図である。
【図１９】従来のパチンコ機の正面説明図である。
【図２０】図１９に示すパチンコ機の裏セットの説明図である。
【符号の説明】
１０ パチンコ機
７０ 主電源
８０ 電源基板
８４ クリア信号出力回路
９０ ホールコンピュータ
１００ 主基板
１１２ メインＣＰＵ
１１６ ＲＡＭ
２００ 払出制御基板
２１２ サブＣＰＵ
２１６ ＲＡＭ
Ｃ１，Ｃ２ コンデンサ
ＣＮ１，ＣＮ２ａ，ＣＮ２ｂ，ＣＮ３ａ，ＣＮ３ｂ コネクタ
ＳＷ１，ＳＷ２ スイッチ[0001]
[Industrial application fields]
The present invention controls a game by a computer Game system About.
[0002]
[Prior art]
Traditionally this kind of Pachinko machines equipped in the gaming system For example, a pachinko machine shown in FIGS. 19 and 20 is known. FIG. 19 is an explanatory front view of a conventional pachinko machine, and FIG. 20 is an explanatory view of the back set of the pachinko machine shown in FIG.
As shown in FIG. 19, the conventional pachinko machine 500 stores a game board 502, a launcher 504 that launches a game ball to the game area of the game board 502, and a game ball supplied to the launcher 504. An upper tray 506 and a lower tray 508 for storing game balls that are no longer stored and partitioned by the upper tray 506 are provided. Also, the game board 502 includes a special symbol display device 524, a winning prize opening 510, a right sleeve winning opening 512, a left sleeve winning opening 514, a first type starting opening 516, a lower right winning opening 518, A lower left winning opening 520 and a large winning opening 526 are provided.
When the game ball launched from the launching device 504 wins the first type starting port 516, the special symbol display device 524 displays the symbols in a variable manner, and the stopped symbols are aligned with a predetermined symbol (for example, 777). A big hit occurs and the big prize opening 526 is opened for a predetermined time. Then, when the opening time of the big prize opening 526 reaches a predetermined time or the number of winning prizes to the big prize opening 526 reaches a predetermined number, the big prize opening 526 is closed. At this time, when the winning ball that has won the grand prize opening 526 passes through a specific area 528 provided inside the big prize opening 526, the big prize opening 526 is continuously opened. In this way, a predetermined number of rounds (for example, 16 rounds) can be played on condition that the game ball passes through the specific area 528 with one round from the opening to closing of the special winning opening 526 as one round.
[0003]
Further, as shown in FIG. 20, the back set mechanism plate 530 is provided on the back set of the pachinko machine 500, and the top winning opening 510, the right sleeve winning opening 512, the left sleeve winning opening 514, and the first type start. The winning balls that have won the mouth 516, the lower right winning opening 518, the lower left winning opening 520, etc., flow down along the path indicated by the arrow in the figure through the back ball passage 532, and gather in the winning ball set 樋 524, and the winning ball detection switch 522 To be guided to. When the winning ball detection switch 522 detects a winning ball, a predetermined number of winning balls are paid out by a winning ball payout device (not shown). The winning balls detected by the winning ball detection switch 522 are discharged one by one by operating the winning ball cutting solenoid 534 every time the predetermined number of winning balls are paid out.
[0004]
[Problems to be solved by the invention]
However, since the conventional pachinko machine requires structures such as the winning ball collecting cage 524 and the winning ball cutting solenoid 534, the structure of the back set of the pachinko machine becomes complicated, so that the manufacturing efficiency is low and the manufacturing cost is reduced. There was a problem that it was difficult to achieve space. In addition, since the winning ball cutting solenoid 534 frequently repeats the operation of discharging the winning balls one by one, there is a problem that failure due to wear or breakage of the operation part is caused. Furthermore, the manufacturing cost of the structure is a factor that increases the manufacturing cost of the entire pachinko machine, which has hindered the reduction of the manufacturing cost of the pachinko machine.
Therefore, the present inventor has considered a configuration in which the number of winning balls and the number of winning balls are associated and electrically stored. According to this configuration, since the structure is unnecessary, the above problems can be solved.
However, since the memorized number of winnings is lost when the power is cut off or the voltage drops, even if the power is restored, it is impossible to pay out the award ball that should be paid out, which may cause a disadvantage to the player. I found out that
In view of this, the present inventor has considered a configuration in which a backup power source is provided to hold the winning number memory when the power source is cut off or the power source voltage is lowered.
[0005]
Further, if the power is cut off during the game due to a power failure or the like, the game cannot be resumed from the gaming state when the power is turned off when the power is restored, so that the player feels uncomfortable. In particular, when the power is shut off when a round based on big hit is being performed or when the special symbol display device 524 is variably displayed, the game may be resumed from the middle of the round after the power is restored or the special symbol is being changed. Since it was not possible to resume from the beginning, there was a risk of disadvantage to the player. In view of this, the present inventor has considered a configuration in which a backup power source is provided for holding data stored for controlling the game when the power source is cut off or the power source voltage is lowered.
[0006]
However, if the number of winning balls or winning balls stored is rewritten due to static noise or fraud, the backup function will not function even if the power is turned off to erase the rewritten data. It turns out that the rewritten data cannot be erased because it works.
In addition, a big hit may occur when a final adjustment is made by pachinko machine shooting before opening the pachinko hall. In this case, prize ball data to be paid out a predetermined number of prize balls is stored in the RAM. The
Accordingly, it has been found that if the store is opened in such a state, a predetermined number of prize balls are paid out based on the storage in the RAM, and the store may suffer disadvantages.
Furthermore, if the control data generated during the test shot before opening the store is backed up, when the player plays a game at the time of opening, the game is started based on the backed up control data, so the player feels uncomfortable. There was a risk of memorizing.
[0007]
Therefore, the present invention has been made to solve the above-described problems, and can erase data stored by a backup power source. Game system It aims at realizing.
[0008]
[Means, actions and effects for solving the problems]
In order to achieve the above object, the invention according to claim 1 provides: A prize ball unit that pays out a prize ball when receiving a prize ball payout command, a main CPU that transmits a command, and a RAM that backs up a command that the main CPU transmits to each board when the power is turned off are mounted. A main board, a sub CPU that receives the command transmitted from the main CPU, analyzes the received command, and outputs the prize ball payout command to the prize ball unit based on the analysis result; A payout control board on which a RAM for temporarily storing data relating to payout is mounted, a main power supply, an AC voltage supplied from the main power supply is converted into a DC voltage, and the prize ball unit, the main board, and the A power supply board to be supplied to the payout control board, and a memory clear signal is signaled on the condition that an erase command has been input. A pachinko machine provided with a clear signal output circuit that outputs to the main board and the payout control board via a hall computer provided in a pachinko hall management room, etc., the main board, By inputting the memory clear signal output from the clear signal output circuit, the command stored in the RAM mounted on the main board is deleted, and the payout control board outputs from the clear signal output circuit. By inputting the memory clear signal, the data relating to the prize ball payout stored in the RAM mounted on the payout control board is erased, and the sub CPU is supplied with the direct current supplied from the power supply board. When the voltage drops to a predetermined voltage, the prize ball payout stored in the RAM mounted on the payout control board is displayed. NMI interrupt processing for prohibiting access to the RAM mounted on the payout control board is then executed. When the hall computer shuts off the power at the end of pachinko hall operation, the main power When the voltage drops, the erase command is output to the clear signal output circuit before the NMI interrupt process is executed. The technical means is used.
[0009]
In other words, it occurs during the game Award ball Data on withdrawal RAM And pays out a prize ball by referring to the stored data. Game system In that case, there is a risk that the stored data may be rewritten due to static noise or fraud. When the power is shut down at the end of pachinko hall operations, an erase command is output from the hall computer to the clear signal output circuit, and a memory clear signal is output from the clear signal output circuit to the RAM mounted on the payout control board. By RAM The data stored in can be deleted, so pachinko Le side Loss can be minimized.
[0011]
Also , Data can be deleted from the hall computer installed in the pachinko hall management room. Because Pachinko machines are the means to erase data Inside Set in Unlike the case where Pachinko machine Open the inside of the above There is no need to operate the means.
[0013]
further , Erase instruction The Clear signal output circuit By software processing to send to RAM By backup Can be erased.
[0015]
Also For example Pachinko machine If there are multiple Erase instruction Software process to send to each pachinko machine Sense More each Pachinko machine of RAM By backup Each of the stored data can be erased.
[0021]
Hall computer Is RAM In backup Instructing to erase the stored data, Clear signal output circuit Is Hall computer Delete the above data from order On condition that Memory clear signal The RAM Output to.
That means Memory clear signal from hall computer The RAM Do not send directly to Erase instruction The Clear signal output circuit Output to Clear signal output circuit , Erase instruction For the first time Memory clear signal The RAM Output to.
For example, for the purpose of preventing fraud, Machine Even if there is a regulation prohibiting direct transmission of signals from the outside to the main board or the payout control board inside the pachinko machine, it was installed outside the pachinko machine. Hall computer Was once installed inside the pachinko machine Clear signal output circuit What Erase instruction Output that Clear signal output circuit To main board and payout control board Memory clear signal To comply with the above regulations, backup The stored data can be erased.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, according to the present invention Game system The embodiment will be described with reference to the drawings. In the following embodiments, the present invention is concerned. Pachinko machines equipped in the gaming system As an example, a so-called first-type pachinko machine will be described.
<First Embodiment>
[Overall main configuration]
First, the main configuration of the pachinko machine according to the first embodiment will be described with reference to FIG. FIG. 1 is an explanatory view of the pachinko machine according to the first embodiment viewed from the front.
The pachinko machine 10 is provided with a front frame 11 that can be opened and closed. A metal frame 12 is attached to the front frame 11 so that the glass frame 13 can be opened and closed. Installed on. A game board 14 is provided inside the glass frame 13. At the lower right of the front frame 11, a launching handle 15a for operating a launching motor (shown by reference numeral 15e in FIG. 3) for launching a game ball to the game board 14 is rotatably attached. Is provided with a firing stop button 15b for stopping the firing operation. A guide rail 16 is provided on the left side of the game board 14 to guide the launched game ball to the game area.
[0043]
On the right side of the front frame 11, a keyhole decoration 17 having a keyhole 15 for inserting a key for opening and closing the glass frame 13 is provided, and a frame lamp 18 a is provided above the front frame 11. A front plate 19 is provided under the glass frame 13, and a prize ball / rental supply port 20a through which a prize ball and a rental ball are supplied is formed on the upper left side of the front plate 19. On the supply side of the prize ball / rental supply port 20a, an upper tray 20 for storing the prize balls and rental balls supplied from the prize ball / rental supply port 20a is attached. Below the upper tray 20, there is formed a discharge port 21 a for discharging prize balls that have flowed beyond the capacity of the upper tray 20 or game balls discharged from the upper tray 20 by operating the upper tray ball removal lever 20 b. Has been. A lower tray 21 is provided on the discharge side of the discharge port 21a to store the game balls discharged from the discharge port 21a. Further, on the left side of the front frame 11, an external gaming machine device portion 22 such as a prepaid card unit having a slit 22 a for inserting a prepaid card is provided.
[0044]
[Main configuration of game board 14]
Next, the main configuration of the game board 14 will be described with reference to FIG.
A center case 30 is provided in the approximate center of the game board 14. The center case 30 has a winning symbol 31, a normal symbol display device 34 composed of three LEDs, and a normal symbol memory display LED 35 composed of four LEDs for displaying the number of times the normal symbol display device 34 is operated. A special symbol display device 32 that variably displays a plurality of symbols, for example, special symbols from 0 to 9 on the liquid crystal display, and a special symbol memory display LED 36 comprising four LEDs for displaying the number of start times of the special symbol display device 32. And are provided.
[0045]
Normal symbol operating gates 26 and 26 for operating the normal symbol display device 34 are provided on the left and right sides of the center case 30. A first type starting port 27 having a function of operating the special symbol display device 32 is provided below the center case 30, and a stop symbol of the normal symbol display device 34 is provided below the first type starting port 27. An ordinary electric accessory 28 is provided that opens both wings when the symbol becomes a winning symbol. The opened ordinary electric accessory 28 has a function of starting the operation of the special symbol display device 32 as with the first type starting port 27. Below the ordinary electric accessory 28, there is provided a variable winning device 40 that operates when the stop symbol of the special symbol display device 32 becomes a winning symbol.
[0046]
The variable prize device 40 is provided with a door-type big prize opening 41 that is opened when a hit occurs, and is openable and closable. Lower prize holes 29 and 29 are provided on both sides of the big prize prize opening 41, respectively. It has been. Further, inside the special winning opening 41, a specific area 42 having a function of continuously opening the special winning opening 41 and a specific area switch for detecting a game ball that has passed through the specific area 42 (reference numeral 42a in FIG. 3). And a large winning opening switch (denoted by reference numeral 43a in FIG. 3) for counting the number P of game balls won in the large winning opening 41.
[0047]
In addition, the game board 14 includes windmills 23 and 23, sleeve winning openings 24 and 24, corner decoration lamps 18b and 18b, a winning lamp 18c that lights when winning, and a ball breaking lamp 18d that lights when the ball runs out, Side decoration lamps 18e, 18e and an out port 45 for collecting game balls that have not won a prize as out balls are provided. In addition, many nails 47 are driven into the game board 14, and the game balls launched on the game board 14 fall between the nails 47 while dancing.
[0048]
[Electric configuration of pachinko machine 10]
Next, the electrical configuration of the pachinko machine 10 will be described with reference to FIG.
The pachinko machine 10 is provided with a main board 100, and a microprocessor 110 is mounted on the main board 100. The microprocessor 110 includes a main CPU 112 that executes control of the game, a ROM 114 that stores various control programs for the main CPU 112 to execute various controls, and a ROM 114 when the main CPU 112 executes the various control programs. A RAM 116 that temporarily stores various data such as the read control program and data related to the big hit that occurs during the game is mounted. In addition, the RAM 116 backs up a command transmitted from the main CPU 112 to each board at the time of power interruption such as a power failure.
[0049]
The following is electrically connected to the main board 100. A power supply board 80, a payout control board 200 for controlling the payout of prize balls, a special symbol display device 32, a lamp control device 75 for controlling lamps provided on the game board 14, a sound for reproducing sound effects during the game, etc. A sound control device 79 for controlling a playback device (not shown), a first type start port switch 27a for detecting the passing of a game ball through the first type start port 27, and game board information relating to winnings and big wins, etc. Pachinko hall management room The game frame information terminal board 52, the board surface relay board 51, and the game frame relay board 55 for transmitting to the hall computer 90 (FIG. 5) provided in the above.
[0050]
The payout control board 200 is equipped with a microprocessor 210 that operates by inputting a control command sent from the main board 100. The microprocessor 210 includes a sub CPU 212 that controls the payout of prize balls, and the like. The ROM 214 in which various control programs for the sub CPU 212 to execute control such as payout of prize balls are recorded, and the control program read from the ROM 214 when the sub CPU 212 executes the various control programs and a prize generated during the game. A RAM 216 for temporarily storing various data such as the number of balls is mounted.
The payout control board 200 is electrically connected to a power supply board 80, a CR connection board 56, a firing motor drive board 15c for driving the launch motor 15e, a game frame information terminal board 52, and a payout relay board 55. Yes.
[0051]
The game frame relay board 53 is electrically connected to a full detection switch 21b and a sensor relay board 54 for detecting that the lower tray 21 is full of prize balls. The sensor relay board 54 is electrically connected to the prize ball payout sensors 62 a and 62 b and the payout relay board 55 provided in the prize ball unit 62. The prize ball unit 62 includes prize ball payout sensors 62a and 62b and a prize ball payout motor 62c. Two prize ball payout mechanisms are provided for efficient prize ball payout, and each payout mechanism is driven by a prize ball payout motor 62c. The prize ball payout sensor 62a is provided in one mechanism, and the prize ball payout sensor 62b is provided in the other mechanism. Detection signals from the prize ball payout sensors 62a and 62b are sent from the sensor relay board 54 to the main board 100 via the game frame relay board 53, and the CPU 120 counts the number of prize balls paid out based on the signal. .
[0052]
The payout relay board 55 is electrically connected to a payout cut-out switch 61 that detects the absence of a ball, a prize ball payout motor 62c, and a ball rental unit 63. The following are electrically connected to the board surface relay board 51. Ordinary electric accessory solenoid 28 a for opening and closing the ordinary electric accessory 28, ordinary symbol display device 34, symbol operating port switch 26 a, large winning port switch 43 a, sleeve winning port switch 24 a for detecting winning in the sleeve winning port 24, below These are a lower winning opening switch 29a for detecting a winning entry to the winning opening 29, a winning entry switch 31a for detecting a winning entry to the winning prize opening 31, and a large winning opening relay board 50.
[0053]
The special prize opening relay board 50 is electrically connected with a specific area solenoid 42b, a special prize opening solenoid 43b, and a specific area switch 42a.
The power supply board 80 is electrically connected to the CR connection board 56, and the CR connection board 56 includes a frequency display board for displaying the remaining frequency of the prepaid card, a device for reading the prepaid card, and the like. The portion 22 is electrically connected. The power supply board 80 is supplied with power from a main power supply 70 of AC24V (50 Hz / 60 Hz).
[0054]
[Main hardware configuration]
Next, the main hardware configuration of the pachinko machine 10 will be described with reference to FIG. Here, a hardware configuration in an interface between the main CPU 112 of the main board 100 and the sub CPU 212 of the payout control board 200 will be described as an example.
Various control commands output from the main CPU 112 of the main board 100 are output to the output port 120 via the main CPU bus 118, and the output various control commands are output to the output buffer 126 via the main CPU parallel output port 124. Are temporarily stored in the input buffer 220 connected to the sub CPU 212. When the transfer signal output from the main CPU 112 is input from the main CPU bus 118 to the trigger input (TRG2) 226 of the sub CPU 212 via the output port 122, the output buffer 128, and the input buffer 222, the transfer signal is input to the input buffer 220. Various stored control commands are taken into the input port 224 of the sub CPU 212 via the sub CPU parallel input port 228. Then, the sub CPU 212 performs analysis such as what the fetched various control commands mean, and outputs a prize ball payout command to the prize ball unit 62 based on the analysis result. Do.
The hardware configuration between the main CPU 112 of the main board 100 and the sub CPU mounted on the board other than the payout control board 200 is the same as that described above.
[0055]
[Main Configuration of Power Supply Board 80, Connection Relationship Between Power Supply Board 80 and Each Board]
Next, the main configuration of the power supply substrate 80 and the connection relationship between the power supply substrate 80 and each substrate will be described with reference to FIGS.
FIG. 5 is an explanatory diagram showing the main configuration of the power supply substrate 80 together with the connection relationship with each substrate, and FIG. 6 is an explanatory diagram showing details of the connection relationship between the power supply substrate 80 and each substrate.
As shown in FIG. 5, the 24V AC current supplied from the main power supply 70 is converted into 32V DC by the rectifier circuit 81 via the fuse F1 and supplied to the main board 100 and the dispensing control board 200, respectively. The 32V direct current is transformed to 12V by the DC / DC converter 82 and supplied to the main board 100, the special symbol display device 32, the lamp control device 75, the voice control device 79, and the payout control board 200, respectively. The AC 24V of the main power supply 70 is supplied to the CR connection board 56 via the fuse F2.
[0056]
The 12V direct current supplied to the main board 100 is supplied to the panel relay board 51 (FIG. 3), and drives the normal electric accessory solenoid 28a, the normal symbol display device 34, and the like. The 12V DC supplied to the special symbol display device 32 drives the liquid crystal of the special symbol display device, and the 12V DC supplied to the lamp control device 75 is an LED such as a corner decoration lamp 18b or a prize lamp 18c. Turn on or blink the lamps. The 12V direct current supplied to the voice control device 79 drives the speaker via the voice circuit, and the 12V direct current supplied to the payout control board 200 passes through the payout relay board 55 and the prize ball unit 62 or the rental ball. The unit 63 is supplied to drive the prize ball payout motor 62c and the like.
[0057]
The direct current transformed to 12V by the DC / DC converter 82 is transformed to 5V by the DC / DC converter 83, and the direct current of 5V is supplied from the clear signal output circuit 84, the main board 100, the special symbol display device 32, It is supplied to the lamp control device 75, the sound control device 79, and the payout control board 200, respectively.
The 5V direct current supplied to the main board 100 serves as a driving power supply for the microprocessor 110 (FIG. 3), and the 5V direct current supplied to the payout control board 200 serves as a driving power supply for the microprocessor 210 (FIG. 3). The 5V direct current supplied to the special symbol display device 32, the lamp control device 75, and the sound control device 79 serves as a driving power source for a microprocessor (not shown) provided in each device.
That is, the power for each board is supplied from a single power board 80, and the power board 80 controls the power for each board. For this reason, the space for a transformer circuit can be saved in each board | substrate rather than the thing of the structure which transforms in each board | substrate conventionally. In addition, even in the case of a board using the same power supply voltage, circuit design for power supply can be simplified as compared with a conventional board that performs transformation for each board.
[0058]
As shown in FIG. 6, the power supply substrate 80 has a No. 3 for electrically connecting to the main substrate 100. 7 to 7 connectors CN2a are attached, and this connector CN2a is connected to a connector CN1 attached to the main board 100 by a cable L1. A terminal CN2b for connecting to the connector CN2a is attached to one end of the cable L1, and a terminal (not shown) for connecting to the connector CN1 on the main board 100 side is attached to the other end.
Further, the power supply board 80 has a No. for electrically connecting to the payout control board 200. A 7-pin connector CN3a of 1 to 7 is attached, and this connector CN3a is connected to a connector CN1 attached to the payout control board 200 by a cable L2. A terminal CN3b for connecting to the connector CN3a is attached to one end of the cable L2, and a terminal (not shown) for connecting to the connector CN1 on the payout control board 200 side is attached to the other end. .
[0059]
Furthermore, connectors CN7a, CN4a, CN5a, CN6a, and CN1a are attached to the power supply board 80. The connector CN7a is connected to the CR connection board 56 by a cable L3. A terminal CN7b for connecting to the connector CN7a is attached to one end of the cable L3, and the connector CN2 on the CR connection board 56 side is attached to the other end. A terminal (not shown) for connecting to is attached.
The connector CN4a is connected to a special symbol control board 32a provided on the special symbol display device 32 by a cable L4. A terminal CN4b for connecting to the connector CN4a is attached to one end of the cable L4, and the other end Is attached with a terminal (not shown) for connection with the connector CN1 on the special symbol control board 32a side.
[0060]
The connector CN5a is connected to a lamp control board 75a provided in the lamp control device 75 by a cable L5. A terminal CN5b for connecting to the connector CN5a is attached to one end of the cable L5, and the other end is attached to the other end. A terminal (not shown) for connecting to the connector CN1 on the lamp control board 75a side is attached.
The connector CN6a is connected to a voice control board 79a provided in the voice control device 79 by a cable L6. A terminal CN6b for connecting to the connector CN6a is attached to one end of the cable L6, and the other end is attached to the other end. A terminal (not shown) for connecting to the connector CN1 on the voice control board 79a side is attached. The connector CN1a is connected to the main power supply 70 by a power cord L7, and a terminal CN1b for connecting to the connector CN1a is attached to one end of the power cord L7.
[0061]
Since the cables L4 to L6 have the same number of terminal pins, a common cable can be used.
Therefore, it is possible to save the trouble of selecting a cable compared to the case where cables having different numbers of terminals are used, so that the cable connection process can be performed easily and in a short time. In addition, since the number of cables that can be used in common is large, the manufacturing cost can be reduced as compared with the case where several types of cables having different numbers of terminal pins are manufactured.
[0062]
[Data backup function]
Here, the function of backing up the data stored in the RAM 116 built in the microprocessor 110 and the RAM 216 built in the microprocessor 210 will be described with reference to FIGS. 5, 17A and 18A.
17A is an explanatory diagram showing a connection relationship between the power supply substrate 80 and the microprocessor 110, and FIG. 18A is an explanatory diagram showing a connection relationship between the power supply substrate 80 and the microprocessor 210.
In the following description, the sub board means each board other than the main board 100 and the payout control board 200.
[0063]
As shown in FIG. 17A, the main board 100 is connected to a voltage monitoring IC 120 for monitoring voltages of 12V and 5V, and the output of the voltage monitoring IC 120 is the NMI of the microprocessor 110. (Non-maskable interrupt) Connected to the terminal. As shown in FIG. 18A, the payout control board 200 is also equipped with a voltage monitoring IC 220 for monitoring voltages of 12 V and 5 V, and the output of the voltage monitoring IC 220 is the microprocessor 210. NMI (Non-Maskable Interrupt) terminal.
Further, each sub-board is mounted with a voltage monitoring IC (not shown) for 5V monitoring, and each voltage monitoring IC is connected to a microprocessor mounted on the sub-board. Yes.
[0064]
As shown in FIG. 5, a diode D1 is connected in series to a power supply line 83a that connects the DC / DC converter 83 and the payout control board 200, and a capacitor C1 (memory holding) is connected to the output side of the diode D1. Are connected in parallel.
A diode D2 is connected in series to a power supply line 83b connecting the DC / DC converter 83 and the main board 100, and a capacitor C2 (memory holding power source) is connected in parallel to the output side of the diode D2. It is connected.
Capacitors C <b> 1 and C <b> 2 are charged by a 5 V direct current supplied from DC / DC converter 83.
[0065]
The discharge current of the capacitor C1 is supplied to the built-in RAM backup power supply terminal VBB of the microprocessor 110 via the backup power supply line L1a in the cable L1 (FIG. 6) as shown in FIG.
That is, when the supply of AC 24V from the main power supply 70 (FIG. 5) is stopped due to a power failure or the like, the power supply voltage monitoring IC 120 (FIG. 17A) detects a drop in the power supply voltage and replaces the DC / DC converter 83. Since the discharge current of the capacitor C1 is supplied to the microprocessor 210, the data relating to the prize ball payout stored in the RAM 216 is backed up (stored).
[0066]
Further, the discharge current of the capacitor C2 is supplied to the built-in RAM backup power supply terminal VBB of the microprocessor 210 via the backup power supply line L2a in the cable L2, as shown in FIG.
That is, when the supply of AC 24V from the main power supply 70 (FIG. 5) is stopped due to a power failure or the like, the power supply voltage monitoring IC 220 (FIG. 18A) detects a drop in the power supply voltage and replaces the DC / DC converter 83. Since the discharge current of the capacitor C2 is supplied to the microprocessor 110, the data stored in the RAM 116 is backed up (stored).
The data to be backed up includes, for example, the number of times that a big winning opening is opened in a game when a big hit occurs, the number of winnings to the big winning opening, the number of rounds, the reach state before the big hit occurs, the pattern variation mode, the stop pattern Data generated during the game, such as the number of working memories of the normal symbol display device 34, the number of starting memories of the special symbol display device 32, the reliability, the profit rate, the probability at the time of probability change, the symbol change start interval at the time of shortage, or the like The control command (control data) transmitted from the main CPU 112 to the payout control board 200 and each sub board when the power is shut off.
The reliability is, for example, a case where “7” is displayed in each of the three display areas of the special symbol display device 32, and “7” is displayed in the two display areas. This means the probability that “7” stops in one display area. In addition, the profit level means the probability of occurrence of a jackpot where the most prize balls are paid out when there is a difference in the number of prize balls to be paid out depending on the level of the profit that the player can acquire, for example, the type of jackpot .
In this embodiment, the capacitor C1 is an electric double layer capacitor having a nominal capacitance of 0.1 F and a rated voltage of 5.5V. The cables L1 to L6 are FPCs (flexible printed circuits).
[0067]
[Main control from power-on to power-off]
Next, main control from power-on to power-off will be described with reference to FIGS.
FIG. 7 is a flowchart showing the flow of the RAM initialization process 1 executed by the hall computer 90. FIG. 8 is a flowchart showing a flow of a program start process executed by the sub CPU 212, and FIG. 9 is a flowchart showing a flow of a main program process executed by the sub CPU 212. FIG. 10 is a flowchart showing the flow of command input processing executed by the sub CPU 212. FIG. 11 is a flowchart showing the flow of NMI interrupt processing 1 executed by the sub CPU 212. FIG. 12 is a timing chart showing the rise and fall of the power supply of each substrate.
In the following description, the processing executed by the sub CPU 212 is stored as a computer program in the ROM 214, and the processing executed by the main CPU 112 is stored as a computer program in the ROM 114.
[0068]
(Power up)
When the main power supply 70 (FIG. 5) is started, 5V power is supplied from the DC / DC converter 83 to each substrate. When the voltage exceeds the minimum operating voltage of the voltage monitoring IC connected to the microprocessor mounted on each board, a system reset signal (low level) is output and stabilized on all boards. Subsequently, after a time Trs from when the 5V power supply reaches the voltage Vus, the system reset signal of the sub-substrate is canceled (low level → high level), and control of each sub-substrate is started.
Then, 12V power is supplied to each board from the DC / DC converter 82, and the system reset signal of the payout control board 200 is canceled after a time Trh after the 12V power reaches the voltage Vuh, and the sub CPU 212 (FIG. 18A). Performs security checks. In this security check, it is checked whether there is any abnormality in the computer program recorded in the ROM 214. Subsequently, when the security check is finished, the sub CPU 212 starts operation.
[0069]
Then, the system reset signal of the main board 100 is canceled after a time Trm after the 12V power supply reaches the voltage Vum, and the main CPU 112 of the main board 100 starts its operation after executing the security check. At this stage, the pachinko machine 10 is in a playable state.
As described above, since the control can be started in the order of the sub board, the payout control board 200, and the main board 100, omission of command reception from the main board 100 occurs in all the boards managed by the main board 100. There is nothing to do.
[0070]
(RAM initialization process 1 by hall computer)
Here, the RAM initialization process 1 executed by the hall computer 90 will be described with reference to FIGS.
As shown in FIG. 5, a hall computer 90 installed in a hall management room or the like is connected to a clear signal output circuit 84 mounted on a power supply board 80 of each pachinko machine 10 via a signal line 90a. The clear signal output circuit 84 is connected to the main board 100 via a signal line 85a and is connected to the payout control board 200 via a signal line 85b.
As shown in FIG. 7, when the hall computer 90 determines that the hall power is turned on (step (hereinafter abbreviated as S) 2: Yes), an initialization command is sent to each pachinko machine via the signal line 90a. 10 to the clear signal output circuit 84. Subsequently, the clear signal output circuit 84 outputs a memory clear signal (erase signal) to the main board 100 via the signal line 85a on condition that the initialization command output from the hall computer 90 is input, and the signal line It outputs to the payout control board 200 via 85b.
Note that the memory clear signal is valid for each substrate when it is at a high level, and invalid when it is at a low level.
[0071]
(Initialization processing of the RAM 216 by the sub CPU 212)
Here, the initialization process of the RAM 216 by the sub CPU 212 will be described with reference to FIG.
The sub CPU 212 sets interrupt inhibition (S10), and sets a stack pointer for holding the address of the main routine at the bottom of the address when shifting from the main routine to the subroutine (S12). Subsequently, the sub CPU 212 sets access permission to the RAM 216 (S14), and sets mode 2 to the interrupt mode (S16). Subsequently, the sub CPU 212 sets an address used in mode 2 in the interrupt register (S18), determines whether the check data in the RAM 216 is correct, for example, whether it is A5A5H (S20), and the check data is correct. In the case, for example, A5A5H (S20: Yes), it is determined whether or not the memory clear signal output from the clear signal output circuit 84 (FIG. 5) is at a high level (S21).
[0072]
Subsequently, when the sub CPU 212 determines that the memory clear signal is not at a high level, that is, at a low level (S21: No), the sub CPU 212 clears (initializes) the areas other than the backup area (storage holding area) in the RAM 216 (S22). ).
On the other hand, when the check data is not correct (S20: No), or when the memory clear signal is at a high level (S21: Yes), all the areas of the RAM 216 (eg, 256 bytes) are all cleared to 0 (initialized). After that, check data (for example, A5A5H) is stored (S24).
That is, when the memory clear signal is at a high level, the winning data indicating the number of winnings, the data indicating the number of paying out winning balls, etc., which are backed up (stored) in the RAM 216 are deleted.
[0073]
Subsequently, the sub CPU 212 performs initial setting of built-in devices such as a watch dog timer that is a timer for monitoring the runaway of the sub CPU 212 (S26), and performs initial setting of the work area (S28). Subsequently, the sub CPU 212 sets an interrupt permission (S30), and proceeds to an infinite loop that repeats this S30.
Although the flowchart is not shown, the main CPU 112 of the main board 100 determines whether or not the memory clear signal output from the clear signal output circuit 84 is high level in the program start process. Data backed up (stored in memory) in the RAM 116, for example, data for reproducing the gaming state when the power is shut off after the power is restored is erased. The data includes, for example, a control command for controlling the special symbol display device 32 (FIGS. 2 and 3), a control command for controlling the voice control device 79 (FIG. 3), and a control command for controlling the lamp control device 75 (FIG. 3). Etc.
[0074]
(Main program processing of sub CPU 212)
Next, the flow of main program processing executed by the sub CPU 212 of the payout control board 200 will be described with reference to FIG.
This main program process is executed by a channel 3 interrupt of a CTC (timer counter) 218 (FIG. 18A). The sub CPU 212 sets the interrupt permission (S100), and restarts the watchdog timer (S200). Subsequently, the sub CPU 212 performs data and command output processing (S300), input processing (S400), storage of the number of prize balls to be paid out and prize ball processing (S500) such as a payout command, and the CR connection board 56 (FIG. 3). A ball rental process (S600) for controlling the ball rental unit 63 based on the data is executed.
[0075]
(Command input processing of sub CPU 212)
Next, the flow of command input processing executed by the sub CPU 212 will be described with reference to FIG.
This command input process is executed by the CTC 218 channel 2 interrupt. The sub CPU 212 inputs a control command such as a payout command sent from the main board 100 (S50), and checks the input control command (S52). For example, the control command is 2 bytes composed of an 8-bit signal, and is distributed to each byte. Subsequently, the sub CPU 212 indicates what the input control command means, for example, a command indicating a payout of five prize balls or a command indicating a payout of 15 prize balls. Analysis is performed (S54), and interrupt permission is set (S56).
In this way, the command input process is assigned to the channel 2 interrupt, and is executed at the second highest priority level following the NMI interrupt process described later. For example, the sub CPU 212 outputs a pulse to the winning ball payout motor 62c. Even when a prize ball payout control command is transmitted from the main board, the analysis of the control command can be performed with priority.
Accordingly, it is possible to eliminate a prize ball payout mistake or a delay in payout of a prize ball due to missed reception of a control command from the main board 100.
[0076]
(Power supply shutdown)
When the main power supply 70 is shut off due to power interruption at the end of pachinko hall operations, power failure, power supply abnormality, etc., and the 12V power supply reaches the voltage Vdm (FIG. 12), a system reset signal is generated on the main board 100 ( High level → Low level). Subsequently, when the 12V power supply reaches a voltage Vdh (for example, 10.3V), an NMI signal is generated, and this NMI signal continues for a period of time Tnmi. Data such as the number of prize balls is backed up in the RAM 216 within the period of time Tnmi. At this time, since the discharge current of the capacitor C1 (FIG. 5) is supplied to the backup power supply terminal VBB (FIG. 18A) of the microprocessor 210, the RAM 216 backs up (stores and holds) data such as prize ball data. be able to. Further, since the discharge current of the capacitor C2 (FIG. 5) is supplied to the backup power supply terminal VBB (FIG. 17A) of the microprocessor 110, the RAM 116 has various control commands indicating the gaming state when the power is shut off. Data can be backed up (stored).
[0077]
(NMI interrupt processing 1)
Here, the NMI interrupt processing 1 executed by the sub CPU 212 will be described with reference to FIG.
When the NMI signal is generated, the sub CPU 212 sets access prohibition in the access register for the RAM 216 (S70). This interrupt process is executed with the highest priority over other interrupt processes. In other words, by prohibiting access to the RAM 216, the prize ball data stored in the RAM 216 is prevented from being rewritten.
Although the flowchart is not shown, the main CPU 112 also sets the access prohibition in the access register for the RAM 116 when the NMI signal is generated. This interrupt process is executed with the highest priority over other interrupt processes. In other words, by prohibiting access to the RAM 116, the prize ball data stored in the RAM 116 is prevented from being rewritten.
[0078]
For example, when another interrupt process has already been executed at the timing of backing up the RAMs 116 and 216 and a new interrupt has been prohibited, if the processing time of the other interrupt process becomes longer, the interrupt process is performed thereafter. Is permitted, and even if an attempt is made to prohibit access to the RAMs 116 and 216, there is a risk that a part or all of the stored contents of the RAMs 116 and 216 may be destroyed.
Therefore, the contents stored in the RAMs 116 and 216 are prevented from being destroyed by prohibiting access to the RAMs 116 and 216 by NMI interrupt processing.
Then, as shown in FIG. 12, when the time Tnmi elapses, the NMI signal stops, a system reset signal is generated on the main board 100, and the main board 100 is reset. Subsequently, a system reset signal is generated on the payout control board 200, and the payout control board 200 is reset. Subsequently, when the 5V power supply reaches the voltage Vds, a system reset signal is generated on the sub-board, and the sub-board is reset.
When the power is turned on during the period when the RAM 116 is backed up, the main CPU 112 sends out various control commands stored in the RAM 116 indicating the gaming state at the time of power-off, etc. Output to the board and resume from the middle of the game when the power is cut off.
When the power is turned on during the period when the RAM 216 is backed up, the sub CPU 212 refers to the number of prize balls stored in the RAM 216 and drives the prize ball payout motor 62c (FIG. 3) to The prize ball corresponding to the number of balls is paid out.
[0079]
[Effect of the first embodiment]
(Effect of data backup)
As described above, if the pachinko machine 10 according to the first embodiment is used, access to the RAMs 116 and 216 can be prohibited by NMI interrupt processing even when the main power supply 70 is shut off due to a power failure or the like. Therefore, it is possible to prevent the game data stored in the RAM 116 or the prize ball data stored in the RAM 216 from being destroyed.
In addition, since power can be supplied from the capacitor C2 serving as a backup power source to the RAM 116 built in the microprocessor 110 mounted on the main board 100, there is no possibility that data such as various control commands stored in the RAM 116 will be lost. Then, after the power is restored, the game can be resumed based on data such as various control commands stored in the RAM 116.
Furthermore, since power can be supplied from the capacitor C1 as a backup power source to the RAM 216 built in the microprocessor 210 mounted on the payout control board 200, there is no possibility that the winning ball data stored in the RAM 216 is lost. Then, after the power is restored, the prize balls corresponding to the number of prize balls stored in the RAM 216 can be paid out.
[0080]
(Effect of deleting backup data)
If the pachinko machine 10 of the first embodiment is used, a clear signal is output by outputting an erase command from the hall computer 90 to the clear signal output circuit 84 provided on the power supply board 80 when the power of the hall is turned on. The circuit 84 outputs a memory clear signal to the main board 100 and the payout control board 200 and is backed up by the RAM 116 of the microprocessor 110 mounted on the main board 100 and the RAM 216 of the microprocessor 210 mounted on the payout control board 200. Data can be erased.
Therefore, even if the RAM 216 is backed up, the data related to the payout of the winning ball when it was shot before opening the pachinko hall, or the winning ball data rewritten due to static noise or fraudulent behavior is backed up. Since the stored data can be erased, there is no possibility that the store side suffers a disadvantage because the prize ball is paid out based on the backed up data.
Furthermore, even if control data for controlling the game that occurred during the test shot before opening the store is backed up in the RAM 116, the backed up control data can be deleted, so that the player When the game is performed, the game is started based on the backed up control data, and there is no possibility that the player will feel uncomfortable.
Furthermore, by outputting an erase command from the hall computer 90 to all pachinko machines, the data backed up on all of the pachinko machines can be erased all at once. An erasing process can be performed.
[0081]
Second Embodiment
Next, a second embodiment according to the present invention will be described with reference to FIG. 8, FIG. 13, and FIG.
The pachinko machine according to the second embodiment can be preset to clear the backup data in the RAM when the power is turned on. FIG. 13 is a flowchart showing the flow of NMI interrupt processing executed by the sub CPU 212, and FIG. 14 is a timing chart showing the rise and fall of the power supply of each board. Since the timings other than the NMI interrupt processing and the generation timing of the memory clear signal are the same as those in the first embodiment, the description of the same parts is omitted or simplified.
[0082]
(NMI interrupt processing 2)
When the NMI signal is generated, the sub CPU 212 determines whether or not the memory clear signal output from the clear signal output circuit 84 (FIG. 5) provided on the power supply substrate 80 is at a high level (S66). If it is determined that the level is high (S66: Yes), the check data “A5A5” used in S20 of the program start process shown in FIG. 8 is replaced with “0000” (S68). Subsequently, the sub CPU 212 sets access prohibition in the access register for the RAM 216 (S70).
Although the flowchart is not shown, when the main CPU 112 also generates an NMI signal, whether or not the memory clear signal output from the clear signal output circuit 84 (FIG. 5) provided on the power supply substrate 80 is at a high level. If it is determined that the level is high, the check data “A5A5” used in the program start process is replaced with “0000”, and access prohibition is set in the access register for the RAM 116.
[0083]
When the power supply 70 (FIGS. 3 and 5) starts up, the sub CPU 212 executes the program start process shown in FIG. 8, but the check data “A5A5” is replaced with “0000” in S68 of the NMI process described above. Therefore, in S20, it is determined that the check data is not “A5A5” (S20: No), and all areas (for example, 256 bytes) of the RAM 216 are cleared to 0 (initialized), and then the check data A5A5H is stored. (S24).
That is, when the check data is not “A5A5”, the winning data indicating the number of winnings, the data indicating the number of paying out winning balls, etc., which are backed up (stored in the RAM) 216 are deleted.
Although the flowchart is not shown, the main CPU 112 also determines that the check data is not “A5A5” in the program start process, clears all areas of the RAM 116 to 0 (initializes), and then stores the check data A5A5H. .
That is, when the check data is not “A5A5”, data such as various control commands indicating the gaming state at the time of power-off, which is backed up (stored in the RAM) 116, is deleted.
[0084]
[Effects of Second Embodiment]
As described above, if the pachinko machine according to the second embodiment is used, the backup data in the RAMs 116 and 216 can be cleared when the power is turned on by changing the check data when the power is turned off.
In addition, since the data backed up in the RAMs 116 and 216 can be automatically erased when the power is turned on, there is no possibility of forgetting to erase the data.
[0085]
<Third Embodiment>
Next, a third embodiment according to the present invention will be described with reference to FIGS.
The pachinko machine according to the third embodiment is characterized in that a pachinko machine that clears RAM backup data can be designated.
FIG. 15 is a flowchart showing the flow of the RAM initialization process 2 executed by the hall computer 90, and FIG. 16 is a flowchart showing the flow of the initialization command input process executed by the sub CPU 212. Since the processes other than the RAM initialization process 2 and the initialization command input process are the same as those in the first embodiment, the description of the same parts will be omitted or simplified.
[0086]
When the hall computer 90 determines that the hall power is turned on (S2: Yes), the hall computer 90 performs a process of designating the machine number of the pachinko machine (S4). The machine number is designated, for example, by operating a numeric keypad of a keyboard provided in the hall computer 90. Alternatively, a list of machine numbers is displayed on a monitor screen provided in the hall computer 90, and a desired machine number is designated by using a pointing device such as a mouse.
Subsequently, the hall computer 90 outputs an initialization command to the pachinko machine designated in S4 together with the machine number data indicating the machine number (S6).
[0087]
When the sub CPU of the pachinko machine that has received the initialization command output from the hall computer 90 determines that the initialization command has been input (S402: Yes), it is indicated by the serial number data that is input together with the initialization command. It is determined whether or not the machine number matches the own machine number (S404). Subsequently, if it is determined that it matches the own machine number (S404: Yes), a memory clear signal is output to the RAM 216 (S406). As a result, the winning data indicating the number of winnings, the data indicating the number of paying out winning balls, and the like that are backed up (stored in the RAM) 216 are deleted.
Although the flowchart is not shown, if the main CPU of the pachinko machine that has input the initialization command output from the hall computer 90 also determines that the initialization command has been input, it is indicated by the serial number data that is input together with the initialization command. It is determined whether or not the registered machine number matches the own machine number, and if it is determined that it matches the own machine number, a memory clear signal is output to the RAM 116. As a result, data such as various control commands indicating the gaming state at the time of power-off that is backed up (stored) in the RAM 116 is deleted.
[0088]
[Effect of the third embodiment]
As described above, if the pachinko machine according to the third embodiment is used, data backed up (stored and retained) in the RAM of the designated pachinko machine can be erased. When an illegal act is performed, the backup data in the RAM 216 can be erased by designating only that gaming machine, so there is no possibility of erasing even the backup data of other pachinko machines.
[0089]
<Fourth embodiment>
Next, a fourth embodiment according to the present invention will be described with reference to FIG. 6, FIG. 17 (B) and FIG. 18 (B).
The pachinko machine according to the fourth embodiment is characterized in that RAM backup data can be cleared by a switch operation.
FIG. 17B is a partial explanatory diagram illustrating a configuration in which a switch is provided in the middle of the cable L1a, and FIG. 18B is a partial explanatory diagram illustrating a configuration in which a switch is provided in the middle of the cable L2a. Note that, except that the RAM backup data is erased by a switch operation without using an erasing signal, this is the same as in the first embodiment described above, and therefore the description of the same part is omitted or simplified.
[0090]
As shown in FIG. 17B, the switch SW1 is connected in the middle of the backup power supply line L1a in the cable L1 (FIG. 6) that electrically connects the power supply board 80 and the main board 100. Normally, when the switch SW1 that is closed (turned on) for backup power supply is opened (turned off), the built-in RAM backup of the microprocessor 110 from the capacitor C2 (FIG. 5) provided on the power supply board 80. The backup power supplied to the power supply terminal VBB is cut off, and the data backed up in the RAM 116 (FIG. 17A) is erased. As a result, data such as various control commands indicating the gaming state at the time of power-off that is backed up (stored) in the RAM 116 is deleted.
[0091]
As shown in FIG. 18B, a switch SW2 is connected in the middle of the backup power supply line L2a in the cable L2 (FIG. 6) that electrically connects the power supply board 80 and the payout control board 200. Yes. Normally, when the switch SW2 that is closed (ON) for supplying backup power is opened (turned OFF), the built-in RAM backup of the microprocessor 210 is taken from the capacitor C1 (FIG. 5) provided on the power supply board 80. The backup power supplied to the power supply terminal VBB is cut off, and the data backed up in the RAM 216 (FIG. 18A) is erased. As a result, the winning data indicating the number of winnings, the data indicating the number of paying out winning balls, and the like that are backed up (stored in the RAM) 216 are deleted.
[0092]
[Effect of Fourth Embodiment]
As described above, if the pachinko machine according to the fourth embodiment is used, the backup data in the RAM 116 can be deleted by a simple operation of opening the switch SW1, and the RAM 216 can be deleted by a simple operation of opening the switch SW2. The backup data can be erased. Further, by selecting and operating SW1 and SW2, the data backed up in the RAMs 116 and 216 can be individually deleted.
[0093]
<Other embodiments>
(1) Either remove the connector CN2b (FIG. 6) attached to one end of the cable L1 from the connector CN2a provided on the power supply board 80, or use a connector (not shown) attached to the other end of the cable L1. By removing from the connector CN1 (FIG. 6) on the substrate 100 side, the supply of backup power from the capacitor C2 can be stopped. As a result, the data stored in the RAM 116 such as various control commands indicating the gaming state at the time of power-off can be deleted.
Further, the connector CN3b (FIG. 6) attached to one end of the cable L2 is removed from the connector CN3a provided on the power supply board 80, or the connector (not shown) attached to the other end of the cable L2 is controlled to be dispensed. By removing from the connector CN1 (FIG. 6) on the substrate 200 side, the supply of the backup power from the capacitor C1 can be stopped. As a result, the winning data indicating the number of winnings, the data indicating the number of paying out winning balls, and the like backed up (stored in the RAM) 216 can be deleted.
[0094]
(2) In the second embodiment, the case has been described in which the backup data is cleared when the power is turned on so that the backup data is cleared. However, the voltage of the drive power supplied to the pachinko machine is lowered to a predetermined voltage. In this case, before the NMI interrupt processing is executed, an erase command is output from the hall computer 90 to the clear signal output circuit 84, and an erase signal is output from the clear signal output circuit 84 to the main board 100 and the payout control board 200. Thus, the backup data in the RAMs 116 and 216 can be erased.
[0095]
(3) In the first and second embodiments, the clear signal output circuit 84 transmits an erase signal to the main board 100 and the payout control board 200 on condition that the erase command output from the hall computer 90 is input. However, it is also possible to directly output an erase signal from the hall computer 90 to the main board 100 and the payout control board 200.
(4) In the first to third embodiments, the case where the erasure command is output from the hall computer 90 to each pachinko machine has been described. However, a computer for managing the island is provided for each island, and each computer configuring the island from the computer is provided. An erase command can also be output to a pachinko machine.
[0096]
(5) In the above-described embodiments, the case where the backup data of the RAM 116 of the main board 100 and the RAM 216 of the payout control board 200 is erased has been described. However, the special symbol display device 32, the voice control device 79, and the lamp control device are described. When each sub CPU provided in 75 has a function of backing up data input or output by itself to each RAM, an erase signal is output from the clear signal output circuit 84 to each device to each RAM. You can also erase the backed up data.
(6) Further, in each of the above-described embodiments, the case where a capacitor is used as a power source for backup has been described as an example. A simple battery or a solar battery capable of storing electricity can also be used.
(7) In the above-described embodiments, the first type pachinko machine has been described as an example of the gaming machine according to the present invention. However, the second type pachinko machine, the third type pachinko machine, Of course, the present invention can be applied to other game machines such as a pachinko machine or a slot machine.
[Brief description of the drawings]
FIG. 1 is an explanatory view of a pachinko machine according to an embodiment of the present invention as seen from the front.
2 is an explanatory diagram showing a main configuration of a game board 14 provided in the pachinko machine 10 shown in FIG.
FIG. 3 is an explanatory diagram showing the electrical configuration of the pachinko machine 10 in blocks.
FIG. 4 is an explanatory diagram showing a main hardware configuration of the pachinko machine 10;
FIG. 5 is an explanatory diagram showing a main configuration of a power supply board 80 together with a connection relationship with each board.
FIG. 6 is an explanatory diagram showing details of a connection relationship between a power supply substrate 80 and each substrate.
FIG. 7 is a flowchart showing a flow of RAM initialization processing 1 executed by the hall computer 90;
FIG. 8 is a flowchart showing a flow of a program start process executed by a sub CPU 212;
FIG. 9 is a flowchart showing a flow of main program processing executed by a sub CPU 212;
FIG. 10 is a flowchart showing a flow of command input processing executed by a sub CPU 212;
FIG. 11 is a flowchart showing a flow of NMI interrupt processing 1 executed by a sub CPU 212;
FIG. 12 is a timing chart showing the rise and fall of the power supply of each substrate.
FIG. 13 is a flowchart showing a flow of NMI interrupt processing executed by a sub CPU 212 in the second embodiment.
FIG. 14 is a timing chart showing the rise and fall of the power supply of each substrate.
FIG. 15 is a flowchart showing a flow of RAM initialization processing 2 executed by the hall computer 90 in the third embodiment.
FIG. 16 is a flowchart showing a flow of initialization command input processing executed by the sub CPU 212;
FIG. 17A is an explanatory diagram showing a connection relationship between the power supply board 80 and the microprocessor 110, and FIG. 17B is a partial explanation showing a configuration in which a switch is provided in the middle of the cable L1a. FIG.
18A is an explanatory diagram showing a connection relationship between the power supply board 80 and the microprocessor 210, and FIG. 18B is a partial explanation showing a configuration in which a switch is provided in the middle of the cable L2a. FIG.
FIG. 19 is a front explanatory view of a conventional pachinko machine.
20 is an explanatory diagram of a back set of the pachinko machine shown in FIG.
[Explanation of symbols]
10 Pachinko machine
70 Main power supply
80 Power supply board
84 Clear signal output circuit
90 hall computer
100 Main board
112 Main CPU
116 RAM
200 Discharge control board
212 Sub CPU
216 RAM
C1, C2 capacitors
CN1, CN2a, CN2b, CN3a, CN3b connector
SW1, SW2 switch

Claims (1)

賞球払出命令を受信したときに賞球の払出しを行う賞球ユニットと、
コマンドを送信するメインＣＰＵと、電源遮断時に前記メインＣＰＵが各基板へ送信したコマンドをバックアップするＲＡＭとが搭載された主基板と、
前記メインＣＰＵから送信されたコマンドを受信するとともに、その受信したコマンドを解析し、その解析結果に基づいて前記賞球ユニットに前記賞球払出命令を出力するサブＣＰＵと、賞球払出しに関するデータを一時的に格納するＲＡＭとが搭載された払出制御基板と、
主電源と、
この主電源から供給される交流電圧を直流電圧に変換して前記賞球ユニット、前記主基板および前記払出制御基板へ供給する電源基板と、
この電源基板に搭載されており、消去命令を入力したことを条件として、メモリクリア信号を信号線を介して前記主基板および前記払出制御基板へ出力するクリア信号出力回路とを備えたパチンコ機と、
パチンコホールの管理室などに設けられたホールコンピュータとを備えており、
前記主基板は、前記クリア信号出力回路から出力された前記メモリクリア信号を入力することにより、前記主基板に搭載されたＲＡＭに格納されている前記コマンドを消去し、
前記払出制御基板は、前記クリア信号出力回路から出力された前記メモリクリア信号を入力することにより、前記払出制御基板に搭載されたＲＡＭに格納されている前記賞球払出しに関するデータを消去し、
前記サブＣＰＵは、前記電源基板から供給されている直流電圧が所定の電圧に低下したときに、前記払出制御基板に搭載されたＲＡＭに格納されている賞球払出しに関するデータをバックアップし、その後、前記払出制御基板に搭載されたＲＡＭに対するアクセスを禁止するＮＭＩ割込み処理を実行し、
前記ホールコンピュータは、パチンコホールの営業終了時の電源遮断時に、前記主電源が所定の電圧に低下した場合に、前記ＮＭＩ割込み処理が実行される前に前記消去命令を前記クリア信号出力回路へ出力することを特徴とする遊技システム。 A prize ball unit that pays out a prize ball when receiving a prize ball dispensing instruction;
A main board on which a main CPU that transmits a command and a RAM that backs up a command that the main CPU transmits to each board when the power is shut down;
The sub CPU that receives the command transmitted from the main CPU, analyzes the received command, and outputs the prize ball payout command to the prize ball unit based on the analysis result, and data relating to the prize ball payout A payout control board on which RAM for temporary storage is mounted;
A main power supply,
A power supply board that converts the AC voltage supplied from the main power supply into a DC voltage and supplies the prize ball unit, the main board, and the payout control board;
A pachinko machine that is mounted on the power supply board and includes a clear signal output circuit that outputs a memory clear signal to the main board and the payout control board via a signal line on condition that an erasing command is input; ,
With hall computers installed in pachinko hall management rooms, etc.
The main board erases the command stored in the RAM mounted on the main board by inputting the memory clear signal output from the clear signal output circuit,
The payout control board erases data relating to the prize ball payout stored in the RAM mounted on the payout control board by inputting the memory clear signal output from the clear signal output circuit,
When the DC voltage supplied from the power supply board drops to a predetermined voltage, the sub CPU backs up data relating to prize ball payout stored in a RAM mounted on the payout control board, and then Executing NMI interrupt processing for prohibiting access to the RAM mounted on the payout control board;
The hall computer outputs the erasure command to the clear signal output circuit before the NMI interrupt processing is executed when the main power supply is lowered to a predetermined voltage when the power is shut down at the time of pachinko hall business closing. A gaming system characterized by doing.
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