JP3745761B2 - バスを機能強化する方法および装置 - Google Patents
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Description
120 システム・バス
130 システム・メモリ
140 ホット・プラグ・コントローラ
142 副バス
144 I/Oバス
146 デバイス・インターフェース
148 デバイス・インターフェース
150 周辺デバイス
155 周辺デバイス
160 ホット・プラグ・コントローラ
162 副バス
164 I/Oバス
166 デバイス・インターフェース
168 デバイス・インターフェース
170 周辺デバイス
175 周辺デバイス
200 装置
210 ホット・プラグ・コントローラ
212 信号
214 スロット・リセット信号
216 スロット電力状況
218 スロット電力制御信号
220 エラー信号
222 I2Cバス
224 スロット・バス制御
228 JTAGバス
230 デバイス・インターフェース
240 電力コントローラおよびパワーFET
244 スロット電力
250 FETバス・スイッチ
254 スロットPCIバス信号
260 PCI拡張スロット・コネクタ
270 アダプタ・カード
280 PCIホスト・ブリッジ
282 PCIバス
300 バス・スイッチ
302 ノード
304 スイッチ
306 ノード
308 マルチプレクサ
310 コンパレータ
312 ノード
314 スイッチ
316 ノード
318 マルチプレクサ
320 コンパレータ
322 ノード
324 スイッチ
326 ノード
328 マルチプレクサ
330 コンパレータ
340 I2Cコントローラ
350 コンパレータ
360 バス
370 スロット・バス
400 ステップ(処理)
410 ステップ(処理)
420 ステップ(処理)
430 ステップ(処理)
440 ステップ(条件分岐)
445 ステップ(処理)
450 ステップ(条件分岐)
460 ステップ(終了)
490 実施形態のフロー・チャート
500 実施形態
510 処理
515 処理
520 処理
525 処理
530 処理
535 処理
540 処理
Claims (28)
- デバイスをバスに結合させるのに応答してテスト信号を生成するコントローラと、
前記コントローラから前記テスト信号を受信して、受信した前記テスト信号を前記バス上に 送信するために、前記コントローラに応答可能なように結合されたブリッジと、
前記デバイスを前記バスに結合させ、前記テスト信号の前記バス上への送信から所定のサイクル後におけるバス信号を前記バスから受け取るための、そして、前記コントローラと前記ブリッジとに結合され、前記バス信号と前記テスト信号の前記バス上への送出に対する前記サイクル後における予想される応答として前記コントローラによって前記テスト信号から導出された比較信号とに基づいてエラー信号を確定するための、デバイス・インターフェースと、
を有する装置。 - 前記コントローラが、前記デバイスが前記デバイス・インターフェースに結合された後に前記デバイスを検出する論理を有する、請求項1に記載の装置。
- 前記コントローラが、前記エラー信号に基づいて障害の源を確定する回路を有する、請求項1に記載の装置。
- 前記コントローラが、前記障害の前記源を分離する信号を送信する回路を有する、請求項3に記載の装置。
- 前記デバイス・インターフェースが、前記デバイスを前記バスから分離するために前記デバイスと前記バスとの間に結合されたバス・スイッチを有する、請求項1に記載の装置。
- 前記デバイス・インターフェースが、前記コントローラから比較信号を受け取るための、そして前記比較信号を前記バス信号と比較するための、前記バス・スイッチに結合された回路を有し、
前記比較信号が、前記バス信号になると予想される信号を有する、請求項5に記載の装置。 - 前記回路が、前記コントローラからの制御信号に応答して、前記バス・スイッチのうちの前記バス側の前記バス信号か前記バス・スイッチのうちの前記デバイス側の前記バス信号かを選択してサンプリングするための、前記バス・スイッチの前記バス側および前記デバイス側のそれぞれのバスに結合されたマルチプレクサを有する、請求項6に記載の装置。
- 論理回路が、前記比較信号の前記バス信号との比較に基づいて前記エラー信号を生成する比較回路を有する、請求項6に記載の装置。
- デバイスをバスと結合させるのに応答してテスト信号を生成するコントローラと、
前記コントローラから前記テスト信号を受信して、受信した前記テスト信号を前記バス上に 送信するために、前記コントローラに応答可能なように結合されたブリッジと、
前記デバイスを前記バスに結合させ、前記テスト信号の前記バス上への送信から所定のサイクル後におけるバス信号を前記バスから受け取るための、そして、前記コントローラと前記ブリッジとに結合され、前記テスト信号の前記バス上への送出に対する前記サイクル後における予想される応答として前記コントローラによって前記テスト信号から導出された比較信号とと前記バス信号とに基づいてエラー信号を確定するための、デバイス・インターフェースと、
前記デバイスと通信するために前記ブリッジと結合されたプロセッサと、
を有するシステム。 - 前記ブリッジと結合されたメモリ・デバイス、をさらに有する、請求項9に記載のシステム。
- 前記ブリッジが、PCI(Peripheral ComponentInterconnect)ブリッジを有する、請求項9に記載のシステム。
- 前記デバイス・インターフェースが、前記デバイスから前記バスを分離するために、電界効果トランジスタを持ったバス・スイッチを有する、請求項9に記載のシステム。
- 前記デバイス・インターフェースが、前記バス信号を確定するために、バス・スイッチのバス側におけるバスに結合された比較回路を有する、請求項9に記載のシステム。
- 前記デバイス・インターフェースが、前記バス信号を確定するために、バス・スイッチのスロット側におけるバスに結合された比較回路を有する、請求項9に記載のシステム。
- 論理回路が、前記バス信号のビットに対して比較信号のビットを比較するのに基づいて前記エラー信号を生成する比較回路を有し、前記比較信号が、前記テスト信号の送信に応答して前記バスを介して受け取られると予想されるバス信号である、請求項9に記載のシステム。
- 前記プロセッサが、アプレットの実行に基づいて前記テスト信号を生成するように前記コントローラに指示をする、請求項9に記載のシステム。
- 命令を含むマシン可読媒体であって、前記命令が、マシンによって実行される時に、前記マシンに、
デバイスをバス用のデバイス・インターフェースと結合させるのに応答して、テスト信号を生成し、前記バス上に送信させるステップと、
前記テスト信号の前記バス上への送信から所定のサイクル後におけるバス信号と、前記テスト信号の前記バス上への送出に対する前記サイクル後における予想される応答として前記テスト信号から導出された比較信号とに基づいてエラー信号を確定させ、前記バスに関連する障害を判定するために、前記エラー信号を解釈するステップと、
前記エラー信号の解釈が、前記障害が前記デバイスに関連するものであることを示す時に、前記バスから前記デバイスを分離するステップと、
を有する操作を実行させる、マシン可読媒体。 - ユーザ・インターフェースを介して前記障害を伝達するステップ、をさらに有する、請求項17に記載のマシン可読媒体。
- テスト信号を確定するステップが、前記障害を識別するように構成されたビット・パターンを選択するステップを有する、請求項17に記載のマシン可読媒体。
- エラー信号を解釈するステップが、別のエラー信号の解釈に基づいて前記エラー信号を解釈するステップを有する、請求項17に記載のマシン可読媒体。
- 前記デバイスを分離するステップが、バス・スイッチに信号を送るステップを有する、請求項17に記載のマシン可読媒体。
- デバイスをバス用のデバイス・インターフェースと結合させるのに応答してテスト信号を確定するステップと、
前記バス上に前記テスト信号を送信するステップと、
前記テスト信号を送信した後に前記デバイス・インターフェースでバス信号を確定するステップと、
前記バス信号と、前記バス上で前記テスト信号を送ることに対する応答として予想される比較信号と、の間の差異に基づいてエラー信号を生成するステップと、
を有する方法。 - 第2のバスを介して前記デバイス・インターフェースに前記比較信号を送信するステップ、をさらに有する、請求項22に記載の方法。
- 前記バス信号を前記比較信号と比較するステップ、をさらに有する、請求項22に記載の方法。
- テスト信号を確定するステップが、前記バスに関連する障害を識別するように構成されたビット・パターンを選択するステップを有する、請求項22に記載の方法。
- バス信号を確定するステップが、ブリッジと前記デバイス・インターフェースとの間のバス上での障害を検出するために、前記デバイス・インターフェースの入力での前記バス信号を確定するステップを有する、請求項22に記載の方法。
- バス信号を確定するステップが、前記デバイス・インターフェースに関連する障害を検出するために、前記デバイス・インターフェースの出力での前記バス信号を確定するステップを有する、請求項22に記載の方法。
- エラー信号を生成するステップが、XOR論理を用いて前記バス信号と前記比較信号とを組み合わせるステップを有する、請求項22に記載の方法。
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US20040044928A1 (en) * | 2002-09-04 | 2004-03-04 | Der-Shyong Chang | Test device and method for information transmission interfaces |
US7656867B2 (en) * | 2003-11-25 | 2010-02-02 | Marcon International, Inc. | Serial bus identification circuit for a computer chip enclosed in a stainless steel can |
TW200537305A (en) * | 2004-05-04 | 2005-11-16 | Quanta Comp Inc | Communication system, transmission device and the control method thereof |
US7257654B1 (en) * | 2004-11-09 | 2007-08-14 | Advanced Micro Devices, Inc. | PCI bridge device configured for using JTAG scan for writing internal control registers and outputting debug state |
JP4487756B2 (ja) * | 2004-12-16 | 2010-06-23 | 日本電気株式会社 | コンピュータシステム及びシステム監視プログラム |
CN100444123C (zh) * | 2004-12-31 | 2008-12-17 | 北京中星微电子有限公司 | 一种接口测试响应设备 |
TWI275932B (en) * | 2005-08-19 | 2007-03-11 | Wistron Corp | Methods and devices for detecting and isolating serial bus faults |
US7502953B2 (en) * | 2006-01-05 | 2009-03-10 | International Business Machines Corporation | Dynamically adding additional masters onto multi-mastered IIC buses with tunable performance |
US7437496B2 (en) * | 2006-04-28 | 2008-10-14 | Ixia | Hot swap adapter |
CN100511162C (zh) * | 2006-09-29 | 2009-07-08 | 华为技术有限公司 | 一种隔离总线故障的方法、装置与一种单板 |
US7853850B2 (en) * | 2007-02-01 | 2010-12-14 | Raytheon Company | Testing hardware components to detect hardware failures |
CN100585568C (zh) * | 2008-06-17 | 2010-01-27 | 炬力集成电路设计有限公司 | 一种ahb总线测试方法与系统 |
JP5401679B2 (ja) * | 2009-02-19 | 2014-01-29 | 株式会社日立製作所 | 計算機システム、管理方法及び管理サーバ |
US8745292B2 (en) | 2010-06-23 | 2014-06-03 | International Business Machines Corporation | System and method for routing I/O expansion requests and responses in a PCIE architecture |
US8918573B2 (en) | 2010-06-23 | 2014-12-23 | International Business Machines Corporation | Input/output (I/O) expansion response processing in a peripheral component interconnect express (PCIe) environment |
US8656228B2 (en) | 2010-06-23 | 2014-02-18 | International Business Machines Corporation | Memory error isolation and recovery in a multiprocessor computer system |
US8615622B2 (en) | 2010-06-23 | 2013-12-24 | International Business Machines Corporation | Non-standard I/O adapters in a standardized I/O architecture |
US8677180B2 (en) | 2010-06-23 | 2014-03-18 | International Business Machines Corporation | Switch failover control in a multiprocessor computer system |
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US8645767B2 (en) | 2010-06-23 | 2014-02-04 | International Business Machines Corporation | Scalable I/O adapter function level error detection, isolation, and reporting |
US8949499B2 (en) * | 2010-06-24 | 2015-02-03 | International Business Machines Corporation | Using a PCI standard hot plug controller to modify the hierarchy of a distributed switch |
JP5585332B2 (ja) * | 2010-09-14 | 2014-09-10 | 日本電気株式会社 | 耐故障システム、マスタft制御lsi、スレーブft制御lsiおよび耐故障制御方法 |
US9411762B2 (en) * | 2013-03-15 | 2016-08-09 | Intel Corporation | Method and system for platform management messages across peripheral component interconnect express (PCIe) segments |
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US10444283B1 (en) * | 2017-02-14 | 2019-10-15 | Intel Corporation | Sharing a JTAG interface among multiple partitions |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5833743A (ja) | 1981-08-25 | 1983-02-28 | Nec Home Electronics Ltd | コンピユ−タのインタ−フエイス検査装置 |
JPS58203533A (ja) | 1982-05-24 | 1983-11-28 | Meidensha Electric Mfg Co Ltd | デ−タ処理装置 |
JPH07334433A (ja) | 1994-06-08 | 1995-12-22 | Nec Corp | バス制御装置 |
US5701409A (en) * | 1995-02-22 | 1997-12-23 | Adaptec, Inc. | Error generation circuit for testing a digital bus |
US5852617A (en) * | 1995-12-08 | 1998-12-22 | Samsung Electronics Co., Ltd. | Jtag testing of buses using plug-in cards with Jtag logic mounted thereon |
US6032271A (en) * | 1996-06-05 | 2000-02-29 | Compaq Computer Corporation | Method and apparatus for identifying faulty devices in a computer system |
US6141711A (en) * | 1996-12-19 | 2000-10-31 | National Semiconductor Corporation | Method and apparatus to enable insertion/ejection of a device in a computer system while maintaining operation of the computer system and application software |
US5930496A (en) * | 1997-09-26 | 1999-07-27 | Compaq Computer Corporation | Computer expansion slot and associated logic for automatically detecting compatibility with an expansion card |
US6070207A (en) * | 1998-01-26 | 2000-05-30 | Intel Corporation | Hot plug connected I/O bus for computer system |
US6363452B1 (en) * | 1999-03-29 | 2002-03-26 | Sun Microsystems, Inc. | Method and apparatus for adding and removing components without powering down computer system |
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