JP3737838B2 - 同期回路 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は電圧制御発振器の同期入力信号への位相ロックに関する。
【０００２】
【従来の技術】
テレビジョン受像機のラスタ走査回路は、水平ライン及び垂直フィールドを表わす水平及び垂直同期成分を含む受信ビデオ信号の同期成分又はシンク（ｓｙｎｃ）に同期させられる。標準規格ＮＴＳＣビデオ信号は、例えば、ｆＨ、１ｆＨ又は１Ｈとして示される１５７３４Ｈｚの水平ライン周波数で、２６２．５水平ライン毎のの二つの連続フィールドによって画成される。二つのフィールドの水平ラインは、２９．９７Ｈｚのレートで繰り返す完全な５２５ラインのビデオフレームを形成するため、連続的な表示によってインターレースされる。
【０００３】
テレビジョン受像機の画質を改善する努力には、ビデオ信号のある２６２．５ラインに割り当てられた時間中に５２５ラインの全フレームが表示される順次走査形、又は、ノンインターレース形表示装置の開発が含まれる。この装置は、ビデオ信号と同期して動作する間にビデオ信号周波数の２倍、又は、２ｆＨに一致する表示周波数で水平ラインが走査されることを必要とする。かかるテレビジョン受像機は、入力同期信号から得られたパルス間に正確に水平トリガパルスを効果的に挿入し、ビデオ信号の水平周波数の２倍の表示周波数で水平トリガ信号を発生させることが必要である。同様に、ビデオ信号周波数の別の倍数で１ｆＨビデオ信号を表示させてもよい。例えば、１ｆＨ又は２ｆＨビデオ信号は、４ｆＨ表示走査周波数で表示させることが可能であり、或いは、他の倍数を使用してもよい。
【０００４】
表示周波数信号を発生する回路は、受信入力信号の同期成分に追従する逓倍位相ロックループを有する利点がある。逓倍位相ロックループにおいて、例えば、受信ビデオ信号にロックされた水平トリガ信号を発生させるため、電圧制御発振器は、典型的には、入力信号の数倍の周波数で動作させられる。電圧制御発振器の出力は、例えば、少なくとも一つのカウンタ又はフリップフロップを分周器として使用して、上記倍数によって、即ち、１ｆＨまでカウントダウンされる。分周器からのカウントダウンされた１ｆＨ信号は、ビデオ信号の同期成分に応答し、ビデオ信号の同期成分と発振器の間の位相アライメントの関数として出力電圧を発生する位相比較器に帰還される。位相比較器の出力は、発振器の周波数を制御するチューニング電圧を供給し、テレビジョン受像機がビデオ信号の同期成分をシークし、ロックすることを可能にさせる。
【０００５】
入力ビデオ信号が安定であると仮定すると、位相比較器は、ループがロックされたときチューニング電圧を発生し、チューニング電圧の平均又は直流電流成分は安定化する。しかし、チューニング電圧は、例えば、チューニング電圧をフィルタリングするため使用された回路に依存してランプ状又は鋸歯状に同期信号のレートで周期的に変化する場合がある。たとえ、カウントダウンされた１ｆＨ信号がビデオ同期信号と同位相で正確に維持されても、鋸歯は同期入力信号の周期内で発振器出力周波数を変調する。トリガ信号は、位相ロック制御の基本である１ｆＨ帰還信号よりも高い周波数の出力信号を発生する分周器回路内の点でタップすることにより、１ｆＨ信号の倍数で上記回路から発生させることが可能である。チューニング電圧のＡＣ成分によって誘起される発振器周波数の鋸歯状変調には、このように高い周波数のパルスは、制御された１ｆＨの周波数のパルス間に対称的に生じないという望ましくない点がある。
【０００６】
かかる発振器周波数の周期的な変動の影響は、電圧制御発振器が３２ｆＨで動作する場合に関して評価できる。発振器の出力は、位相比較器に対し１ｆＨの帰還信号を発生させるため３２で分周される。発振器の周波数は、ノンインターレース形水平走査に使用される偏向回路を制御する２ｆＨの信号を発生させるため１６で分周される。３２ｆＨの出力周波数がチューニング電圧変調に起因して１ｆＨのサイクル中に変化するとき、２ｆＨの交互の水平ラインは、長さが一致しない。交互のラインは長さが異なり、垂直方向に揃えられていないので、表示の乱れの影響が生じる。かかる乱れの影響は、ノンインターレース表示においては非常に望ましくない影響であり、偏向回路の共振の影響によって増大される傾向がある。
【０００７】
【発明が解決しようとする課題】
位相比較器の出力は、典型的には、発振器の出力周波数が１ｆＨレートで変調される範囲を減少させ得るローパスフィルタを介して発振器に結合される。しかし、広範囲のフィルタリングは、位相ロックループの応答及び追従性能を低下させる。その上、複数の位相ロックループが縦続される場合があり、第１の位相ロックループは、同期入力信号から２ｆＨのトリガ信号を発生し、偏向回路に関連付けられた第２の位相ロックループは、発生された２ｆＨのトリガ信号に走査を同期させる。しかし、上記二つの位相ロックループには相反する要求があり、他のシステムパラメータの中の幾つかを犠牲にしなければ、１ｆＨ成分の十分な減衰は得られない。
【０００８】
【課題を解決するための手段】
同期回路において、発振器は、同期入力信号の周波数よりも高い、入力信号の周波数の整数倍の周波数の出力信号を発生する。制御回路は、入力信号と、出力信号を表わす帰還信号とに応答し、入力及び出力信号間の位相又は周波数の差を示す制御信号を発生する。発振器は、出力信号を入力信号に同期的に追従させるため制御信号に応答する。制御信号にはその周期的な変動に従って発振器の出力信号が同期的な追従条件から偏差を生ずる傾向のある周期的変動が現れる。出力信号の位相は、上記偏差を打ち消すため、対応する制御信号の周期的な変動の位相に対し偏移される。
【０００９】
【実施例】
図１は本発明の一実施例による、特にテレビジョン受像機のための同期回路２２を示す。同期回路２２は、同期周波数の同期入力信号２６に応答する第１の位相ロックループ２４と、第１の位相ロックループ２４からの出力１６７に応答する第２の位相ロックループ５４を含む。同期入力信号２６は、周波数１ｆＨで 再現する標準ビデオ信号の水平走査成分又は同期である。ノンインターレース走査を得るため、同期回路２２は、入力同期周波数の倍数、例えば、同期周波数の２倍、又は、２ｆＨ周波数でトリガ出力３２を発生する。この目的のため、制御可能発振器３４又はＶＣＯは、３２ｆＨのように同期周波数のかなり大きい倍数の第１の周波数で出力信号を発生する。少なくとも一台の分周器４２は、例えば、例示された２ｆＨのような同期周波数の種々の倍数のトリガ信号を得るため、分割周期に亘って発振器３４の出力をカウントダウンする。同期周波数の他の特定の倍数は、テレビジョン受像機の走査又は他の目的に使用することができる。
【００１０】
２台の分周器４２、４４が例示した実施例に設けられている。位相選別分周器４２は、発振器３４の３２ｆＨ出力から２ｆＨの信号を発生するため、１６分周するロード可能なカウンタ７４を有する。もう一方の分周器４４は、位相ロックループ２４の入力信号２６と位相比較するため帰還される１ｆＨ信号４８を得るため、カウンタ７２を用いて３２分周する。２ｆＨの出力信号３２は、テレビジョン受像機の偏向回路５２に結合される。例えば、偏向回路５２は、図示していないがテレビジョン受像機の水平偏向巻線とフライバック変圧器に関連付けられ、第２の位相ロックループ５４にトリガ又は基準信号を供給する。
【００１１】
同期入力信号２６と、発振器の出力３６の周波数を分周して得られた帰還位相ロック信号４８は、位相ロック信号４８と、同期信号２６を比較するため機能する位相比較器５８に入力を印加する。位相ロックループ２４は、二つの入力の位相アライメントの程度を表わす平均値を有するチューニング電圧６２を発生する。位相比較器５８とフィルタ６８は、図３の（ｂ）に示す如く、同期周波数の周期的成分と、直流電流成分又は平均値６５とを有する出力波形を発生する。二つの入力信号２６、４８が位相及び周波数において調整され続ける場合、直流電流成分６５は一定に維持される。信号２６、４８の中の何れか一方が、位相又は周波数において他方に先行、或いは、後続する場合、直流電流成分６５は変化する。位相比較チューニング電圧６２は、発振器３４の制御を行うために一般的にローパス関数である伝達関数Ｇ（ｓ）を有するフィルタ６８を用いて発生される。上記の方法において、位相ロックループ２４は、発振器の周波数及び位相を入力同期信号２６にロック又は追従させようとし、かつ、ロック又は追従させ続ける。
【００１２】
各分周器４２、４４は、繰り返し循環する分割周期を有する。１６分周の分周器４２は、４ビットの２進カウンタ７４を有する。３２分周の分周器４４は、５ビットの２進カウンタ７２を有する。３２分周のカウンタは、位相比較器５８と発振器３４の動作によって１ｆＨ入力信号に同期されるが、１６分周カウンタ７４は、二つのカウンタの分割サイクルが３２ｆＨ発振器３６の同一周期に始まることを保証するためプリセットされる必要がある。このプリセットは、３２分周カウンタ７２の１ｆＨ出力をカウンタ７４に結合するか、或いは、図１に示す如く、１ｆＨライン４９とカウンタプリセットトリガライン１５２を直接的に接続することにより行われる。次いで、カウンタ７４の分割周期がカウンタ７２の分割周期と同一の３２ｆＨ周期で始まるが、１６分周カウンタ７４は、３２分周カウンタ７２の分割周期毎に２分割周期で循環する。これにより、上述の１ｆＨ変調問題が生じる可能性がある。
【００１３】
本発明の特徴を実施する場合、カウンタ７４は、並列にロードすることが可能であり、位相偏移回路１４２は、１６分周カウンタ７４の分割周期の位相を同期信号２６の位相に対し偏移させ、トリガ信号３２を発生するために使用される２ｆＨ周期の位相を調節するため設けられている。これにより、１ｆＨ入力周波数での同期回路２２の２ｆＨのカウントダウンされた出力３２の変調を除去する利点が得られる。次いで、出力信号３２は、元の同期入力２６と正確な位相関係のあるドライブ信号１６７を得るよう遅延アライメントブロック１６０によって調節される。２ｆＨドライブ信号は、次の位相ロックループ５４への同期入力として使用される。位相ロックループ５４は、通常のものであり、位相比較器２５８と、ローパスフィルタ２６８と、偏向回路５２をドライブする制御形発振器２３４と、偏向回路５２から位相比較器２５８への２ｆＨフライバック帰還とにより構成される。他の遅延ブロック２６４が、例えば、水平方向の画像センタリングの位相を調節するため帰還信号路に挿入される場合がある。
【００１４】
同期回路２２の動作は、図２の（ａ）、（ｂ）、及び、図３の（ａ）乃至（ｈ）のタイミングチャートから評価することができる。インターレースビデオ信号フィールドに割り当てられた標準ビデオ信号は、連続的な垂直期間の間に第１及び第２の連続的なフィールドを含む。図２の（ａ）において、別の水平ラインｍ、ｍ＋２が夫々同期入力信号２６の１ｆＨパルスの間に伝送され、偶数及び奇数の番号が付けられたラインのフィールドは、完全なフレームを得るよう交互の垂直期間中に連続的な表示によってインターリーブされる。しかし、ノンインターレース走査の場合、水平走査レートは、図２の（ｂ）においてドライブ信号１６７によって示される如く、ビデオの水平同期レートの２倍であることが必要である。図２の（ａ）及び（ｂ）に示される如く、１ｆＨパルスと２ｆＨパルスは、アライメントされている。これらの信号は理想化され、その上、特定の実施例において、例えば、表示装置内のビデオを水平方向にセンタリングする手段として１ｆＨ入力に対し２ｆＨ信号を偏移させるために適当である。
【００１５】
偏向回路に対する水平トリガパルスは、パルス間で同一の間隔によって分離されることが必要である。しかし、位相比較器５８は、図３の（ｂ）に示される如く、平均値６５付近で１ｆＨのレートで周期的に変化するチューニング電圧６２を発生する。フィルタ６８は、位相比較器の動作によって発生される周期的な成分を減少させるが、通常は、周期的成分を完全には除去しない。その上、広範囲のフィルタリングには、位相ロックループの応答を変化させる望ましくない点がある。かくして、チューニング電圧６２は、図３の（ｃ）に拡大して示されている如く、発振器３４の出力３６のパルス幅に周期的な１ｆＨの変動を生じさせる。発振器３４の出力３６のパルス１０２は、例えば、チューニング電圧６２がその平均６５よりもかなり大きいとき、１ｆＨ周期全体の平均パルス幅より長い。チューニング電圧６２が平均よりもかなり小さい場合に発生するパルス１０４は短くなる。上記変動は位相ロックループ２４が１ｆＨの同期入力信号２６に同期し続けるよう機能する３２分周カウンタ７２の周期に悪影響を与えることはない。その理由は、信号２６の周期全体に亘る長いパルスと短いパルスが３２回のサイクルで平均化されるからである。
【００１６】
１６分周カウンタ７４が３２分周カウンタ７２のカウントサイクルの先頭で始まるカウントサイクルで作動されるならば、変動周期がカウンタ７４の１回の分割サイクルを超えて及ぶので、１６分周カウンタ７４はパルス幅の１ｆＨの変動による影響を受ける。カウンタ７４は、最初の２ｆＨの分割周期の間、平均周期よりも長いパルス１０２を優先してカウントし、次いで、平均よりも短いパルス１０４を次の周期でカウントする。たとえ、位相ロックループ２４が１ｆＨで正確にロックされても、２ｆＨの信号３２は、図３の（ｄ）に示す如く、対称性がなく、間隔Δｔ１は間隔Δｔ２よりも短い。水平走査をトリガするために、図３の（ｄ）に示すような特徴を有する信号３２を使用することにより、図４及び５の（ａ）に示す結果が得られる。連続的な２ｆＨの水平走査ラインＬ１及びＬ２は、持続時間と表示位置が一致しない。図５の（ａ）に示すような周波数スペクトルは、所望の２ｆＨ信号に加えて、不必要な１ｆＨ及び３ｆＨの周波数成分を発生する。図４に示す如く、実際的な影響は、ライン毎にラスタを分離することである。
【００１７】
図１を参照するに、本発明の面によれば、ラスタラインの分離は、同期入力信号２６に対して１６分周の分周周期の位相を偏移させるための位相偏移回路１４２を設けることによって解決される。より詳細には、その間にカウンタ７４が分割周期を通してカウントする１６分周の周期は、１ｆＨ信号２６、２８に対し、かつ、位相ロックループ２４の動作によって入力信号２６に同期された３２分周カウンタの分割周期に対してシフトされる。このシフトの量は、幾分長い方の３２ｆＨパルス１０２及び幾分短い方の３２ｆＨパルス１０４が分割周期毎に分類される点まで、１６分周の分割周期を１ｆＨ信号２６、２８に対し移動させるのに十分な量であるので、図３の（ｅ）において出力信号３２によって示される如く、連続的な２ｆＨの分割周期は実質的に時間的に一致する。換言すると、２ｆＨの分割周期は、チューニング電圧６２と帰還信号４８に対し十分にシフトされるので、チューニング電圧６２のＡＣゼロ電位ライン６５の周りのチューニング電圧６２の平均値は、連続的な１６分周のカウントサイクル又は分割周期の各々の間で同一である。図３の（ａ）乃至（ｈ）には、上記の位相又は時間シフトが間隔ｔ１−ｔ２によって表わされている。
【００１８】
１ｆＨ周期に対する１６分周の位相シフトの範囲は、３２ｆＨサイクルの所定のカウント数に設定してもよい。この数は、１６分周の周期と１ｆＨの同期信号周期との間に最適な位相関係を得るため選択される。図５の（ｂ）に示す如く、３２ｆＨ周期、又は、最適な位相に最も近いカウントに対する位相を選択することにより、２ｆＨ水平トリガ周波数の１ｆＨの変調は、１８ｄＢ程度に著しく減少することが分かった。
【００１９】
図１は図６乃至８と共に本発明の一実施例を示す図であり、この実施例において、１６分周カウンタ７４の分割周期の位相は、特定のカウント数の３２ｆＨサイクルによって、３２分周カウンタ７２の分割周期、及び、入力同期信号２６に対しシフトされ得る。位相偏移回路１４２は、カウンタ７２からの１ｆＨ信号４９と、１６分周カウンタ７４のプリセット入力１５２の間に結合されたタイミング回路１１０を含む。位相偏移回路１４２は、１６分周カウンタ７４が２ｆＨトリガ信号３２上に出力パルスを発生するカウントを与え、かくして、分周サイクルの位相が決まる。図示した実施例において、上記カウントは、テレビジョン受像機のマイクロプロセッサ又はコントローラ１１５の出力からタイミング回路１１０を介して、例えば、１ｆＨ信号のエッジで１６分周カウンタ７４にカウントを予めロードすることにより設定される。カウンタ７４は、次いで、もう一度予めロードされるまでの２分割周期又は２回の１６カウントの進行の間に循環することが許容される。あらゆる特定のカウントは、２ｆＨ信号の所望の位相シフトを得るため必要に応じて１６分の１の分解能でプリロードすることが可能である。１６分周カウンタ７４は、かくして、１ｆＨ信号の各サイクルでリセットされ、カウンタ７４はカウンタ７２に同期された状態を維持し、同時に、２ｆＨの出力信号３２は位相シフトのため対称的に形成される。
【００２０】
プリロードされるカウントを設定するためマイクロプロセッサ１１５を使用することは一例に過ぎない。ハードワイヤジャンパー線、回路スイッチ又は他の手段は、位相選択入力１３２をカウンタ７４の入力１５３に供給するため利用することができる手段である。２ｆＨの分割周期の位相を同期信号２６又は４８の位相に対し偏移させる位相偏移回路１４２が図６により詳細に示され、かかるチューニング電圧６２の平均値は、２ｆＨ出力信号３２の連続的な周期の間で同一である。タイミング回路１１０は、３２ｆＨ信号と同期し、各１ｆＨサイクルの間にカウンタ７４を予めロードする。３２ｆＨの発振器出力信号は、インバータ、ドライバ１１７を介して、２台の縦続されたＤ形フリップフロップ１２１、１２３のクロック入力と、４ビット２進カウンタ７４とに結合される。カウンタ７４は、カウンタ７４の並列入力１５３に連結された４ビットバス１３２を介して、マイクロプロセッサ１１５により並列にロード、又は、プリセットされる。或いは、図示されていないシリアルバスの構成を利用することも可能である。第１のフリップフロップ１２１のＤ−入力は、インバータ１１９を介して、帰還された１ｆＨの同期入力信号４９に結合されているので、１ｆＨ周波数の状態の変化は、３２ｆＨ信号の次の周期でフリップフロップ１２１の出力に現われ、その出力は、縦続内の次のフリップフロップ１２３のＤ−入力に結合されている。第２のフリップフロップ１２３の出力は、ＮＡＮＤゲート１３４の一方の入力に結合され、そのもう一方の入力は、インバータ１３６を介してフリップフロップのＤ−入力に結合されている。
【００２１】
３２番目のカウント時に、図３の（ｈ）及び図６において信号４９として示す如く、３２分周カウンタ７２の出力はハイになり、第１のフリップフロップ１２１の入力は、１カウント後のＮＡＮＤゲート１３４の出力と同様にローになる。２進カウンタ７４は、次いで、予め選択されたスタートカウントを用いてバス１３２からロードされる。１ｆＨの信号４９は、多数の３２ｆＨサイクルの間で状態を変化させないが、カウンタロード信号は、一つの３２ｆＨクロックサイクル後にハイになり、２進カウンタ７４は電圧制御発振器からの３２ｆＨパルスをカウントし得るようになる。カウンタ７４は、１ｆＨ信号４９の次の立ち上がりエッジでもう一度プリロードされるまで、３２パルス、即ち、２ｆＨの２分割周期の間をカウントする。
【００２２】
２進カウンタ７４は、本発明の実施例によれば１６分周カウンタとして動作する。２進カウンタ７４の４出力は、少なくとも一つ、しかし、典型的には、多数の隣合う３２ｆＨのクロックサイクルの間にパルス出力を供給するゲート回路１４３に入力として結合される。ゲート回路１４３は、ＮＡＮＤゲート１４４と、ＮＯＲゲート１４８を含み、それらの出力は別のＮＡＮＤゲート１５４に結合されている。発振器３４のカウントされた出力の１６分周又は２ｆＨレートで出力を供給するだけではなく、ゲート回路１４３は、各２ｆＨ周期中の３回の３２ｆＨクロックサイクルの間にローになる２ｆＨの出力パルスを供給する。かかるパルス幅は、図７の論理表に示された如くの論理配置に起因して得られる。
【００２３】
２進カウンタ７４は、あらゆる４ビットの数にロードされてもよく、連続的に循環し続けることが可能である。バス１３２から２進カウンタ７４にロードされるスタートカウントを選択することにより、各２ｆＨ周期中の３回のローレベルのサイクル位相位置は、２ｆＨ分割周期中に生じる３２ｆＨの１６個のカウント位置の中の何処に置いてもよい。
【００２４】
テレビジョン受像機のセットアップ機能の一部として、所望の位相偏移が同期信号２６のタイミングエッジに対し２ｆＨ出力信号３２のタイミングエッジとして選択されるので、チューニング電圧６２の平均値は、トリガ信号３２の連続的な２ｆＨ周期全体で等しい。発振器３４の個々の３２ｆＨパルスは幅の変化が許容されるが、２ｆＨ分割周期は時間的に同一である。その理由は、長い方及び短い方のパルス１０２、１０４は、最初の周期で長い方のパルスが支配的にカウントされ、次の周期に短い方のパルスが支配的にカウントされるのではなく、連続的な周期に略等しく分配されるからである。この結果、連続的な２ｆＨ周期の各々の間隔は、実質的に同一である。図５の（ｂ）に示す如く、出力信号３２の周波数スペクトルは、不所望な変調が実質的に補正されている。上述の如く、１ｆＨ周波数の変調は除去されるが、２ｆＨ信号３２上の位相位置の変化は、１ｆＨ周期に対し動かされている。第２の位相ロックループ５４に結合された偏向回路５２が入力信号２６に同期したステップで動作するよう、例えば、１ｆＨ信号でアライメントされた２ｆＨパルスを用いて２ｆＨ信号と同期入力信号の間で特定の位相関係を維持する利点が得られる。本発明の別の特徴によれば、２ｆＨ出力信号３２の位相関係は、図１に概略的に示され、図８の特定の実施例に示される如く、遅延アライメント回路１６０を用いて同期入力信号２６に対し調節可能である。図８において、遅延は、例えば、カウンタ７４への入力１５３として結合された同一の４ビットデータ信号を用いて１６分周カウンタ７４のプリロードカウントの設定と整合された方法で設定される。遅延アライメント回路１６０は、縦続した２台のワンショト１６４、１６６からなる。第１のワンショット１６４は、ｆＨ出力信号３２と、第２の位相ロックループ５４に供給される２ｆＨドライブ信号１６７のエッジ間の時間的シフト又は遅延を制御する。第２のワンショット１６６は、ドライブ信号１６７のパルス幅を制御する。
【００２５】
ワンショット１６４は、例えば、図１のタイミング回路１１０を介してマイクロプロセッサ１１５によって制御された選択可能な遅延を提供する。遅延量は、トリガ出力信号３２は予め設定可能な２進カウンタ７４によってシフトされる３２ｆＨサイクルの数と整合するセットアップ機能として選択してもよい。例えば、ワンショット１６４の調節可能な遅延は、分周器１４２内で組み込まれる遅延に起因した画像のシフトを補償するよう設定される。
【００２６】
ワンショット１６４のパルス幅は、キャパシタＣ１と、スイッチングマトリックス１６５を介してワンショット１６４に結合された抵抗Ｒ１−Ｒｎの中から選択された一つの抵抗の時定数によって定められる。図示した例において、１６台の抵抗Ｒ１−Ｒｎの中の一つがタイミング回路１１０からの４ビット入力によって選択される。ワンショット１６６のパルス幅は、キャパシタＣ２と抵抗Ｒａの値により第２の位相ロックループ５４で使用するのに適当な幅に固定される。
【００２７】
図示し、かつ、説明したような逓倍位相ロックループ２４において、出力信号３２とドライブ信号１６７は、受信したビデオ同期信号２６の第１の倍数で発生される。電圧制御発振器３４は、受信した信号周波数の第１の倍数よりも大きい第２の倍数でクロック信号３６を供給する。上述の位相アライメントを得るため、分周器７４の分割周期の間に位相シフトを挿入することにより、出力信号３２の変調は妨げられる。ドライブ信号１６７の位相は、必要とされるドライブ位相に修正される。
【００２８】
遅延回路及び分周器が、互いに、及び、ローパスフィルタと発振器に対し異なる配置で結合された本発明の幾つかの構成を図１及び９乃至１１に示す。図１２の（ａ）−（ｆ）は、図９及び１０において符号が付けられた点での信号Ａ−Ｆのタイミングを示す図であり、図３の（ａ）−（ｈ）及び図１と対比できる。
図９及び１０において、位相ロックループ２１０、３３０の各々は、１ｆＨ同期信号Ｄに直列に結合された位相比較器２０１と、ローパスフィルタ２０２と、ＶＣＯ２０３とを有し、加えて分周器２０４と対称的な発振器の出力を保証するために必要とされる遅延回路２０５とを含む位相比較器２０１への帰還路を有する。ＶＣＯ２０３には、図示されていない走査回路と同一の周波数で動作し、１ｆＨ同期信号Ｄに同期された対称性のある２ｆＨドライブ信号を発生する利点がある。位相比較器２０１の出力Ｅはローパスフィルタ２０２に結合され、ローパスフィルタ２０２の出力ＦはＶＣＯ２０３に対する制御信号又はチューニング電圧である。何れの場合でも、ＶＣＯ２０３の出力Ａは、対称性のある２ｆＨ信号であり、交番サイクルの間隔ｔａ−ｔｂ及びｔｂ−ｔｃは、同一である。図９において、遅延アライメント回路２０６は、図１の第２の位相ロックループ５４のような別の回路をドライブするために必要とされるドライブ位相を得るため出力Ａを調節する。
【００２９】
図９−１１において、対応する回路素子を識別するために同一の参照番号が使用されている。図１０における本発明の回路は、２ｆＨ位相ロックループ２２０に同一の遅延及び帰還機能を提供するが、一つの遅延、即ち、帰還路に挿入された遅延回路２０５だけを必要とする。遅延回路２０５を分周器２０４の上流に置くことにより、第２の位相ロックループ回路５４に結合された出力信号は、位相が正しく、かつ、同時に帰還信号Ｂ２は、対称性のある発振器動作を得るためＶＣＯ２０３の出力Ａに対し位相が適切に調節される場合がある。
【００３０】
図１２の（ａ）−（ｆ）に示す如く、ＶＣＯ２０３の出力Ａは、何れの場合も対称性があるが、例えば、間隔ｔｃ−ｔｄによって、同期入力Ｄ及びＶＣＯ２０３のチューニング電圧Ｆとは位相がずれている。図９及び１２の（ｄ）において、１ｆＨの帰還信号は同期入力Ｄと位相がずれている。図１０及び１２の（ｅ）において、帰還信号Ｂ２は、対称性があるだけではなく、同期入力Ｄと位相が合っている。次いで、分周器２０４は、位相比較器２０１への入力のため発振器周波数を分周する。ＶＣＯ２０３を帰還路に沿った信号Ｃ又はＢ２と位相をずらせて動作させることにより、両方の回路は、対称性、即ち、１ｆＨ変調のない２ｆＨ信号を発生し、両方の回路は、回路をロックし続ける位相比較器２０１に位相比較信号Ｃを供給する。
【００３１】
図１１の位相ロックループに示すような本発明の他の構成は、対称性のある出力でＶＣＯを動作させるため帰還路ではなく、むしろチューニング電圧又は制御信号Ｆの経路に遅延を発生させる。図１１において、アナログ遅延回路２０７は、この目的のためにローパスフィルタ２０２の出力に結合されている。ローパスフィルタと遅延機能は、例えば、多極伝達関数を有する一つのアナログ回路内に作成してもよい。
【００３２】
図示した本発明の全ての構成において、位相ロックループは、１ｆＨの入力水平同期信号と発振器の出力信号の間の位相又は周波数差を表わす発振器制御信号チューニング電圧を発生し、ここで、出力信号の周波数は、入力信号の周波数よりも高く、入力信号の周波数の整数倍である。位相検波器は、フィルタリング後でさえ、周期的、即ち、１ｆＨレートの変動を示すチューニング電圧を発生する。発振器の制御入力に印加されたとき、チューニング電圧は、同期した追従条件、即ち、発振器の出力信号のその平均周期からの偏差を生じさせる。かくして、チューニング電圧の１ｆＨの周期的変動により、２ｆＨの発振器出力は平均周期から１ｆＨの変動を生じる。この変動は、同期入力信号のより大きい別の倍数で走査ドライブを提供する他の発振器にも発生する可能性がある。位相ロックループによって供給される周波数制御のため、発振器の出力の平均周期は入力同期信号の平均周期に依然として追従する。
【００３３】
チューニング電圧の周期的な変動の位相に対し発振器の出力信号の位相を制御することにより、発振器の出力の偏差は打ち消される。図１において、これは、そこから分周器４２がカウントダウンを開始する３２ｆＨのＶＣＯ３４の適当なサイクルを選択して、２ｆＨ出力信号の位相を直接偏移させることによって実現される。発振器の偏差は、図９及び１０においては発振器帰還信号の位相を偏移させることにより、図１１においては位相検波器２０１によって発生されるチューニング電圧の位相を直接偏移させることにより打ち消される。
【図面の簡単な説明】
【図１】テレビジョン受像機に適用された本発明の同期回路の素子を示す略ブロック図である。
【図２】（ａ）及び（ｂ）はノンインターレース表示テレビジョン受像機のビデオ同期と水平走査トリガ信号を比較するタイミングチャートである。
【図３】（ａ）乃至（ｈ）は、図１の回路によって発生された水平同期信号、チューニング電圧、発振器出力及びトリガ信号を比較するタイミングチャートである。
【図４】ラスタ分離の影響を表わす表示例の図である。
【図５】（ａ）及び（ｂ）は、夫々、図３の（ｄ）に示された信号と、本発明の特徴に従って補正された信号を表わす周波数スペクトルである。
【図６】２ｆＨトリガ信号をビデオ同期信号に対し偏移させる回路の一例を示す詳細な回路図である。
【図７】図６に従う回路の出力を示す論理表である。
【図８】２ｆＨトリガ信号の位相を再配置する遅延アライメント回路の一例を示すブロック図である。
【図９】帰還路に第１の遅延及び出力に第２の遅延を有する同期回路の第１の新規な構成例を示すブロック図である。
【図１０】分周器の前の帰還路に遅延を有する第２の新規の構成例を示すブロック図である。
【図１１】ローパスフィルタと遅延回路の組合せを含む第３の新規の構成例を示すブロック図である。
【図１２】（ａ）乃至（ｆ）は、図９及び１０の回路によって発生された水平同期信号と、チューニング電圧と、発振器出力及びトリガ信号を比較するタイミングチャートである。
【符号の説明】
２２ 同期回路
２４，５４，２１０，２２０，２３０ 位相ロックループ
２６ 同期入力信号
３２ トリガ出力信号
３４，２０３，２３４ ＶＣＯ（制御可能発振器）
３６ クロック信号
４２，４４，２０４ 分周器
４８ １ｆＨ信号（帰還位相ロック信号）
４９ １ｆＨライン
５２ 偏向回路
５８，２０１，２５８ 位相比較器
６２ チューニング電圧
６５ 直流電流成分
６８ フィルタ
７２，７４ カウンタ
１０２，１０４ パルス
１１０ タイミング回路
１１５ マイクロプロセッサ
１１７，１１９，１３６ インバータ
１２１，１２３ Ｄ形フリップフロップ
１３２ 位相選択入力
１３４，１４４，１５４ ＮＡＮＤゲート
１４２ 位相偏移回路
１４３ ゲート回路
１４８ ＮＯＲゲート
１５２ カウンタプリセットトリガライン
１５３ カウンタの入力
１６０ 遅延アライメント回路
１６４，１６６ ワンショット
１６７ 位相ロックループの出力
２０１ 位相検波器
２０２，２６８ ローパスフィルタ
２０５，２６４ 遅延回路
２０７ アナログ遅延回路

Claims (1)

1. 同期入力信号を位相ロックループで出力される位相ロック信号と比較して、同期周波数で周期的に変動するチューニング信号を出力する位相比較手段と、
   前記チューニング信号に含まれる周期的に変動する成分を低減するためのフィルタリング手段と、
   前記フィルタリング手段の出力を受け、前記同期周波数の整数倍の周波数であって、該周波数が前記チューニング信号の変動につれて変動する出力信号を出力する発振手段と、
   前記発振手段からの前記出力信号を前記同期周波数の整数倍と同じ数で分周し、前記位相ロック信号を発生する分周手段と、
   前記発振手段の前記出力信号の変動の平均周期が前記チューニング信号の周期的な変動により作用されないように、前記同期入力信号に対して前記分周手段からの前記位相ロック信号を遅延する手段を有する位相偏移手段と、
   を備えることを特徴とする同期回路。

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