JP3714033B2 - 半導体装置、アクティブマトリクス基板、電気光学装置、および半導体装置の製造方法 - Google Patents
半導体装置、アクティブマトリクス基板、電気光学装置、および半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、アクティブマトリクス基板、このアクティブマトリクス基板を用いた電気光学装置、および半導体装置の製造方法に関するものである。さらに詳しくは、層間絶縁膜を介しての電気的接続構造の最適化技術に関するものである。
【０００２】
【従来の技術】
画素スイッチング用の素子として薄膜トランジスタ（以下、ＴＦＴと称す。）を用いた液晶装置などの電気光学装置に用いるアクティブマトリクス基板、ＬＳＩなど、いずれの半導体装置でも、層間絶縁膜の上層および下層にそれぞれ形成された電極（配線も含む。）同士については、層間絶縁膜にコンンタクトホールを形成するとともに、このコンタクトホールを上層の電極で埋めるようにして電気的な接続が図られている。但し、層間絶縁膜の下層側には、複数の電極が形成されているため、層間絶縁膜の下層側は平坦とは限らない。従って、層間絶縁膜については、下層側の電極によって形成された凹凸を平坦化する特性が求められる。また、層間絶縁膜の下層側にアルミニウムあるいはその合金などといった比較的、低融点の金属により形成された電極がある場合には、層間絶縁膜については、このような低融点金属が酸化などといった熱劣化を生じない温度条件下で形成しなけばならない。
【０００３】
そこで、半導体装置の分野では、層間絶縁膜として、比較的、低い温度条件下で成膜できるドープトシリケートガラスが用いられている。たとえば、図１６（ａ）に示す例は、図３に示すアクティブマトリクス基板において、画素スイッチング用のＴＦＴ３０の高濃度ドレイン領域１ｅに対して、ゲート絶縁膜２、下層側層間絶縁膜４、および上層側層間絶縁膜７を貫通するコンタクトホール８を介して画素電極９ａを電気的に接続した例である。ここで、下層側層間絶縁膜４と上層側層間絶縁膜７との層間には、アルミニウム膜からなるデータ線６ａが形成されている。この図１６（ａ）に示す例では、ゲート絶縁膜２および下層側層間絶縁膜４については、アルミニウム膜からなるデータ線６ａより先に形成するので、データ線６ａの融点などの制約を受けないので、下層側層間絶縁膜４については、たとえば、８００℃位の温度条件下での減圧ＣＶＤ法により、ノンドープのシリケートガラスが用いられている。これに対して、下層側層間絶縁膜７については、アルミニウム膜からなるデータ線６ａより後に形成するので、データ線６ａの融点よりかなり低めの温度で成膜することができ、かつ、下層側の凹凸を吸収して画素電極９ａをより平坦に形成するのに有利な絶縁膜として、ボロンリンシリケートガラスが用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１６（ａ）に示す接続構造を採用したときには、コンタクトホール８をウエットエッチングで形成すると、図１６（ｂ）に示すように、下層側層間絶縁膜４と上層側層間絶縁膜７との境界面に沿ってエッチングが起こってＶ字形状の切り込み４１が形成されることがある。このような切り込み４１は、画素電極９ａが断線する原因となって好ましくない。また、このような問題点は、アクティブマトリクス基板だけでなく、多層配線を採用する各種の半導体装置でも同様に発生する。
【０００５】
以上の問題点に鑑みて、本発明の課題は、層間絶縁膜を介しての電気的な接続部分の信頼性を向上することのできる半導体装置、アクティブマトリクス基板、このアクティブマトリクス基板を用いた電気光学装置、および半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本願発明者が、図１６（ｂ）に示すようなＶ字形状の切り込み４１が発生する原因について種々、検討を重ねた結果、下層側層間絶縁膜４と上層側層間絶縁膜７との密着性が低いとき、あるいは上層側層間絶縁膜７の下層側層間絶縁膜４と接する部分のエッチング速度が速い場合に下層側層間絶縁膜４と上層側層間絶縁膜７の境界面に沿ってエッチングが起こるためであるという新たな知見を得た。
【０００７】
そこで、本発明では、導電領域と、該導電領域の表面に形成された下層側層間絶縁膜と、該下層側層間絶縁膜の上に形成された上層側層間絶縁膜と、該上層側層間絶縁膜および前記下層側層間絶縁膜に形成されたコンタクトホールを介して、前記上層側層間絶縁膜の上に形成された電極が前記導電領域に電気的に接続する半導体装置において、前記上層側層間絶縁膜は、少なくとも、前記下層側層間絶縁膜の上に形成された第１の絶縁膜と、該第１の絶縁膜の上に形成されたボロンリンシリケートガラスからなる第２の絶縁膜とを備え、前記第１の絶縁膜は、
前記第２の絶縁膜よりも薄く、該第２の絶縁膜を形成するボロンリンシリケートガラスよりもエッチング速度が遅いボロンシリケートガラスであることを特徴とする。
また、本発明では、導電領域と、該導電領域の表面に形成された下層側層間絶縁膜と、該下層側層間絶縁膜の上に形成された上層側層間絶縁膜と、該上層側層間絶縁膜および前記下層側層間絶縁膜に形成されたコンタクトホールを介して、
前記上層側層間絶縁膜の上に形成された電極が前記導電領域に電気的に接続する半導体装置において、
前記上層側層間絶縁膜は、少なくとも、前記下層側層間絶縁膜の上に形成された第１の絶縁膜と、該第１の絶縁膜の上に形成されたボロンリンシリケートガラスからなる第２の絶縁膜と、前記第２の絶縁膜の上に形成されたボロンシリケートガラスからなる第３の絶縁膜と、該第３の絶縁膜の上に形成されたノンドープのシリケートガラスからなる第４の絶縁膜と、を備え、
前記第１の絶縁膜は、前記第２の絶縁膜よりも薄く、該第２の絶縁膜を形成するボロンリンシリケートガラスよりもエッチング速度が遅いドープトシリケートガラスであることを特徴とする
【０００８】
また、本発明では、導電領域と、該導電領域の上に形成された下層側層間絶縁膜と、該下層側層間絶縁膜の上に形成された上層側層間絶縁膜と、該上層側層間絶縁膜および前記下層側層間絶縁膜に形成されたコンタクトホールを介して、前記上層側層間絶縁膜の上に形成された電極が前記導電領域に電気的に接続する接続構造を有する半導体装置において、前記上層側絶縁膜は、少なくとも、前記下層側層間絶縁膜の上に形成された第１の絶縁膜と、該第１の絶縁膜の上に形成されたボロンリンシリケートガラスからなる第２の絶縁膜とを備え、前記第１の絶縁膜は、前記第２の絶縁膜よりも薄くて該第２の絶縁膜を形成するボロンリンシリケートガラスよりもシリケートガラスに対する密着性の高いドープトシリケートガラスであることを特徴とする。
【０００９】
本発明では、前記第１の絶縁膜として、前記第２の絶縁膜に用いたボロンリンシリケートガラスと比較してボロン濃度が高くて、リン濃度の低いボロンリンシリケートガラス、あるいはボロンシリケートガラスを用いることができる。
【００１０】
本発明では、下層側層間絶縁膜および上層側層間絶縁膜に対してコンタクトホールを形成する際に、たとえウエットエッチングを行っても、上層側層間絶縁膜が下層側層間絶縁膜に直接、接しているのは、第２の絶縁膜に用いたボロンリンシリケートガラスと比較して下層側層間絶縁膜に対する密着性が高く、かつ、エッチング速度が遅いシリケートガラスからなる第１の絶縁膜である。従って、コンタクトホールを形成する際に、ウエットエッチングを用いても、下層側層間絶縁膜と上層側層間絶縁膜との境界面に沿ってエッチングが進行しない。それ故、下層側層間絶縁膜と上層側層間絶縁膜との境界面にＶ字形状の切り込みなどが形成されないので、上層側層間絶縁膜の表面に形成した電極は、コンタクトホール内で断線することなく、導電領域に電気的接続する。よって、信頼性の高い半導体装置を提供することができる。
【００１１】
本発明において、前記下層側層間絶縁膜は、たとえば、ノンドープのシリケートガラスである。
【００１２】
また、本発明では、前記上層側層間絶縁膜は、前記第２の絶縁膜の上に形成されたボロンシリケートガラスからなる第３の絶縁膜と、該第３の絶縁膜の上に形成されたノンドープのシリケートガラスからなる第４の絶縁膜を備えていることが好ましい。このように構成すると、吸湿しやすいボロンリンシリケートガラスからなる第２の絶縁膜をボロンシリケートガラスからなる第３の絶縁膜で保護することができ、かつ、ノンドープのシリケートガラスからなる第４の絶縁膜によって、後工程で行う洗浄やウエットエッチングなどからボロンシリケートガラスからなる第３の絶縁膜を保護することができる。
【００１３】
本発明において、前記上層側層間絶縁膜よりも下層側にはアルミニウム電極を備えている場合がある。
【００１４】
本発明において、前記導電領域は、たとえば、薄膜トランジスタのソース領域あるいはドレイン領域である。すなわち、本発明は、液晶装置などの電気光学装置において、走査線と、データ線と、前記走査線とデータ線に接続された薄膜トランジスタと、前記薄膜トランジスタに接続された画素電極とを有するアクティブマトリクス基板に適用することができる。この場合には、前記電極は、たとえば、前記コンタクホールを介して薄膜トランジスタのドレイン領域（導電領域）に電気的に接続する画素電極である。
【００１５】
このアクティブマトリクス基板を用いて電気光学装置を形成するには、前記画素電極に電気光学物質を介して対向する共通電極を形成する。
【００１６】
本発明に係る半導体尾装置の製造方法では、前記下層側層間絶縁膜および前記上層側層間絶縁膜を形成した後、前記コンタクトホールを形成する際には、ドライエッチングを行なった後、ウエットエッチングを行うことを特徴とする。このように構成すると、ウエットエッチング時に、下層側層間絶縁膜よりも上層側層間絶縁膜においてエッチングが速く進行するので、内周面が斜め上向きのコンタクトホールを形成することができる。それ故、コンタクトホールを介しての電気的な接続部分の信頼性が向上する。
【００１７】
本発明において、前記上層側層間絶縁膜を形成する際には、同一の成膜室内で原料ガスの組成を切り換えながら成膜を連続的に行うことにより、各シリケートガラスを連続的に形成していく方法を採用してもよい。また、前記上層側層間絶縁膜を形成する際には、原料ガスの組成が異なる複数の成膜室で順次、成膜を行うことにより、各シリケートガラスを連続的に形成していく方法を採用してもよい。
【００１８】
本発明において、前記上層側層間絶縁膜を形成する際には、テトラエチル・オルソシリケート−オゾン系の原料ガスを用いることが好ましい。
【００１９】
本発明において、前記上層側層間絶縁膜を形成する際には、成膜温度が４５０℃以下の条件で行うことが好ましい。このように構成すると、上層側層間絶縁膜より下層側にアルミニウムあるいはアルミニウム合金からなる電極などが形成してあっても、このような温度条件であれば、電極を損傷、劣化させない。
【００２０】
また、本発明では、前記下層側層間絶縁膜を形成する際には、成膜温度が８００℃前後の減圧ＣＶＤ法によってノンドープのシリケートガラスを形成してもよい。
【００２１】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。なお、以下の説明では、半導体装置、あるいは電気光学装置の一例として、アクティブマトリクス型の液晶装置に用いるアクティブマトリクス基板に対して、本発明を適用した例を説明する。また、本発明を適用したアクティブマトリクス基板でも、図１６を参照して説明した構造と略同様な接続構造を採用しているので、対応する部分には同一の符号を付して説明する。
【００２２】
［液晶装置の全体構成］
アクティブマトリクス型の液晶装置の構成および動作について、図１から図３を参照して説明する。図１は、液晶装置の画像表示領域を構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図２は、データ線、走査線、画素電極、遮光膜などが形成されたアクティブマトリクス基板において相隣接する画素の平面図である。図３は、図２のＡ−Ａ′線に相当する位置での断面、およびアクティブマトリクス基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２３】
図１において、液晶装置の画像表示領域において、マトリクス状に形成された複数の画素の各々には、画素電極９ａ及び画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００２４】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加することがある。たとえば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００２５】
図２において、液晶装置のアクティブマトリクス基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ′により輪郭が示されている。）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ、走査線３ａおよび容量線３ｂが形成されている。データ線６ａは、コンタクトホール５を介してポリシリコン膜からなる半導体層１ａのうち後述のソース領域に電気的に接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうち後述のチャネル形成用領域（図中右下がりの斜線の領域）に対向するように走査線３ａが通っている。
【００２６】
図３に示すように、液晶装置１００は、アクティブマトリクス基板１０と、これに対向配置される対向基板２０とを備えている。アクティブマトリクス基板１０の基体は、石英基板や耐熱性ガラス板などの透明基板１０ｂからなり、対向基板２０の基体もまた、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。アクティブマトリクス基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜６４が形成されている。画素電極９ａは、たとえばＩＴＯ（Indium Ti Oixde）膜等の透明な導電性薄膜からなる。また、配向膜６４は、たとえばポリイミド薄膜などの有機薄膜からなる。
【００２７】
アクティブマトリクス基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が形成されている。ここに示すＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、走査線３ａから供給される走査信号の電界によりチャネルが形成される半導体膜１ａのチャネル形成用領域１ａ′、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ並びに低濃度ドレイン領域１ｃ、および半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００２８】
本形態において、データ線６ａは、アルミニウム等の金属膜や金属シリサイド等の合金膜等から構成されている。また、走査線３ａ、ゲート絶縁膜２および下地保護膜１２の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５、および高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された下層側層間絶縁膜４が形成されている。このソース領域１ｄへのコンタクトホール５を介して、アルミニウム膜からなるデータ線６ａが高濃度ソース領域１ｄに電気的に接続されている。さらに、データ線６ａ（ソース電極）および下層側層間絶縁膜４の上には上層側層間絶縁膜７が形成されている。ここで、画素電極９ａは、上層側層間絶縁膜７の上に形成され、ゲート絶縁膜２、下層側層間絶縁膜４および上層側層間絶縁膜７に形成されたコンタクトホール８を介して高濃度ドレイン領域１ｅに接続されている。
【００２９】
ここで、ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＴＦＴ３０は、ゲート電極３ａをマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。
【００３０】
本形態では、ＴＦＴ３０のゲート絶縁膜２をゲート電極３ａに対向する位置から延設して誘電体膜として用いるとともに、半導体１ａを延設して第１電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２電極とすることにより、蓄積容量７０が構成されている。すなわち、半導体１ａの高濃度ドレイン領域１ｅが、データ線６ａおよび走査線３ａの下にまで延設されて、同じくデータ線６ａおよび走査線３ａに沿って延びる容量線３ｂにゲート絶縁膜２（誘電体膜）を介して対向配置されて、第１電極（半導体層）１ｆとされている。
【００３１】
また、本実施形態では、アクティブマトリクス基板１０の基体たる透明基板１０ｂと下地保護膜１２の間には、各画素電極９ａの縦横の境界領域に沿って不透明な高融点金属であるＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｂ（鉛）などからなる遮光膜１１ａ（図２における左下がりの斜線領域）を形成してもよい。
【００３２】
一方、対向基板２０には、その全面に渡って対向電極２１が形成され、その表面には、ラビング処理等の所定の配向処理が施された配向膜６５が形成されている。対向電極２１も、たとえば、ＩＴＯ膜などの透明導電性薄膜からなる。また、対向基板２０の配向膜６５も、ポリイミド薄膜などの有機薄膜からなる。対向基板２０には、各画素の開口領域以外の領域に対向基板側遮光膜２３がマトリクス状に形成されている。このため、対向基板２０の側からの入射光はＴＦＴ３０の半導体層１ａのチャネル形成用領域１ａ′やＬＤＤ（Lightly Doped Drain ）領域１ｂ、１ｃに届くことはない。さらに、対向基板側の遮光膜２３は、コントラストの向上などの機能を有する。
【００３３】
このように構成したアクティブマトリクス基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、後述するシール材により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持される。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。なお、シール材は、アクティブマトリクス基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が配合されている。
【００３４】
（層間絶縁膜の構成）
図４は、コンタクトホール８を介して画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとが電気的に接続している部分の拡大断面図である。
【００３５】
このように構成したアクティブマトリクス基板１０では、図４に示すように、画素スイッチング用のＴＦＴ３０の高濃度ドレイン領域１ｅに対しては、ゲート絶縁膜２、下層側層間絶縁膜４、および上層側層間絶縁膜７を貫通するコンタクトホール８を介して画素電極９ａが電気的に接続している。ここで、下層側層間絶縁膜４と上層側層間絶縁膜７との層間には、アルミニウム膜からなるデー線６ａが形成されている（図３を参照。）。従って、ゲート絶縁膜２および下層側層間絶縁膜４については、アルミニウム膜からなるデータ線６ａより先に形成するため、データ線６ａの融点などの制約を受けないので、下層側層間絶縁膜４については、たとえば、８００℃位の温度条件下での減圧ＣＶＤ法により、ノンドープのシリケートガラスが用いられている。これに対して、下層側層間絶縁膜７については、アルミニウム膜からなるデータ線６ａより後に形成するので、データ線６ａの融点よりかなり低めの温度で成膜することができ、かつ、下層側の凹凸を吸収して画素電極９ａをより平坦に形成するのに有利な絶縁膜を用いる必要がある。
【００３６】
そこで、本形態では、上層側層間絶縁膜７には、リンが多くて平坦化という面で優れているボロンリンシリケートガラスを第２の絶縁膜７２（ボロン濃度が約約２重量％、リン濃度が約７重量％）として用いているが、その下層側には、この第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスからなる第１の絶縁膜７１（ボロン濃度が約２〜３重量％、リン濃度が約２〜３重量％）が１００ｎｍ以下、たとえば約４０ｎｍの膜厚で形成され、その上に、厚いボロンリンシリケートガラスからなる第２の絶縁膜７２がたとえば約６６００ｎｍの膜厚で形成されている。従って、上層側層間絶縁膜７において、下層側層間絶縁膜４と接しているのは第１の絶縁膜７１である。
【００３７】
また、本形態の上層側絶縁膜７では、第２の絶縁膜７２の上には、ボロンシリケートガラスからなる第３の絶縁膜７３がたとえば約４０ｎｍの膜厚で形成され、この第３の絶縁膜７３の上には、ノンドープのシリケートガラスからなる第４の絶縁膜７４がたとえば約１００ｎｍの膜厚で形成されている。従って、本実施形態では、第４の絶縁膜７４の上に画素電極９ａが形成されている。ここで、第３の絶縁膜７３は、吸湿しやすいボロンリンシリケートガラスからなる第２の絶縁膜７２を保護する機能を有している。また、ノンドープのシリケートガラスからなる第４の絶縁膜７４は、後工程で行う洗浄などからボロンシリケートガラスからなる第３の絶縁膜７３を保護する機能を有している。
【００３８】
また、本形態においては、ウエットエッチングを行うと、下層側層間絶縁膜４よりも上層側層間絶縁膜７においてエッチングが速く進行するのを利用して、コンタクトホール８を形成する際に、ドライエッチングを行なった後、ウエットエッチングを行うことにより、コンタクトホール８の内周面８１を斜め上向きに形成してある。このため、画素電極９ａがコンタクトホール８内で途切れることがないので、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとの電気的な接続の信頼性が高い。
【００３９】
ここでは、第１の絶縁膜７１として、第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスを形成した例を説明したが、第１の絶縁膜７１としてボロンシリケートガラスを形成しても略同様な効果を得ることができる。この場合の構成は、第１の絶縁膜７１として、第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスを用いた場合と同様に表わされるので、その説明を省略する。
【００４０】
（アクティブマトリクス基板の製造方法）
このように構成した液晶表示装置用のアクティブマトリクス基板１０の製造方法を図５ないし図９を参照して説明する。
【００４１】
図５ないし図９は、いずれも本形態のアクティブマトリクス基板１０の製造方法を示す工程断面図であり、図２のＡ−Ａ′線に相当する。
【００４２】
図５（ａ）に示すように、アクティブマトリクス基板１０の基体たる透明基板１０ａを用意する。この透明基板１０ａについては、縦型拡散炉内などで、Ｎ2 （窒素）などの不活性ガス雰囲気、かつ、約９００℃〜約１３００℃の高温雰囲気中で熱処理を行い、後に実施される高温プロセスにおいて歪みが少なくなるように前処理しておく。すなわち、製造プロセスにおける最高温度に合わせて予め透明基板１０ａを最高温度と同等の温度か、あるいはそれ以上の温度で熱処理しておく。たとえば、製造プロセスにおける最高温度が１１５０℃であれば、この前処理工程では透明基板１０ａを１１５０℃位で３０秒から３０分間、加熱する。ここで、１１５０℃という温度は、透明基板１０ａを構成する材料の歪点に近い温度である。
【００４３】
次に、図５（ｂ）に示すように、透明基板１０ａの全面に、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂなどの金属単体あるいは合金をスパッタ等により、１０００ｎｍ〜３０００ｎｍ程度の層厚で形成した後（成膜工程）、この金属膜上にフォトリソグラフィ技術を用いてレジストマスクを形成し、このレジストマスクを介して金属膜に対しエッチングを行うことにより、遮光膜１１ａを形成しても良い。なお、遮光膜１１ａは、少なくともＴＦＴ３０の半導体層のうちチャンネル領域１ａ、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、を透明基板１０ｂの裏面から見て覆うように形成すると良い。
【００４４】
次に、図５（ｃ） に示すように、遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ノンドープのシリケートガラス、リンシリーケートガラス）、ボロンシリケートガラス、ボロンリンシリケートガラスなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地保護膜１２を形成する。下地保護膜１２の層厚は、約５００ｎｍ〜１５０００ｎｍ、好ましくは約６０００ｎｍ〜８０００ｎｍの厚さとなる。或いは、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜を約５００ｎｍの比較的薄い厚さに堆積し、厚さ約２０００ｎｍの多層構造を持つ下地保護膜１２を形成しても良い。更に、このようなシリケートガラス膜に重ねて又は代えて、ＳＯＧ（スピンオンガラス：紡糸状ガラス）をスピンコートして又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施すことにより、平坦な膜を形成しても良い。このように、下地保護膜１２の上面をスピンコート処理又はＣＭＰ処理により平坦化しておけば、その上に後でＴＦＴ３０を形成しやすいという利点がある。
【００４５】
次に、図６（ａ） に示すように、下地保護膜１２の上に、約４５０℃〜約５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００ｃｃ／ｍｉｎ〜約６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力が約２０Ｐａ〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、約６００℃〜約７００℃にて約１時間〜約１０時間、好ましくは、約４時間〜約６時間のアニール処理を窒素雰囲気中で施することにより、ポリシリコン膜１を約５００ｎｍ〜約２０００ｎｍの厚さ、好ましくは約１０００ｎｍの厚さとなるまで固相成長させる。
【００４６】
この際、画素スイッチング用のＴＦＴ３０をｎチャネル型とする場合には、当チャネル形成用領域にＳｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素のドーパンドを僅かにイオン注入等によりドープしてもよい。また、画素スイッチング用ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのIII 族元素のドーパンドを僅かにイオン注入等によりドープしても良い。なお、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜１を直接形成しても良い。あるいは、減圧ＣＶＤ法等により堆積したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化（アモルファス化）し、その後アニール処理等により再結晶化させてポリシリコン膜１を形成しても良い。
【００４７】
次に、図６（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、図２に示したパターンの半導体層１ａを形成する。すなわち、データ線６ａ下で容量線３ｂが形成される領域、および走査線３ａに沿って容量線３ｂが形成される領域には、ＴＦＴ３０を構成する半導体層１ａから延設された第１電極１ｆを形成する。
【００４８】
次に、図６（ｃ）に示すように、ＴＦＴ３０を構成する半導体層１ａと共に第１電極１ｆを約９００℃〜約１３００℃の温度、好ましくは約１１５０℃の温度により熱酸化することにより、約３００ｎｍの比較的薄い熱酸化シリコン膜を形成する。
【００４９】
次に、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜を約５００ｎｍの比較的薄い厚さに堆積し、多層構造を持つゲート絶縁膜２、および蓄積容量形成用の誘電体膜を形成する。この結果、第１電極１ｆの厚さは、約３００ｎｍ〜約１５００ｎｍの厚さ、好ましくは約３５０ｎｍ〜約５００ｎｍの厚さとなり、容量形成用の誘電体膜（ゲート絶縁膜２）の厚さは、約２００ｎｍ〜約１５００ｎｍの厚さ、好ましくは約３００ｎｍ〜約１０００ｎｍの厚さとなる。ここで、ポリシリコン膜１は、約１１５０℃の温度条件下での熱酸化のみで単一層構造を持つゲート絶縁膜２を形成してもよい。
【００５０】
また、ポリシコン層１のうち、第１電極１ｆとなる半導体層部分に、例えば、Ｐイオンをドーズ量約３×１０12／ｃｍ2 でドープして低抵抗化させておく。
【００５１】
次に、図６（ｄ）に示すように、減圧ＣＶＤ法等によりポリシリコン膜３を堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープドシリコン膜を用いても良い。
【００５２】
次に、図７（ａ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示したパターンの走査線３ａおよび容量線３ｂを形成する。これらの容量線３ｂおよび走査線３ａの層厚は、例えば、約３５００ｎｍである。
【００５３】
次に、図７（ｂ）に示すように、図３に示したＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、まず低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃを形成するために、走査線３ａを拡散マスクとして、ＰなどのＶ族元素のドーパント２００を低濃度で（例えば、Ｐイオンを１×１０13／ｃｍ2 〜３×１０13／ｃｍ2 のドース量にて）ドープする。これにより走査線３ａ下の半導体層１ａは、チャネル形成用領域１ａ′となる。この不純物のドープにより容量線３ｂおよび走査線３ａも低抵抗化される。
【００５４】
続いて、図７（ｃ）に示すように、ＴＦＴ３０の高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジストマスク２０２を走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパンド２０１を高濃度でドープする。また、ＴＦＴ３０をｐチャネル型としても良い。なお、低濃度のドープを行わずに、オフセット構造のＴＦＴとしても良く、走査線３ａ（ゲート電極）をマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしても良い。この不純物のドープにより容量線３ｂおよび走査線３ａはさらに低抵抗化する。
【００５５】
次に、図７（ｄ）に示すように、ＴＦＴ３０における走査線３ａ、容量線３ｂおよび走査線３ａを覆うように、例えば、原料ガスとしてＴＥＯＳ−Ｏ３（オゾン）を用い、温度条件を約８００℃に設定した減圧ＣＶＤ法によって、ノンドープのシリケートガラスからなる下層側層間絶縁膜４を形成する。下層側層間絶縁膜４の層厚は、約５０００ｎｍ〜約１５０００ｎｍが好ましい。
【００５６】
次に、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを活性化するために、約１０００℃のアニール処理を２０分程度行った後、図７（ｅ）に示すように、データ線３１に対するコンタクトホール５を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング、あるいはウエットエッチングにより形成する。
【００５７】
次に、図８（ａ）に示すように、第１層間絶縁層４の上に、スパッタ処理等により、アルミニウム膜６を、約１０００ｎｍ〜約５０００ｎｍの厚さ、好ましくは約３０００ｎｍに堆積する。
【００５８】
次に、図８（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【００５９】
次に、図８（ｃ）に示すように、データ線６ａ上を覆うように上層側層間絶縁膜７を形成する。この上層側層間絶縁膜７の層厚は、全体で約５０００ｎｍ〜約１５０００ｎｍが好ましい。この工程の詳細な内容は、図１１を参照して後述する。
【００６０】
次に、コンタクトホール８を形成するためのレジストマスク８ｂを形成する。
【００６１】
次に、レジストマスク８ｂを介して上層側層間絶縁膜７をエッチングして、図９（ａ）に示すように、ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的接続するためのコンタクトホール８を形成する。この工程の詳細な内容は、図１１を参照して後述する。
【００６２】
次に、図９（ｂ）に示すように、上層側層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５００ｎｍ〜約２０００ｎｍの厚さに堆積する。
【００６３】
次に、フォトリソグラフィ工程、エッチング工程等により透明導電性薄膜９をパターニングして、図９（ｃ）に示すように、画素電極９ａを形成する。なお、液晶装置１００を反射型の液晶表示装置に用いる場合には、アルミニウムなどの反射率の高い不透明な材料から画素電極９ａを形成する。
【００６４】
次に、画素電極９ａに上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜（図示せず。）が形成される。
【００６５】
（上層側層間絶縁膜７およびコンタクトホール８の形成工程の詳細説明）
図１０（ａ）〜（ｅ）は、上層側層間絶縁膜７の形成工程を拡大して示す工程断面図である。図１１（ａ）〜（ｃ）は、コンタクトホール８の形成工程を拡大して示す工程断面図である。
【００６６】
図８（ｃ）を参照して説明した上層側層間絶縁膜７の形成工程では、まず、図１０（ａ）に示すように形成されたノンドープのシリケートガラスからなる下層側層間絶縁膜４の上に、図１０（ｂ）に示すように、例えば、原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）に、ＴＥＢなどの有機ボロンと、ＴＭＰＯなどの有機リンを加えた混合ガスを用い、成膜温度を約３８０℃に設定した常圧ＣＶＤ法により、後で形成する第２の絶縁膜７２よりもボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスからなる第１の絶縁膜７１を１００ｎｍ以下、たとえば約４０ｎｍの膜厚で形成する。ここで、原料ガスとして、オゾン濃度を８０ｇ／ｍ３とし、キャリア（窒素ガス）の流量を１８Ｌ（ＳＬＭ）とし、有機シリコンとしてのＴＥＯＳのバブリング流量を２．５ＳＬＭとし、有機ボロンとしてのＴＥＢのバブリング流量を１．８ＳＬＭとし、有機リンとしてのＴＭＯＰのバブリング流量を０．５ＳＬＭとしたとき、第１の絶縁膜７１のボロン濃度は約４〜５重量％であり、リン濃度も約２〜３重量％であった。
【００６７】
次に、図１０（ｃ）に示すように、第１の絶縁膜７１の表面に、例えば、原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）に、ＴＥＢなどの有機ボロンと、ＴＭＰＯなどの有機リンを加えた混合ガスを用い、成膜温度を約３８０℃に設定した常圧ＣＶＤ法により、ボロン濃度およびリン濃度が通常のボロンリンシリケートガラスからなる第２の絶縁膜７２をたとえば約６６００ｎｍの膜厚で形成する。ここで、原料ガスとして、オゾン濃度を８０ｇ／ｍ３とし、キャリア（窒素ガス）の流量を１８Ｌ（ＳＬＭ）とし、有機シリコンとしてのＴＥＯＳのバブリング流量を２．５ＳＬＭとし、有機ボロンとしてのＴＥＢのバブリング流量を０．９ＳＬＭとし、有機リンとしてのＴＭＯＰのバブリング流量を２．０ＳＬＭとしたとき、第２の絶縁膜７１のボロン濃度は約２重量％であり、リン濃度は約７重量％であった。
【００６８】
次に、図１０（ｄ）に示すように、第３の絶縁膜７３の上に、例えば、原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）に、ＴＥＢなどの有機ボロンを加えた混合ガスを用い、成膜温度を約３８０℃に設定した常圧ＣＶＤ法により、ボロンシリケートガラスからなる第３の絶縁膜７３をたとえば約４０ｎｍの膜厚で形成する。
【００６９】
次に、図１０（ｅ）に示すように、第４の絶縁膜７４の表面に、例えば、原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）を用い、成膜温度を約３８０℃に設定した常圧ＣＶＤ法により、ノンドープのシリケートガラスからなる第４の絶縁膜７４をたとえば約１００ｎｍの膜厚で形成する。
【００７０】
このようにして上層側層間絶縁膜７を形成した後、図１１（ａ）に示すように、コンタクトホール８を形成するためのレジストマスク８ｂを形成した後、本形態では、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングを行う。このような異方性エッチングを行うと、図１１（ｂ）に示すように、開孔形状がマスク形状とほぼ同じのコンタクトホール８を形成できる。
【００７１】
次に、本形態では、レジストマスク８ｂを介してウエットエッチングを行う。その結果、下層側層間絶縁膜４よりも上層側層間絶縁膜７においてエッチングが速く進行し、コンタクトホール８の内周面８１は、斜め上向きにエッチングされる。
【００７２】
このため、本形態によれば、図４を参照して説明したように、画素電極９ａがコンタクトホール８内で途切れることがないので、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとの電気的な接続の信頼性が高い。
【００７３】
また、本形態では、下層側層間絶縁膜４および上層側層間絶縁膜７に対してコンタクトホール８を形成する際に、たとえウエットエッチングを行っても、上層側層間絶縁膜８が下層側層間絶縁膜４に直接、接しているのは、第２の絶縁膜７２と比較してボロン濃度が高く、リン濃度が低いボロンリンシリケートガラスからなる第１の絶縁膜７１であり、この第１の絶縁膜７１は、通常のボロンリンシリケートガラスからなる第２の絶縁膜７２と比較して下層側層間絶縁膜４に対する密着性が高く、かつ、エッチング速度が遅い。従って、コンタクトホール８を形成する際に、ウエットエッチングを用いても、下層側層間絶縁膜４と上層側層間絶縁膜７との境界面に沿ってエッチングが進行しない。それ故、下層側層間絶縁膜４と上層側層間絶縁膜７との境界面には、図１６（ｂ）を参照して説明したようなＶ字形状の切り込みなどが形成されないので、上層側層間絶縁膜７の表面に形成した画素電極９ａは、コンタクトホール８内で断線することなく、ＴＦＴ３０の高濃度ドレイン領域１ｅに確実に電気的接続する。また、第１の絶縁膜７１は、リン濃度が低いため、平坦化という面で劣っていても、その表面側にはリンの濃度が高くて平坦化に有利なボロンリンシリケートガラスからなる第２の絶縁膜７２を形成するので、上層側層間絶縁膜７全体としては平坦化という面で支障がない。よって、信頼性の高いアクティブマトリクス基板１０を形成することができる。
【００７４】
また、常圧ＣＶＤ法で成膜する際の原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）系を用いたので、段差被覆性に優れているという利点もある。
【００７５】
ここでは、第１の絶縁膜７１として、第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスを形成した例を説明したが、第１の絶縁膜７１としてボロンシリケートガラスを形成しても略同様な効果を得ることができる。この場合の構成も、第１の絶縁膜７１として、第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスを用いた場合と同様に表わされるので、その説明を省略する。
【００７６】
（成膜装置の構成）
図１２および図１３はそれぞれ、図１０に示す上層側層間絶縁膜の形成工程に用いる各常圧ＣＶＤ装置の一例を示す説明図である。
【００７７】
このような複層構造の上層側層間絶縁膜７を形成するにあたっては、図１２に示す常圧ＣＶＤ装置のように、同一の成膜室２０１内で、ガス供給管２０２から供給される原料ガスの組成を順次切り換えて、図１０を参照して説明した第１ないし第４の絶縁膜７１〜７４を形成する方法がある。
【００７８】
また、図１３に示す常圧ＣＶＤ装置のように、組成の異なる原料ガスが供給される複数の成膜室２０３〜２０６を有し、ロボットアーム２０７で基板を成膜室２０３〜２０６に順送りに搬入し、それぞれの成膜室２０３〜２０６において、第１ないし第４の絶縁膜７１〜７４を形成する各種のシリケートガラスを順位形成してもよい。
【００７９】
［液晶装置の構成］
以上の方法により製造したアクティブマトリクス基板１０を用いた液晶装置１００の全体構成を図１４および図１５を参照して説明する。なお、図１４は、液晶装置１００をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１５は、対向基板２０を含めて示す図１４のＨ−Ｈ′断面図である。
【００８０】
図１４において、アクティブマトリクス基板１０の上には、シール材５２がその縁に沿って設けれらており、その内側領域には、遮光性材料からなる額縁５３が形成されている。シール材５２の外側の領域には、データ線駆動回路１０１および実装端子１０２がアクティブマトリクス基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。更にアクティブマトリクス基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁５３の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、アクティブマトリクス基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。そして、図１５に示すように、図１４に示したシール材５２とほぼ同じ輪郭をもつ対向基板２０が当該シール材５２によりアクティブマトリクス基板１０に固着されている。
【００８１】
このように形成した液晶装置は、たとえば、投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置１００にはカラーフィルタが形成されていない。但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示以外にも、カラー液晶テレビなどといったカラー液晶表示装置を構成することができる。さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００８２】
［その他の実施の形態］
なお、本発明は、アクティブマトリクス基板だけでなく、ＬＳＩなど、各種の半導体装置、あるいは液晶装置だけでなくエレクトロフミネッセンス等各種電気光学装置に適用することができる。
【００８３】
【発明の効果】
以上のとおり、本発明では、下層側層間絶縁膜および上層側層間絶縁膜に対してコンタクトホールを形成する際に、たとえウエットエッチングを行っても、上層側層間絶縁膜が下層側層間絶縁膜に直接、接しているのは、第２の絶縁膜に用いたボロンリンシリケートガラスと比較して下層側層間絶縁膜に対する密着性が高く、かつ、エッチング速度が遅いシリケートガラスからなる第１の絶縁膜である。従って、コンタクトホールを形成する際に、ウエットエッチングを用いても、下層側層間絶縁膜と上層側層間絶縁膜との境界面に沿ってエッチングが進行しない。それ故、下層側層間絶縁膜と上層側層間絶縁膜との境界面にＶ字形状の切り込みなどが形成されないので、上層側層間絶縁膜の上に形成した電極は、コンタクトホール内で断線することなく、導電領域に電気的接続する。よって、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置用の液晶装置において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。
【図２】図１に示す液晶装置において、アクティブマトリクス基板に形成された各画素の構成を示す平面図である。
【図３】本発明の実施の形態１に係る液晶装置における図２のＡ−Ａ′線に相当する位置での断面図である。
【図４】図３に示すアクティブマトリクス基板において、画素電極とＴＦＴのドレイン領域とをコンタクトホールを介して電気的に接続する部分を拡大して示す断面図である。
【図５】（ａ）〜（ｃ）は、図３に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図６】（ａ）〜（ｄ）は、図３に示すアクティブマトリクス基板の製造方法において、図６に示す工程に続いて行う各工程の工程断面図である。
【図７】（ａ）〜（ｅ）は、図３に示すアクティブマトリクス基板の製造方法において、図６に示す工程に続いて行う各工程の工程断面図である。
【図８】（ａ）〜（ｃ）は、図３に示すアクティブマトリクス基板の製造方法において、図７に示す工程に続いて行う各工程の工程断面図である。
【図９】（ａ）〜（ｃ）は、図３に示すアクティブマトリクス基板の製造方法において、図８に示す工程に続いて行う各工程の工程断面図である。
【図１０】（ａ）〜（ｅ）は、図８（ｃ）に示す上層側層間絶縁膜の形成工程を拡大して示す工程断面図である。
【図１１】（ａ）〜（ｃ）は、図８（ｃ）に示す上層側層間絶縁膜の形成工程の後に行うコンタクトホールの形成工程を拡大して示す工程断面図である。
【図１２】図１０に示す上層側層間絶縁膜の形成工程に用いる常圧ＣＶＤ装置の一例を示す説明図である。
【図１３】図１０に示す上層側層間絶縁膜の形成工程に用いる別の常圧ＣＶＤ装置の一例を示す説明図である。
【図１４】液晶装置を対向基板の側からみたときの平面図である。
【図１５】図１４のＨ−Ｈ′線における断面図である。
【図１６】（ａ）、（ｂ）はそれぞれ、従来のアクティブマトリクス基板において、画素電極とＴＦＴのドレイン領域とをコンタクトホールを介して電気的に接続する部分を拡大して示す断面図、およびその問題点を示す説明図である。
【符号の説明】
１ａ 半導体層
１ａ′ チャネル形成用領域
１ｂ 低濃度ソース領域
１ｃ 低濃度ドレイン領域
１ｄ 高濃度ソース領域
１ｅ 高濃度ドレイン領域
２ ゲート絶縁膜
３ａ 走査線
５、８ コンタクトホール
６ａ データ線
７ 上層側層間絶縁膜
９ａ 画素電極
１０ アクティブマトリクス基板
１１ａ 遮光膜
１２ 下地保護膜
２０ 対向基板
２３ 対向基板側遮光膜
３０ 画素スイッチング用のＴＦＴ
５０ 液晶
５３ 額縁
７０ 蓄積容量
７１ 上層側層間絶縁膜を構成する第１の絶縁膜
７２ 上層側層間絶縁膜を構成する第２の絶縁膜
７３ 上層側層間絶縁膜を構成する第３の絶縁膜
７４ 上層側層間絶縁膜を構成する第４の絶縁膜
１００ 液晶装置
【発明の属する技術分野】
本発明は、半導体装置、アクティブマトリクス基板、このアクティブマトリクス基板を用いた電気光学装置、および半導体装置の製造方法に関するものである。さらに詳しくは、層間絶縁膜を介しての電気的接続構造の最適化技術に関するものである。
【０００２】
【従来の技術】
画素スイッチング用の素子として薄膜トランジスタ（以下、ＴＦＴと称す。）を用いた液晶装置などの電気光学装置に用いるアクティブマトリクス基板、ＬＳＩなど、いずれの半導体装置でも、層間絶縁膜の上層および下層にそれぞれ形成された電極（配線も含む。）同士については、層間絶縁膜にコンンタクトホールを形成するとともに、このコンタクトホールを上層の電極で埋めるようにして電気的な接続が図られている。但し、層間絶縁膜の下層側には、複数の電極が形成されているため、層間絶縁膜の下層側は平坦とは限らない。従って、層間絶縁膜については、下層側の電極によって形成された凹凸を平坦化する特性が求められる。また、層間絶縁膜の下層側にアルミニウムあるいはその合金などといった比較的、低融点の金属により形成された電極がある場合には、層間絶縁膜については、このような低融点金属が酸化などといった熱劣化を生じない温度条件下で形成しなけばならない。
【０００３】
そこで、半導体装置の分野では、層間絶縁膜として、比較的、低い温度条件下で成膜できるドープトシリケートガラスが用いられている。たとえば、図１６（ａ）に示す例は、図３に示すアクティブマトリクス基板において、画素スイッチング用のＴＦＴ３０の高濃度ドレイン領域１ｅに対して、ゲート絶縁膜２、下層側層間絶縁膜４、および上層側層間絶縁膜７を貫通するコンタクトホール８を介して画素電極９ａを電気的に接続した例である。ここで、下層側層間絶縁膜４と上層側層間絶縁膜７との層間には、アルミニウム膜からなるデータ線６ａが形成されている。この図１６（ａ）に示す例では、ゲート絶縁膜２および下層側層間絶縁膜４については、アルミニウム膜からなるデータ線６ａより先に形成するので、データ線６ａの融点などの制約を受けないので、下層側層間絶縁膜４については、たとえば、８００℃位の温度条件下での減圧ＣＶＤ法により、ノンドープのシリケートガラスが用いられている。これに対して、下層側層間絶縁膜７については、アルミニウム膜からなるデータ線６ａより後に形成するので、データ線６ａの融点よりかなり低めの温度で成膜することができ、かつ、下層側の凹凸を吸収して画素電極９ａをより平坦に形成するのに有利な絶縁膜として、ボロンリンシリケートガラスが用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１６（ａ）に示す接続構造を採用したときには、コンタクトホール８をウエットエッチングで形成すると、図１６（ｂ）に示すように、下層側層間絶縁膜４と上層側層間絶縁膜７との境界面に沿ってエッチングが起こってＶ字形状の切り込み４１が形成されることがある。このような切り込み４１は、画素電極９ａが断線する原因となって好ましくない。また、このような問題点は、アクティブマトリクス基板だけでなく、多層配線を採用する各種の半導体装置でも同様に発生する。
【０００５】
以上の問題点に鑑みて、本発明の課題は、層間絶縁膜を介しての電気的な接続部分の信頼性を向上することのできる半導体装置、アクティブマトリクス基板、このアクティブマトリクス基板を用いた電気光学装置、および半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本願発明者が、図１６（ｂ）に示すようなＶ字形状の切り込み４１が発生する原因について種々、検討を重ねた結果、下層側層間絶縁膜４と上層側層間絶縁膜７との密着性が低いとき、あるいは上層側層間絶縁膜７の下層側層間絶縁膜４と接する部分のエッチング速度が速い場合に下層側層間絶縁膜４と上層側層間絶縁膜７の境界面に沿ってエッチングが起こるためであるという新たな知見を得た。
【０００７】
そこで、本発明では、導電領域と、該導電領域の表面に形成された下層側層間絶縁膜と、該下層側層間絶縁膜の上に形成された上層側層間絶縁膜と、該上層側層間絶縁膜および前記下層側層間絶縁膜に形成されたコンタクトホールを介して、前記上層側層間絶縁膜の上に形成された電極が前記導電領域に電気的に接続する半導体装置において、前記上層側層間絶縁膜は、少なくとも、前記下層側層間絶縁膜の上に形成された第１の絶縁膜と、該第１の絶縁膜の上に形成されたボロンリンシリケートガラスからなる第２の絶縁膜とを備え、前記第１の絶縁膜は、
前記第２の絶縁膜よりも薄く、該第２の絶縁膜を形成するボロンリンシリケートガラスよりもエッチング速度が遅いボロンシリケートガラスであることを特徴とする。
また、本発明では、導電領域と、該導電領域の表面に形成された下層側層間絶縁膜と、該下層側層間絶縁膜の上に形成された上層側層間絶縁膜と、該上層側層間絶縁膜および前記下層側層間絶縁膜に形成されたコンタクトホールを介して、
前記上層側層間絶縁膜の上に形成された電極が前記導電領域に電気的に接続する半導体装置において、
前記上層側層間絶縁膜は、少なくとも、前記下層側層間絶縁膜の上に形成された第１の絶縁膜と、該第１の絶縁膜の上に形成されたボロンリンシリケートガラスからなる第２の絶縁膜と、前記第２の絶縁膜の上に形成されたボロンシリケートガラスからなる第３の絶縁膜と、該第３の絶縁膜の上に形成されたノンドープのシリケートガラスからなる第４の絶縁膜と、を備え、
前記第１の絶縁膜は、前記第２の絶縁膜よりも薄く、該第２の絶縁膜を形成するボロンリンシリケートガラスよりもエッチング速度が遅いドープトシリケートガラスであることを特徴とする
【０００８】
また、本発明では、導電領域と、該導電領域の上に形成された下層側層間絶縁膜と、該下層側層間絶縁膜の上に形成された上層側層間絶縁膜と、該上層側層間絶縁膜および前記下層側層間絶縁膜に形成されたコンタクトホールを介して、前記上層側層間絶縁膜の上に形成された電極が前記導電領域に電気的に接続する接続構造を有する半導体装置において、前記上層側絶縁膜は、少なくとも、前記下層側層間絶縁膜の上に形成された第１の絶縁膜と、該第１の絶縁膜の上に形成されたボロンリンシリケートガラスからなる第２の絶縁膜とを備え、前記第１の絶縁膜は、前記第２の絶縁膜よりも薄くて該第２の絶縁膜を形成するボロンリンシリケートガラスよりもシリケートガラスに対する密着性の高いドープトシリケートガラスであることを特徴とする。
【０００９】
本発明では、前記第１の絶縁膜として、前記第２の絶縁膜に用いたボロンリンシリケートガラスと比較してボロン濃度が高くて、リン濃度の低いボロンリンシリケートガラス、あるいはボロンシリケートガラスを用いることができる。
【００１０】
本発明では、下層側層間絶縁膜および上層側層間絶縁膜に対してコンタクトホールを形成する際に、たとえウエットエッチングを行っても、上層側層間絶縁膜が下層側層間絶縁膜に直接、接しているのは、第２の絶縁膜に用いたボロンリンシリケートガラスと比較して下層側層間絶縁膜に対する密着性が高く、かつ、エッチング速度が遅いシリケートガラスからなる第１の絶縁膜である。従って、コンタクトホールを形成する際に、ウエットエッチングを用いても、下層側層間絶縁膜と上層側層間絶縁膜との境界面に沿ってエッチングが進行しない。それ故、下層側層間絶縁膜と上層側層間絶縁膜との境界面にＶ字形状の切り込みなどが形成されないので、上層側層間絶縁膜の表面に形成した電極は、コンタクトホール内で断線することなく、導電領域に電気的接続する。よって、信頼性の高い半導体装置を提供することができる。
【００１１】
本発明において、前記下層側層間絶縁膜は、たとえば、ノンドープのシリケートガラスである。
【００１２】
また、本発明では、前記上層側層間絶縁膜は、前記第２の絶縁膜の上に形成されたボロンシリケートガラスからなる第３の絶縁膜と、該第３の絶縁膜の上に形成されたノンドープのシリケートガラスからなる第４の絶縁膜を備えていることが好ましい。このように構成すると、吸湿しやすいボロンリンシリケートガラスからなる第２の絶縁膜をボロンシリケートガラスからなる第３の絶縁膜で保護することができ、かつ、ノンドープのシリケートガラスからなる第４の絶縁膜によって、後工程で行う洗浄やウエットエッチングなどからボロンシリケートガラスからなる第３の絶縁膜を保護することができる。
【００１３】
本発明において、前記上層側層間絶縁膜よりも下層側にはアルミニウム電極を備えている場合がある。
【００１４】
本発明において、前記導電領域は、たとえば、薄膜トランジスタのソース領域あるいはドレイン領域である。すなわち、本発明は、液晶装置などの電気光学装置において、走査線と、データ線と、前記走査線とデータ線に接続された薄膜トランジスタと、前記薄膜トランジスタに接続された画素電極とを有するアクティブマトリクス基板に適用することができる。この場合には、前記電極は、たとえば、前記コンタクホールを介して薄膜トランジスタのドレイン領域（導電領域）に電気的に接続する画素電極である。
【００１５】
このアクティブマトリクス基板を用いて電気光学装置を形成するには、前記画素電極に電気光学物質を介して対向する共通電極を形成する。
【００１６】
本発明に係る半導体尾装置の製造方法では、前記下層側層間絶縁膜および前記上層側層間絶縁膜を形成した後、前記コンタクトホールを形成する際には、ドライエッチングを行なった後、ウエットエッチングを行うことを特徴とする。このように構成すると、ウエットエッチング時に、下層側層間絶縁膜よりも上層側層間絶縁膜においてエッチングが速く進行するので、内周面が斜め上向きのコンタクトホールを形成することができる。それ故、コンタクトホールを介しての電気的な接続部分の信頼性が向上する。
【００１７】
本発明において、前記上層側層間絶縁膜を形成する際には、同一の成膜室内で原料ガスの組成を切り換えながら成膜を連続的に行うことにより、各シリケートガラスを連続的に形成していく方法を採用してもよい。また、前記上層側層間絶縁膜を形成する際には、原料ガスの組成が異なる複数の成膜室で順次、成膜を行うことにより、各シリケートガラスを連続的に形成していく方法を採用してもよい。
【００１８】
本発明において、前記上層側層間絶縁膜を形成する際には、テトラエチル・オルソシリケート−オゾン系の原料ガスを用いることが好ましい。
【００１９】
本発明において、前記上層側層間絶縁膜を形成する際には、成膜温度が４５０℃以下の条件で行うことが好ましい。このように構成すると、上層側層間絶縁膜より下層側にアルミニウムあるいはアルミニウム合金からなる電極などが形成してあっても、このような温度条件であれば、電極を損傷、劣化させない。
【００２０】
また、本発明では、前記下層側層間絶縁膜を形成する際には、成膜温度が８００℃前後の減圧ＣＶＤ法によってノンドープのシリケートガラスを形成してもよい。
【００２１】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。なお、以下の説明では、半導体装置、あるいは電気光学装置の一例として、アクティブマトリクス型の液晶装置に用いるアクティブマトリクス基板に対して、本発明を適用した例を説明する。また、本発明を適用したアクティブマトリクス基板でも、図１６を参照して説明した構造と略同様な接続構造を採用しているので、対応する部分には同一の符号を付して説明する。
【００２２】
［液晶装置の全体構成］
アクティブマトリクス型の液晶装置の構成および動作について、図１から図３を参照して説明する。図１は、液晶装置の画像表示領域を構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図２は、データ線、走査線、画素電極、遮光膜などが形成されたアクティブマトリクス基板において相隣接する画素の平面図である。図３は、図２のＡ−Ａ′線に相当する位置での断面、およびアクティブマトリクス基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２３】
図１において、液晶装置の画像表示領域において、マトリクス状に形成された複数の画素の各々には、画素電極９ａ及び画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００２４】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加することがある。たとえば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００２５】
図２において、液晶装置のアクティブマトリクス基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ′により輪郭が示されている。）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ、走査線３ａおよび容量線３ｂが形成されている。データ線６ａは、コンタクトホール５を介してポリシリコン膜からなる半導体層１ａのうち後述のソース領域に電気的に接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうち後述のチャネル形成用領域（図中右下がりの斜線の領域）に対向するように走査線３ａが通っている。
【００２６】
図３に示すように、液晶装置１００は、アクティブマトリクス基板１０と、これに対向配置される対向基板２０とを備えている。アクティブマトリクス基板１０の基体は、石英基板や耐熱性ガラス板などの透明基板１０ｂからなり、対向基板２０の基体もまた、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。アクティブマトリクス基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜６４が形成されている。画素電極９ａは、たとえばＩＴＯ（Indium Ti Oixde）膜等の透明な導電性薄膜からなる。また、配向膜６４は、たとえばポリイミド薄膜などの有機薄膜からなる。
【００２７】
アクティブマトリクス基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が形成されている。ここに示すＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、走査線３ａから供給される走査信号の電界によりチャネルが形成される半導体膜１ａのチャネル形成用領域１ａ′、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ並びに低濃度ドレイン領域１ｃ、および半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００２８】
本形態において、データ線６ａは、アルミニウム等の金属膜や金属シリサイド等の合金膜等から構成されている。また、走査線３ａ、ゲート絶縁膜２および下地保護膜１２の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５、および高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された下層側層間絶縁膜４が形成されている。このソース領域１ｄへのコンタクトホール５を介して、アルミニウム膜からなるデータ線６ａが高濃度ソース領域１ｄに電気的に接続されている。さらに、データ線６ａ（ソース電極）および下層側層間絶縁膜４の上には上層側層間絶縁膜７が形成されている。ここで、画素電極９ａは、上層側層間絶縁膜７の上に形成され、ゲート絶縁膜２、下層側層間絶縁膜４および上層側層間絶縁膜７に形成されたコンタクトホール８を介して高濃度ドレイン領域１ｅに接続されている。
【００２９】
ここで、ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＴＦＴ３０は、ゲート電極３ａをマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。
【００３０】
本形態では、ＴＦＴ３０のゲート絶縁膜２をゲート電極３ａに対向する位置から延設して誘電体膜として用いるとともに、半導体１ａを延設して第１電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２電極とすることにより、蓄積容量７０が構成されている。すなわち、半導体１ａの高濃度ドレイン領域１ｅが、データ線６ａおよび走査線３ａの下にまで延設されて、同じくデータ線６ａおよび走査線３ａに沿って延びる容量線３ｂにゲート絶縁膜２（誘電体膜）を介して対向配置されて、第１電極（半導体層）１ｆとされている。
【００３１】
また、本実施形態では、アクティブマトリクス基板１０の基体たる透明基板１０ｂと下地保護膜１２の間には、各画素電極９ａの縦横の境界領域に沿って不透明な高融点金属であるＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｂ（鉛）などからなる遮光膜１１ａ（図２における左下がりの斜線領域）を形成してもよい。
【００３２】
一方、対向基板２０には、その全面に渡って対向電極２１が形成され、その表面には、ラビング処理等の所定の配向処理が施された配向膜６５が形成されている。対向電極２１も、たとえば、ＩＴＯ膜などの透明導電性薄膜からなる。また、対向基板２０の配向膜６５も、ポリイミド薄膜などの有機薄膜からなる。対向基板２０には、各画素の開口領域以外の領域に対向基板側遮光膜２３がマトリクス状に形成されている。このため、対向基板２０の側からの入射光はＴＦＴ３０の半導体層１ａのチャネル形成用領域１ａ′やＬＤＤ（Lightly Doped Drain ）領域１ｂ、１ｃに届くことはない。さらに、対向基板側の遮光膜２３は、コントラストの向上などの機能を有する。
【００３３】
このように構成したアクティブマトリクス基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、後述するシール材により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持される。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。なお、シール材は、アクティブマトリクス基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が配合されている。
【００３４】
（層間絶縁膜の構成）
図４は、コンタクトホール８を介して画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとが電気的に接続している部分の拡大断面図である。
【００３５】
このように構成したアクティブマトリクス基板１０では、図４に示すように、画素スイッチング用のＴＦＴ３０の高濃度ドレイン領域１ｅに対しては、ゲート絶縁膜２、下層側層間絶縁膜４、および上層側層間絶縁膜７を貫通するコンタクトホール８を介して画素電極９ａが電気的に接続している。ここで、下層側層間絶縁膜４と上層側層間絶縁膜７との層間には、アルミニウム膜からなるデー線６ａが形成されている（図３を参照。）。従って、ゲート絶縁膜２および下層側層間絶縁膜４については、アルミニウム膜からなるデータ線６ａより先に形成するため、データ線６ａの融点などの制約を受けないので、下層側層間絶縁膜４については、たとえば、８００℃位の温度条件下での減圧ＣＶＤ法により、ノンドープのシリケートガラスが用いられている。これに対して、下層側層間絶縁膜７については、アルミニウム膜からなるデータ線６ａより後に形成するので、データ線６ａの融点よりかなり低めの温度で成膜することができ、かつ、下層側の凹凸を吸収して画素電極９ａをより平坦に形成するのに有利な絶縁膜を用いる必要がある。
【００３６】
そこで、本形態では、上層側層間絶縁膜７には、リンが多くて平坦化という面で優れているボロンリンシリケートガラスを第２の絶縁膜７２（ボロン濃度が約約２重量％、リン濃度が約７重量％）として用いているが、その下層側には、この第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスからなる第１の絶縁膜７１（ボロン濃度が約２〜３重量％、リン濃度が約２〜３重量％）が１００ｎｍ以下、たとえば約４０ｎｍの膜厚で形成され、その上に、厚いボロンリンシリケートガラスからなる第２の絶縁膜７２がたとえば約６６００ｎｍの膜厚で形成されている。従って、上層側層間絶縁膜７において、下層側層間絶縁膜４と接しているのは第１の絶縁膜７１である。
【００３７】
また、本形態の上層側絶縁膜７では、第２の絶縁膜７２の上には、ボロンシリケートガラスからなる第３の絶縁膜７３がたとえば約４０ｎｍの膜厚で形成され、この第３の絶縁膜７３の上には、ノンドープのシリケートガラスからなる第４の絶縁膜７４がたとえば約１００ｎｍの膜厚で形成されている。従って、本実施形態では、第４の絶縁膜７４の上に画素電極９ａが形成されている。ここで、第３の絶縁膜７３は、吸湿しやすいボロンリンシリケートガラスからなる第２の絶縁膜７２を保護する機能を有している。また、ノンドープのシリケートガラスからなる第４の絶縁膜７４は、後工程で行う洗浄などからボロンシリケートガラスからなる第３の絶縁膜７３を保護する機能を有している。
【００３８】
また、本形態においては、ウエットエッチングを行うと、下層側層間絶縁膜４よりも上層側層間絶縁膜７においてエッチングが速く進行するのを利用して、コンタクトホール８を形成する際に、ドライエッチングを行なった後、ウエットエッチングを行うことにより、コンタクトホール８の内周面８１を斜め上向きに形成してある。このため、画素電極９ａがコンタクトホール８内で途切れることがないので、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとの電気的な接続の信頼性が高い。
【００３９】
ここでは、第１の絶縁膜７１として、第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスを形成した例を説明したが、第１の絶縁膜７１としてボロンシリケートガラスを形成しても略同様な効果を得ることができる。この場合の構成は、第１の絶縁膜７１として、第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスを用いた場合と同様に表わされるので、その説明を省略する。
【００４０】
（アクティブマトリクス基板の製造方法）
このように構成した液晶表示装置用のアクティブマトリクス基板１０の製造方法を図５ないし図９を参照して説明する。
【００４１】
図５ないし図９は、いずれも本形態のアクティブマトリクス基板１０の製造方法を示す工程断面図であり、図２のＡ−Ａ′線に相当する。
【００４２】
図５（ａ）に示すように、アクティブマトリクス基板１０の基体たる透明基板１０ａを用意する。この透明基板１０ａについては、縦型拡散炉内などで、Ｎ2 （窒素）などの不活性ガス雰囲気、かつ、約９００℃〜約１３００℃の高温雰囲気中で熱処理を行い、後に実施される高温プロセスにおいて歪みが少なくなるように前処理しておく。すなわち、製造プロセスにおける最高温度に合わせて予め透明基板１０ａを最高温度と同等の温度か、あるいはそれ以上の温度で熱処理しておく。たとえば、製造プロセスにおける最高温度が１１５０℃であれば、この前処理工程では透明基板１０ａを１１５０℃位で３０秒から３０分間、加熱する。ここで、１１５０℃という温度は、透明基板１０ａを構成する材料の歪点に近い温度である。
【００４３】
次に、図５（ｂ）に示すように、透明基板１０ａの全面に、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂなどの金属単体あるいは合金をスパッタ等により、１０００ｎｍ〜３０００ｎｍ程度の層厚で形成した後（成膜工程）、この金属膜上にフォトリソグラフィ技術を用いてレジストマスクを形成し、このレジストマスクを介して金属膜に対しエッチングを行うことにより、遮光膜１１ａを形成しても良い。なお、遮光膜１１ａは、少なくともＴＦＴ３０の半導体層のうちチャンネル領域１ａ、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、を透明基板１０ｂの裏面から見て覆うように形成すると良い。
【００４４】
次に、図５（ｃ） に示すように、遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ノンドープのシリケートガラス、リンシリーケートガラス）、ボロンシリケートガラス、ボロンリンシリケートガラスなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地保護膜１２を形成する。下地保護膜１２の層厚は、約５００ｎｍ〜１５０００ｎｍ、好ましくは約６０００ｎｍ〜８０００ｎｍの厚さとなる。或いは、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜を約５００ｎｍの比較的薄い厚さに堆積し、厚さ約２０００ｎｍの多層構造を持つ下地保護膜１２を形成しても良い。更に、このようなシリケートガラス膜に重ねて又は代えて、ＳＯＧ（スピンオンガラス：紡糸状ガラス）をスピンコートして又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施すことにより、平坦な膜を形成しても良い。このように、下地保護膜１２の上面をスピンコート処理又はＣＭＰ処理により平坦化しておけば、その上に後でＴＦＴ３０を形成しやすいという利点がある。
【００４５】
次に、図６（ａ） に示すように、下地保護膜１２の上に、約４５０℃〜約５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００ｃｃ／ｍｉｎ〜約６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力が約２０Ｐａ〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、約６００℃〜約７００℃にて約１時間〜約１０時間、好ましくは、約４時間〜約６時間のアニール処理を窒素雰囲気中で施することにより、ポリシリコン膜１を約５００ｎｍ〜約２０００ｎｍの厚さ、好ましくは約１０００ｎｍの厚さとなるまで固相成長させる。
【００４６】
この際、画素スイッチング用のＴＦＴ３０をｎチャネル型とする場合には、当チャネル形成用領域にＳｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素のドーパンドを僅かにイオン注入等によりドープしてもよい。また、画素スイッチング用ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのIII 族元素のドーパンドを僅かにイオン注入等によりドープしても良い。なお、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜１を直接形成しても良い。あるいは、減圧ＣＶＤ法等により堆積したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化（アモルファス化）し、その後アニール処理等により再結晶化させてポリシリコン膜１を形成しても良い。
【００４７】
次に、図６（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、図２に示したパターンの半導体層１ａを形成する。すなわち、データ線６ａ下で容量線３ｂが形成される領域、および走査線３ａに沿って容量線３ｂが形成される領域には、ＴＦＴ３０を構成する半導体層１ａから延設された第１電極１ｆを形成する。
【００４８】
次に、図６（ｃ）に示すように、ＴＦＴ３０を構成する半導体層１ａと共に第１電極１ｆを約９００℃〜約１３００℃の温度、好ましくは約１１５０℃の温度により熱酸化することにより、約３００ｎｍの比較的薄い熱酸化シリコン膜を形成する。
【００４９】
次に、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜を約５００ｎｍの比較的薄い厚さに堆積し、多層構造を持つゲート絶縁膜２、および蓄積容量形成用の誘電体膜を形成する。この結果、第１電極１ｆの厚さは、約３００ｎｍ〜約１５００ｎｍの厚さ、好ましくは約３５０ｎｍ〜約５００ｎｍの厚さとなり、容量形成用の誘電体膜（ゲート絶縁膜２）の厚さは、約２００ｎｍ〜約１５００ｎｍの厚さ、好ましくは約３００ｎｍ〜約１０００ｎｍの厚さとなる。ここで、ポリシリコン膜１は、約１１５０℃の温度条件下での熱酸化のみで単一層構造を持つゲート絶縁膜２を形成してもよい。
【００５０】
また、ポリシコン層１のうち、第１電極１ｆとなる半導体層部分に、例えば、Ｐイオンをドーズ量約３×１０12／ｃｍ2 でドープして低抵抗化させておく。
【００５１】
次に、図６（ｄ）に示すように、減圧ＣＶＤ法等によりポリシリコン膜３を堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープドシリコン膜を用いても良い。
【００５２】
次に、図７（ａ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示したパターンの走査線３ａおよび容量線３ｂを形成する。これらの容量線３ｂおよび走査線３ａの層厚は、例えば、約３５００ｎｍである。
【００５３】
次に、図７（ｂ）に示すように、図３に示したＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、まず低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃを形成するために、走査線３ａを拡散マスクとして、ＰなどのＶ族元素のドーパント２００を低濃度で（例えば、Ｐイオンを１×１０13／ｃｍ2 〜３×１０13／ｃｍ2 のドース量にて）ドープする。これにより走査線３ａ下の半導体層１ａは、チャネル形成用領域１ａ′となる。この不純物のドープにより容量線３ｂおよび走査線３ａも低抵抗化される。
【００５４】
続いて、図７（ｃ）に示すように、ＴＦＴ３０の高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジストマスク２０２を走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパンド２０１を高濃度でドープする。また、ＴＦＴ３０をｐチャネル型としても良い。なお、低濃度のドープを行わずに、オフセット構造のＴＦＴとしても良く、走査線３ａ（ゲート電極）をマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしても良い。この不純物のドープにより容量線３ｂおよび走査線３ａはさらに低抵抗化する。
【００５５】
次に、図７（ｄ）に示すように、ＴＦＴ３０における走査線３ａ、容量線３ｂおよび走査線３ａを覆うように、例えば、原料ガスとしてＴＥＯＳ−Ｏ３（オゾン）を用い、温度条件を約８００℃に設定した減圧ＣＶＤ法によって、ノンドープのシリケートガラスからなる下層側層間絶縁膜４を形成する。下層側層間絶縁膜４の層厚は、約５０００ｎｍ〜約１５０００ｎｍが好ましい。
【００５６】
次に、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを活性化するために、約１０００℃のアニール処理を２０分程度行った後、図７（ｅ）に示すように、データ線３１に対するコンタクトホール５を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング、あるいはウエットエッチングにより形成する。
【００５７】
次に、図８（ａ）に示すように、第１層間絶縁層４の上に、スパッタ処理等により、アルミニウム膜６を、約１０００ｎｍ〜約５０００ｎｍの厚さ、好ましくは約３０００ｎｍに堆積する。
【００５８】
次に、図８（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【００５９】
次に、図８（ｃ）に示すように、データ線６ａ上を覆うように上層側層間絶縁膜７を形成する。この上層側層間絶縁膜７の層厚は、全体で約５０００ｎｍ〜約１５０００ｎｍが好ましい。この工程の詳細な内容は、図１１を参照して後述する。
【００６０】
次に、コンタクトホール８を形成するためのレジストマスク８ｂを形成する。
【００６１】
次に、レジストマスク８ｂを介して上層側層間絶縁膜７をエッチングして、図９（ａ）に示すように、ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的接続するためのコンタクトホール８を形成する。この工程の詳細な内容は、図１１を参照して後述する。
【００６２】
次に、図９（ｂ）に示すように、上層側層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５００ｎｍ〜約２０００ｎｍの厚さに堆積する。
【００６３】
次に、フォトリソグラフィ工程、エッチング工程等により透明導電性薄膜９をパターニングして、図９（ｃ）に示すように、画素電極９ａを形成する。なお、液晶装置１００を反射型の液晶表示装置に用いる場合には、アルミニウムなどの反射率の高い不透明な材料から画素電極９ａを形成する。
【００６４】
次に、画素電極９ａに上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜（図示せず。）が形成される。
【００６５】
（上層側層間絶縁膜７およびコンタクトホール８の形成工程の詳細説明）
図１０（ａ）〜（ｅ）は、上層側層間絶縁膜７の形成工程を拡大して示す工程断面図である。図１１（ａ）〜（ｃ）は、コンタクトホール８の形成工程を拡大して示す工程断面図である。
【００６６】
図８（ｃ）を参照して説明した上層側層間絶縁膜７の形成工程では、まず、図１０（ａ）に示すように形成されたノンドープのシリケートガラスからなる下層側層間絶縁膜４の上に、図１０（ｂ）に示すように、例えば、原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）に、ＴＥＢなどの有機ボロンと、ＴＭＰＯなどの有機リンを加えた混合ガスを用い、成膜温度を約３８０℃に設定した常圧ＣＶＤ法により、後で形成する第２の絶縁膜７２よりもボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスからなる第１の絶縁膜７１を１００ｎｍ以下、たとえば約４０ｎｍの膜厚で形成する。ここで、原料ガスとして、オゾン濃度を８０ｇ／ｍ３とし、キャリア（窒素ガス）の流量を１８Ｌ（ＳＬＭ）とし、有機シリコンとしてのＴＥＯＳのバブリング流量を２．５ＳＬＭとし、有機ボロンとしてのＴＥＢのバブリング流量を１．８ＳＬＭとし、有機リンとしてのＴＭＯＰのバブリング流量を０．５ＳＬＭとしたとき、第１の絶縁膜７１のボロン濃度は約４〜５重量％であり、リン濃度も約２〜３重量％であった。
【００６７】
次に、図１０（ｃ）に示すように、第１の絶縁膜７１の表面に、例えば、原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）に、ＴＥＢなどの有機ボロンと、ＴＭＰＯなどの有機リンを加えた混合ガスを用い、成膜温度を約３８０℃に設定した常圧ＣＶＤ法により、ボロン濃度およびリン濃度が通常のボロンリンシリケートガラスからなる第２の絶縁膜７２をたとえば約６６００ｎｍの膜厚で形成する。ここで、原料ガスとして、オゾン濃度を８０ｇ／ｍ３とし、キャリア（窒素ガス）の流量を１８Ｌ（ＳＬＭ）とし、有機シリコンとしてのＴＥＯＳのバブリング流量を２．５ＳＬＭとし、有機ボロンとしてのＴＥＢのバブリング流量を０．９ＳＬＭとし、有機リンとしてのＴＭＯＰのバブリング流量を２．０ＳＬＭとしたとき、第２の絶縁膜７１のボロン濃度は約２重量％であり、リン濃度は約７重量％であった。
【００６８】
次に、図１０（ｄ）に示すように、第３の絶縁膜７３の上に、例えば、原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）に、ＴＥＢなどの有機ボロンを加えた混合ガスを用い、成膜温度を約３８０℃に設定した常圧ＣＶＤ法により、ボロンシリケートガラスからなる第３の絶縁膜７３をたとえば約４０ｎｍの膜厚で形成する。
【００６９】
次に、図１０（ｅ）に示すように、第４の絶縁膜７４の表面に、例えば、原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）を用い、成膜温度を約３８０℃に設定した常圧ＣＶＤ法により、ノンドープのシリケートガラスからなる第４の絶縁膜７４をたとえば約１００ｎｍの膜厚で形成する。
【００７０】
このようにして上層側層間絶縁膜７を形成した後、図１１（ａ）に示すように、コンタクトホール８を形成するためのレジストマスク８ｂを形成した後、本形態では、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングを行う。このような異方性エッチングを行うと、図１１（ｂ）に示すように、開孔形状がマスク形状とほぼ同じのコンタクトホール８を形成できる。
【００７１】
次に、本形態では、レジストマスク８ｂを介してウエットエッチングを行う。その結果、下層側層間絶縁膜４よりも上層側層間絶縁膜７においてエッチングが速く進行し、コンタクトホール８の内周面８１は、斜め上向きにエッチングされる。
【００７２】
このため、本形態によれば、図４を参照して説明したように、画素電極９ａがコンタクトホール８内で途切れることがないので、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとの電気的な接続の信頼性が高い。
【００７３】
また、本形態では、下層側層間絶縁膜４および上層側層間絶縁膜７に対してコンタクトホール８を形成する際に、たとえウエットエッチングを行っても、上層側層間絶縁膜８が下層側層間絶縁膜４に直接、接しているのは、第２の絶縁膜７２と比較してボロン濃度が高く、リン濃度が低いボロンリンシリケートガラスからなる第１の絶縁膜７１であり、この第１の絶縁膜７１は、通常のボロンリンシリケートガラスからなる第２の絶縁膜７２と比較して下層側層間絶縁膜４に対する密着性が高く、かつ、エッチング速度が遅い。従って、コンタクトホール８を形成する際に、ウエットエッチングを用いても、下層側層間絶縁膜４と上層側層間絶縁膜７との境界面に沿ってエッチングが進行しない。それ故、下層側層間絶縁膜４と上層側層間絶縁膜７との境界面には、図１６（ｂ）を参照して説明したようなＶ字形状の切り込みなどが形成されないので、上層側層間絶縁膜７の表面に形成した画素電極９ａは、コンタクトホール８内で断線することなく、ＴＦＴ３０の高濃度ドレイン領域１ｅに確実に電気的接続する。また、第１の絶縁膜７１は、リン濃度が低いため、平坦化という面で劣っていても、その表面側にはリンの濃度が高くて平坦化に有利なボロンリンシリケートガラスからなる第２の絶縁膜７２を形成するので、上層側層間絶縁膜７全体としては平坦化という面で支障がない。よって、信頼性の高いアクティブマトリクス基板１０を形成することができる。
【００７４】
また、常圧ＣＶＤ法で成膜する際の原料ガスとして、ＴＥＯＳ−Ｏ３（オゾン）系を用いたので、段差被覆性に優れているという利点もある。
【００７５】
ここでは、第１の絶縁膜７１として、第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスを形成した例を説明したが、第１の絶縁膜７１としてボロンシリケートガラスを形成しても略同様な効果を得ることができる。この場合の構成も、第１の絶縁膜７１として、第２の絶縁膜７２と比較してボロン濃度が高くてリン濃度の低いボロンリンシリケートガラスを用いた場合と同様に表わされるので、その説明を省略する。
【００７６】
（成膜装置の構成）
図１２および図１３はそれぞれ、図１０に示す上層側層間絶縁膜の形成工程に用いる各常圧ＣＶＤ装置の一例を示す説明図である。
【００７７】
このような複層構造の上層側層間絶縁膜７を形成するにあたっては、図１２に示す常圧ＣＶＤ装置のように、同一の成膜室２０１内で、ガス供給管２０２から供給される原料ガスの組成を順次切り換えて、図１０を参照して説明した第１ないし第４の絶縁膜７１〜７４を形成する方法がある。
【００７８】
また、図１３に示す常圧ＣＶＤ装置のように、組成の異なる原料ガスが供給される複数の成膜室２０３〜２０６を有し、ロボットアーム２０７で基板を成膜室２０３〜２０６に順送りに搬入し、それぞれの成膜室２０３〜２０６において、第１ないし第４の絶縁膜７１〜７４を形成する各種のシリケートガラスを順位形成してもよい。
【００７９】
［液晶装置の構成］
以上の方法により製造したアクティブマトリクス基板１０を用いた液晶装置１００の全体構成を図１４および図１５を参照して説明する。なお、図１４は、液晶装置１００をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１５は、対向基板２０を含めて示す図１４のＨ−Ｈ′断面図である。
【００８０】
図１４において、アクティブマトリクス基板１０の上には、シール材５２がその縁に沿って設けれらており、その内側領域には、遮光性材料からなる額縁５３が形成されている。シール材５２の外側の領域には、データ線駆動回路１０１および実装端子１０２がアクティブマトリクス基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。更にアクティブマトリクス基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁５３の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、アクティブマトリクス基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。そして、図１５に示すように、図１４に示したシール材５２とほぼ同じ輪郭をもつ対向基板２０が当該シール材５２によりアクティブマトリクス基板１０に固着されている。
【００８１】
このように形成した液晶装置は、たとえば、投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置１００にはカラーフィルタが形成されていない。但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示以外にも、カラー液晶テレビなどといったカラー液晶表示装置を構成することができる。さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００８２】
［その他の実施の形態］
なお、本発明は、アクティブマトリクス基板だけでなく、ＬＳＩなど、各種の半導体装置、あるいは液晶装置だけでなくエレクトロフミネッセンス等各種電気光学装置に適用することができる。
【００８３】
【発明の効果】
以上のとおり、本発明では、下層側層間絶縁膜および上層側層間絶縁膜に対してコンタクトホールを形成する際に、たとえウエットエッチングを行っても、上層側層間絶縁膜が下層側層間絶縁膜に直接、接しているのは、第２の絶縁膜に用いたボロンリンシリケートガラスと比較して下層側層間絶縁膜に対する密着性が高く、かつ、エッチング速度が遅いシリケートガラスからなる第１の絶縁膜である。従って、コンタクトホールを形成する際に、ウエットエッチングを用いても、下層側層間絶縁膜と上層側層間絶縁膜との境界面に沿ってエッチングが進行しない。それ故、下層側層間絶縁膜と上層側層間絶縁膜との境界面にＶ字形状の切り込みなどが形成されないので、上層側層間絶縁膜の上に形成した電極は、コンタクトホール内で断線することなく、導電領域に電気的接続する。よって、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置用の液晶装置において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。
【図２】図１に示す液晶装置において、アクティブマトリクス基板に形成された各画素の構成を示す平面図である。
【図３】本発明の実施の形態１に係る液晶装置における図２のＡ−Ａ′線に相当する位置での断面図である。
【図４】図３に示すアクティブマトリクス基板において、画素電極とＴＦＴのドレイン領域とをコンタクトホールを介して電気的に接続する部分を拡大して示す断面図である。
【図５】（ａ）〜（ｃ）は、図３に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図６】（ａ）〜（ｄ）は、図３に示すアクティブマトリクス基板の製造方法において、図６に示す工程に続いて行う各工程の工程断面図である。
【図７】（ａ）〜（ｅ）は、図３に示すアクティブマトリクス基板の製造方法において、図６に示す工程に続いて行う各工程の工程断面図である。
【図８】（ａ）〜（ｃ）は、図３に示すアクティブマトリクス基板の製造方法において、図７に示す工程に続いて行う各工程の工程断面図である。
【図９】（ａ）〜（ｃ）は、図３に示すアクティブマトリクス基板の製造方法において、図８に示す工程に続いて行う各工程の工程断面図である。
【図１０】（ａ）〜（ｅ）は、図８（ｃ）に示す上層側層間絶縁膜の形成工程を拡大して示す工程断面図である。
【図１１】（ａ）〜（ｃ）は、図８（ｃ）に示す上層側層間絶縁膜の形成工程の後に行うコンタクトホールの形成工程を拡大して示す工程断面図である。
【図１２】図１０に示す上層側層間絶縁膜の形成工程に用いる常圧ＣＶＤ装置の一例を示す説明図である。
【図１３】図１０に示す上層側層間絶縁膜の形成工程に用いる別の常圧ＣＶＤ装置の一例を示す説明図である。
【図１４】液晶装置を対向基板の側からみたときの平面図である。
【図１５】図１４のＨ−Ｈ′線における断面図である。
【図１６】（ａ）、（ｂ）はそれぞれ、従来のアクティブマトリクス基板において、画素電極とＴＦＴのドレイン領域とをコンタクトホールを介して電気的に接続する部分を拡大して示す断面図、およびその問題点を示す説明図である。
【符号の説明】
１ａ 半導体層
１ａ′ チャネル形成用領域
１ｂ 低濃度ソース領域
１ｃ 低濃度ドレイン領域
１ｄ 高濃度ソース領域
１ｅ 高濃度ドレイン領域
２ ゲート絶縁膜
３ａ 走査線
５、８ コンタクトホール
６ａ データ線
７ 上層側層間絶縁膜
９ａ 画素電極
１０ アクティブマトリクス基板
１１ａ 遮光膜
１２ 下地保護膜
２０ 対向基板
２３ 対向基板側遮光膜
３０ 画素スイッチング用のＴＦＴ
５０ 液晶
５３ 額縁
７０ 蓄積容量
７１ 上層側層間絶縁膜を構成する第１の絶縁膜
７２ 上層側層間絶縁膜を構成する第２の絶縁膜
７３ 上層側層間絶縁膜を構成する第３の絶縁膜
７４ 上層側層間絶縁膜を構成する第４の絶縁膜
１００ 液晶装置
Claims (9)
- 導電領域と、該導電領域の表面に形成されたノンドープのシリケートガラスである下層側層間絶縁膜と、該下層側層間絶縁膜の上に形成された上層側層間絶縁膜と、該上層側層間絶縁膜および前記下層側層間絶縁膜に形成されたコンタクトホールを介して、前記上層側層間絶縁膜の上に形成された電極が前記導電領域に電気的に接続する半導体装置において、
前記上層側層間絶縁膜は、少なくとも、前記下層側層間絶縁膜の上に形成された第１の絶縁膜と、該第１の絶縁膜の上に形成されたボロンリンシリケートガラスからなる第２の絶縁膜とを備え、
前記第１の絶縁膜は、前記第２の絶縁膜よりも薄く、該第２の絶縁膜を形成するボロンリンシリケートガラスよりもエッチング速度が遅いボロンシリケートガラスであることを特徴とする半導体装置。 - 導電領域と、該導電領域の表面に形成された下層側層間絶縁膜と、該下層側層間絶縁膜の上に形成された上層側層間絶縁膜と、該上層側層間および前記下層側層間絶縁膜に形成されたコンタクトホールを介して、前記上層側層間絶縁膜の上に形成された電極が前記導電領域に電気的に接続する半導体装置において、
前記上層側層間絶縁膜は、少なくとも、前記下層側層間絶縁膜の上に形成された第１の絶縁膜と、該第１の絶縁膜の上に形成されたボロンリンシリケートガラスからなる第２の絶縁膜と、前記第２の絶縁膜の上に形成されたボロンシリケートガラスからなる第３の絶縁膜と、該第３の絶縁膜の上に形成されたノンドープのシリケートガラスからなる第４の絶縁膜と、を備え、
前記第１の絶縁膜は、前記第２の絶縁膜よりも薄く、該第２の絶縁膜を形成するボロンリンシリケートガラスよりもエッチング速度が遅いドープトシリケートガラスであることを特徴とする半導体装置。 - 請求項１又は２のいずれかにおいて、前記上層側層間絶縁膜よりも下層側には、アルミニウムまたはアルミニウム合金からなる電極または配線を備えていることを特徴とする半導体装置。
- 請求項１又は２のいずれかにおいて、前記導電領域は、薄膜トランジスタのソース領域およびドレイン領域の少なくとも一方であることを特徴とする半導体装置。
- 請求項４に記載の半導体装置の接続構造を用いたアクティブマトリクス基板であって、該アクティブマトリクス基板上には走査線と、データ線と、前記走査線に接続され、前記データ線に電気的に接続された薄膜トランジスタと、前記薄膜トランジスタに電気的に接続された画素電極とを有し、前記電極は、前記コンタクホールを介して前記薄膜トランジスタのドレイン領域に電気的に接続する画素電極であることを特徴とするアクティブマトリクス基板。
- 請求項５に記載のアクティブマトリクス基板を用いた電気光学装置であって、前記画素電極に電気光学物質を介して対向する共通電極を備えることを特徴とする電気光学装置。
- 請求項１ないし４のいずれかに記載の半導体装置の製造方法において、前記下層側層間絶縁膜および前記上層側層間絶縁膜を形成した後、前記コンタクトホールを形成する際には、ドライエッチングを行なった後、ウエットエッチングを行うことを特徴とする半導体装置の製造方法。
- 請求項１ないし４のいずれかに記載の半導体装置の製造方法において、前記上層側層間絶縁膜を形成する際には、成膜温度が４００℃以下の条件で行うことを特徴とする半導体装置の製造方法。
- 請求項１ないし４のいずれかに記載の半導体装置の製造方法において、前記下層側層間絶縁膜を形成する際には、成膜温度が８００℃以上の減圧ＣＶＤ法によるノンドープのシリケートガラスを形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14800999A JP3714033B2 (ja) | 1999-05-27 | 1999-05-27 | 半導体装置、アクティブマトリクス基板、電気光学装置、および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14800999A JP3714033B2 (ja) | 1999-05-27 | 1999-05-27 | 半導体装置、アクティブマトリクス基板、電気光学装置、および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340796A JP2000340796A (ja) | 2000-12-08 |
| JP3714033B2 true JP3714033B2 (ja) | 2005-11-09 |
Family
ID=15443072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14800999A Expired - Fee Related JP3714033B2 (ja) | 1999-05-27 | 1999-05-27 | 半導体装置、アクティブマトリクス基板、電気光学装置、および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3714033B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583471B1 (en) * | 1999-06-02 | 2003-06-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having first and second insulating films |
| JP2007041184A (ja) * | 2005-08-02 | 2007-02-15 | Sanyo Epson Imaging Devices Corp | 電気光学装置及びその製造方法 |
| JP5648437B2 (ja) * | 2010-11-15 | 2015-01-07 | セイコーエプソン株式会社 | 電気光学装置および投射型表示装置 |
| CN109428007B (zh) * | 2017-08-29 | 2020-06-26 | 京东方科技集团股份有限公司 | 一种显示基板的制备方法、显示基板及显示装置 |
-
1999
- 1999-05-27 JP JP14800999A patent/JP3714033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000340796A (ja) | 2000-12-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050802 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050815 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080902 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120902 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130902 Year of fee payment: 8 |
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