JP3812276B2 - 電気光学装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は電気光学装置、およびそれを用いた電子機器に関するものである。さらに詳しくは、ソースドレイン配線裏面における入射光の反射防止技術に関するものである。
【0002】
【従来の技術】
液晶を挟持する一対の基板のうち、一方の基板上に画素電極および該画素電極を駆動する画素スイッチング用の薄膜トランジスタ(以下、TFTという。)を備える画素がマトリクス状に配置された電気光学装置は、各種機器の表示装置として、あるいは投射型液晶表示装置のライトバルブとして用いられている。
【0003】
この種の電気光学装置の構成を、図2を借用して説明する。前記の画素電極12および画素スイッチング用TFT10が形成された方の基板はTFTアレイ基板10などと称せられ、各画素電極12の縦横の境界領域に沿ってデータ線9、走査線6および容量線が形成されている。このように、前記TFTアレイ基板10に設けられたデータ線9の裏面は、前記TFT基板10側からの入射光、あるいは対向基板20から入射された反射光を吸収せず、ほとんど反射することにより、トランジスタのチャネルシリコンに光が吸収されることにより光リークを引き起こすため、表示コントラストが不足し、表示の品位を低下させてしまう。
【0004】
【発明が解決しようとする課題】
以上の問題点に鑑みて、本発明の課題は、データ線の裏面における反射光を防止することにより、コントラストの良い表示を行うことができる電気光学装置およびその製造方法を実現することにある。
【0005】
【課題を解決するための手段】
上記課題を解決するために、請求項1に係わる発明では、液晶を挟持する第1および第2の基板のうちの第1の基板上には、画素電極および該画素電極を制御する薄膜トランジスタがマトリクス状に配置され、前記薄膜トランジスタのソース領域にデータ線が電気的に接続された電気光学装置において、前記第1の基板は、透明基板からなり、前記データ線は、前記第1および第2の基板のうちの一方の基板側から入射した光の反射を防止する反射防止膜の上に堆積され、前記データ線及び前記反射防止膜は、前記薄膜トランジスタのゲート電極及びチャネル領域を上側から覆う位置に形成されていることを特徴とする。
【0006】
請求項2に係る発明では、請求項1において、前記反射防止膜はチタンからなることを特徴とする。
【0007】
請求項3に係る発明では、請求項1において、前記反射防止膜はチタンナイトライドからなることを特徴とする。
【0008】
請求項4に係る発明では、請求項1において、前記反射防止膜はチタンおよびチタンナイトライドの2層からなることを特徴とする。
【0009】
このように構成した電気光学装置では、ソースドレイン電極の裏面に反射防止膜が形成されているので、基板側から入射された光は、反射を防止される。従って、ソースドレイン電極の裏面からの光の反射が防止されるので、品位の高い表示を行うことができる。
【0010】
【発明の実施の形態】
(電気光学装置の全体構成)
本発明を適用した電気光学装置の構成および動作について、図1および図2を参照して説明する。図1は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。図2は、画素トランジスタの断面図である。これらの図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0011】
図1において、電気光学装置の画面表示領域において、マトリクス状に形成された複数の画素の各々には、画素電極12を制御するための画素スイッチング用のTFT10が形成されており、画素信号を供給するデータ線9が当該TFT10のソースに電気的に接続されている。データ線9に書き込む画素信号S1、S2・・・Snは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線9同士に対して、グループ毎に供給するようにしてもよい。また、TFT10のゲートには走査線6が電気的に接続されており、所定のタイミングで、走査線6にパルス的に走査信号G1、G2・・・Gmを、この順に線順次で印加するように構成されている。画素電極12は、TFT10のドレインに電気的に接続されており、スイッチング素子であるTFT10を一定期間だけそのオン状態とすることにより、データ線9から供給される画素信号S1、S2・・・Snを各画素に所定のタイミングで書き込む。このようにして画素電極12を介して液晶に書き込まれた所定レベルの画素信号S1、S2、・・・Snは、後述する対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされる。その結果、全体として電気光学装置からは画素信号に応じたコントラストを持つ光が出射する。
【0012】
ここで、保持された画素信号がリークするのを防ぐために、画素電極12と対向電極との間に形成される液晶容量と並列に蓄積容量70を付加することがある。例えば、画素電極12の電圧は、ソース電圧が印加された時間よりも3桁も長い時間だけ蓄積容量70により保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い電気光学装置100が実現できる。なお、蓄積容量70を形成する方法としては、容量を形成するための配線である容量線C1、C2、…Cnとの間に形成する場合、あるいは前段の走査線G1、G2、…Gn−1との間に形成する場合のいずれであってもよい。
【0013】
図2に示すように、電気光学装置100は、TFTアレイ基板10(第1の基板)と、これに対向配置される対向基板20(第2の基板)とを備えている。TFTアレイ基板10は、例えば石英基板からなり、対向基板20は例えばガラス基板や石英基板からなる。TFTアレイ基板10には、画素電極12が設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜(図示せず。)が形成されている。画素電極12は、たとえば、ITO膜(インジウム・ティン・オキサイド膜)等の透明な導電性薄膜からなる。また配向膜は例えば、ポリイミド薄膜などの有機薄膜からなる。
【0014】
TFTアレイ基板10には、各画素電極12に隣接する位置に、各画素電極12をスイッチング制御する画素スイッチング用のTFT10が形成されている。このTFT10は、LDD(Lightly Doped Drain)構造を有しており、トランジスタの光リークを防止するための遮光層4、走査線6(ゲート電極)、走査線C1、C2、…Cnから供給される走査信号の電界によりチャネルが形成される半導体膜4のチャネル形成用領域4c、走査線6と半導体層4とを絶縁するゲート絶縁膜5、データ線9(ソース電極)、半導体層4の低濃度ソース領域(ソース側LDD領域)4b並びに低濃度ドレイン領域(ドレイン側LDD領域)4d、および半導体層4の高濃度ソース領域4a並びに高濃度ドレイン領域4eを備えている。高濃度ドレイン領域4eには、複数の画素電極12のうちの対応する1つが電気的に接続されている。ソース領域4a並びに4b、およびドレイン領域4d並びに4eは、後述のように、半導体層4においてn型のチャネルを形成するか、あるいはp型のチャネルを形成するかに応じて所定濃度のn型用またはp型用のドーパントがドープされることにより形成されている。n型チャネルのTFTは、動作速度が速いという利点があり、画素スイッチング用のTFTとして用いられることが多い。
【0015】
本実施例において、データ線9(ソース電極)は、アルミニウムの合金膜により構成され、データ線9(ソース電極)の下には反射防止膜8が形成されている。また、遮光層2の上には、遮光層2へ通じるコンタクトホールが形成された第1層間絶縁膜3が形成されており、走査線6(ゲート電極)、ゲート絶縁膜5の上には、高濃度ソース領域4aへ通じるコンタクトホールおよび高濃度ドレイン領域4eへ通じるコンタクトホールが各々形成された第2層間絶縁膜7が形成されている。このソース領域4aへのコンタクトホールを介して、データ線9(ソース電極)は高濃度ソース領域4aに電気的に接続されている。さらに、データ線9(ソース電極)および第2層間絶縁膜7の上には第3層間絶縁膜11が形成されている。ここで、画素電極12は、第3層間絶縁膜11の上に形成されているので、第2層間絶縁膜7および第3層間絶縁膜11には高濃度ドレイン領域4eに通じるコンタクトホールが形成されている。従って、高濃度ドレイン領域4eへのコンタクトホールを介して画素電極12は高濃度ドレイン領域4eに電気的に接続されている。なお、画素電極12と高濃度ドレイン領域4eとは、データ線9と同時形成されたアルミニウム電極や走査線6と同時形成されたポリシリコン電極を中継して電気的に接続するようにしても良い。
【0016】
ここで、TFT10は、好ましくは上述のようにLDD構造をもつが、低濃度ソース領域4bおよび低濃度ドレイン領域4dに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、TFT10は、ゲート電極6をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソースおよびドレイン領域を形成したセルフアライン型のTFTであってもよい。なお、本形態では、TFT10のゲート電極6(データ線9)をソース−ドレイン領域4aおよび4e間に1個のみ配置したシングルゲート構造としたが、これらの間に2個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート(ダブルゲート)或いはトリプルゲート以上でTFTを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも1個をLDD構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることが出来る。
【0017】
一方、対向基板20には、その全面に渡って対向電極(共通電極)21が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜(図示せず。)が形成されている。対向電極21も、たとえば、ITO膜などの透明導電性薄膜からなる。また、対向基板20の配向膜も、ポリイミド薄膜などの有機薄膜からなる。
【0018】
このように構成したTFTアレイ基板10と対向基板20とは、画素電極12と対向電極21とが対面するように配置され、かつ、これらの基板間には、後述するのシール材により囲まれた空間内に液晶50が封入され、挟持される。液晶50は、画素電極12からの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶50は、例えば一種または数種のネマティック液晶を混合したものなどからなる。なお、シール材は、TFTアレイ基板10と対向基板20とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサがギャップ材が配合されている。
【0019】
このように構成した電気光学装置100において、TFTアレイ基板10は図3に示すように構成される。すなわち、TFTアレイ基板10には、データ線駆動回路101および走査線駆動回路104も形成され、これらのデータ線駆動回路101および走査線駆動回路104はそれぞれ、複数のデータ線9、走査線6および容量線に各々電気的に接続されている。また、TFTアレイ基板10にはサンプリング回路105が形成され、このサンプリング回路105には、図示しない制御回路から即時表示可能な形式に変換された画像信号が画像信号線106を介して供給されている。従って、走査線駆動回路104がパルス的に走査線6に順番に走査信号を送るのに合わせて、データ線駆動回路101はサンプリング回路105を駆動し、画像信号に応じた信号電圧をデータ線9に送る。
【0020】
その結果、各画素では、図1および図2において、画素信号S1、S2、・・・Snが画素電極12と対向基板20の対向電極21との間で一定期間保持され、液晶50は、画素毎に印加される電圧レベルにより分子集合の配向や秩序が変化する。それ故、たとえば、TFTアレイ基板10の側から入射した光のうち、通過可能な液晶部分に入射された光のみが、対向基板20の側から出射されてくるので、所定の表示を行うことができる。
【0021】
(反射防止膜の膜厚によるソースドレイン電極裏面における反射率の変動)
図4は、反射防止膜8にTiを形成したときのソースドレイン電極裏面における反射率の変動をプロットしたものである。四角印はTiが0nmのとき、菱形印はTiが20nmのとき、三角印はTiが50nmのとき、バツ印はTiが100nmのとき、プラス印はTiが150nmのとき、丸印はTiが200nmのときの反射率をそれぞれ示しており、Tiの膜厚が厚いほど、反射率は低下する傾向を示している。
【0022】
図5は、反射防止膜8にTiNを形成したときのソースドレイン電極裏面における反射率の変動をプロットしたものである。四角印はTiNが0nmのとき、菱形印はTiNが20nmのとき、三角印はTiNが50nmのとき、バツ印はTiNが100nmのとき、プラス印はTiNが150nmのとき、丸印はTiNが200nmのときの反射率をそれぞれ示しており、TiNの膜厚が厚いほど、反射率は低下する傾向を示す。
【0023】
図6は、反射防止膜8として、Tiを20nmを形成し、その上にTiNを形成したときのソースドレイン電極裏面における反射率の変動をプロットしたものである。四角印はTiNが0nmのとき、菱形印はTiNが20nmのとき、三角印はTiNが50nmのとき、バツ印はTiNが100nmのとき、プラス印はTiNが150nmのとき、丸印はTiNが200nmのときの反射率をそれぞれ示しており、TiNの膜厚が厚いほど、反射率は低下する傾向を示しており、Ti単層あるいはTiN単層よりも低い反射率となることがわかる。
【0024】
(対向基板の製造方法)
一方、図3および図4に示した対向基板20については、ガラス基板等が先ず用意され、対向基板側遮光膜23、および表示領域と非表示領域とを区切るための周辺見切り53(図28を参照。)が例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッジング工程を経て形成される。なお、対向基板側遮光膜23および表示画面の周辺見切り53(図28を参照)は、Cr、Ni、Alなどの金属材料の他、カーボンやTiをフォトレジストに分散した樹脂ブラックなどの材料から形成することもある。
【0025】
次に、対向基板20の全面にスパッタ処理等により、ITO等の透明導電性薄膜を、約50nm〜約200nmの厚さに堆積することにより、対向電極21を形成する。更に、対向電極21の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜が形成される。
【0026】
(電気光学装置の製造方法)
このように構成した電気光学装置100のうち、TFTアレイ基板10の製造方法について、図2を用いて説明する。
【0027】
図2に示すように、石英基板、ハードガラス等の透明基板1を用意する。透明基板1については、N2 (窒素)等の不活性ガス雰囲気且つ約900℃〜約1300℃の高温でアニール処理し、後に実施される高温プロセスにおいて歪みが少なくなるように前処理しておくことが好ましい。即ち、製造プロセスにおける最高温度に合わせて予め透明基板1を同じ温度かそれ以上で熱処理しておく。
【0028】
次に、透明基板1の上に、例えば、タングステンシリサイドをスパッタ法により100〜1000nm程度の厚さに堆積することにより得る。本実施例においてはタングステンシリサイドを400nmの厚さに堆積した。なお、この遮光層2の材料は本実施例に限定されるものではなく、作製するデバイスの熱プロセス最高温度に対して安定な材料であればどのような材料を用いても問題はない。例えば他にもタングステン,モリブデン,タンタルなどの高融点金属や多結晶シリコン、さらにはモリブデンシリサイド等のシリサイドが好ましい材料として用いられ、形成法もスパッタ法の他、CVD法、電子ビーム加熱蒸着法などを用いることができる。
【0029】
次に、遮光層2の上に、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第1層間絶縁膜3を形成する。第1層間絶縁膜3の層厚は、約500nm〜約1500nmが好ましい。
【0030】
続いて、第1層間絶縁膜3の上に、約450℃〜約550℃、好ましくは約500℃の比較的低温環境中で、流量約400cc/min〜約600cc/minのモノシランガス、ジシランガス等を用いた減圧CVD(例えば、圧力約20〜40PaのCVD)により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約600℃〜約700℃にて約1時間〜約10時間、好ましくは、約4時間〜約6時間のアニール処理を施することにより、ポリシリコン膜5を約50nm〜約200nmの厚さ、好ましくは約100nmの厚さとなるまで固相成長させる。
【0031】
この際、画素スイッチング用のTFT10をnチャネル型とする場合には、当チャネル形成用領域にSb(アンチモン)、As(砒素)、P(リン)などのV族元素のドーパンドを僅かにイオン注入等によりドープしてもよい。また、画素スイッチング用TFT10をpチャネル型とする場合には、B(ボロン)、Ga(ガリウム)、In(インジウム)などのIII 族元素のドーパンドを僅かにイオン注入等によりドープしても良い。なお、アモルファスシリコン膜を経ないで、減圧CVD法等によりポリシリコン膜6を直接形成しても良い。あるいは、減圧CVD法等により堆積したポリシリコン層にシリコンイオンを打ち込んで一旦非晶質化(アモルファス化)し、その後アニール処理等により再結晶化させてポリシリコン膜5を形成しても良い。
【0032】
TFT10を構成する半導体層4を約900℃〜約1300℃の温度、好ましくは約1000℃の温度により熱酸化することにより、約30nmの比較的薄い熱酸化シリコン膜をゲート絶縁膜5として形成し、さらに減圧CVD法等により高温酸化シリコン膜(HTO膜)や窒化シリコン膜を約50nmの比較的薄い厚さに堆積し、多層構造を持つゲート絶縁膜5を形成する。この結果、半導体層4の厚さは、約30nm〜約150nmの厚さ、好ましくは約35nm〜約50nmの厚さとなる。このように高温熱酸化時間を短くすることにより、8インチ程度の大型ウエーハを使用する場合に熱による反りを防止することが出来る。但し、ポリシリコン層6に対する熱酸化のみで単一層構造を持つゲート絶縁膜5を形成してもよい。また、この工程では、第1電極1fとなる半導体層部分に、例えば、Pイオンをドーズ量約3×1012/cm2でドープして低抵抗化させておく。
【0033】
減圧CVD法等によりポリシリコン層6を堆積した後、リン(P)を熱拡散し、ポリシリコン膜6を導電化する。又は、Pイオンをポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いても良い。
【0034】
つぎに、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、走査線6(ゲート電極)および容量線を形成する。これらの容量線および走査線6の層厚は、例えば、約350nmである。
【0035】
次に、図2に示したTFT10をLDD構造を持つnチャネル型のTFTとする場合、半導体層4に、まず低濃度ソース領域4bおよび低濃度ドレイン領域4dを形成するために、走査線6(ゲート電極)を拡散マスクとして、PなどのV族元素のドーパントを低濃度で(例えば、Pイオンを1×1013/cm2 〜3×1013/cm2 のドース量にて)ドープする。これにより走査線6(ゲート電極)下の半導体層4は、チャネル形成用領域5cとなる。
【0036】
続いて、TFT10の高濃度ソース領域4aおよび高濃度ドレイン領域4eを形成するために、走査線6(ゲート電極)よりも幅の広いマスクでレジストマスクを走査線6(ゲート電極)上に形成した後、同じくPなどのV族元素のドーパンドを高濃度で(例えば、Pイオンを1〜3×1015/cm2 のドース量にて)ドープする。また、TFT10をpチャネル型とする場合、半導体層4に、低濃度ソース領域4bおよび低濃度ドレイン領域4d並びに高濃度ソース領域4aおよび高濃度ドレイン領域4eを形成するために、BなどのIII 族元素のドーパンドを用いてドープする。なお、低濃度のドープを行わずに、オフセット構造のTFTとしても良く、走査線6(ゲート電極)をマスクとして、Pイオン、Bイオン等を用いたイオン注入技術によりセルフアライン型のTFTとしても良い。この不純物のドープにより容量線および走査線6はさらに低抵抗化する。
【0037】
これらの工程と同時並行して、nチャネル型TFTおよびpチャネル型TFTから構成される相補型構造を持つデータ線駆動回路31および走査線駆動回路32等の周辺回路(図3参照)をTFTアレイ基板10上の周辺部に形成する。このように、本実施の形態において画素スイッチング用TFT10はポリシリコンTFTであるので、画素スイッチング用TFT10の形成時にほぼ同一工程で、データ線駆動回路31および走査線駆動回路32等の周辺回路を形成することができ、製造上有利である。
【0038】
次に、TFT10における走査線6(ゲート電極)、容量線および走査線6を覆うように、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第1層間絶縁膜4を形成する。第1層間絶縁膜4の層厚は、約500nm〜約1500nmが好ましい。
【0039】
次に、高濃度ソース領域4aおよび高濃度ドレイン領域4eを活性化するために約1000℃のアニール処理を20分程度行った後、、データ線31(ソース電極)に対するコンタクトホールを、反応性エッジング、反応性イオンビームエッジング等のドライエッチングにより、あるいはウエットエッチングにより形成する。
【0040】
次に、第2層間絶縁膜7の上に、スパッタ処理等により、反射防止膜8を堆積する。反射防止膜8はTi、TiN、あるいはTiとTiNの2層により構成される。この反射防止膜8の上に、A1等の低抵抗金属からなるデータ線(ソース電極)9を、約100nm〜約500nmの厚さ、好ましくは約300nmに堆積する。
【0041】
次に、データ線9(ソース電極)上を覆うように、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第3層間絶縁膜11を形成する。第3層間絶縁膜11の層厚は、約500nm〜約1500nmが好ましい。
【0042】
次に、TFT10において、画素電極12と高濃度ドレイン領域4eとを電気的接続するためのコンタクトホールを、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【0043】
次に、第3層間絶縁膜11の上に、スパッタ処理等により、ITO膜等の画素電極12を、約50nm〜約200nmの厚さに堆積する。
【0044】
次に、フォトリソグラフィ工程、エッチング工程等により画素電極12を形成する。続いて、画素電極12に上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜が形成される。
【0045】
(液晶の封入方法)
このようにして製造したTFTアレイ基板10と対向基板20とは、図2に示すように、配向膜が対面するようにシール材(図示せず。)により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶50の層が形成される。
【0046】
(本発明の実施例を適用した電気光学基板の全体図)
図3は上記の実施例を適用した電気光学基板の全体の平面図を示す。
【0047】
図3に示されているように、この実施例においては、周辺回路は、画素電極がマトリックス状に配置された画像表示領域30の周辺に設けられ、データ線(ソース電極)9に画像データに応じた画像信号を供給するデータ線駆動回路31やゲート電極6を順番に操作するゲート線駆動回路32、パッド領域36を介して外部から入力される画像データを取り込む入力回路33等の回路であり、これらの回路は画素電極スイッチング素子とし、これに抵抗や容量などの負荷素子を組み合わせることで構成される。また、36は電源電圧を供給するために使用されるパッドもしくは端子が形成されたパッド領域である。
【0048】
【発明の効果】
以上のとおり、本発明に係る電気光学装置では、ソースドレイン電極の裏面に反射防止膜が形成されているので、入射された光は反射を防止される。従って、トランジスタの光リークを防止することができ、品位の高い表示を行うことができる。
【図面の簡単な説明】
【図1】本発明を適用した電気光学装置において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図。
【図2】本発明を適用した電気光学装置の一例を示す断面図。
【図3】本発明を適用した電気光学装置の一例を示す平面図。
【図4】本発明を適用した電気光学装置の、反射防止膜の層厚に対するソース電極裏面の反射率の変動を示し、反射防止膜がTi単層のときのプロット図。
【図5】本発明を適用した電気光学装置の、反射防止膜の層厚に対するソース電極裏面の反射率の変動を示し、反射防止膜がTiN単層のときのプロット図。
【図6】本発明を適用した電気光学装置の、反射防止膜の層厚に対するソース電極裏面の反射率の変動を示し、反射防止膜がTi20nmおよびTiNの2層構造としたときのプロット図。
【符号の説明】
1 支持基板
2 遮光層
3 第1層間絶縁膜
4 半導体層(ポリシリコン膜)
4a 高濃度ソース領域
4b 低濃度ソース領域
4c チャネル形成用領域
4d 低濃度ドレイン領域
4e 高濃度ドレイン領域
5 ゲート絶縁膜
6 走査線(ゲート電極)
7 第2層間絶縁膜
8 反射防止膜
9 データ線(ソース電極)
10 TFTアレイ基板(TFT)
11 第3層間絶縁膜
12 画素電極
20 対向基板
21 対向電極
30 画像表示領域
31 データ線駆動回路
32 ゲート線駆動回路
33 入力回路
36 パッド領域(パッド)
50 液晶
70 蓄積容量
100 電気光学装置
G1、G2・・・Gm 走査信号
S1、S2・・・Sn 画素信号
Claims (5)
- 液晶を挟持する第1および第2の基板のうちの第1の基板上には、画素電極および該画素電極を制御する薄膜トランジスタがマトリクス状に配置され、前記薄膜トランジスタのソース領域にデータ線が電気的に接続された電気光学装置において、
前記第1の基板は、透明基板からなり、
前記データ線は、前記第1および第2の基板のうちの一方の基板側から入射した光の反射を防止する反射防止膜の上に堆積され、
前記データ線及び前記反射防止膜は、前記薄膜トランジスタのゲート電極及びチャネル領域を上側から覆う位置に形成されていること
を特徴とする電気光学装置。 - 請求項1において、前記反射防止膜はチタンからなることを特徴とする電気光学装置。
- 請求項1において、前記反射防止膜はチタンナイトライドからなることを特徴とする電気光学装置。
- 請求項1において、前記反射防止膜はチタンおよびチタンナイトライドの2層からなることを特徴とする電気光学装置。
- 請求項1において、前記データ線はアルミニウムを含むことを特徴とする請求項1に記載の電気光学装置。
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