JP3706643B2

JP3706643B2 - 倍速度標本化信号積分器

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Publication number: JP3706643B2
Application number: JP22134594A
Authority: JP
Inventors: デイビッド・バイアード・リブナー
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1993-10-04
Filing date: 1994-09-16
Publication date: 2005-10-12
Anticipated expiration: 2020-10-12
Also published as: DE4435305A1; IL111087A0; JPH07162270A; IL111087A; US5392043A

Description

【０００１】
【発明の分野】
この発明はアナログ・ディジタル変換器（ＡＤＣ）、更に具体的に云えば、切換えキャパシタ（ＳＣ）積分器を用いたアナログ・ディジタル変換器に関する。
【０００２】
【発明の背景】
デルタ・シグマ形アナログ・ディジタル変換器及びキャパシタ切換えフィルタには、積分器の雑音がこの積分器を用いた回路全体を左右するのが典型的である為、低雑音積分器が望ましい。１９９０年１月２３日に付与された、発明者ガーベリック、発明の名称「平衡入力信号を必要としない、差動入力増幅器に対する静電容量切換え形結合回路」と云う米国特許第４，８９６，１５６号、１９９０年７月３日に付与された、発明者アーリ、発明の名称「チョッパ安定化デルタ・シグマ形アナログ・ディジタル変換器」と云う同第４，９３９，５１６号、１９９１年８月１３日に付与された、発明者ウエーランド他、発明の名称「標本化周波数でのチョッパ安定化を用いたデルタ・シグマ形アナログ・ディジタル変換器」と云う同第５，０３９，９８９号、及び１９９２年９月１５日に付与された、発明者リブナー、発明の名称「チョッパ安定化を用いたシグマ・デルタ形過剰標本化アナログ・ディジタル変換器回路」と云う同第５，１４８，１６７号に記載される様な低雑音キャパシタ切換え形積分器は、チョッパ安定化を用いる場合が多く、信号標本化速度Ｆs の半分又はそれ以下の速度で動作して、低周波雑音、主に“１／ｆ”雑音、並びに直流オフセットがある場合はそのオフセットを相殺することが出来る。都合の悪いことに、過剰標本化デルタ・シグマ形変調器では、約Ｆs ／２の周波数での「チョッパ作用」により、変調器の量子化雑音が低い周波数レベルに変調され、又は直流オフセットの原因になることがある。こう言うことが起こるのは、例えば、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキッツ誌、第２７巻第１２号（１９９２年１２月号）所載のＤ．カース及びＤ．ピアセツキーの論文「歪み計変換器に対する過剰標本化変換器」に記載される様に、デルタ・シグマ形変調器の雑音整形の為に、量子化雑音はＦs ／２でピークになるからである。その為、この雑音問題を解決する様な、アナログ・ディジタル変換に使える標本化信号積分器の必要がある。
【０００３】
【発明の目的】
この発明の１つの目的は、所定のクロック速度に対し、従来の標本化信号積分器の２倍の速度で積分し得る標本化信号積分器を提供することである。
別の目的は、入力を基準とするオフセット及び“１／ｆ”雑音が小さい標本化信号積分を行なうことである。
【０００４】
別の目的は、量子化雑音が低い周波数又は通過帯周波数まで変調されることを避ける様な標本化信号積分器を提供することである。
別の目的は、シングルエンデッド形入力信号を受入れることの出来る標本化信号積分器を提供することである。
別の目的は、従来の標本化信号積分器に較べて熱雑音が減少した標本化信号積分器を提供することである。
【０００５】
【発明の要約】
簡単に云うと、この発明の１実施例では、標本化信号積分器が、増幅器と、２対のキャパシタとを有し、第１対のキャパシタが増幅器の入力及び出力端子の間に普通の負帰還形式で結合され、第２対のキャパシタが第１対のスイッチによって増幅器の入力端子に結合されると共に、第２対のスイッチによって電圧源に同じ様に結合され、２対のスイッチが交差結合し又は同期して、倍速度積分を行なう様になっており、更に、増幅器の各々の入力端子の分路に電圧バイアスを結合して、積分器に共通モード・バイアスを供給する様になっている。
【０００６】
同じく、この発明の別の実施例では、倍速度積分を行なう様に構成された標本化信号積分器の出力信号を変調し且つ減数して、直流又は低周波雑音を減らすか除くことが出来る。
この発明の要旨は特許請求の範囲に具体的に明確に記載してあるが、この発明の構成、作用及びその他の目的並びに利点は、以下図面について詳しく説明する所からよく理解されよう。
【０００７】
【発明の詳しい説明】
図１は倍速度標本化信号積分器９０を示す。この発明で云う倍速度積分とは、クロックパルスの１サイクルＴ_CLに、電圧信号サンプルの様な２つの信号サンプルの積分を行なうことを云う。典型的には、これは、クロック・パルスの交互の相で積分することによって達成することが出来るが、詳しいことは後で説明する。積分器９０は、フィードバック・キャパシタ１２０、１３０及び切換えキャパシタ１４０、１５０を持つ平衡形又は完全差動形演算増幅器１１１で構成することが出来る。第１対のスイッチ１８０、１９０の各々が、夫々の切換えキャパシタ１４０、１５０の端子を、電圧信号Ｖ_INを供給する外部の電圧源２００の端子の間に選択的に結合する。夫々の切換えキャパシタ１４０、１５０は残りの又はもう一方の端子を持っている。夫々の残りの端子が、第２対のスイッチ１６０、１７０の夫々のスイッチによって、演算増幅器１１１の入力端子の間に選択的に結合される。この発明で、第１の端子又は節を他の２つの端子又は節、即ち、第２の端子及び第３の端子の間に選択的に結合するスイッチが、周期的に第１の端子を他の２つの端子の内の一方、例えば第２の端子に結合し、その後、周期的に第１の端子を、該第１の端子が他の２つの端子の内の前記一方、今の場合は第２の端子に結合されていない期間の間に、他の２つの端子の他方、今の場合は第３の端子に結合する。この切換え動作は、２相クロック信号を構成するクロック・パルスの様に、予定の速度又は周波数Ｆ_CLで周期的な波形を供給する外部から来るクロックによって制御又は駆動することが出来る。例えば、外部から来るクロック・パルスは、周期Ｔ_CL＝１／Ｆ_CLを持つ矩形波パルスで構成することが出来る。同様に、入力電圧信号の標本化速度をＦs と記す。切換えキャパシタ１４０、１５０で構成される様な切換え静電容量抵抗が、１９８６年にニューヨーク州のワイリー社から出版されたＲ．グレゴリアンの著書「信号処理の為のアナログＭＯＳ集積回路」、第２７７頁乃至第２８０頁に詳しく記載されている。
【０００８】
図１に示す場合、増幅器１１１、今の場合は差動増幅器であるが、その入力端子及び出力端子の両方は互いに反対の極性を持っている。具体的に云うと、図示の形式の差動増幅器では、各々の出力端子は、各々の入力端子に供給された電圧信号の差を実質的に表す電圧信号を発生する。更に、得られる２つの出力電圧信号は反対の極性を有する。図示の様に、キャパシタ１２０、１３０が増幅器１１１の各々の入力端子を反対の極性を持つ出力端子に結合し、普通の負帰還形式になっている。
【０００９】
図示の様に、第２対のスイッチ１６０、１７０の各々のスイッチは、切換えキャパシタ１４０、１５０の１つの第１の端子を夫々増幅器１１１の入力端子の間に選択的に結合する様になっている。同様に、第１対のスイッチ１８０、１９０にある各々のスイッチは、切換えキャパシタ１４０、１５０の１つの第２の端子又は他方の端子を外部からの電圧源２００の端子の間に選択的に結合する様になっている。
【００１０】
第２対のスイッチにあるスイッチ１６０、１７０は互いに同期しており、即ち、夫々切換えキャパシタ１４０、１５０の第１の端子を増幅器１１１の入力端子の間に選択的に結合して、相次ぐ切換えの際、増幅器１１１の各々の入力端子が異なるキャパシタに交互に結合される様になっている。従って、切換え動作の間又は１スイッチング・サイクルの間、スイッチ１６０、１７０は、切換えキャパシタが、各々のキャパシタが結合される増幅器１１１の特定の入力端子を切換える又は交換する様に同期している。１つのスイッチは、例えば図３に示す様に結合された４個のＣＭＯＳ伝送ゲートで構成して、普通の単極双投（ＳＰＤＴ）スイッチを実現することが出来る。この場合、ＣＭＯＳを基本とする技術を使うと、大規模集積の製造し易さ、並びにバイポーラ・トランジスタで典型的に必要とする様なゲート・バイアス電流を供給する必要性が避けられることを含め、多数の利点が得られる。それでも、この発明に関連してスイッチとしての適性を示し得るその他の装置として、バイポーラ・トランジスタ、接合形電界効果トランジスタ（ＪＦＥＴ）、砒化ガリウム金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、リレー及びショットキー並びにその他のダイオード・ブリッジがある。更に図３ａは、単極双投スイッチ（ＳＰＤＴ）を実現するＣＭＯＳ伝送ゲート１０、２０、３０、４０に対するクロック・パルスのタイミングを示している。図３ａに示す様に、種々のゲートの間のタイミング信号は重なり合わず、種々の伝送ゲートの間で望ましくない導電通路が出来ることを避けている。同じく、１クロック・サイクルに対する交番のクロック相φ１、φ２も示されている。
【００１１】
第１対のスイッチにあるスイッチ１８０、１９０は互いに同期しており、即ち、切換えキャパシタ１４０、１５０の第２又は残りの端子を外部からの電圧源の端子の間に夫々選択的に結合する様になっていて、相次ぐ切換えサイクルの間、電圧源の各々の端子が異なるキャパシタに交互に結合される様になっている。この場合も、スイッチ１８０、１９０は同期していて、切換えキャパシタが、夫々の結合される特定の電圧源の端子を交換する様になっている。この場合も、各々の単極双投スイッチは、図３に示す様な４個の結合されたＣＭＯＳ伝送ゲートで実現することが出来る。更に、この第１対及び第２対のスイッチ１６０、１７０、１８０、１９０は互いに同期し又は交差結合されていて、切換え動作の間又は１スイッチング・サイクルの間、第１対のスイッチが電圧源の端子を交換する又は切換えるのが、第２対のスイッチが増幅器の入力端子を交換する又は切換えるのとほゞ同時になる様になっている。これは、例えば普通の双極双投スイッチ形式によって達成することが出来る。１実施例では、切換え動作の間、外部からのクロックが、予定のクロック周波数Ｆs ＝２Ｆ_CLで２対のスイッチを駆動して、倍速度積分を達成する為の同期が達成される様にすることが出来る。
【００１２】
図１に示す回路により、電圧信号Ｖ_INの２つのサンプルが加算される。サンプルは、これらの対のスイッチを制御する外部からの２相クロックの交互の相と云う様に、２つの別々の時点でとられる。この発明の範囲が２相クロックの駆動に制限されないことは云うまでもない。更に、事実上どんな「デューティ・サイクル」でも満足し得るが、２相クロックで夫々の相がほゞ等しいことは、速度及び回路の修正時間の点で有利になることがある。こうして、標本化された電圧信号が電荷として、図３ａに示す様な交互のクロック相で、積分器のキャパシタに注入される。従ってこの増幅器形式は、１つのクロック周期Ｔ_CLに２つの標本化電圧信号を積分することにより、１個のクロック・パルスに対する普通の積分器の２倍の速度で積分する。積分は、クロック速度Ｆ_CLを増加することを全く必要とせずに、２倍の頻度で行なわれる。Ｆ_CLに対するこの標本化電圧信号積分器のｚ変換は次の式（１）によって表される。
【００１３】
【数１】

こゝでＣ１、Ｃ２、Ｃ５、Ｃ６は、図１に示した回路部品の夫々の静電容量を表す。この伝達関数に対する時間領域の差分方程式を下に示す。
【００１４】
【数２】

Ｖo （ｔ）及びＶ_IN（ｔ）はそれぞれ時刻ｔに於ける標本化出力電圧信号及び標本化入力電圧信号を表す。双一次変換が次の式に従って、
【００１５】
【数３】

連続周波数変数ｓを離散的な時間変数ｚに「写像」するので、図１に示す回路は、理論的には、α／ｓの双一次変換を実行する様に又は物理的に実現する為に、即ち積分動作を行なう為に用いることが出来る。式（１）の所望の倍速度の挙動が、ｚ-1の代わりのｚ^-1／２によって示されている。同じく、Ｆ_CLに対して低い周波数では、式（１）の伝達関数の分子は近似的に２αである。２の係数が入るのは、倍速度積分が行なわれている為である。
【００１６】
図１の重要な変形が図２に示されている。図１に示した倍速度標本化信号積分器は、増幅器の入力端子に対して電圧源又は大地への抵抗通路が設けられていない為、実際には作用しない。この問題が、図２に示す実施例の様なこの発明の標本化信号積分器１００によって解決される。電圧バイアスの様な共通モード・バイアスを増幅器の各々の入力端子の分路に設けることが出来る。図２では、電圧バイアスが増幅器１１１の各々の入力端子の分路に直接的に結合されている。この発明で云うバイアスと云う言葉は、装置の動作中又は信号の処理中、回路又は装置内の他の信号に対する基準信号又は信号基準点となる電気信号、典型的には電流又は電圧の様な信号を指す。標本化信号積分器に対し、このバイアスは多数の異なる方法により、達成し又は物理的に実現することが出来る。
【００１７】
図２に示す実施例では、第１の切換えキャパシタ２３０及び第２の切換えキャパシタ２６０が何れも電圧源２１０と直列に結合され、回路の定常状態の動作中、差動増幅器の夫々の入力端子をＶ_ICMに抵抗バイアスする切換え電荷通路を作る。この場合も、スイッチは外部のクロックにより、又は「Ｎ極双投」スイッチ形式によって同期させることが出来る。図示の様に、単極双投スイッチ２９０がキャパシタ２３０と直列に設けられ、単極双投スイッチ２８０がキャパシタ２６０と直列に設けられていて、電圧源２１０と直列に結合された各々の切換えキャパシタが、電圧源２１０と直列の実効的な抵抗となり、実効的に増幅器の各々の入力端子の分路にある共通モードの電圧バイアスになる。両方の入力端子がこの様な共通モード・バイアスを必要とするが、両方の端子をバイアスするのに１つの電圧バイアスで十分である。この様に切換え容量性抵抗を使うことが、前に引用したグレゴリアンの著書に記載されている。この代わりに、抵抗を直列に結合するか或いは切換えキャパシタの対を電圧源と直列に結合して、例えば図５に示すキャパシタの対の様な電圧バイアスにすることが出来る。同じく、形の対称性の為、電圧バイアスは単極双投スイッチ１６０、１７０の様なスイッチを介して、増幅器の入力端子の分路に結合しても等価であるが、特定のスイッチの抵抗値は、回路の性能に対する影響が無視し得る位に十分小さくすべきである。
【００１８】
従って、図２に示した実施例の倍速度標本化信号積分器は、双一次変換を達成し得る回路を物理的に実現する。これは標本化データ・フィルタの設計にとって便利で望ましい利点を持つと共に、デルタ・シグマ形変調器形式を設計するのにも役立つ。更に、双一次変換を実現し得るこの他の回路も考えられるが、図２の実施例は、倍速度積分を用いて、且つ漂遊寄生静電容量の影響を少なくして、それを実現する。図示の実施例はシングルエンデッド形入力信号にも完全平衡形入力信号にも対処し得るが、これと比較して、他の平衡形積分器回路は、満足な性能の為には完全平衡形の入力信号を必要とする。更に、この発明の範囲は完全平衡形又は差動形の増幅器を使うことに制限されない。例えば、普通の演算増幅器を用いる場合、図２で増幅器１１１の負の出力端子に結合されたキャパシタ１３０の端子を大地に結合することにより、倍速度積分を達成することが出来る。同様に、この実施例は、後で図５について更に詳しく説明する方式と同様に、内部でチョッパによって安定化することが出来る。
【００１９】
図４はこの発明の別の実施例の倍速度標本化信号積分器１０５を示す。この特定の実施例では、図２に示す倍速度積分器１００の出力端子が速度ＦCLで、即ち信号標本化速度Ｆs の半分で標本化され、こうして１／２に減数する。この発明で云う減数とは、Ｆs より低い周波数の分周波での標本化を指し、こうして特に普通の高い周波数帯に存在する望ましくない雑音を除去することが出来る。図４には、スイッチ４５０、４６０で示す２つの減数器（デシメータ）が設けられており、各々の減数器が増幅器１１１の別々の出力端子と大地の間に、容量結合形式の一部分として、選択的に結合されている。この特定の実施例では、この為、積分器の後に、図示の如く、外部からのクロック・パルスの１相で出力電圧信号を標本化し、交互の相で大地に切換える様な普通の切換えキャパシタ入力段を用いることによって、減数が達成される。この代わりに、スイッチ４５０、４６０は、クロックの交互の相で大地に切換える代わりに、図示のキャパシタ６５０、６６０が一緒に結合される様な位置に切換わる様にしてもよい。図４に示す減数形積分器の伝達関数は次の式によって表される。
【００２０】
【数４】

信号の減数の後、倍速度積分器が単倍積分器として動作し、もはや双一次変換を実施しない。しかし、Ｆ_CLに対して低い周波数では、伝達関数の分子は大体４αになる。従って、この積分器の１つの利点は、回路に用いた時の積分器の熱雑音に対し、信号対雑音比が改善されることである。
【００２１】
図５はこの発明の更に別の実施例の倍速度標本化積分器１１０を示す。この実施例では、図２に示した積分器にチョッパ安定化を取り入れて、増幅器の直流オフセット並びに低周波“１／ｆ”雑音を相殺している。ｆc ＝Ｆ_CLの周波数でのチョッパ作用が、信号の通過帯から低周波雑音を変調して除外する。こゝでｆc は「チョッパ」周波数を表す。この発明の倍速度標本化信号積分器が用いられているから、Ｆ_CLでのチョッパ作用は、標本化速度の半分でのチョッパ作用、即ちＦs ＝２Ｆ_CLに等しい。このチョッパ作用は、入力スイッチ３１０、３２０と同期した出力スイッチ３３０、３４０と云う２対の単極双投スイッチを用いて実現され、予定のチョッパ周波数で、完全平衡形又は差動形の演算増幅器の入力及び出力信号の極性を周期的に交互に変える。しかし、図５に示す実施例の重要な一面は、この発明のこの実施例の倍速度標本化信号積分器に於ける回路形式の為、スイッチの共有が可能であることである。スイッチの共有がなければ、更に２対の単極双投スイッチを設けて、この様なチョッパ式の倍速度標本化信号積分器を構成することになる。即ち、回路の余分の複雑さを避けながら、チョッパ・スイッチは、増幅器の入力及び出力端子に於ける切換えキャパシタ抵抗をも構成している。
【００２２】
第１対のスイッチ３１０、３２０にある各々のスイッチは、夫々キャパシタ１２０、１３０の第１の端子を増幅器１１１の入力端子の間に選択的に結合する様になっている。同様に、第２対のスイッチ３３０、３４０にある各々のスイッチは夫々キャパシタ１２０、１３０の第２の又は他方の端子を増幅器１１１の出力端子の間に選択的に結合する様になっている。同じく、第１対及び第２対のスイッチ３１０、３２０、３３０、３４０は同期していて、相次ぐ切換え動作の間、増幅器の夫々の入力端子が夫々の出力端子に結合されて、負帰還形式になると共に、ほゞ同時に増幅器１１１の入力電圧信号及び出力電圧信号の極性を反転して、矩形波による出力電圧信号の変調、即ち、具体的に云えば、チョッパ安定化を達成する様になっている。前に述べた様に、これらのスイッチは外部からのクロックによって駆動し又は同期させることが出来る。
【００２３】
図５で、増幅器の各々の入力端子の分路に結合された共通モード・バイアスが、ＳＰＤＴスイッチ２９０、３２０と直列に夫々結合されたキャパシタ２３０、２４０、及びＳＰＤＴスイッチ２７０、２８０と直列に夫々結合されたキャパシタ２５０、２６０の様に、電圧源に結合された１対の切換えキャパシタによって実現されている。図２及び４に示したこの発明の実施例の標本化信号積分器と比較すると、図５に示す実施例は１対の切換えキャパシタを使っていて、この為、入力を基準とした雑音に対する積分器の利得特性が、外部からの２相クロック・パルスの交互の相で釣り合う。これは、この特定の実施例では、チョッパ安定化が存在している為、満足な動作にとって望ましい。このチョッパ安定化は、増幅器の入力及び出力端子で入力及び出力信号の極性を反転することによって、積分器の雑音特性が交互の相で釣り合って雑音が有効に変調され又はチョッパで安定化されることを必要とするからである。
【００２４】
図５に示す実施例に減数を追加することにより、図６に示す積分器１１０の様なこの発明の更に別の実施例が得られる。減数は、図４に示すスイッチ４５０、４６０の様な１対の単極双投スイッチ４７０、４８０を設けることによって実現される。倍速度標本化信号積分器と減数の組み合わせによって得られる積分器は、倍速度で動作するけれども、その出力信号はＦ_CLの減数速度で標本化される。この発明の倍速度標本化信号積分器がもたらす前に述べた様な利点の他に、図６に示す実施例は、従来のチョッパ安定化積分器を越えた利点をもたらす。
【００２５】
図６に示す実施例で得られる１つの利点は、普通のデルタ・シグマ形変調器形式で図５に示す実施例を考えれば理解される。前に述べた様に、積分はＦs ＝２Ｆ_CLで行なわれる。同じく、従来のチョッパ安定化は、チョッパ周波数、今の場合はｆc ＝Ｆs ／２＝Ｆ_CLだけ、信号を変調する、即ち周波数偏移させる。この様なデルタ・シグマ形変調器形式では、前に述べた様に、量子化雑音はＦs ／２又はＦCLでピークになるが、これがＦs ／２でのチョッパ作用の為に、直流又は低い周波数に変調される。図６に示す実施例では、これと対照的に、従来のチョッパ安定化以外の方法により、雑音が相殺される。雑音は、例えば、ＩＥＥＥトランザクションズ・オン・サーキッツ・アンド・システムズ誌、第３８巻第９号（１９９１年９月号）第１０８６頁乃至１０９０頁所載のＪ．Ｍ．ピンプリー及びＧ．Ｊ．ミションの論文「相関２倍標本化によって発生される出力エネルギ・スペクトル」に記載されている様に、相関２倍標本化を思い出させる様な形で、図６に用いられる切換え方法によって導入された反対の極性の信号の積分によって相殺される。
【００２６】
更に具体的に云うと、スイッチ４７０、４８０の動作により、図６に示す実施例の倍速度標本化信号積分器は、周波数Ｆ_CLで動作する外部からのクロックの交互の相で発生する相次ぐ２つの信号サンプルを積分又は蓄積する。チョッパ安定化で典型的に行なわれている様に、直流又は低周波雑音信号を通過帯から偏移によって出す代わりに、倍速度積分を達成する為に増幅器の入力信号及び出力信号に対して行なわれる切換え動作は、クロックの交互の相で、相次ぐ標本化信号の極性を反転する効果を持つ。この為、相次ぐ標本化信号を加算又は積分することにより、雑音の直流又は低周波成分が実効的に相殺される。図６に示す様に、積分器の次段に供給される出力信号は、図６の演算増幅器１１１の出力端子から直接的に取り出される。しかし、夫々スイッチ３３０、３４０に結合したキャパシタ１２０、１３０の端子から取り出してもよい。
【００２７】
図６に示す実施例の伝達関数は次の式で表される。
【００２８】
【数５】

こゝでＶ_NZ（ｚ）は増幅器１１１の「入力基準」雑音を表す。式（５）の第１項は入力信号の伝達関数であり、第２項は雑音伝達関数である。雑音伝達関数を信号伝達関数で除すと、下の式に示す様に、積分器の入力基準雑音に対する伝達関数が得られる。
【００２９】
【数６】

この式を見れば判る様に、式（６）の第１項はＦ_CLに対して低い周波数で支配的になり、更に、直流の所にゼロを持込み、こうして増幅器の“１／ｆ”雑音及び直流オフセットがあっても、それを相殺する。
同様に、図６に示す実施例は、実際に使う時に更に融通性を大きくする様に、種々の方法で変更することが出来る。考えられる１つの変更は、単極双投スイッチ４７０、４８０によって実現される様な、減数又は出力信号標本化速度の調節である。１つおきの出力信号を標本化する代わりに、スイッチは、ｎを偶数として、ことごとくのｎ番目の出力信号を標本化することが出来る。更に、切換えの順序を反転することにより、積分器の極性を反転することが出来る。同様に、例えば追加のスイッチ及びキャパシタを使うこと等により、多数の入力信号に対処することが出来る。
【００３０】
図７はこの発明の更に別の実施例の倍速度標本化信号積分器の回路図である。図７に示す実施例は、図８に示す様に用いられ、特に、デルタ・シグマ形変調器形式の一部品としてこう云う積分器を使う場合を取り上げたものである。図示の形式のデルタ・シグマ形変調器では、増幅器に供給される入力信号は、両極性電圧基準源に対する切換え接続等の様に、ディジタル・アナログ変換器の出力端子から供給することが出来る。しかし、式（４）又は式（５）では、倍速度標本化信号積分器の分子が高周波数のゼロを導入し、これは、ディジタル・アナログ変換器から供給される様な帯域幅が一層大きい信号が実質的に何の影響もなく変調器を通過することを許さない。図７に示す実施例は、この問題を解決する１つの方式になる。この為、５１０、５２０に示す様な１対のキャパシタを設ける。各々のキャパシタの第１の端子が増幅器の別々の１つの入力端子に結合され、第２の端子又はキャパシタの他方の端子が、図７のスイッチ５３０又はスイッチ５４０の何れかの様な単極双投スイッチに結合される。各々のスイッチは結合されたキャパシタの第２のキャパシタ端子を大地及びディジタル・アナログ変換器の出力端子の間に選択的に結合する様になっている。各々のスイッチは、外部クロックの両方の相ではなく、１つの相で、５１０又は５２０の何れかをＤＡＣの出力信号に結合するだけであるから、ディジタル・アナログ変換器の出力信号は、積分器の倍速度では標本化されない。これは、積分器の伝達関数の所で今述べたゼロを避ける望ましい効果を持つ。図７に示す実施例の伝達関数は次の式で表される。
【００３１】
【数７】

こゝでβ＝Ｃ３／Ｃ５＝Ｃ４／Ｃ６である。ディジタル・アナログ変換器信号について云うと、この回路は実効的に普通の単倍速度標本化信号積分器として動作する。
最後に、図８はこの発明の別の実施例の倍速度標本化信号積分器１１２を示す。前に述べた様に、この特定の実施例は、この発明の倍速度標本化信号積分器を用いたデルタ・シグマ形変調器、図示の場合は２次変調器を構成した場合を示す。典型的には、この様な変調器の後にディジタル・フィルタ及び減数器が縦続的に続く。この特定の実施例は図７に示した実施例を含み、その出力端子が、完全平衡形又は差動形の演算増幅器１１５及びフィードバック・キャパシタ６１０、６２０を含む普通の切換え静電容量積分器形式に結合してある。キャパシタ６３０、６４０に夫々対応する単極双投スイッチ６３５、６４５が、ＤＡＣの出力信号を標本化する様に構成されている。前と同じく、単極双投スイッチ４７０、４８０及び対応するキャパシタ６５０、６６０が、倍速度標本化信号積分器の出力信号を標本化する。単極双投スイッチ６１５、６２５が実効的に、キャパシタ６３０、６４０、６５０、６６０による切換え容量性抵抗を実現している。更に、増幅器１１５の出力端子が、１ビットのディジタル・アナログ変換器として動作する普通の比較器７００に結合されている。普通の増幅器を第２段に用いることが出来る。これは、低い周波数では、その“１／ｆ”雑音及び直流オフセットは、第１段増幅器、今の場合は増幅器１１１の利得だけ減少するからである。こゝで、１つ又は更に多くの倍速度標本化信号積分器を取り入れたデルタ・シグマ形変調器の次数が実際には制限されないことが理解されよう。更に、任意の高次の変調器は、低雑音の為にこの発明の倍速度標本化信号積分器を利用することによって、そして他の場合には普通の単倍速度積分器を用いることにより、満足し得る性能を達成することが出来る。
【００３２】
倍速度標本化信号積分器を用いて、次に述べる様な方法に従って、前述の様に入力電圧信号の一連の入力電圧信号サンプルの標本化信号積分を実施する方法を行なうことが出来る。積分器は、前に述べた様に、少なくとも２つのキャパシタを持つ電圧信号積分器として構成された演算増幅器又は差動増幅器の何れかで構成することが出来る。演算増幅器を用いる場合、１つのキャパシタが出力端子及び負の入力端子の間の負帰還を行ない、他方のキャパシタが正の入力端子を大地に結合する。差動増幅器を用いる場合、両方のキャパシタが、入力及び出力端子の間の負帰還を行なう。外部からのクロック・パルスをほゞ予定の周波数ＦCLで用意することが出来る。各々のパルスは第１相及び第２相を有する。これは普通の外部から取り出した２相クロックによって構成することが出来る。次に、この発明のこれまでの実施例の倍速度標本化信号積分器で例示した様に、外部から来た電圧源の入力電圧信号を、クロック・パルスの各相で標本化して、一連の電圧信号サンプルを作ることが出来る。これは例えば、外部からの電圧源を入力端子に結合するキャパシタ及びスイッチを含む回路によって達成することが出来る。同様に、前に例示した様に、クロック・パルスの各相で電荷を注入することにより、キャパシタに電荷を蓄積することが出来る。特定の相で注入される電荷の量は、その特定の相で標本化された入力電圧信号の電圧信号サンプルと直前の相で標本化された入力電圧信号の電圧信号サンプルの重畳に対応する。こゝで説明した特定の実施例では、この重畳は、特定の標本化された電圧信号の値の平均の形をとる。前に例示した様に、電圧源を積分器に結合する回路のスイッチは、外部クロックの任意の、典型的にはことごとくのサイクルで、倍速度積分を達成する様に、電荷がキャパシタに蓄積される様に保証する為に同期させることが出来る。前に述べた様に、増幅器の正及び負の入力電圧端子を電圧バイアスして、積分器に共通モードの電圧バイアスを施すべきである。積分器が、少なくともキャパシタに対する電荷の注入及び蓄積の後、増幅器の出力電圧端子に電圧出力信号を発生する。この後、信号をほゞ予定のクロック周波数Ｆ_CLで標本化することにより、又は出力信号をほゞ予定のクロック周波数Ｆ_CLより低い周波数で標本化することにより、出力電圧信号を減数することが出来る。増幅器が、負の出力電圧端子及び正の出力電圧端子の両方を含む差動増幅器で構成される場合、前に述べた様に、増幅器の負及び正の出力端子に得られる出力電圧信号の極性は周波数ｆc で周期的に反転して、電圧オフセットが出力電圧信号に存在していても、この電圧オフセットを変調することが出来る。その後で出力電圧信号を減数しない場合、この極性の周期的な反転は、前に述べた様に、出力電圧信号のチョッパ安定化を構成するものであってよい。そうでない場合、負の出力電圧信号及び正の出力電圧信号を夫々減数して、前に述べた様にして、オフセット又は“１／ｆ”雑音を減少する。
【００３３】
この発明のある特徴だけを図面に示して説明したが、当業者には種々の変更が容易に考えられよう。従って、特許請求の範囲は、この発明の範囲内に含まれるこの様な全ての変更を包括するものであることを承知されたい。
【図面の簡単な説明】
【図１】１実施例の倍速度標本化信号積分器の回路図。
【図２】この発明の１実施例の倍速度標本化信号積分器の回路図。
【図３】この発明の倍速度標本化信号積分器に用いられる様な１実施例の単極双投（ＳＰＤＴ）スイッチの回路図。図３ａはその様な実施例の単極双投スイッチを駆動し得る外部からのクロックの重なり合わないクロック・パルスを示す時間線図。
【図４】この発明の別の実施例の倍速度標本化信号積分器の回路図。
【図５】この発明の更に別の実施例の倍速度標本化信号積分器の回路図。
【図６】この発明の更に別の実施例の倍速度標本化信号積分器の回路図。
【図７】この発明の更に別の実施例の倍速度標本化信号積分器の回路図。
【図８】二次デルタ・シグマ形変調器形式に用いられた図７の実施例を示す回路図。
【符号の説明】
１１１増幅器
１２０，１３０フィードバック・キャパシタ
１４０，１５０入力キャパシタ
１６０，１７０，１８０，１９０スイッチ
２００，２１０電圧源

Claims

正の入力端子、負の入力端子、正の出力端子及び負の出力端子を持つ差動増幅器と、
該増幅器の出力端子を該増幅器の２つの入力端子に対し、負帰還電気信号を供給する様に結合する２つのキャパシタと、
何れも第１の端子及び第２の端子を持つ更に２つのキャパシタと、
各々前記更に２つのキャパシタの内の別々の１つの第１の端子を前記増幅器の２つの入力端子の間に選択的に結合する２つのスイッチと、
各々前記更に２つのキャパシタの別々の１つの第２の端子を選択的に２つの外部の電圧源の端子の間に結合する更に２つのスイッチと、
前記増幅器の各々の入力端子の分路に結合された電圧バイアスと
を有し、
前記電圧バイアスが、少なくとも２つの抵抗及びバイアス電圧源で構成され、各々の抵抗は前記増幅器の正又は負の入力端子と、前記バイアス電圧源との間に直列に結合されている倍速度標本化信号積分器。
前記２つのスイッチは夫々前記更に２つのキャパシタの夫々のキャパシタの第１の端子を前記増幅器の２つの入力端子の間に選択的に結合して、前記更に２つのキャパシタの各々のキャパシタが増幅器の２つの入力端子を切換える様にした請求項１記載の倍速度標本化信号積分器。
前記更に２つのスイッチの夫々が、前記更に２つのキャパシタの夫々のキャパシタの第２の端子を２つの外部の電圧源の端子の間に選択的に結合する様になっていて、前記更に２つのキャパシタの各々のキャパシタが２つの外部の電圧源の端子を切換える様にした請求項２記載の倍速度標本化信号積分器。
前記４つのスイッチが同期していて、前記２つのスイッチが前記増幅器の２つの入力端子を交換するのとほゞ同時に、前記更に２つのスイッチが２つの電圧源の端子を交換する様になっている請求項３記載の倍速度標本化信号積分器。
前記スイッチの内の少なくとも１つが単極双投スイッチを構成している請求項４記載の倍速度標本化信号積分器。
前記単極双投スイッチは、２個のｎＭＯＳトランジスタと２個のｐＭＯＳトランジスタを用いた２個のＣＭＯＳ伝送ゲートで構成されている請求項５記載の倍速度標本化信号積分器。
前記電圧バイアスが、バイアス電圧源、少なくとも２つの他のスイッチ及び２つの他のキャパシタで構成されており、前記他のキャパシタの各々は一方の端子が大地に結合されると共に別の端子が前記バイアスの電圧源及び前記増幅器の別々の１つの入力端子の間に、前記他のスイッチの別々の１つによって選択的に結合されている請求項４記載の倍速度標本化信号積分器。
更に、２つのデシメータを有し、各々のデシメータは前記増幅器の別々の１つの出力端子に結合されており、各々のデシメータが外部から提供される所定のクロック速度で発生される出力電圧信号を標本化する請求項４記載の倍速度標本化信号積分器。
各々のデシメータが、外部から提供される所定のクロック速度で、切換えキャパシタを大地及びそれが結合された増幅器の出力端子の間に選択的に結合する様になっている単極双投スイッチで構成されている請求項８記載の倍速度標本化信号積分器。
入力端子及び出力端子を持つ差動増幅器と、
何れも第１及び第２の端子を持つ２つのキャパシタと、
該２つのキャパシタの夫々の第１の端子を前記増幅器の２つの入力端子の間に選択的に夫々結合する２つのスイッチと、
前記２つのキャパシタの夫々のキャパシタの第２の端子を前記増幅器の２つの出力端子の間に選択的に夫々結合する他の２つのスイッチと、
何れも第１及び第２の端子を持つ更に２つのキャパシタと、
前記更に２つのキャパシタの夫々の第２の端子を２つの外部の電圧源の端子の間に選択的に結合する更に２つのスイッチと、
前記増幅器の各々の入力端子の分路に結合された電圧バイアスとを有し、
前記更に２つのキャパシタの各々の第１の端子が前記増幅器の別々の１つの入力端子に結合され、
前記スイッチは、外部の電圧源から供給された電圧信号の倍速度積分を行なう様に同期している標本化信号積分器。
負の入力端子、正の入力端子、負の出力端子及び正の出力端子を持つ差動増幅器と、
何れも第１の端子を第２及び第３の端子の間に選択的に結合する様になっている６つのスイッチと、
各々２つの端子を持つ少なくとも２つのフィードバック・キャパシタと、
何れも２つの端子を持つ他のキャパシタであって、当該他のキャパシタの内の第１及び第２のキャパシタの第１の端子が前記増幅器の正の入力端子及び負の入力端子に夫々結合される様な他の２つのキャパシタと、
前記増幅器の各々の入力端子の分路に結合された電圧バイアスとを有し、
前記６つのスイッチの内の第１及び第２のスイッチは、前記フィードバック・キャパシタの内の第１及び第２のキャパシタの第１の端子を前記増幅器の２つの出力端子の間に夫々選択的に結合し、
前記６つのスイッチの内の第３及び第４のスイッチは前記フィードバック・キャパシタの内の第１及び第２のキャパシタの第２の端子を前記増幅器の２つの入力端子の間に夫々選択的に結合し、
前記６つのスイッチの内の第５及び第６のスイッチは前記他のキャパシタの内の第１及び第２のキャパシタの第２の端子を２つの外部の電圧源の端子の間に夫々選択的に結合し、
前記６つのスイッチは、何れも外部から提供された所定の周期的なスイッチング・サイクルを持っていて、各々のスイッチング・サイクルで倍速度積分を行なう様に互いに同期している倍速度標本化信号積分器。
少なくとも負の入力電圧端子、正の入力電圧端子及び出力電圧端子を持つ増幅器と、
該増幅器の出力電圧端子を該増幅器の負の入力電圧端子に結合して負帰還電気信号を供給する少なくとも１つのフィードバック・キャパシタと、
何れも２つの端子を持つ他の２つのキャパシタと、
何れも第１の端子を第２及び第３の端子の間に選択的に結合する様になっている４つのスイッチと、
前記増幅器の各々の入力端子の分路に結合された電圧バイアスとを有し、
前記４つのスイッチの内の２つのスイッチは前記他の２つのキャパシタの夫々のキャパシタの第１の端子を２つの外部の電圧源の端子の間に夫々選択的に結合し、
前記４つのスイッチの内の他の２つのスイッチは前記他の２つのキャパシタの夫々のキャパシタの第２の端子を前記増幅器の２つの入力端子の間に夫々選択的に結合し、
前記４つのスイッチが何れも外部から提供された所定の周期的なスイッチング・サイクルで動作し、各々のスイッチング・サイクルで倍速度積分を行なう様に互いに同期している倍速度標本化信号積分器。
前記増幅器の正の入力端子を大地に結合する別のキャパシタを有する請求項１２記載の倍速度標本化信号積分器。
前記４つのスイッチの内の少なくとも１つが単極双投スイッチを構成している請求項１２記載の倍速度標本化信号積分器。
入力端子及び出力端子を持つ増幅器と、何れも２つの端子を持つ少なくとも４つのキャパシタと、何れも１つの端子を他の２つの端子の間に選択的に結合する様になっている少なくとも４つのスイッチと、前記増幅器の各々の入力端子の分路に結合された共通モード・バイアスとを有し、前記４つのキャパシタ及び前記４つのスイッチの端子は外部の電圧源の２つの端子を増幅器の２つの入力端子に結合すると共に、増幅器の２つの出力端子を増幅器の２つの入力端子に結合して、前記スイッチの各々のスイッチング・サイクルで外部の電圧源から供給された電圧信号の倍速度積分を行なう様になっている倍速度標本化信号積分器。
前記増幅器の各々の入力端子の分路に結合された電圧バイアスを含み、前記電圧バイアスが、少なくとも２つの抵抗及びバイアス電圧源で構成され、各々の抵抗は前記増幅器の正又は負の入力端子と、前記バイアス電圧源との間に直列に結合されている請求項１５記載の倍速度標本化信号積分器。
正及び負の２つの入力端子及び少なくとも１つの出力端子を持つ増幅器が、少なくとも２つのキャパシタと共に電圧信号積分器として構成されていて、該２つのキャパシタは、外部の電圧源の２つの端子と前記増幅器の２つの入力端子との間にスイッチを介して接続され、前記増幅器の出力と前記負の入力端子の間に更に１つのキャパシタが接続され、１番目のキャパシタは前記少なくとも１つの出力端子を負帰還形式に結合する様な増幅器を用いて入力電圧信号の一連の電圧信号サンプルの標本化信号積分を行なう方法に於て、
何れも第１相及び第２相を持つ、所定の周波数ＦCLの外部から取り出した複数のクロック・パルスを用意し、該クロック・パルスの各相で入力電圧信号を標本化して、前記一連の電圧信号サンプルを作り、前記積分器に共通モード・バイアスが得られる様に前記入力端子を電圧バイアスするとともに前記複数のクロック・パルスの各相で電荷を注入することにより、前記キャパシタに電荷を蓄積する工程を含み、各相で注入される電荷の量が、該相で標本化された入力電圧信号の電圧信号サンプル及び直前の相で標本化された入力電圧信号の電圧信号サンプルの重畳に対応する様にした方法。
前記積分器が、少なくとも注入された電荷が前記キャパシタに蓄積された後に、前記出力端子に出力電圧信号を発生し、更に、出力電圧信号を減数する工程を含む請求項１７記載の方法。
出力電圧信号を減数する工程が、所定の周波数ＦCLで出力電圧信号を標本化することを含む請求項１８記載の方法。
出力電圧信号を減数する工程が、所定の周波数ＦCLより低い周波数で出力電圧信号を標本化することを含む請求項１８記載の方法。
前記増幅器が差動増幅器で構成され、前記少なくとも１つの出力端子が正の出力電圧端子で構成され、出力電圧信号が正の出力電圧信号を構成し、更に前記差動増幅器が負の出力電圧信号を発生する負の出力電圧端子を持ち、２番目のキャパシタが該負の出力電圧端子を負帰還形式に結合し、更に、電圧出力信号に電圧オフセットがあった場合、それを変調する様に、外部から提供された所定の周波数ｆc で供給される電圧出力信号の極性を周期的に反転する工程を含む請求項１７記載の方法。
電圧出力信号の極性を周期的に反転する工程が、差動増幅器のチョッパによる安定化で構成される請求項２１記載の方法。
負の出力電圧信号及び正の出力電圧信号を夫々減数する工程を含む請求項２１記載の方法。