JP3701228B2 - Semiconductor device - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、電力用インバータに用いられる半導体装置モジュールに関する。
【0002】
【従来の技術】
図13に、ハーフブリッジ回路を有した半導体装置モジュール80の回路構成を示す。図13において、コレクタ端子C1とエミッタ端子E2との間に、IGBT(絶縁ゲート型バイポーラトランジスタ)などの電力用トランジスタT1およびT3がトーテムポール接続され、ハーフブリッジ型インバータを構成している。また、トランジスタT1およびT3には、それぞれ、環流電流用のダイオード(フリーホイールダイオード)D1およびD3が逆並列接続されている。
【0003】
そして、トランジスタT1およびT3の接続ノードは出力端子OTに接続されるとともに、制御エミッタ端子CE1にも接続されている。なお、トランジスタT3のエミッタはエミッタ端子E2に接続されるとともに、制御エミッタ端子CE2にも接続されている。
【0004】
また、コレクタ端子C1とエミッタ端子E2との間には、電力用トランジスタT2およびT4がトーテムポール接続され、それぞれには、フリーホイールダイオードD2およびD4が逆並列接続されている。
【0005】
トランジスタT2およびT4の接続ノードは出力端子OTに接続されるとともに、制御エミッタ端子CE1にも接続されている。なお、トランジスタT4のエミッタはエミッタ端子E2に接続されるとともに、制御エミッタ端子CE2にも接続されている。
【0006】
制御エミッタ端子CE1およびCE2はトランジスタT1〜T4の駆動に際して使用され、例えば、制御エミッタ端子CE1とゲート端子G1との間にゲート−エミッタ間電圧(例えば15V程度)を印加することでトランジスタT1を駆動することができる。
【0007】
そして、トランジスタT1およびT2のゲートは、ゲート端子G1に共通に接続され、トランジスタT1およびT2は並列動作する構成となっている。また、トランジスタT3およびT4のゲートは、ゲート端子G2に共通に接続され、トランジスタT3およびT4は並列動作する構成となっている。
【0008】
なお、トランジスタT1およびT2は、出力端子OTの電位を基準電位として、コレクタ電位との間でスイッチング動作するデバイスである。また、トランジスタT3およびT4は、接地電位を基準電位として、出力端子OTの電位との間でスイッチング動作するデバイスである。
【0009】
このように、同じ電位を基準として動作するトランジスタを、同一アームのトランジスタと呼称する。なお、トランジスタT1およびT2をP側アームのトランジスタ、トランジスタT3およびT4をN側アームのトランジスタと呼称する場合もある。
【0010】
図14に、半導体装置モジュール80のパッケージ内の平面レイアウトを示す。図14において、矩形の回路基板BS上に平面視形状が矩形の導体パターンP10およびP30が並列に配設されている。そして、導体パターンP10の外周に、外周のほぼ半周分を囲むように、平面視形状がL字状の導体パターンP20が配設され、導体パターンP30の外周に、外周のほぼ半周分を囲むように、平面視形状がL字状の導体パターンP40が配設されている。なお、導体パターンP20およびP40は、互いに、回転対称な位置関係となるように配設されている。
【0011】
導体パターンP10の上部には、トランジスタT1およびT2が、回転対称な位置関係となるように互い違いに配設され、また、トランジスタT1およびT2に隣接して、フリーホイールダイオードD1およびD2が、回転対称な位置関係となるように互い違いに配設されている。
【0012】
同様に、導体パターンP30の上部には、トランジスタT3およびT4が、回転対称な位置関係となるように互い違いに配設され、また、トランジスタT3およびT4に隣接して、フリーホイールダイオードD3およびD4が、回転対称な位置関係となるように互い違いに配設されている。
【0013】
そして、回路基板BSの一方の長辺の外方には、コレクタ端子C1およびエミッタ端子E2が配設されている。コレクタ端子C1は、導体パターンP10の配設領域に対応するように配設され、エミッタ端子E2は、導体パターンP30の配設領域に対応するように配設されている。
【0014】
また、回路基板BSの他方の長辺の外方には、出力端子OTが配設されている。出力端子OTは、導体パターンP10およびP30の配設領域に跨って対応するように長辺に沿って配設されている。
【0015】
さらに、回路基板BSの導体パターンP10が配設された側の短辺の外方には、制御エミッタ端子CE1およびゲート端子G1が配設され、回路基板BSの導体パターンP30が配設された側の短辺の外方には、制御エミッタ端子CE2およびゲート端子G2が配設されている。
【0016】
コレクタ端子C1は、アルミニウム等のワイヤ線WRによって導体パターンP10に電気的に接続されている。なお、トランジスタT1およびT2のコレクタ、フリーホイールダイオードD1およびD2のカソードは、導体パターンP10に対面するように、それぞれ下面側に配設されており、トランジスタT1およびT2のエミッタ、フリーホイールダイオードD1およびD2のアノードは、それぞれ上面側に配設されている。
【0017】
そして、トランジスタT1およびT2のエミッタ、フリーホイールダイオードD1およびD2のアノードは、ワイヤ線WRによって出力端子OTに電気的に接続され、トランジスタT1およびT2のゲートは、導体パターンP20にワイヤ線WRを介して電気的に接続され、導体パターンP20を経由してゲート端子G1に電気的に接続される構成となっている。なお、トランジスタT1のエミッタは、ワイヤ線WRを介して制御エミッタ端子CE1に電気的に接続されている。
【0018】
また、出力端子OTは、アルミニウム等のワイヤ線WRによって導体パターンP30に電気的に接続されている。なお、トランジスタT3およびT4のコレクタ、フリーホイールダイオードD3およびD4のカソードは、導体パターンP30に対面するように、それぞれ下面側に配設されており、トランジスタT3およびT4のエミッタ、フリーホイールダイオードD3およびD4のアノードは、それぞれ上面側に配設されている。
【0019】
そして、トランジスタT3およびT4のエミッタ、フリーホイールダイオードD3およびD4のアノードは、ワイヤ線WRによってエミッタ端子E2に電気的に接続され、トランジスタT3およびT4のゲートは、導体パターンP40にワイヤ線WRを介して電気的に接続され、導体パターンP40を経由してゲート端子G2に電気的に接続される構成となっている。なお、トランジスタT4のエミッタは、ワイヤ線WRを介して制御エミッタ端子CE2に電気的に接続されている。
【0020】
このように、半導体装置モジュール80においては、1つのアームに複数のIGBを有し、同一アームのIGBTどうし、すなわちトランジスタT1およびT2、トランジスタT3およびT4は、導体パターンP10およびP30上で、それぞれ回転対称な位置関係となるように互い違いに配設されていた。
【0021】
これは、IGBTとフリーホイールダイオードとでは電力損失の比率が異なることに起因している。
【0022】
図15に、IGBTとフリーホイールダイオードとの電力損失についてのシミュレーション結果の一例を示す。
【0023】
図15において、横軸にアームに流れる電流(A)を、縦軸に電力損失(W)を示し、IGBTの特性を太線で、フリーホイールダイオード(FWDi)の特性を細線で示す。
【0024】
図15から判るように、IGBTの電力損失は、最大でフリーホイールダイオードの6倍もある。このように、IGBTの方が電力損失が大きい、すなわち、発熱が大きいので、発熱源となっていた。この理由は、インバータにおいては、トランジスタが主として電力変換に寄与するのに対し、ダイオードは、対をなすトランジスタが休止中に環流電流を流すだけなので電力損失が小さいからである。
【0025】
従って、IGBTどうしを並列して配設して発熱源を集中させるよりも、フリーホイールダイオードと互い違いにすることで、発熱源を分散させて、回路基板BS上の温度分布を均一にするためにIGBTが互い違いに配設されていた。
【0026】
【発明が解決しようとする課題】
しかし、IGBTおよびフリーホイールダイオードを互い違いに配設することで、導体パターンが各チップに対して均等な位置関係にならず、ワイヤボンディングによる配線長の相違を含めて、同一アーム内にも拘わらず各チップの配線インダクタンスが不均等になるという状況が発生する。
【0027】
図16に、一例としてP側アーム内の等価回路を示す。図16に示すように、トランジスタT1およびT2、フリーホイールダイオードD1およびD2と各端子(C1、E1、G1およびOT)との間には、それぞれ配線インダクタンスWLが存在しているが、例えば、トランジスタT1のコレクタとコレクタ端子C1との間には2つのインダクタンスWLしか存在しないのに対し、トランジスタT2とコレクタ端子C1との間には3つのインダクタンスWLが存在している。
【0028】
この結果、スイッチング時に並列動作するトランジスタT1およびT2のコレクタ電流が均等に流れず、電力損失が特定のIGBTに偏るという問題が生じていた。なお、配線インダクタンスとは、ワイヤ線のインダクタンスだけでなく、導体パターンのインダクタンスなど、電流経路となる構成のインダクタンスを含んでいることは言うまでもない。
【0029】
ここで、図17に、トランジスタT1およびT2のスイッチング時に流れるコレクタ電流の特性を示す。
【0030】
図17において、横軸に時間経過(μsec)を、縦軸にコレクタ電流Ic(A)を示し、トランジスタT1の特性を太線で、トランジスタT2の特性を細線で示す。
【0031】
図17から判るように、トランジスタT1のコレクタ電流の最大値は、トランジスタT2のそれよりも高く、トランジスタT1およびT2のコレクタ電流にアンバランスが生じている。
【0032】
このように、同一アーム内のトランジスタどうしで、コレクタ電流のアンバランスが生じることで、モジュールの設計においては、電流定格を単純にモジュールの内のトランジスタの定格の並列個数倍に設定することはできず、アンバランスを見込んで、モジュールの定格を下げなければならないという問題があった。また、インバータにおいては、相間短絡が発生した場合に、コレクタ電流のアンバランスにより、特定のトランジスタに電流が集中し、不具合が発生しやすくなるという問題があった。
【0033】
本発明は上記のような問題点を解消するためになされたもので、半導体装置モジュールの回路基板における温度分布を均一できるとともに、トランジスタのコレクタ電流のアンバランスを解消して、モジュールの設計を単純化でき、また電流集中に起因するトランジスタの不具合の発生を防止することを目的とする。
【0034】
【課題を解決するための手段】
本発明に係る請求項1記載の半導体装置は、導体パターンを有する回路基板と、前記導体パターンの主面上に配設され、電気的に逆並列の関係にあるトランジスタおよびダイオードの構造を併せて有する複数の複合トランジスタと、前記回路基板の周辺に配設されるコレクタ端子と、前記回路基板の周辺に配設されるエミッタ端子とを備え、前記複数の複合トランジスタは、その一方主面に設けられた、前記トランジスタのコレクタおよび前記ダイオードのカソードに相当する第1の主電極と、前記一方主面とは反対側の他方主面に設けられた、前記トランジスタのエミッタおよび前記ダイオードのアノードに相当する第2の主電極とを有し、前記第1の主電極が前記導体パターンの前記主面上に対面するように配設され、前記導体パターンと前記コレクタ端子、および前記第2の主電極とエミッタ端子がそれぞれワイヤ線によって電気的に接続され、前記第1の主電極と前記コレクタ端子との間の配線インダクタンス、および前記第2の主電極と前記エミッタ端子との間の配線インダクタンスが、それぞれで同じとなるように前記複数の複合トランジスタが配設されている。
【0035】
本発明に係る請求項2記載の半導体装置は、前記複数の複合トランジスタが、共通の電位を基準として動作する同一アームの複合トランジスタであって、電気的に並列に接続されている。
【0036】
本発明に係る請求項3記載の半導体装置は、前記複数の複合トランジスタが、第1の電位を基準として動作する第1アームの複合トランジスタと、第1の電位よりも低い第2の電位を基準として動作する第2アームの複合トランジスタとを含み、前記第1アームの複合トランジスタと、前記第2アームの複合トランジスタとの直列接続でインバータ回路を構成し、前記第1アームの複合トランジスタと、前記第2アームの複合トランジスタとで、それぞれの前記コレクタ端子および前記エミッタ端子のレイアウトが回転対象な位置関係となるように配設されている。
【0037】
本発明に係る請求項4記載の半導体装置は、前記複数の複合トランジスタのそれぞれが、前記第2の主電極の端縁部に、前記第2の主電極とは電気的に絶縁されたゲートパッドをさらに有し、それぞれの前記ゲートパッドが一列に並ぶように、前記複数の複合トランジスタが配列されている。
【0038】
本発明に係る請求項5記載の半導体装置は、前記複数の複合トランジスタが、第1の電位を基準として動作する第1アームの複合トランジスタと、前記第1の電位よりも低い第2の電位を基準として動作する第2アームの複合トランジスタとを含み、前記第1アームの複合トランジスタと、前記第2アームの複合トランジスタとで、それぞれの前記ゲートパッドが対称な位置関係となるように配列されている。
【0039】
本発明に係る請求項6記載の半導体装置は、前記複数の複合トランジスタは、前記第2の主電極上に配設された温度検出のためのダイオードをさらに備えている。
【0040】
【発明の実施の形態】
<1.装置構成>
図1に本発明に係る半導体装置の実施の形態として、同一アーム内に電気的に並列に接続された複数の複合トランジスタCT10、CT20およびCT30を備えた半導体装置モジュール100の回路構成を示す。
【0041】
複合トランジスタCT10〜CT30は、IGBTなどの電力用トランジスタにフリーホイールダイオードを内蔵したトランジスタであり、フリーホイールダイオードは電力用トランジスタに逆並列に接続されている。
【0042】
図1において、コレクタ端子C1とエミッタ端子E1との間に、複合トランジスタCT10〜CT30が電気的に並列に接続され、複合トランジスタCT10〜CT30のゲートは、ゲート端子G1に共通に接続され、複合トランジスタCT10〜CT30は並列動作する構成となっている。
【0043】
複合トランジスタCT10〜CT30のエミッタは、エミッタ端子E1に接続されるとともに、制御エミッタ端子CE1にも接続されている。
【0044】
制御エミッタ端子CE1は複合トランジスタCT10〜CT30の駆動に際して使用され、例えば、制御エミッタ端子CE1とゲート端子G1との間にゲート−エミッタ間電圧(例えば15V程度)を印加することで複合トランジスタCT10〜CT30トランジスタを駆動することができる。
【0045】
図2に、半導体装置モジュール100のパッケージ内の平面レイアウトを示す。図2において、平面視形状が矩形の回路基板BS1上に、回路基板BS1と相似形の導体パターンP9が配設されている。そして、導体パターンP9の外周に、平面視形状がL字状の導体パターンP91が配設されている。なお、導体パターンP91は、その長軸が回路基板BS1の長辺に沿って延在するように配設されている。
【0046】
導体パターンP9の上部には、複合トランジスタCT10〜CT30が並列して配設されている。複合トランジスタCT10〜CT30は、平面視形状が矩形で、その上主面の端縁部にはゲートパッドGPが設けられている。
【0047】
複合トランジスタCT10〜CT30は、導体パターンP91の長軸に平行してゲートパッドGPが一列に並び、かつゲートパッドGPから導体パターンP91までの距離が短くなるようにゲートパッドGPの配列が、導体パターンP91の配設側寄りとなるように配設されている。
【0048】
そして、回路基板BS1の導体パターンP91の長軸が配設された側の長辺の外方には、コレクタ端子C1が配設されている。コレクタ端子C1は、導体パターンP9の配設領域に対応するように配設されている。
【0049】
また、回路基板BS1のもう一方の長辺の外方には、エミッタ端子E1が配設されている。エミッタ端子E1は、導体パターンP9の配設領域に対応するように配設されている。
【0050】
また、回路基板BS1の導体パターンP91の短軸が配設された側の短辺の外方には、制御エミッタ端子CE1およびゲート端子G1が配設されている。
【0051】
コレクタ端子C1は、アルミニウム等のワイヤ線WRによって導体パターンP9に電気的に接続されている。なお、複合トランジスタCT10〜CT30のコレクタ(内蔵するフリーホイールダイオードのカソードも含む)は、導体パターンP9に対面するように、それぞれ下面側に配設されており、エミッタ(内蔵するフリーホイールダイオードのアノードも含む)は、それぞれ上面側に配設されている。
【0052】
そして、複合トランジスタCT10〜CT30のエミッタは、ワイヤ線WRによってエミッタ端子E1に電気的に接続され、ゲートパッドGPは導体パターンP91にワイヤ線WRにより電気的に接続され、導体パターンP91はワイヤ線WRを介してゲート端子G1に電気的に接続されている。また、複合トランジスタCT10のエミッタは、ワイヤ線WRを介して制御エミッタ端子CE1にも電気的に接続されている。
【0053】
なお、コレクタ端子C1およびエミッタ端子E1は、回路基板BS1を囲むように配設される絶縁ケース(図示せず)から突出するように回路基板BS1の上方に延在し、外部装置と接続される。これは他の制御エミッタ端子CE1、ゲート端子G1についても同じである。
【0054】
ここで、図3および図4を用いて、フリーホイールダイオードを内蔵した複合トランジスタの構成について説明する。
【0055】
図3にフリーホイールダイオードを内蔵した複合トランジスタCTの断面構成を示す。図3に示すように、複合トランジスタCTはn型のシリコン基板1の上主面表面内において、p型ベース領域8が形成され、当該p型ベース領域8を深さ方向に貫通するように複数のトレンチ型のゲート電極11が並列に形成されている。ゲート電極11の間のp型ベース領域8の表面内には、p型不純物を比較的高濃度に含んだp型半導体領域12が選択的に形成されている。p型半導体領域12はp型ベース領域8とエミッタ電極19との電気的接続が良好に行われることを目的として設けられている。
【0056】
そして、p型半導体領域12を両側から挟むように、n型不純物を比較的高濃度に含んだn型エミッタ領域9が形成されている。なおn型エミッタ領域9はゲート電極11の表面に形成されたゲート絶縁膜(図示省略)に接触する構成となっている。ここで、シリコン基板1はIGBTのn型ベース層となる。
【0057】
そして、n型エミッタ領域9の表面の一部にはエミッタ電極19が形成されている。
【0058】
これら、p型ベース領域8、n型エミッタ領域9、ゲート電極11が形成される領域をセル領域2TCと呼称する。
【0059】
また、セル領域2TCを取り囲むように浮遊電位の複数のp型半導体領域28が同心状に形成され、電界緩和リング領域2TGを形成している。なお、セル領域2TCおよび電界緩和リング領域2TGの構造を総称して、エミッタ側構造2とする。
【0060】
そして、シリコン基板1の下主面上全面には、n型バッファ層3が配設され、n型バッファ層3の主面内に、p型コレクタ層4がp型ベース領域8の形成領域(すなわちセル領域2TC)にほぼ対応して選択的に形成され、p型コレクタ層4と間隔を開けてp型コレクタ層4を囲むようにn型カソード領域6が選択的に形成された構成となっている。そして、n型バッファ層3、p型コレクタ層4、n型カソード領域6に接触するようにコレクタ電極5が形成されている。
【0061】
複合トランジスタCTの動作に際しては、a、bの2つの電流経路が形成される、すなわち、電流経路aはエミッタ電極19、p型半導体領域12、p型ベース領域8、シリコン基板(n型ベース層1、n型バッファ層3、n型カソード領域6、コレクタ電極5で構成されるフリーホイールダイオードを流れる電流経路であり、電流経路bはコレクタ電極5、p型コレクタ層4、n型バッファ層3、n型ベース層1、p型ベース領域8、n型エミッタ領域9、エミッタ電極19で構成されるIGBTを流れる電流経路である。
【0062】
このような構成の複合トランジスタCTにおいては、コレクタ電極5に正電圧(エミッタ電極に比べて正を意味する)が印加され、ゲート電極11の電圧がオフ電位の場合、p型ベース領域8とn型ベース層1との間のpn接合で電圧が保持され、空乏層によって電流は遮断される。一方、コレクタ電極5に正電圧が印加された状態で、ゲート電極11の電圧がオン電圧となった場合、電流経路bに電流が流れ、IGBTとして動作する。
【0063】
そして、コレクタ電極5に負の電圧が印加された場合、p型コレクタ層4とn型バッファ層3とで構成されるpn接合のため、電流経路bに沿っては電流が流れずに、電流経路aに沿った電流が流れ、ダイオード動作を行う。
【0064】
ここで、複合トランジスタCTをエミッタ電極側から見た平面構成を図4に示す。図4に示すように複合トランジスタCTは矩形形状の基板上に形成され、矩形のセル領域2TCを矩形の電界緩和リング領域が取り囲む形状となっている。そして、電界緩和リング領域を取り囲むように浮遊電位のn型半導体領域27が形成されている。
【0065】
セル領域2TCには複数のゲートラインGLが並列に形成され、ゲートラインGLの端部はセル領域2TCの外縁を規定するゲートリング領域GRに接続され、全ゲートラインGLが共通の電位となる構成となっている。また、ゲートラインGLと外部との電気的接続を行うゲートパッドGPが部分的に設けられている。
【0066】
なお、ゲートラインGL間はエミッタ電極19で覆われ、その上には各エミッタ電極19を電気的に接続する上部エミッタ電極190で覆われているが、図4においては便宜的に上部エミッタ電極190の一部を省略している。
【0067】
なお、図3に示した複合トランジスタCTの断面構成は、図4におけるA−A線での断面を示しており、図3に示すゲート電極11は、ゲートラインGLの長手方向に沿って垂直に配設された複数のゲート電極11のごく一部である。
【0068】
図2に示した複合トランジスタCT10〜CT30の平面視形状は、図4とは若干相違しているが、基本的には同じであり、1つのチップ内で、ダイオード動作とIGBT動作を交互に行うので、電力損失によって生じた熱は、チップ温度を全体的に上昇させ、温度分布が偏ることがない。
【0069】
従って、図2に示すように、複合トランジスタCT10〜CT30を回路基板BS1のほぼ中央部に配設するだけで、回路基板BS1における温度分布の偏りを防止することができる。
【0070】
<2.作用効果>
以上説明したように、半導体装置モジュール100においては、IGBTにフリーホイールダイオードを内蔵した複合トランジスタCT10〜CT30を用いることで、IGBTとフリーホイールダイオードとで電力損失の比率が異なることに起因しての温度分布の偏りを防止するために、回路基板上で、IGBTを互い違いになるように配設する必要がなくなる。この結果、導体パターンが各チップに対して均等な位置関係となるように各チップを配設することができ、少なくとも同一アーム内においては、各チップの配線インダクタンスを均等にすることができる。
【0071】
例えば、図2において、エミッタ端子E1と複合トランジスタCT10〜CT30のエミッタとを電気的に接続するそれぞれのワイヤ線WRの長さは何れも同じであり、コレクタ端子C1からワイヤ線WR、導体パターンP9を介して複合トランジスタCT10〜CT30のそれぞれのコレクタに達するまでの電流経路長も同じになっている。
【0072】
配線インダクタンスが均等になることで、少なくとも同一アーム内のトランジスタどうしで、コレクタ電流のアンバランスが生じることがないので、アンバランスを見込んでモジュールの定格を下げるなどの配慮が不要となり、モジュールの設計を単純化できる。
【0073】
また、インバータにおいて複合トランジスタを用いることで、相間短絡が発生した場合でも、特定のトランジスタに電流が集中し不具合が発生することを防止できる。
【0074】
<3.インバータへの適用例>
以下、複合トランジスタを用いてインバータを構成した例について図5および図6を用いて説明する。
【0075】
図5に、ハーフブリッジ回路を有した半導体装置モジュール200の回路構成を示す。図5において、コレクタ端子C1とエミッタ端子E2との間に、複合トランジスタCT1およびCT3がトーテムポール接続され、ハーフブリッジ型インバータを構成している。
【0076】
そして、複合トランジスタCT1およびCT3の接続ノードは出力端子OTに接続されるとともに、制御エミッタ端子CE1にも接続されている。なお、複合トランジスタCT3のエミッタはエミッタ端子E2に接続されるとともに、制御エミッタ端子CE2にも接続されている。
【0077】
また、コレクタ端子C1とエミッタ端子E2との間には、複合トランジスタCT2およびCT4がトーテムポール接続され、ハーフブリッジ型インバータを構成している。
【0078】
複合トランジスタCT2およびCT4の接続ノードは出力端子OTに接続されるとともに、制御エミッタ端子CE1にも接続されている。なお、複合トランジスタCT4のエミッタはエミッタ端子E2に接続されるとともに、制御エミッタ端子CE2にも接続されている。
【0079】
なお、複合トランジスタCT1およびCT2をP側アームのトランジスタ、複合トランジスタCT3およびCT4をN側アームのトランジスタと呼称する場合もある。
【0080】
また、出力端子OTは、P側アームの複合トランジスタにとってはエミッタ端子でもあり、N側アームの複合トランジスタにとってはコレクタ端子でもある。
【0081】
そして、複合トランジスタCT1およびCT2のゲートは、ゲート端子G1に共通に接続され、複合トランジスタCT1およびCT2は並列動作する構成となっている。また、複合トランジスタCT3およびCT4のゲートは、ゲート端子G2に共通に接続され、複合トランジスタCT3およびCT4は並列動作する構成となっている。
【0082】
なお、複合トランジスタCT1およびCT2は、出力端子OTの電位を基準電位として、コレクタ電位との間でスイッチング動作するデバイスであり、複合トランジスタCT3およびCT4は、接地電位を基準電位として、出力端子OTの電位との間でスイッチング動作するデバイスである。
【0083】
図6に、半導体装置モジュール200のパッケージ内の平面レイアウトを示す。図6において、矩形の回路基板BS2上に平面視形状が矩形の導体パターンP1およびP2が並列に配設されている。そして、導体パターンP1の外周に、外周のほぼ半周分を囲むように、平面視形状がC字状の導体パターンP11が配設され、導体パターンP2の外周に、外周のほぼ半周分を囲むように、平面視形状がC字状の導体パターンP21が配設されている。なお、導体パターンP11およびP21は、互いに、回転対称な位置関係となるように配設されている。
【0084】
導体パターンP1の上部には、複合トランジスタCT1およびCT2が並列して配設されている。複合トランジスタCT1およびCT2は、平面視形状が矩形で、その上主面の一方の長辺側の端縁部にはゲートパッドGPが設けられている。
【0085】
複合トランジスタCT1およびCT2は、それぞれのゲートパッドGPが導体パターンP11のC字の端部にそれぞれ近接して位置するように、ゲートパッドGPが配設されていない側の長辺どうしが対向するように配設されている。
【0086】
同様に、導体パターンP2の上部には、複合トランジスタCT3およびCT4が並列して配設されている。複合トランジスタCT3およびCT4は、平面視形状が矩形で、その上主面の一方の長辺側の端縁部にはゲートパッドGPが設けられている。
【0087】
複合トランジスタCT3およびCT4は、それぞれのゲートパッドGPが導体パターンP21のC字の端部にそれぞれ近接して位置するように、ゲートパッドGPが配設されていない側の長辺どうしが対向するように配設されている。
【0088】
そして、回路基板BS2の一方の長辺の外方には、コレクタ端子C1およびエミッタ端子E2が配設されている。コレクタ端子C1は、導体パターンP1の配設領域に対応するように配設され、エミッタ端子E2は、導体パターンP2の配設領域に対応するように配設されている。
【0089】
また、回路基板BSの他方の長辺の外方には、出力端子OTが配設されている。出力端子OTは、導体パターンP1およびP2の配設領域に跨って対応するように長辺に沿って配設されている。
【0090】
さらに、回路基板BS2の導体パターンP1が配設された側の短辺の外方には、制御エミッタ端子CE1およびゲート端子G1が配設され、回路基板BS2の導体パターンP2が配設された側の短辺の外方には、制御エミッタ端子CE2およびゲート端子G2が配設されている。
【0091】
なお、コレクタ端子C1、エミッタ端子E2、出力端子OTは、回路基板BS2を囲むように配設される絶縁ケース(図示せず)から突出するように回路基板BS2の上方に延在し、外部装置と接続される。これは他の端子についても同じである。
【0092】
コレクタ端子C1は、アルミニウム等のワイヤ線WRによって導体パターンP1に電気的に接続されている。なお、複合トランジスタCT1およびCT2のコレクタ(内蔵するフリーホイールダイオードのカソードも含む)は、導体パターンP1に対面するように、それぞれ下面側に配設されており、エミッタ(内蔵するフリーホイールダイオードのアノードも含む)は、それぞれ上面側に配設されている。
【0093】
そして、複合トランジスタCT1およびCT2のエミッタは、ワイヤ線WRによって出力端子OTに電気的に接続され、複合トランジスタCT1およびCT2のゲートは、導体パターンP11にワイヤ線WRを介して電気的に接続され、導体パターンP11を経由してゲート端子G1に電気的に接続される構成となっている。なお、複合トランジスタCT1のエミッタは、ワイヤ線WRを介して制御エミッタ端子CE1にも電気的に接続されている。
【0094】
また、出力端子OTは、アルミニウム等のワイヤ線WRによって導体パターンP2に電気的に接続されている。なお、複合トランジスタCT3およびCT4のコレクタ(内蔵するフリーホイールダイオードのカソードも含む)は、導体パターンP2に対面するように、それぞれ下面側に配設されており、エミッタ(内蔵するフリーホイールダイオードのアノードも含む)は、それぞれ上面側に配設されている。
【0095】
そして、複合トランジスタCT3およびCT4のエミッタは、ワイヤ線WRによってエミッタ端子E2に電気的に接続され、複合トランジスタCT3およびCT4のゲートは、導体パターンP21にワイヤ線WRを介して電気的に接続され、導体パターンP21を経由してゲート端子G2に電気的に接続される構成となっている。なお、複合トランジスタCT4のエミッタは、ワイヤ線WRを介して制御エミッタ端子CE2にも電気的に接続されている。
【0096】
このように、複合トランジスタを用いてインバータを構成した場合にも、導体パターンが各チップに対して均等な位置関係となるように各チップを配設することができ、少なくとも同一アーム内においては、各チップの配線インダクタンスを均等にすることができる。
【0097】
<4.複合トランジスタを用いた場合のさらなる利点>
以上説明した実施の形態においては、複合トランジスタを用いることで、回路基板上で温度分布の偏りを防止することができるという効果を示したが、複合トランジスタを用いることで、モジュール内の構成をさらに簡略化できるいう利点がある。
【0098】
図7に、ハーフブリッジ回路を有した半導体装置モジュール90の回路構成を示す。図7において、コレクタ端子C1とエミッタ端子E2との間に、IGBTなどの電力用トランジスタT11およびT12がトーテムポール接続され、ハーフブリッジ型インバータを構成している。また、トランジスタT11およびT12には、それぞれ、フリーホイールダイオードD11およびD12が逆並列接続されている。
【0099】
また、トランジスタT11およびT12の接続ノードは出力端子OTに接続されるとともに、制御エミッタ端子CE1にも接続されている。なお、トランジスタT12のエミッタはエミッタ端子E2に接続されるとともに、制御エミッタ端子CE2にも接続されている。
【0100】
そして、トランジスタT11およびT12には、それぞれ温度検出ダイオードX1およびX3が取り付けられ、温度検出ダイオードX1のカソードおよびアノードは、それぞれカソード端子K1およびアノード端子A1に接続され、温度検出ダイオードX3のカソードおよびアノードは、それぞれカソード端子K3およびアノード端子A3に接続されている。
【0101】
また、フリーホイールダイオードD11およびD12には、それぞれ温度検出ダイオードX2およびX4が取り付けられ、温度検出ダイオードX2のカソードおよびアノードは、それぞれカソード端子K2およびアノード端子A2に接続され、温度検出ダイオードX4のカソードおよびアノードは、それぞれカソード端子K4およびアノード端子A4に接続されている。
【0102】
温度検出ダイオードX1〜X4は、IGBTおよびフリーホイールダイオードの異常動作に伴う温度上昇を検出し、その情報をIGBTおよびフリーホイールダイオードの制御系にフィードバックすることで、重大な不具合が発生することを防止するためのものである。
【0103】
図8に、半導体装置モジュール90のパッケージ内の平面レイアウトを示す。図8において、矩形の回路基板BS3上に平面視形状が矩形の導体パターンP50およびP60が並列に配設されている。そして、導体パターンP50の外周に、平面視形状がL字状の導体パターンP51が配設され、導体パターンP51の長軸方向に並んで導体パターンP56が配設されている。また、導体パターンP51の長軸よりも内側には、導体パターンP52、P53、P54およびP55が順に配列されている。
【0104】
導体パターンP60の外周には、平面視形状がL字状の導体パターンP61が配設され、導体パターンP61の長軸方向に並んで導体パターンP66が配設されている。また、導体パターンP61の長軸よりも内側には、導体パターンP62、P63、P64およびP65が順に配列されている。
【0105】
なお、導体パターンP51〜P56およびP61〜P66は、互いに、回転対称な位置関係となるように配設されている。
【0106】
導体パターンP50の上部には、トランジスタT11およびフリーホイールダイオードD11が配設され、トランジスタT11およびフリーホイールダイオードD11の上主面上には、それぞれ温度検出ダイオードX1およびX2が配設されている。
【0107】
同様に、導体パターンP60の上部には、トランジスタT12およびフリーホイールダイオードD12が配設され、トランジスタT12およびフリーホイールダイオードD12の上主面上には、それぞれ温度検出ダイオードX3およびX4が配設されている。
【0108】
なお、トランジスタT11とT12とは互い違いの位置関係になるように配設され、フリーホイールダイオードD11とD12も互い違いの位置関係になるように配設されている。
【0109】
そして、回路基板BS3の一辺の外方には、コレクタ端子C1およびエミッタ端子E2が配設されている。コレクタ端子C1は、導体パターンP50の配設領域に対応するように配設され、エミッタ端子E2は、導体パターンP60の配設領域に対応するように配設されている。
【0110】
また、回路基板BS3のコレクタ端子C1およびエミッタ端子E2の配設側とは反対の一辺の外方には、出力端子OTが配設されている。出力端子OTは、導体パターンP50およびP60の配設領域に跨って対応するように辺に沿って配設されている。
【0111】
さらに、回路基板BS3の導体パターンP50の長辺に沿った一辺の外方には、コレクタ端子C1側から順に、ゲート端子G1、カソード端子K1、アノード端子A1、制御エミッタ端子CE1、カソード端子K2およびアノード端子A2が配列されている。
【0112】
また、回路基板BS3の導体パターンP60の長辺に沿った一辺の外方には、エミッタ端子E2側から順に、アノード端子A4、カソード端子K4、制御エミッタ端子CE2、アノード端子A3、カソード端子K3およびゲート端子G2が配列されている。
【0113】
コレクタ端子C1は、アルミニウム等のワイヤ線WRによって導体パターンP50に電気的に接続されている。そして、トランジスタT11のエミッタおよびフリーホイールダイオードD11のアノードは、ワイヤ線WRによって出力端子OTに電気的に接続され、トランジスタT11のゲートは、導体パターンP51にワイヤ線WRを介して電気的に接続され、導体パターンP51を経由してゲート端子G1に電気的に接続される構成となっている。なお、トランジスタT11のエミッタは、導体パターンP56を経由して制御エミッタ端子CE1にも電気的に接続されている。
【0114】
さらに、トランジスタT11上の温度検出ダイオードX1のカソードおよびアノードは、それぞれ導体パターンP52およびP53を経由して、カソード端子K1およびアノード端子A1に電気的に接続され、フリーホイールダイオードD11上の温度検出ダイオードX2のカソードおよびアノードは、それぞれ導体パターンP54およびP55を経由して、カソード端子K2およびアノード端子A2に電気的に接続されている。
【0115】
また、出力端子OTは、アルミニウム等のワイヤ線WRによって導体パターンP60に電気的に接続されている。そして、トランジスタT12のエミッタおよびフリーホイールダイオードD12のアノードは、ワイヤ線WRによってエミッタ端子E2に電気的に接続され、トランジスタT12のゲートは、導体パターンP61にワイヤ線WRを介して電気的に接続され、導体パターンP61を経由してゲート端子G2に電気的に接続される構成となっている。なお、トランジスタT12のエミッタは、導体パターンP66を経由して制御エミッタ端子CE2にも電気的に接続されている。
【0116】
さらに、トランジスタT12上の温度検出ダイオードX3のカソードおよびアノードは、それぞれ導体パターンP62およびP63を経由して、カソード端子K3およびアノード端子A3に電気的に接続され、フリーホイールダイオードD12上の温度検出ダイオードX4のカソードおよびアノードは、それぞれ導体パターンP64およびP65を経由して、カソード端子K4およびアノード端子A4に電気的に接続されている。
【0117】
このように、半導体装置モジュール90においては、導体パターンP50上にトランジスタT11およびフリーホイールダイオードD11が別個に配設され、それぞれの上主面に、温度検出ダイオードX1およびX2が配設されていた。また、導体パターンP60上にトランジスタT12およびフリーホイールダイオードD12が別個に配設され、それぞれの上主面に、温度検出ダイオードX3およびX4が配設されていた。
【0118】
従って、温度検出ダイオードX1〜X4のそれぞれについてワイヤ線や導体パターン、端子が必要となりモジュール内の構成が複雑になっていた。
【0119】
また、温度検出ダイオードの個数に対応して検出手段も必要であるので、温度検出ダイオードの個数が多ければ、検出手段も多くなり、検出手段を設けるためのスペースを広く取る必要があった。
【0120】
図9に温度検出ダイオードX1およびX2に付属する検出手段の一例を示す。図9に示すように、温度検出ダイオードX1およびX2は、それぞれ増幅器F3およびF4にアノードおよびカソードが接続され、増幅器F3およびF4の出力は、それぞれ検出回路F5およびF6に与えられる構成となっている。なお、増幅器F3およびF4の入力には、電源電圧VDに基づいて、定電流を供給する定電流電源F1およびF2が接続されている。
【0121】
検出回路F5およびF6は、増幅器F3およびF4の出力からノイズを除去し、所定の閾値に達した場合には所定の信号を出力する機能を有している。そして、検出回路F5およびF6の出力はORゲートF7に与えられ、温度検出ダイオードX1およびX2の少なくとも一方が、温度異常を検知した場合には、アラーム等を出力する構成となっている。
【0122】
このように、温度検出には種々の構成を必要とし、それらをモジュールの外部に設けるとしても、それ相応のスペースが必要である。
【0123】
しかし、複合トランジスタを用いる場合には、温度検出ダイオードの個数を削減できるので、モジュール内の構成をさらに簡略化できる。
【0124】
図10に、複合トランジスタに温度検出ダイオードを搭載した半導体装置モジュール300のパッケージ内の平面レイアウトを示す。
【0125】
図10において、矩形の回路基板BS4上に平面視形状が矩形の導体パターンP3およびP4が並列に配設されている。そして、導体パターンP3の外周には、導体パターンP3の一方の長辺に沿って、導体パターンP31、P32、P33およびP34が順に配列されている。
【0126】
また、導体パターンP4の外周には、導体パターンP4の一方の長辺に沿って、導体パターンP41、P42、P43およびP44が順に配列されている。
【0127】
導体パターンP3の上部には、複合トランジスタCT5が配設され、複合トランジスタCT5の上主面上には、温度検出ダイオードX10が配設されている。
【0128】
複合トランジスタCT5は平面視形状が矩形で、その上主面の一方の長辺側の端縁部にはゲートパッドGPが設けられている。
【0129】
なお、複合トランジスタCT5は、ゲートパッドGPが導体パターンP33に近接して位置するように配設されている。
【0130】
また、導体パターンP4の上部には、複合トランジスタCT6が配設され、複合トランジスタCT6の上主面上には、温度検出ダイオードX20が配設されている。複合トランジスタCT6は平面視形状が矩形で、その上主面の一方の長辺側の端縁部にはゲートパッドGPが設けられている。
【0131】
なお、複合トランジスタCT6は、ゲートパッドGPが導体パターンP43に近接して位置するように配設されている。
【0132】
そして、回路基板BS4の導体パターンP3およびP4の短辺に平行な一方の一辺の外方には、コレクタ端子C1およびエミッタ端子E2が配設されている。
コレクタ端子C1は、導体パターンP3の配設領域に対応するように配設され、エミッタ端子E2は、導体パターンP4の配設領域に対応するように配設されている。
【0133】
また、回路基板BS4の導体パターンP3およびP4の短辺に平行な他方の一辺の外方には、出力端子OTが配設されている。出力端子OTは、導体パターンP3およびP4の配設領域に跨って対応するように一辺に沿って配設されている。
【0134】
さらに、回路基板BS4のコレクタ端子C1およびエミッタ端子E2の配設側とは反対の一辺の外方には、出力端子OTが配設されている。出力端子OTは、導体パターンP3およびP4の配設領域に跨って対応するように辺に沿って配設されている。
【0135】
なお、複合トランジスタCT5をP側アームのトランジスタ、複合トランジスタCT6をN側アームのトランジスタと呼称する場合もある。
【0136】
また、出力端子OTは、P側アームの複合トランジスタにとってはエミッタ端子でもあり、N側アームの複合トランジスタににとってはコレクタ端子でもある。
【0137】
また、回路基板BS4の導体パターンP3の長辺に沿った一辺の外方には、コレクタ端子C1側から順に、カソード端子K1、アノード端子A1、ゲート端子G1および制御エミッタ端子CE1が配列されている。
【0138】
また、回路基板BS4の導体パターンP4の長辺に沿った一辺の外方には、エミッタ端子E2側から順に、カソード端子K2、アノード端子A2、ゲート端子G2および制御エミッタ端子CE2が配列されている。
【0139】
コレクタ端子C1は、アルミニウム等のワイヤ線WRによって導体パターンP3に電気的に接続されている。そして、複合トランジスタCT5のエミッタは、ワイヤ線WRによって出力端子OTに電気的に接続され、複合トランジスタCT5のゲートは、導体パターンP33にワイヤ線WRを介して電気的に接続され、導体パターンP33を経由してゲート端子G1に電気的に接続される構成となっている。なお、複合トランジスタCT5のエミッタは、導体パターンP34を経由して制御エミッタ端子CE1にも電気的に接続されている。
【0140】
さらに、複合トランジスタCT5上の温度検出ダイオードX10のカソードおよびアノードは、それぞれ導体パターンP31およびP32を経由して、カソード端子K1およびアノード端子A1に電気的に接続されている。
【0141】
また、出力端子OTは、アルミニウム等のワイヤ線WRによって導体パターンP4に電気的に接続されている。そして、複合トランジスタCT6のエミッタは、ワイヤ線WRによってエミッタ端子E2に電気的に接続され、複合トランジスタCT6のゲートは、導体パターンP43にワイヤ線WRを介して電気的に接続され、導体パターンP43を経由してゲート端子G2に電気的に接続される構成となっている。なお、複合トランジスタCT6のエミッタは、導体パターンP44を経由して制御エミッタ端子CE2にも電気的に接続されている。
【0142】
さらに、複合トランジスタCT6上の温度検出ダイオードX20のカソードおよびアノードは、それぞれ導体パターンP41およびP42を経由して、カソード端子K3およびアノード端子A3に電気的に接続されている。
【0143】
このように、複合トランジスタCT3およびCT4を用いることで、フリーホイールダイオードの温度検出のための温度検出ダイオードが不要となるので、ワイヤ線WRの本数や、端子、導体パターンの個数を削減して、モジュール内の構成をさらに簡略化できる。
【0144】
ここで、温度検出ダイオードの配設状態を、複合トランジスタCT5上に配置されたX10を例に採って図11を用いて説明する。
【0145】
図11は、図10に示す複合トランジスタCT5を側面から見た図であり、導体パターンP3上にコレクタ電極CD(第1の主電極)が対面するように載置され、エミッタ電極ED(第2の主電極)上には、絶縁体ZLを介して、温度検出ダイオードX10が配設されている。温度検出ダイオードX10に接続されるワイヤ線は、アルミニウムワイヤ線WRの代わりに、より細く形成できる金ワイヤ線を使用しても良い。
【0146】
なお、ゲートパッドGPが設けられている部分は、エミッタ電極EDの一部を省略して示し、ゲートパッドGPがエミッタ電極EDを貫通してチップ内部に延在している状態を模式的に示している。なお、ゲートパッドGPはエミッタ電極EDとは電気的に絶縁されていることは言うまでもない。
【0147】
<5.複合トランジスタの他の例>
図3および図4を用いて説明した複合トランジスタCTにおいては、フリーホイールダイオード構造とIGBT構造とが違いに兼用の関係にあり、チップ全体がIGBT動作とダイオード動作とを交互に行う構成を示したが、例えば、図12に示すように、IGBT領域IGとダイオード領域FWとをチェス板の目のように、交互にマトリックス状に配設した構成であっても良い。これにより、回路基板上で温度分布の偏りを防止することができる。
【0148】
【発明の効果】
本発明に係る請求項1記載の半導体装置によれば、電気的に逆並列の関係にあるトランジスタおよびダイオードの構造を併せて有する複数の複合トランジスタを用いることで、トランジスタおよびダイオードを別個に設けた場合のように、トランジスタとダイオードとで電力損失の比率が異なることに起因しての温度分布の偏りを防止することができる。そのため、回路基板上で、複数のトランジスタを互い違いになるように配設する必要がなくなり、第1の主電極とコレクタ端子との間の配線インダクタンス、および第2の主電極とエミッタ端子との間の配線インダクタンスが、それぞれで同じとなるように複数の複合トランジスタを配設することができる。その結果、主電流のアンバランスが生じることがなくなり、アンバランスを見込んで定格を下げるなどの配慮が不要となり、半導体層の設計を単純化できる。
【0149】
本発明に係る請求項2記載の半導体装置によれば、複数の複合トランジスタが、共通の電位を基準として動作する同一アームの複合トランジスタであり、電気的に並列に接続されているので、同一アームの素子間で主電流のアンバランスが生じることが防止される。
【0150】
本発明に係る請求項3記載の半導体装置によれば、第1アームの複合トランジスタと、第2アームの複合トランジスタとで、それぞれのコレクタ端子およびエミッタ端子のレイアウトが回転対称な位置関係となるように配設されるので、第1アームの複合トランジスタおよび第2アームの複合トランジスタにおいて、配線インダクタンスが不均一になることが防止でき、第1アームの複合トランジスタおよび第2アームの複合トランジスタにおいて、主電流のアンバランスが生じることがなくなり、インバータ回路において相間短絡が発生した場合でも、特定のトランジスタに電流が集中し不具合が発生することを防止できる。
【0151】
本発明に係る請求項4記載の半導体装置によれば、それぞれのゲートパッドが一列に並ぶように、複数の複合トランジスタが配列されるので、例えば、ゲートパッドと、ゲートパッドに電気的に接続される導体パターンとの距離を均一にし易く、配線インダクタンスを容易に均一化することができる。
【0152】
本発明に係る請求項5記載の半導体装置によれば、第1アームの複合トランジスタと、第2アームの複合トランジスタとで、それぞれのゲートパッドが対称な位置関係となるように複数の複合トランジスタが配列されるので、例えば、ゲートパッドに電気的に接続される導体パターンの配置の決定が容易にでき、配線インダクタンスを容易に均一化することができる。
【0153】
本発明に係る請求項6記載の半導体装置によれば、複数の複合トランジスタの第2の主電極上に温度検出のためのダイオードをさらに備えるので、複合トランジスタの温度検出が可能となる。また、トランジスタおよびダイオードを別個に設けた場合に比べて、温度検出のためのダイオードの個数を削減できて、配線の本数や、端子、導体パターンの個数を削減して、半導体装置の構成をさらに簡略化できる。
【図面の簡単な説明】
【図1】 本発明に係る実施の形態の半導体装置モジュールの回路構成を説明する図である。
【図2】 本発明に係る実施の形態の半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図3】 フリーホイールダイオードを内蔵した複合トランジスタの断面構成を示す図である。
【図4】 フリーホイールダイオードを内蔵した複合トランジスタの平面構成を示す図である。
【図5】 本発明に係る実施の形態の半導体装置モジュールの回路構成を説明する図である。
【図6】 本発明に係る実施の形態の半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図7】 ハーフブリッジ回路を有した半導体装置モジュールの回路構成を示す図である。
【図8】 ハーフブリッジ回路を有した半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図9】 温度検出手段の構成を説明するブロック図である。
【図10】 複合トランジスタに温度検出ダイオードを搭載した半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図11】 複合トランジスタに温度検出ダイオードを搭載した状態を示す図である。
【図12】 複合トランジスタの変形例を示す図である。
【図13】 従来の半導体装置モジュールの回路構成を説明する図である。
【図14】 従来の半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図15】 IGBTとフリーホイールダイオードとの電力損失についてのシミュレーション結果の一例を示す図である。
【図16】 各チップの配線インダクタンスを模式的に示す図である。
【図17】 配線インダクタンスが不均一な2つのトランジスタのスイッチング時に流れるコレクタ電流の特性を示す図である。
【符号の説明】
CT1〜CT6,CT10〜CT30 複合トランジスタ、BS1,BS2,BS4 回路基板、P3,P4,P9,P11,P12 導体パターン、X10,X20 温度検出ダイオード。
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device module used for a power inverter.
[0002]
[Prior art]
FIG. 13 shows a circuit configuration of a semiconductor device module 80 having a half-bridge circuit. In FIG. 13, between the collector terminal C1 and the emitter terminal E2, power transistors T1 and T3 such as IGBT (Insulated Gate Bipolar Transistor) are totem-pole connected to constitute a half bridge inverter. The transistors T1 and T3 are respectively connected in reverse parallel with diodes (freewheel diodes) D1 and D3 for circulating current.
[0003]
The connection node of the transistors T1 and T3 is connected to the output terminal OT and also connected to the control emitter terminal CE1. The emitter of the transistor T3 is connected to the emitter terminal E2 and also to the control emitter terminal CE2.
[0004]
Further, between the collector terminal C1 and the emitter terminal E2, power transistors T2 and T4 are totem pole connected, and freewheel diodes D2 and D4 are connected in antiparallel to each other.
[0005]
The connection node of the transistors T2 and T4 is connected to the output terminal OT and also to the control emitter terminal CE1. The emitter of the transistor T4 is connected to the emitter terminal E2 and also to the control emitter terminal CE2.
[0006]
The control emitter terminals CE1 and CE2 are used for driving the transistors T1 to T4. For example, the transistor T1 is driven by applying a gate-emitter voltage (for example, about 15 V) between the control emitter terminal CE1 and the gate terminal G1. can do.
[0007]
The gates of the transistors T1 and T2 are commonly connected to the gate terminal G1, and the transistors T1 and T2 are configured to operate in parallel. The gates of the transistors T3 and T4 are commonly connected to the gate terminal G2, and the transistors T3 and T4 are configured to operate in parallel.
[0008]
The transistors T1 and T2 are devices that perform a switching operation between the collector potential and the potential of the output terminal OT as a reference potential. The transistors T3 and T4 are devices that perform switching operation with respect to the potential of the output terminal OT using the ground potential as a reference potential.
[0009]
Thus, transistors that operate with the same potential as a reference are referred to as transistors of the same arm. Transistors T1 and T2 are connected to the transistor on the P side arm. The Transistors T3 and T4 may be referred to as N-side arm transistors.
[0010]
FIG. 14 shows a planar layout in the package of the semiconductor device module 80. In FIG. 14, conductor patterns P10 and P30 having a rectangular shape in plan view are arranged in parallel on a rectangular circuit board BS. Then, a conductor pattern P20 having an L-shape in plan view is disposed on the outer periphery of the conductor pattern P10 so as to surround approximately half of the outer periphery, and the outer periphery of the conductor pattern P30 is surrounded by approximately half of the outer periphery. In addition, a conductor pattern P40 having an L shape in plan view is disposed. Conductor patterns P20 and P 40 Are arranged so as to have a rotationally symmetrical positional relationship.
[0011]
Transistors T1 and T2 are alternately arranged on the upper portion of the conductor pattern P10 so as to have a rotationally symmetrical positional relationship, and the free wheel diodes D1 and D2 are rotationally symmetric adjacent to the transistors T1 and T2. Are arranged in a staggered manner so as to achieve a proper positional relationship.
[0012]
Similarly, transistors T3 and T4 are alternately arranged above the conductor pattern P30 so as to have a rotationally symmetric positional relationship, and free wheel diodes D3 and D4 are adjacent to the transistors T3 and T4. These are arranged alternately so as to have a rotationally symmetric positional relationship.
[0013]
A collector terminal C1 and an emitter terminal E2 are disposed outside one long side of the circuit board BS. The collector terminal C1 is disposed so as to correspond to the region where the conductor pattern P10 is disposed, and the emitter terminal E2 is disposed so as to correspond to the region where the conductor pattern P30 is disposed.
[0014]
Further, an output terminal OT is disposed outside the other long side of the circuit board BS. The output terminal OT is disposed along the long side so as to correspond to the region where the conductor patterns P10 and P30 are disposed.
[0015]
Furthermore, outside the short side of the circuit board BS on which the conductor pattern P10 is disposed, the control emitter terminal CE1 and the gate terminal G1 are disposed, and the circuit board BS on which the conductor pattern P30 is disposed. A control emitter terminal CE2 and a gate terminal G2 are disposed outside the short side.
[0016]
The collector terminal C1 is electrically connected to the conductor pattern P10 by a wire line WR such as aluminum. The collectors of the transistors T1 and T2 and the cathodes of the freewheel diodes D1 and D2 are respectively arranged on the lower surface side so as to face the conductor pattern P10. The emitters of the transistors T1 and T2, the freewheel diodes D1 and The anodes of D2 are respectively disposed on the upper surface side.
[0017]
The emitters of the transistors T1 and T2 and the anodes of the freewheel diodes D1 and D2 are electrically connected to the output terminal OT by the wire line WR, and the gates of the transistors T1 and T2 are connected to the conductor pattern P20 via the wire line WR. And electrically connected to the gate terminal G1 via the conductor pattern P20. The emitter of the transistor T1 is electrically connected to the control emitter terminal CE1 through the wire line WR.
[0018]
The output terminal OT is electrically connected to the conductor pattern P30 by a wire line WR such as aluminum. The collectors of the transistors T3 and T4 and the cathodes of the freewheel diodes D3 and D4 are arranged on the lower surface side so as to face the conductor pattern P30, respectively. The emitters of the transistors T3 and T4, the freewheel diodes D3 and The anodes of D4 are respectively disposed on the upper surface side.
[0019]
The emitters of the transistors T3 and T4 and the anodes of the freewheel diodes D3 and D4 are electrically connected to the emitter terminal E2 by the wire line WR, and the gates of the transistors T3 and T4 are connected to the conductor pattern P40 via the wire line WR. And is electrically connected to the gate terminal G2 via the conductor pattern P40. The emitter of the transistor T4 is electrically connected to the control emitter terminal CE2 via the wire line WR.
[0020]
As described above, the semiconductor device module 80 has a plurality of IGBTs in one arm, and the IGBTs in the same arm, that is, the transistors T1 and T2 and the transistors T3 and T4 rotate on the conductor patterns P10 and P30, respectively. They were arranged alternately so as to have a symmetrical positional relationship.
[0021]
This is because the ratio of power loss is different between the IGBT and the free wheel diode.
[0022]
FIG. 15 shows an example of a simulation result regarding power loss between the IGBT and the free wheel diode.
[0023]
In FIG. 15, the horizontal axis indicates the current (A) flowing through the arm, the vertical axis indicates the power loss (W), the IGBT characteristics are indicated by thick lines, and the free wheel diode (FWDi) characteristics are indicated by thin lines.
[0024]
As can be seen from FIG. 15, the power loss of the IGBT is at most 6 times that of the free wheel diode. As described above, the IGBT has a larger power loss, that is, a larger amount of heat generation, and thus has become a heat generation source. This is because in the inverter, the transistor mainly contributes to the power conversion, whereas the diode has a small power loss because the paired transistors only flow the reflux current while the pair of transistors is at rest.
[0025]
Therefore, rather than arranging IGBTs in parallel and concentrating the heat sources, the temperature distribution on the circuit board BS is made uniform by distributing the heat sources by staggering the free wheel diodes. The IGBTs were arranged alternately.
[0026]
[Problems to be solved by the invention]
However, by arranging the IGBTs and free wheel diodes alternately, the conductor pattern does not have an equal positional relationship with each chip, and even within the same arm, including differences in wiring length due to wire bonding. A situation occurs in which the wiring inductance of each chip becomes uneven.
[0027]
FIG. 16 shows an equivalent circuit in the P-side arm as an example. As shown in FIG. 16, there are wiring inductances WL between the transistors T1 and T2, the freewheel diodes D1 and D2, and the terminals (C1, E1, G1, and OT), respectively. There are only two inductances WL between the collector of T1 and the collector terminal C1, whereas there are three inductances WL between the transistor T2 and the collector terminal C1.
[0028]
As a result, the collector currents of the transistors T1 and T2 that operate in parallel at the time of switching do not flow evenly, causing a problem that the power loss is biased to a specific IGBT. Needless to say, the wiring inductance includes not only the inductance of the wire line but also the inductance of the configuration serving as a current path, such as the inductance of the conductor pattern.
[0029]
Here, FIG. 17 shows the characteristics of the collector current that flows when the transistors T1 and T2 are switched.
[0030]
In FIG. 17, the horizontal axis indicates time (μsec), the vertical axis indicates the collector current Ic (A), the characteristics of the transistor T1 are indicated by thick lines, and the characteristics of the transistor T2 are indicated by thin lines.
[0031]
As can be seen from FIG. 17, the maximum value of the collector current of the transistor T1 is higher than that of the transistor T2, and the collector currents of the transistors T1 and T2 are unbalanced.
[0032]
In this way, collector current imbalance occurs between transistors in the same arm, so in module design, the current rating can simply be set to a multiple of the number of transistors in the module in parallel. First, there was a problem that the module rating had to be lowered in anticipation of imbalance. In addition, in the inverter, when a short circuit between the phases occurs, there is a problem that current is concentrated on a specific transistor due to an imbalance of the collector current, and a malfunction is likely to occur.
[0033]
The present invention has been made to solve the above-described problems. The temperature distribution in the circuit board of the semiconductor device module can be made uniform, and the transistor collector current imbalance can be eliminated, thereby simplifying the module design. Another object of the present invention is to prevent the occurrence of transistor malfunctions due to current concentration.
[0034]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a semiconductor device comprising: a circuit board having a conductor pattern; and a structure of a transistor and a diode disposed on a main surface of the conductor pattern and in an electrically antiparallel relationship. A plurality of composite transistors, a collector terminal disposed around the circuit board, and an emitter terminal disposed around the circuit board, wherein the plurality of composite transistors are provided on one main surface thereof. A first main electrode corresponding to the collector of the transistor and a cathode of the diode, and an emitter of the transistor and an anode of the diode provided on the other main surface opposite to the one main surface. A second main electrode that is arranged so as to face the main surface of the conductor pattern, and the conductor pattern The collector terminal, the second main electrode and the emitter terminal are electrically connected by wire wires, respectively, a wiring inductance between the first main electrode and the collector terminal, and the second main electrode The plurality of composite transistors are arranged so that the wiring inductances with the emitter terminals are the same.
[0035]
In a semiconductor device according to a second aspect of the present invention, the plurality of composite transistors are composite transistors of the same arm that operate on the basis of a common potential, and are electrically connected in parallel.
[0036]
According to a third aspect of the present invention, in the semiconductor device according to the present invention, the plurality of composite transistors includes a first arm composite transistor that operates on the basis of the first potential and a second potential that is lower than the first potential. A second-arm composite transistor that operates as an inverter circuit in series connection of the first-arm composite transistor and the second-arm composite transistor, and the first-arm composite transistor, With the second-arm composite transistor, the layout of the collector terminal and the emitter terminal is rotation Target position They are arranged in a relationship.
[0037]
According to a fourth aspect of the present invention, in the semiconductor device according to the fourth aspect of the present invention, each of the plurality of composite transistors includes a gate pad that is electrically insulated from the second main electrode at an edge portion of the second main electrode. The plurality of composite transistors are arranged so that the gate pads are arranged in a line.
[0038]
In the semiconductor device according to claim 5 according to the present invention, the plurality of composite transistors are A first-arm composite transistor that operates with a first potential as a reference; and a second-arm composite transistor that operates with a second potential lower than the first potential as a reference, the first-arm composite transistor A transistor and a composite transistor of the second arm; Each said gate pad line They are arranged in a symmetrical positional relationship.
[0039]
According to a sixth aspect of the present invention, the plurality of composite transistors further include a temperature detecting diode disposed on the second main electrode.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
<1. Device configuration>
FIG. 1 shows a circuit configuration of a semiconductor device module 100 including a plurality of composite transistors CT10, CT20, and CT30 electrically connected in parallel in the same arm as an embodiment of a semiconductor device according to the present invention.
[0041]
The composite transistors CT10 to CT30 are transistors in which a freewheel diode is built in a power transistor such as an IGBT, and the freewheel diode is connected in antiparallel to the power transistor.
[0042]
In FIG. 1, composite transistors CT10 to CT30 are electrically connected in parallel between the collector terminal C1 and the emitter terminal E1, and the gates of the composite transistors CT10 to CT30 are connected in common to the gate terminal G1. CT10 to CT30 are configured to operate in parallel.
[0043]
The emitters of the composite transistors CT10 to CT30 are connected to the emitter terminal E1 and also to the control emitter terminal CE1.
[0044]
The control emitter terminal CE1 is used when driving the composite transistors CT10 to CT30. For example, by applying a gate-emitter voltage (for example, about 15 V) between the control emitter terminal CE1 and the gate terminal G1, the composite transistors CT10 to CT30 are used. The transistor can be driven.
[0045]
FIG. 2 shows a planar layout in the package of the semiconductor device module 100. In FIG. 2, a conductor pattern P9 similar to the circuit board BS1 is disposed on the circuit board BS1 having a rectangular shape in plan view. A conductor pattern P91 having an L shape in plan view is disposed on the outer periphery of the conductor pattern P9. The conductor pattern P91 is arranged so that its long axis extends along the long side of the circuit board BS1.
[0046]
The composite transistors CT10 to CT30 are arranged in parallel on the conductor pattern P9. The composite transistors CT10 to CT30 have a rectangular shape in plan view, and a gate pad GP is provided on an edge portion of the upper main surface thereof.
[0047]
In the composite transistors CT10 to CT30, the gate pads GP are arranged in a row in parallel with the long axis of the conductor pattern P91, and the arrangement of the gate pads GP is such that the distance from the gate pad GP to the conductor pattern P91 is shortened. It arrange | positions so that it may be near the arrangement | positioning side of P91.
[0048]
And the collector terminal C1 is arrange | positioned on the outer side of the long side by which the long axis of the conductor pattern P91 of circuit board BS1 is arrange | positioned. The collector terminal C1 is arranged so as to correspond to the arrangement area of the conductor pattern P9.
[0049]
In addition, an emitter terminal E1 is disposed outside the other long side of the circuit board BS1. The emitter terminal E1 is arranged so as to correspond to the arrangement area of the conductor pattern P9.
[0050]
Further, a control emitter terminal CE1 and a gate terminal G1 are disposed outside the short side of the circuit board BS1 on the side where the short axis of the conductor pattern P91 is disposed.
[0051]
The collector terminal C1 is electrically connected to the conductor pattern P9 by a wire line WR such as aluminum. The collectors of the composite transistors CT10 to CT30 (including the cathode of the built-in freewheel diode) are respectively arranged on the lower surface side so as to face the conductor pattern P9, and the emitter (the anode of the built-in freewheel diode). Are also disposed on the upper surface side.
[0052]
The emitters of the composite transistors CT10 to CT30 are electrically connected to the emitter terminal E1 by the wire line WR, the gate pad GP is electrically connected to the conductor pattern P91 by the wire line WR, and the conductor pattern P91 is the wire line WR. Is electrically connected to the gate terminal G1. The emitter of the composite transistor CT10 is also electrically connected to the control emitter terminal CE1 via the wire line WR.
[0053]
The collector terminal C1 and the emitter terminal E1 extend above the circuit board BS1 so as to protrude from an insulating case (not shown) disposed so as to surround the circuit board BS1, and are connected to an external device. . The same applies to the other control emitter terminal CE1 and gate terminal G1.
[0054]
Here, the configuration of the composite transistor including the free wheel diode will be described with reference to FIGS. 3 and 4.
[0055]
FIG. 3 shows a cross-sectional configuration of a composite transistor CT incorporating a freewheel diode. As shown in FIG. 3, in the composite transistor CT, a p-type base region 8 is formed in the upper main surface of the n-type silicon substrate 1, and a plurality of composite transistors CT penetrate the p-type base region 8 in the depth direction. Trench-type gate electrodes 11 are formed in parallel. A p-type semiconductor region 12 containing a p-type impurity at a relatively high concentration is selectively formed in the surface of the p-type base region 8 between the gate electrodes 11. The p-type semiconductor region 12 is provided for the purpose of good electrical connection between the p-type base region 8 and the emitter electrode 19.
[0056]
An n-type emitter region 9 containing an n-type impurity at a relatively high concentration is formed so as to sandwich the p-type semiconductor region 12 from both sides. The n-type emitter region 9 is in contact with a gate insulating film (not shown) formed on the surface of the gate electrode 11. Here, the silicon substrate 1 becomes an n-type base layer of the IGBT.
[0057]
An emitter electrode 19 is formed on a part of the surface of the n-type emitter region 9.
[0058]
These regions where the p-type base region 8, the n-type emitter region 9, and the gate electrode 11 are formed are referred to as a cell region 2TC.
[0059]
In addition, a plurality of p-type semiconductor regions 28 having a floating potential are formed concentrically so as to surround the cell region 2TC, thereby forming an electric field relaxation ring region 2TG. The structures of the cell region 2TC and the electric field relaxation ring region 2TG are collectively referred to as the emitter side structure 2.
[0060]
An n-type buffer layer 3 is disposed on the entire lower main surface of the silicon substrate 1, and a p-type collector layer 4 is formed in a region where the p-type base region 8 is formed in the main surface of the n-type buffer layer 3. That is, the n-type cathode region 6 is selectively formed substantially corresponding to the cell region 2TC), and is selectively formed so as to surround the p-type collector layer 4 at a distance from the p-type collector layer 4. ing. A collector electrode 5 is formed in contact with the n-type buffer layer 3, the p-type collector layer 4, and the n-type cathode region 6.
[0061]
In the operation of the composite transistor CT, two current paths a and b are formed, that is, the current path a includes the emitter electrode 19, the p-type semiconductor region 12, the p-type base region 8, Silicon substrate ( n-type base layer ) 1 is a current path that flows through a free wheel diode composed of an n-type buffer layer 3, an n-type cathode region 6, and a collector electrode 5, and a current path b is a collector electrode 5, a p-type collector layer 4, and an n-type buffer layer 3. , An n-type base layer 1, a p-type base region 8, an n-type emitter region 9, and an emitter electrode 19.
[0062]
In the composite transistor CT having such a configuration, when a positive voltage (meaning positive compared to the emitter electrode) is applied to the collector electrode 5 and the voltage of the gate electrode 11 is off-potential, The voltage is held at the pn junction with the mold base layer 1, and the current is cut off by the depletion layer. On the other hand, when a positive voltage is applied to the collector electrode 5 and the voltage of the gate electrode 11 becomes an on-voltage, a current flows through the current path b and operates as an IGBT.
[0063]
When a negative voltage is applied to the collector electrode 5, no current flows along the current path b because of the pn junction formed by the p-type collector layer 4 and the n-type buffer layer 3. A current flows along the path a and performs diode operation.
[0064]
Here, FIG. 4 shows a planar configuration of the composite transistor CT as viewed from the emitter electrode side. As shown in FIG. 4, the composite transistor CT is formed on a rectangular substrate, and the rectangular cell region 2TC is formed into a rectangular electric field relaxation ring region. Area It has a surrounding shape. And electric field relaxation ring area Area An n-type semiconductor region 27 having a floating potential is formed so as to surround it.
[0065]
A plurality of gate lines GL are formed in parallel in the cell region 2TC, and ends of the gate lines GL are connected to a gate ring region GR that defines the outer edge of the cell region 2TC, and all the gate lines GL have a common potential. It has become. A gate pad GP for electrically connecting the gate line GL and the outside is partially provided.
[0066]
The gate line GL is covered with an emitter electrode 19 and is covered with an upper emitter electrode 190 that electrically connects the emitter electrodes 19. In FIG. 4, for convenience, the upper emitter electrode 190 is covered. A part of is omitted.
[0067]
Note that the cross-sectional configuration of the composite transistor CT shown in FIG. 3 shows a cross section taken along line AA in FIG. 4, and the gate electrode 11 shown in FIG. 3 is perpendicular to the longitudinal direction of the gate line GL. It is only a part of the plurality of gate electrodes 11 provided.
[0068]
The planar view shapes of the composite transistors CT10 to CT30 shown in FIG. 2 are slightly different from those in FIG. 4, but are basically the same, and diode operation and IGBT operation are alternately performed in one chip. Therefore, the heat generated by the power loss raises the chip temperature as a whole, and the temperature distribution is not biased.
[0069]
Therefore, as shown in FIG. 2, the temperature distribution in the circuit board BS1 can be prevented by simply disposing the composite transistors CT10 to CT30 almost at the center of the circuit board BS1.
[0070]
<2. Effect>
As described above, in the semiconductor device module 100, the use of the composite transistors CT10 to CT30 in which the IGBT includes a freewheel diode causes the power loss ratio to be different between the IGBT and the freewheel diode. In order to prevent uneven temperature distribution, it is not necessary to arrange the IGBTs alternately on the circuit board. As a result, each chip can be arranged so that the conductor pattern has an equal positional relationship with respect to each chip, and at least in the same arm, the wiring inductance of each chip can be made equal.
[0071]
For example, in FIG. 2, the lengths of the respective wire lines WR that electrically connect the emitter terminal E1 and the emitters of the composite transistors CT10 to CT30 are the same, and from the collector terminal C1 to the wire line WR and the conductor pattern P9. The current path lengths until the respective collectors of the composite transistors CT10 to CT30 are reached through the same.
[0072]
By equalizing the wiring inductance, there is no collector current imbalance between transistors in the same arm, so there is no need for consideration such as lowering the module rating in anticipation of imbalance. Can be simplified.
[0073]
Further, by using a composite transistor in the inverter, even when a short circuit between phases occurs, it is possible to prevent a current from being concentrated on a specific transistor and causing a problem.
[0074]
<3. Application example for inverter>
Hereinafter, an example in which an inverter is configured using a composite transistor will be described with reference to FIGS.
[0075]
FIG. 5 shows a circuit configuration of a semiconductor device module 200 having a half bridge circuit. In FIG. 5, composite transistors CT1 and CT3 are connected to a totem pole between a collector terminal C1 and an emitter terminal E2, thereby constituting a half-bridge inverter.
[0076]
The connection node of the composite transistors CT1 and CT3 is connected to the output terminal OT and also to the control emitter terminal CE1. The emitter of the composite transistor CT3 is connected to the emitter terminal E2 and also to the control emitter terminal CE2.
[0077]
Further, the composite transistors CT2 and CT4 are connected to the totem pole between the collector terminal C1 and the emitter terminal E2, thereby constituting a half-bridge inverter.
[0078]
The connection node of the composite transistors CT2 and CT4 is connected to the output terminal OT and also to the control emitter terminal CE1. The emitter of the composite transistor CT4 is connected to the emitter terminal E2 and also to the control emitter terminal CE2.
[0079]
The composite transistors CT1 and CT2 may be referred to as P-side arm transistors, and the composite transistors CT3 and CT4 may be referred to as N-side arm transistors.
[0080]
The output terminal OT is also an emitter terminal for the P-side arm composite transistor and a collector terminal for the N-side arm composite transistor.
[0081]
The gates of the composite transistors CT1 and CT2 are commonly connected to the gate terminal G1, and the composite transistors CT1 and CT2 are configured to operate in parallel. The gates of the composite transistors CT3 and CT4 are commonly connected to the gate terminal G2, and the composite transistors CT3 and CT4 are configured to operate in parallel.
[0082]
The composite transistors CT1 and CT2 are devices that switch between the collector potential and the potential of the output terminal OT as the reference potential, and the composite transistors CT3 and CT4 have the ground potential as the reference potential. It is a device that switches between potentials.
[0083]
FIG. 6 shows a planar layout in the package of the semiconductor device module 200. In FIG. 6, conductor patterns P1 and P2 having a rectangular shape in plan view are arranged in parallel on a rectangular circuit board BS2. Then, a conductor pattern P11 having a C-shaped plan view is disposed on the outer periphery of the conductor pattern P1 so as to surround approximately half of the outer periphery, and the outer periphery of the conductor pattern P2 is surrounded by approximately half of the outer periphery. In addition, a conductor pattern P21 having a C-shaped plan view is disposed. The conductor patterns P11 and P21 are arranged so as to have a rotationally symmetrical positional relationship with each other.
[0084]
Composite transistors CT1 and CT2 are arranged in parallel above the conductor pattern P1. The composite transistors CT1 and CT2 have a rectangular shape in plan view, and a gate pad GP is provided at the edge of one upper side of the upper main surface.
[0085]
In the composite transistors CT1 and CT2, the long sides on the side where the gate pad GP is not disposed are opposed to each other so that the respective gate pads GP are located close to the C-shaped end portions of the conductor pattern P11. It is arranged.
[0086]
Similarly, composite transistors CT3 and CT4 are arranged in parallel on the conductor pattern P2. The composite transistors CT3 and CT4 have a rectangular shape in plan view, and a gate pad GP is provided at the edge of one upper side of the upper main surface.
[0087]
In the composite transistors CT3 and CT4, the long sides on which the gate pad GP is not disposed are opposed to each other so that the respective gate pads GP are positioned close to the C-shaped end portions of the conductor pattern P21. It is arranged.
[0088]
A collector terminal C1 and an emitter terminal E2 are disposed outside one long side of the circuit board BS2. The collector terminal C1 is disposed so as to correspond to the region where the conductor pattern P1 is disposed, and the emitter terminal E2 is disposed so as to correspond to the region where the conductor pattern P2 is disposed.
[0089]
Circuit board BS 2 An output terminal OT is disposed outside the other long side. The output terminal OT is disposed along the long side so as to correspond to the region where the conductor patterns P1 and P2 are disposed.
[0090]
Further, on the outside of the short side of the circuit board BS2 on which the conductor pattern P1 is disposed, the control emitter terminal CE1 and the gate terminal G1 are disposed, and the circuit board BS2 on which the conductor pattern P2 is disposed. A control emitter terminal CE2 and a gate terminal G2 are disposed outside the short side.
[0091]
The collector terminal C1, the emitter terminal E2, and the output terminal OT extend above the circuit board BS2 so as to protrude from an insulating case (not shown) disposed so as to surround the circuit board BS2, and are connected to an external device. Connected. The same applies to the other terminals.
[0092]
The collector terminal C1 is electrically connected to the conductor pattern P1 by a wire line WR such as aluminum. The collectors of the composite transistors CT1 and CT2 (including the cathode of the built-in freewheel diode) are respectively arranged on the lower surface side so as to face the conductor pattern P1, and the emitter (the anode of the built-in freewheel diode). Are also disposed on the upper surface side.
[0093]
The emitters of the composite transistors CT1 and CT2 are electrically connected to the output terminal OT by the wire line WR, and the gates of the composite transistors CT1 and CT2 are electrically connected to the conductor pattern P11 via the wire line WR. It is configured to be electrically connected to the gate terminal G1 via the conductor pattern P11. The emitter of the composite transistor CT1 is also electrically connected to the control emitter terminal CE1 via the wire line WR.
[0094]
The output terminal OT is electrically connected to the conductor pattern P2 by a wire line WR such as aluminum. The collectors of the composite transistors CT3 and CT4 (including the cathode of the built-in freewheel diode) are arranged on the lower surface side so as to face the conductor pattern P2, and the emitter (the anode of the built-in freewheel diode). Are also disposed on the upper surface side.
[0095]
The emitters of the composite transistors CT3 and CT4 are electrically connected to the emitter terminal E2 by the wire line WR, and the gates of the composite transistors CT3 and CT4 are electrically connected to the conductor pattern P21 via the wire line WR. It is configured to be electrically connected to the gate terminal G2 via the conductor pattern P21. The emitter of the composite transistor CT4 is also electrically connected to the control emitter terminal CE2 via the wire line WR.
[0096]
Thus, even when an inverter is configured using a composite transistor, each chip can be arranged so that the conductor pattern has an equal positional relationship with respect to each chip, and at least in the same arm, The wiring inductance of each chip can be made uniform.
[0097]
<4. Further advantages when using composite transistors>
In the embodiment described above, the use of the composite transistor has shown the effect that the temperature distribution can be prevented from being biased on the circuit board. However, the use of the composite transistor further improves the configuration in the module. There is an advantage that it can be simplified.
[0098]
FIG. 7 shows a circuit configuration of a semiconductor device module 90 having a half bridge circuit. In FIG. 7, power transistors T11 and T12 such as IGBTs are connected to a totem pole between a collector terminal C1 and an emitter terminal E2, thereby forming a half-bridge inverter. In addition, free wheel diodes D11 and D12 are connected in reverse parallel to the transistors T11 and T12, respectively.
[0099]
The connection node of the transistors T11 and T12 is connected to the output terminal OT and is also connected to the control emitter terminal CE1. The emitter of the transistor T12 is connected to the emitter terminal E2 and also to the control emitter terminal CE2.
[0100]
The temperature detection diodes X1 and X3 are attached to the transistors T11 and T12, respectively. The cathode and anode of the temperature detection diode X1 are connected to the cathode terminal K1 and the anode terminal A1, respectively, and the cathode and anode of the temperature detection diode X3. Are respectively connected to the cathode terminal K3 and the anode terminal A3.
[0101]
Further, temperature detection diodes X2 and X4 are attached to the freewheel diodes D11 and D12, respectively. The cathode and anode of the temperature detection diode X2 are connected to the cathode terminal K2 and the anode terminal A2, respectively, and the cathode of the temperature detection diode X4. And the anode are connected to the cathode terminal K4 and the anode terminal A4, respectively.
[0102]
Temperature detection diodes X1 to X4 detect temperature rises associated with abnormal operation of IGBTs and freewheeling diodes, and feed back the information to the control system for IGBTs and freewheeling diodes to prevent serious problems from occurring Is to do.
[0103]
FIG. 8 shows a planar layout in the package of the semiconductor device module 90. In FIG. 8, conductor patterns P50 and P60 having a rectangular shape in plan view are arranged in parallel on a rectangular circuit board BS3. A conductor pattern P51 having an L shape in plan view is disposed on the outer periphery of the conductor pattern P50, and a conductor pattern P56 is disposed along the major axis direction of the conductor pattern P51. In addition, conductor patterns P52, P53, P54, and P55 are sequentially arranged on the inner side of the long axis of the conductor pattern P51.
[0104]
On the outer periphery of the conductor pattern P60, a conductor pattern P61 having an L shape in plan view is disposed, and a conductor pattern P66 is disposed along the major axis direction of the conductor pattern P61. In addition, conductor patterns P62, P63, P64, and P65 are sequentially arranged on the inner side of the long axis of the conductor pattern P61.
[0105]
The conductor patterns P51 to P56 and P61 to P66 are arranged so as to have a rotationally symmetrical positional relationship.
[0106]
A transistor T11 and a freewheel diode D11 are disposed above the conductor pattern P50, and temperature detection diodes X1 and X2 are disposed on the upper main surfaces of the transistor T11 and the freewheel diode D11, respectively.
[0107]
Similarly, a transistor T12 and a free wheel diode D12 are disposed above the conductor pattern P60, and temperature detection diodes X3 and X4 are disposed on the upper main surface of the transistor T12 and the free wheel diode D12, respectively. Yes.
[0108]
The transistors T11 and T12 are arranged so as to have an alternate positional relationship, and the free wheel diodes D11 and D12 are also arranged so as to have an alternate positional relationship.
[0109]
A collector terminal C1 and an emitter terminal E2 are disposed outside one side of the circuit board BS3. The collector terminal C1 is disposed so as to correspond to the region where the conductor pattern P50 is disposed, and the emitter terminal E2 is disposed so as to correspond to the region where the conductor pattern P60 is disposed.
[0110]
Further, an output terminal OT is disposed outside one side of the circuit board BS3 opposite to the side where the collector terminal C1 and the emitter terminal E2 are disposed. The output terminal OT is disposed along the side so as to correspond to the region where the conductor patterns P50 and P60 are disposed.
[0111]
Furthermore, on the outside of one side along the long side of the conductor pattern P50 of the circuit board BS3, in order from the collector terminal C1 side, the gate terminal G1, the cathode terminal K1, the anode terminal A1, the control emitter terminal CE1, the cathode terminal K2, and Anode terminals A2 are arranged.
[0112]
Further, outside the one side along the long side of the conductor pattern P60 of the circuit board BS3, in order from the emitter terminal E2 side, the anode terminal A4, the cathode terminal K4, the control emitter terminal CE2, the anode terminal A3, the cathode terminal K3, and Gate terminals G2 are arranged.
[0113]
The collector terminal C1 is electrically connected to the conductor pattern P50 by a wire line WR such as aluminum. The emitter of the transistor T11 and the anode of the freewheel diode D11 are electrically connected to the output terminal OT by the wire line WR, and the gate of the transistor T11 is electrically connected to the conductor pattern P51 via the wire line WR. In addition, it is configured to be electrically connected to the gate terminal G1 via the conductor pattern P51. The emitter of the transistor T11 is also electrically connected to the control emitter terminal CE1 via the conductor pattern P56.
[0114]
Further, the cathode and anode of the temperature detection diode X1 on the transistor T11 are electrically connected to the cathode terminal K1 and the anode terminal A1 via the conductor patterns P52 and P53, respectively, and the temperature detection diode on the freewheel diode D11. The cathode and anode of X2 are electrically connected to cathode terminal K2 and anode terminal A2 via conductor patterns P54 and P55, respectively.
[0115]
The output terminal OT is electrically connected to the conductor pattern P60 by a wire line WR such as aluminum. The emitter of the transistor T12 and the anode of the freewheel diode D12 are electrically connected to the emitter terminal E2 by the wire line WR, and the gate of the transistor T12 is electrically connected to the conductor pattern P61 via the wire line WR. In addition, it is configured to be electrically connected to the gate terminal G2 via the conductor pattern P61. The emitter of the transistor T12 is also electrically connected to the control emitter terminal CE2 via the conductor pattern P66.
[0116]
Further, the cathode and anode of the temperature detection diode X3 on the transistor T12 are electrically connected to the cathode terminal K3 and the anode terminal A3 via the conductor patterns P62 and P63, respectively, and the temperature detection diode on the freewheel diode D12. The cathode and anode of X4 are electrically connected to cathode terminal K4 and anode terminal A4 via conductor patterns P64 and P65, respectively.
[0117]
As described above, in the semiconductor device module 90, the transistor T11 and the free wheel diode D11 are separately disposed on the conductor pattern P50, and the temperature detection diodes X1 and X2 are disposed on the upper main surface of each. Further, the transistor T12 and the free wheel diode D12 are separately provided on the conductor pattern P60, and the temperature detection diodes X3 and X4 are provided on the upper main surface of each.
[0118]
Therefore, wire wires, conductor patterns, and terminals are required for each of the temperature detection diodes X1 to X4, and the configuration in the module is complicated.
[0119]
Further, since detection means are required corresponding to the number of temperature detection diodes, if the number of temperature detection diodes is large, the number of detection means increases, and a space for providing the detection means needs to be widened.
[0120]
FIG. 9 shows an example of detection means attached to the temperature detection diodes X1 and X2. As shown in FIG. 9, the temperature detection diodes X1 and X2 are configured such that the anodes and the cathodes are connected to the amplifiers F3 and F4, respectively, and the outputs of the amplifiers F3 and F4 are supplied to the detection circuits F5 and F6, respectively. . Note that the power supply voltage V is applied to the inputs of the amplifiers F3 and F4. D Are connected to constant current power supplies F1 and F2 for supplying a constant current.
[0121]
The detection circuits F5 and F6 have a function of removing noise from the outputs of the amplifiers F3 and F4 and outputting a predetermined signal when a predetermined threshold is reached. The outputs of the detection circuits F5 and F6 are given to an OR gate F7, and when at least one of the temperature detection diodes X1 and X2 detects a temperature abnormality, an alarm or the like is output.
[0122]
Thus, various structures are required for temperature detection, and even if they are provided outside the module, a corresponding space is required.
[0123]
However, when a composite transistor is used, the number of temperature detection diodes can be reduced, so that the configuration in the module can be further simplified.
[0124]
FIG. 10 shows a planar layout in the package of the semiconductor device module 300 in which the temperature detection diode is mounted on the composite transistor.
[0125]
In FIG. 10, conductor patterns P3 and P4 having a rectangular shape in plan view are arranged in parallel on a rectangular circuit board BS4. Then, conductor patterns P31, P32, P33 and P34 are arranged in this order along one long side of the conductor pattern P3 on the outer periphery of the conductor pattern P3.
[0126]
In addition, conductor patterns P41, P42, P43, and P44 are sequentially arranged along one long side of the conductor pattern P4 on the outer periphery of the conductor pattern P4.
[0127]
A composite transistor CT5 is disposed above the conductor pattern P3, and a temperature detection diode X10 is disposed on the upper main surface of the composite transistor CT5.
[0128]
The composite transistor CT5 has a rectangular shape in plan view, and a gate pad GP is provided at an end edge on one long side of the upper main surface thereof.
[0129]
Note that the composite transistor CT5 is disposed such that the gate pad GP is positioned close to the conductor pattern P33.
[0130]
A composite transistor CT6 is disposed on the conductor pattern P4, and a temperature detection diode X20 is disposed on the upper main surface of the composite transistor CT6. The compound transistor CT6 has a rectangular shape in plan view, and a gate pad GP is provided at an edge of one upper side of the upper main surface.
[0131]
The composite transistor CT6 is disposed such that the gate pad GP is positioned close to the conductor pattern P43.
[0132]
A collector terminal C1 and an emitter terminal E2 are disposed outside one side parallel to the short sides of the conductor patterns P3 and P4 of the circuit board BS4.
The collector terminal C1 is disposed so as to correspond to the region where the conductor pattern P3 is disposed, and the emitter terminal E2 is disposed so as to correspond to the region where the conductor pattern P4 is disposed.
[0133]
Also, the circuit board BS4 Conductor pattern An output terminal OT is disposed outside the other side parallel to the short sides of P3 and P4. The output terminal OT is disposed along one side so as to correspond to the region where the conductor patterns P3 and P4 are disposed.
[0134]
Further, an output terminal OT is disposed outside one side of the circuit board BS4 opposite to the side where the collector terminal C1 and the emitter terminal E2 are disposed. The output terminal OT is arranged along the side so as to correspond to the arrangement region of the conductor patterns P3 and P4.
[0135]
The composite transistor CT5 may be referred to as a P-side arm transistor, and the composite transistor CT6 may be referred to as an N-side arm transistor.
[0136]
The output terminal OT is also an emitter terminal for the P-side arm composite transistor and a collector terminal for the N-side arm composite transistor.
[0137]
In addition, a cathode terminal K1, an anode terminal A1, a gate terminal G1, and a control emitter terminal CE1 are arranged in order from the collector terminal C1 side on the outer side of the long side of the conductor pattern P3 of the circuit board BS4. .
[0138]
Also, a cathode terminal K2, an anode terminal A2, a gate terminal G2, and a control emitter terminal CE2 are arranged in this order from the emitter terminal E2 side on the outer side of the long side of the conductor pattern P4 of the circuit board BS4. .
[0139]
The collector terminal C1 is electrically connected to the conductor pattern P3 by a wire line WR such as aluminum. The emitter of the composite transistor CT5 is electrically connected to the output terminal OT by the wire line WR, and the gate of the composite transistor CT5 is electrically connected to the conductor pattern P33 via the wire line WR. It is configured to be electrically connected to the gate terminal G1 via the via. The emitter of the composite transistor CT5 is also electrically connected to the control emitter terminal CE1 via the conductor pattern P34.
[0140]
Further, the cathode and the anode of the temperature detection diode X10 on the composite transistor CT5 are electrically connected to the cathode terminal K1 and the anode terminal A1 via the conductor patterns P31 and P32, respectively.
[0141]
The output terminal OT is electrically connected to the conductor pattern P4 by a wire line WR such as aluminum. The emitter of the composite transistor CT6 is electrically connected to the emitter terminal E2 by the wire line WR, and the gate of the composite transistor CT6 is electrically connected to the conductor pattern P43 via the wire line WR. It is configured to be electrically connected to the gate terminal G2 via the via. The emitter of the composite transistor CT6 is also electrically connected to the control emitter terminal CE2 via the conductor pattern P44.
[0142]
Further, the cathode and anode of the temperature detection diode X20 on the composite transistor CT6 are electrically connected to the cathode terminal K3 and the anode terminal A3 via conductor patterns P41 and P42, respectively.
[0143]
As described above, by using the composite transistors CT3 and CT4, a temperature detection diode for detecting the temperature of the freewheel diode becomes unnecessary, and therefore, the number of wire lines WR, the number of terminals, and the number of conductor patterns can be reduced. The configuration in the module can be further simplified.
[0144]
Here, the arrangement state of the temperature detection diode will be described with reference to FIG. 11 by taking X10 arranged on the composite transistor CT5 as an example.
[0145]
FIG. 11 is a side view of the composite transistor CT5 shown in FIG. 10, and is placed on the conductor pattern P3 so that the collector electrode CD (first main electrode) faces, and the emitter electrode ED (second electrode). The temperature detection diode X10 is disposed on the main electrode) via an insulator ZL. The wire wire connected to the temperature detection diode X10 may be a gold wire wire that can be formed thinner than the aluminum wire wire WR.
[0146]
The portion where the gate pad GP is provided is shown by omitting a part of the emitter electrode ED, and schematically showing a state in which the gate pad GP extends through the emitter electrode ED into the chip. ing. Needless to say, the gate pad GP is electrically insulated from the emitter electrode ED.
[0147]
<5. Other examples of compound transistors>
In the composite transistor CT described with reference to FIGS. 3 and 4, the free wheel diode structure and the IGBT structure are different from each other, and the entire chip alternately performs the IGBT operation and the diode operation. However, as shown in FIG. 12, for example, the IGBT region IG and the diode region FW may be alternately arranged in a matrix like a chess board. Thereby, it is possible to prevent an uneven temperature distribution on the circuit board.
[0148]
【The invention's effect】
According to the semiconductor device of the first aspect of the present invention, the transistor and the diode are separately provided by using a plurality of composite transistors having a structure of the transistor and the diode that are electrically in antiparallel relation. As in the case, it is possible to prevent the temperature distribution from being biased due to the difference in the power loss ratio between the transistor and the diode. Therefore, it is not necessary to arrange a plurality of transistors alternately on the circuit board, and the wiring inductance between the first main electrode and the collector terminal and between the second main electrode and the emitter terminal are eliminated. A plurality of composite transistors can be arranged so that the wiring inductances of the two are the same. As a result, main current unbalance does not occur, and considerations such as lowering the rating in anticipation of unbalance are not required, and the design of the semiconductor layer can be simplified.
[0149]
According to the semiconductor device of the second aspect of the present invention, the plurality of composite transistors are composite transistors of the same arm that operate with a common potential as a reference, and are electrically connected in parallel. It is possible to prevent the main current from being unbalanced among the elements.
[0150]
According to the semiconductor device of the third aspect of the present invention, the layout of the collector terminal and the emitter terminal of each of the first arm composite transistor and the second arm composite transistor is rotation Symmetrical position Since the first arm composite transistor and the second arm composite transistor are arranged in such a relationship, it is possible to prevent the wiring inductance from becoming non-uniform, and the first arm composite transistor and the second arm composite. In the transistor, the main current is not unbalanced, and even when a short circuit between the phases occurs in the inverter circuit, it is possible to prevent the current from being concentrated on a specific transistor and causing a malfunction.
[0151]
According to the semiconductor device of the fourth aspect of the present invention, since the plurality of composite transistors are arranged so that the respective gate pads are arranged in a line, for example, the gate pads are electrically connected to the gate pads. It is easy to make the distance to the conductor pattern uniform, and the wiring inductance can be easily made uniform.
[0152]
According to the semiconductor device of the fifth aspect of the present invention, In the first arm composite transistor and the second arm composite transistor, Each gate pad line Since a plurality of composite transistors are arranged so as to have a symmetrical positional relationship, for example, the arrangement of the conductor pattern electrically connected to the gate pad can be easily determined, and the wiring inductance can be easily uniformized. it can.
[0153]
According to the semiconductor device of the sixth aspect of the present invention, since the diode for detecting the temperature is further provided on the second main electrode of the plurality of composite transistors, the temperature of the composite transistor can be detected. Compared to the case where transistors and diodes are provided separately, the number of diodes for temperature detection can be reduced, and the number of wires, terminals, and conductor patterns can be reduced to further improve the configuration of the semiconductor device. It can be simplified.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a circuit configuration of a semiconductor device module according to an embodiment of the present invention.
FIG. 2 is a diagram showing a planar layout in the package of the semiconductor device module according to the embodiment of the present invention;
FIG. 3 is a diagram showing a cross-sectional configuration of a composite transistor incorporating a freewheel diode.
FIG. 4 is a diagram showing a planar configuration of a composite transistor incorporating a freewheel diode.
FIG. 5 is a diagram illustrating a circuit configuration of the semiconductor device module according to the embodiment of the present invention.
FIG. 6 is a diagram showing a planar layout in the package of the semiconductor device module according to the embodiment of the present invention;
FIG. 7 is a diagram showing a circuit configuration of a semiconductor device module having a half-bridge circuit.
FIG. 8 is a diagram showing a planar layout in a package of a semiconductor device module having a half-bridge circuit.
FIG. 9 is a block diagram illustrating a configuration of a temperature detection unit.
FIG. 10 is a diagram showing a planar layout in a package of a semiconductor device module in which a temperature detection diode is mounted on a composite transistor.
FIG. 11 is a diagram illustrating a state in which a temperature detection diode is mounted on a composite transistor.
FIG. 12 is a diagram showing a modification of the composite transistor.
FIG. 13 is a diagram illustrating a circuit configuration of a conventional semiconductor device module.
FIG. 14 is a diagram showing a planar layout in a package of a conventional semiconductor device module.
FIG. 15 is a diagram illustrating an example of a simulation result of power loss between an IGBT and a free wheel diode.
FIG. 16 is a diagram schematically showing the wiring inductance of each chip.
FIG. 17 is a diagram illustrating the characteristics of collector current that flows during switching of two transistors having non-uniform wiring inductance.
[Explanation of symbols]
CT1-CT6, CT10-CT30 Composite transistor, BS1, BS2, BS4 Circuit board, P3, P4, P9, P11, P12 Conductor pattern, X10, X20 Temperature detection diode.

Claims (6)

  1. 導体パターンを有する回路基板と、
    前記導体パターンの主面上に配設され、電気的に逆並列の関係にあるトランジスタおよびダイオードの構造を併せて有する複数の複合トランジスタと、
    前記回路基板の周辺に配設されるコレクタ端子と、
    前記回路基板の周辺に配設されるエミッタ端子と、を備え、
    前記複数の複合トランジスタは、
    その一方主面に設けられた、前記トランジスタのコレクタおよび前記ダイオードのカソードに相当する第1の主電極と、
    前記一方主面とは反対側の他方主面に設けられた、前記トランジスタのエミッタおよび前記ダイオードのアノードに相当する第2の主電極と、を有し、前記第1の主電極が前記導体パターンの前記主面上に対面するように配設され、
    前記導体パターンと前記コレクタ端子、および前記第2の主電極とエミッタ端子がそれぞれワイヤ線によって電気的に接続され、
    前記第1の主電極と前記コレクタ端子との間の配線インダクタンス、および前記第2の主電極と前記エミッタ端子との間の配線インダクタンスが、それぞれで同じとなるように前記複数の複合トランジスタが配設される、半導体装置。
    A circuit board having a conductor pattern;
    A plurality of composite transistors disposed on the main surface of the conductor pattern and having a structure of transistors and diodes in an electrically antiparallel relationship;
    A collector terminal disposed around the circuit board;
    An emitter terminal disposed around the circuit board,
    The plurality of composite transistors are:
    A first main electrode corresponding to a collector of the transistor and a cathode of the diode provided on one main surface thereof;
    A second main electrode corresponding to an emitter of the transistor and an anode of the diode provided on the other main surface opposite to the one main surface, wherein the first main electrode is the conductor pattern. Arranged to face the main surface of
    The conductor pattern and the collector terminal, and the second main electrode and the emitter terminal are respectively electrically connected by wire lines,
    The plurality of composite transistors are arranged such that the wiring inductance between the first main electrode and the collector terminal and the wiring inductance between the second main electrode and the emitter terminal are the same. A semiconductor device is provided.
  2. 前記複数の複合トランジスタは、共通の電位を基準として動作する同一アームの複合トランジスタであって、電気的に並列に接続される、請求項1記載の半導体装置。  The semiconductor device according to claim 1, wherein the plurality of composite transistors are composite transistors of the same arm that operate with a common potential as a reference, and are electrically connected in parallel.
  3. 前記複数の複合トランジスタは、
    第1の電位を基準として動作する第1アームの複合トランジスタと、
    第1の電位よりも低い第2の電位を基準として動作する第2アームの複合トランジスタとを含み、
    前記第1アームの複合トランジスタと、前記第2アームの複合トランジスタとの直列接続でインバータ回路を構成し、
    前記第1アームの複合トランジスタと、前記第2アームの複合トランジスタとで、それぞれの前記コレクタ端子および前記エミッタ端子のレイアウトが回転対象な位置関係となるように配設される、請求項1記載の半導体装置。
    The plurality of composite transistors are:
    A first arm composite transistor operating with a first potential as a reference;
    A second-arm composite transistor operating with a second potential lower than the first potential as a reference,
    An inverter circuit is configured by series connection of the composite transistor of the first arm and the composite transistor of the second arm,
    The composite transistor of the first arm and the composite transistor of the second arm are arranged so that layouts of the collector terminals and the emitter terminals are in a positional relationship to be rotated . Semiconductor device.
  4. 前記複数の複合トランジスタのそれぞれは、
    前記第2の主電極の端縁部に、前記第2の主電極とは電気的に絶縁されたゲートパッドをさらに有し、
    それぞれの前記ゲートパッドが一列に並ぶように、前記複数の複合トランジスタが配列される、請求項1記載の半導体装置。
    Each of the plurality of composite transistors is
    A gate pad electrically insulated from the second main electrode at an edge of the second main electrode;
    The semiconductor device according to claim 1, wherein the plurality of composite transistors are arranged so that the gate pads are arranged in a line.
  5. 前記複数の複合トランジスタは、
    第1の電位を基準として動作する第1アームの複合トランジスタと、
    前記第1の電位よりも低い第2の電位を基準として動作する第2アームの複合トランジスタとを含み、
    前記第1アームの複合トランジスタと、前記第2アームの複合トランジスタとで、それぞれの前記ゲートパッドが対称な位置関係となるように配列される、請求項4記載の半導体装置。
    The plurality of composite transistors are:
    A first arm composite transistor operating with a first potential as a reference;
    A second arm composite transistor that operates with a second potential lower than the first potential as a reference;
    5. The semiconductor device according to claim 4, wherein the gate pads of the first arm composite transistor and the second arm composite transistor are arranged so as to have a line- symmetrical positional relationship. 6.
  6. 前記複数の複合トランジスタは、
    前記第2の主電極上に配設された温度検出のためのダイオードをさらに備える、請求項1記載の半導体装置。
    The plurality of composite transistors are:
    The semiconductor device according to claim 1, further comprising a diode for temperature detection disposed on the second main electrode.
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