JP4323299B2 - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 222
- 238000001514 detection method Methods 0.000 claims description 127
- 229910052782 aluminium Inorganic materials 0.000 description 27
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 27
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 229910052770 Uranium Inorganic materials 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 239000004840 adhesive resin Substances 0.000 description 1
- 229920006223 adhesive resin Polymers 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H01L2224/05552—Shape in top view
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/45099—Material
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
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- H01L2224/732—Location after the connecting process
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Description
本発明は、半導体スイッチング素子を備える半導体装置に関する。 The present invention relates to a semiconductor device including a semiconductor switching element.
モータ制御に用いられるインバータ回路などでは、通常、IGBTやパワーMOSトランジスタなどの半導体スイッチング素子(以後、単に「スイッチング素子」と呼ぶ)が形成された半導体チップを複数備える半導体装置が使用される。このようなスイッチング素子を備える半導体装置は例えば特許文献1〜5に開示されている。
In an inverter circuit or the like used for motor control, a semiconductor device including a plurality of semiconductor chips formed with semiconductor switching elements (hereinafter simply referred to as “switching elements”) such as IGBTs and power MOS transistors is usually used. For example,
上述のようなスイッチング素子を備える半導体装置では、装置の小型化が要求されている。 In a semiconductor device including the switching element as described above, downsizing of the device is required.
そこで、本発明は上記点に鑑みて成されたものであり、スイッチング素子が形成された複数の半導体チップの占有面積を低減し、それによって半導体装置の小型化を図ることが可能な技術を提供することを目的とする。 Therefore, the present invention has been made in view of the above points, and provides a technique capable of reducing the area occupied by a plurality of semiconductor chips on which switching elements are formed, thereby reducing the size of the semiconductor device. The purpose is to do.
この発明の半導体装置は、第1の主面と、前記第1の主面とは反対側の第2の主面とを有する中間端子板と、前記中間端子板の前記第1の主面上に設けられた第1の半導体チップと、前記中間端子板の前記第2の主面上に設けられた第2の半導体チップとを備え、前記第1及び第2の半導体チップには、第1及び第2の半導体スイッチング素子がそれぞれ形成されており、前記第1及び第2の半導体スイッチング素子は前記中間端子板によって直列接続されており、前記第1及び第2の半導体チップの少なくとも一方には、チップ温度を検出する温度検出ダイオードが更に形成されている。 The semiconductor device according to the present invention includes an intermediate terminal plate having a first main surface and a second main surface opposite to the first main surface, on the first main surface of the intermediate terminal plate. A first semiconductor chip provided on the intermediate terminal plate and a second semiconductor chip provided on the second main surface of the intermediate terminal plate. The first and second semiconductor chips include: And second semiconductor switching elements are formed, respectively, and the first and second semiconductor switching elements are connected in series by the intermediate terminal plate, and at least one of the first and second semiconductor chips Further, a temperature detection diode for detecting the chip temperature is further formed.
この発明の半導体装置によれば、中間端子板を介して第1及び第2の半導体チップが積層されているため、第1及び第2の半導体チップを同一平面上に横に並べて配置する場合よりも、半導体装置における半導体チップの占有面積を低減することができる。更に、第1及び第2の半導体チップの少なくとも一方には、温度検出ダイオードが形成されているため、半導体スイッチング素子が形成された半導体チップのチップ温度を簡単に測定することができる。更に、第1及び第2の半導体スイッチング素子は中間端子板によって直列接続されているため、本半導体装置の耐圧を向上しつつ、ボンディングする際のスペースを確保する必要があるアルミワイヤによる直列接続を採用する場合よりも、本半導体装置を小型化することができる。 According to the semiconductor device of the present invention, since the first and second semiconductor chips are stacked via the intermediate terminal plate, the first and second semiconductor chips are arranged side by side on the same plane. In addition, the area occupied by the semiconductor chip in the semiconductor device can be reduced. Furthermore, since a temperature detection diode is formed on at least one of the first and second semiconductor chips, the chip temperature of the semiconductor chip on which the semiconductor switching element is formed can be easily measured. Further, since the first and second semiconductor switching elements are connected in series by the intermediate terminal plate, the series connection by the aluminum wire which needs to secure the space for bonding while improving the withstand voltage of the semiconductor device. This semiconductor device can be made smaller than when it is adopted.
実施の形態1.
図1は本発明の実施の形態1に係る半導体装置の構成を示す回路図である。また、図2は本実施の形態1に係る半導体装置の構造を示す平面図であって、図3は図2の矢視A−Aにおける断面図であって、図4は図3に示される構造の部分拡大図である。なお説明の便宜上、図2では図3中のケース蓋110の図示を省略しており、図3では図2中の外部導出端子P及び中間端子板MT1の図示を省略している。まず図1を参照して、本実施の形態1に係る半導体装置の回路構成について説明する。
FIG. 1 is a circuit diagram showing a configuration of a semiconductor device according to
本実施の形態1に係る半導体装置は、交流モータの回転動作を制御する3相インバータ回路における1相分のインバータ回路である。図1に示されるように、本実施の形態1に係る半導体装置は、スイッチング素子2,22,52,72と、フリーホイールダイオード12,32,62,82と、温度検出ダイオード3,23,53,73とを備えている。スイッチング素子2,22,52,72は例えばIGBTであって、フリーホイールダイオード12,32,62,82がそれぞれ逆並列接続されている。すなわち、各スイッチング素子のコレクタにはフリーホイールダイオードのカソードが接続され、各スイッチング素子のエミッタにはフリーホイールダイオードのアノードが接続されている。
The semiconductor device according to the first embodiment is an inverter circuit for one phase in a three-phase inverter circuit that controls the rotational operation of an AC motor. As shown in FIG. 1, the semiconductor device according to the first embodiment includes
スイッチング素子2,22は互いに直列接続されており、スイッチング素子2のコレクタは外部導出端子Pに、スイッチング素子22のエミッタは外部導出端子Uにそれぞれ接続されている。また、スイッチング素子52,72は互いに直列接続されており、スイッチング素子52のコレクタは外部導出端子Uに、スイッチング素子72のエミッタは外部導出端子Nにそれぞれ接続されている。
The
スイッチング素子2と温度検出ダイオード3、スイッチング素子22と温度検出ダイオード23、スイッチング素子52と温度検出ダイオード53、及びスイッチング素子72と温度検出ダイオード73は、それぞれ半導体チップ1,21,51,71に形成されている。そして、フリーホイールダイオード12,32,62,82は、それぞれ半導体チップ11,31,61,81に形成されている。
The
各温度検出ダイオード3,23,53,73は、それが形成されている半導体チップのチップ温度を検出する。例えば、温度検出ダイオード3は半導体チップ1のチップ温度を検出し、温度検出ダイオード23は半導体チップ21のチップ温度を検出する。
Each
次に、本実施の形態1に係る半導体装置の構造について図2〜4を参照して説明する。図2〜4に示されるように、本実施の形態1に係る半導体装置は、例えば銅から成る放熱板101を備えており、放熱板101上には樹脂ケース100が設けられている。樹脂ケース100内には、上述の外部導出端子N,P,Uが設けられており、それらの端部は樹脂ケース100の上面から突出している。なお外部導出端子N,P,Uは、金属板を折り曲げて形成されている。
Next, the structure of the semiconductor device according to the first embodiment will be described with reference to FIGS. As shown in FIGS. 2 to 4, the semiconductor device according to the first embodiment includes a
放熱板101の端部には、本実施の形態1に係る半導体装置を基板等に取り付ける際に使用される取り付け穴101aが設けられている。また放熱板101の上面には、接着樹脂等から成る接合材103で絶縁基板102が接合されており、絶縁基板102の上面には金属から成る配線層102a,102bが形成されている。
An
各半導体チップ1,21,51,71の上面の端部には、そのチップが備えるスイッチング素子のゲート電極と、そのスイッチング素子のエミッタ電圧を検出するためのエミッタセンス電極とが設けられており、更にそのチップが備える温度検出ダイオードのアノード電極及びカソード電極が設けられている。言い換えれば、半導体チップ1,21,51,71において、スイッチング素子のゲート電極及びエミッタセンス電極と、温度検出ダイオードのアノード電極及びカソード電極とが、同一方向の主面にそれぞれ設けられている。
At the end of the upper surface of each
また、各半導体チップ1,21,51,71の下面には、その全体に渡ってそのチップが備えるスイッチング素子のコレクタ電極が設けられている。そして、各半導体チップ11,31,61,81の上面には、その全体に渡ってそのチップが備えるフリーホイールダイオードのアノード電極が形成されており、下面にはその全体に渡ってカソード電極が形成されている。
Further, the collector electrodes of the switching elements included in the chips are provided on the entire lower surfaces of the
本明細書では、スイッチング素子2,22,52,72のゲート電極をそれぞれゲート電極2G,22G,52G,72Gと呼び、エミッタセンス電極をそれぞれエミッタセンス電極2ES,22ES,52ES,72ESと呼び、エミッタ電極をそれぞれエミッタ電極2E,22E,52E,72Eと呼び、コレクタ電極をそれぞれコレクタ電極2C,22C,52C,72Cと呼ぶ。また、フリーホイールダイオード12,32,62,82のアノード電極をそれぞれアノード電極12A,32A,62A,82Aと呼び、カソード電極をそれぞれカソード電極12K,32K、62K,82Kと呼ぶ。
In this specification, the gate electrodes of the
なお図2〜4では、スイッチング素子2のエミッタ電極2Eと、スイッチング素子52のエミッタ電極52E及びコレクタ電極52Cと、スイッチング素子72のコレクタ電極72Cと、フリーホイールダイオード82のカソード電極82Kとは図示されていない。また図2〜4には、フリーホイールダイオード62が形成されている半導体チップ61は図示されていない。
2-4, the emitter electrode 2E of the
図3,4に示されるように、半導体チップ1,11は、配線層102aの上面に半田等の導電性接合材104で接合されており、これにより、スイッチング素子2のコレクタ電極2Eと、フリーホイールダイオード12のカソード電極12Kとが互いに電気的に接続されている。同様に、半導体チップ51,61は、配線層102bの上面に導電性接合材104で接合されており、これにより、スイッチング素子52のコレクタ電極52Eと、フリーホイールダイオード62のカソード電極62Kとが互いに電気的に接続されている。
As shown in FIGS. 3 and 4, the
半導体チップ1,11の上面には、スイッチング素子2のゲート電極2G及びエミッタセンス電極2ESと、温度検出ダイオード3のアノード電極3A及びカソード電極3Kとを避けて、導電性の中間端子板MT1が導電性接合材104で接合されている。これにより、スイッチング素子2のエミッタ電極2Eと、フリーホイールダイオード12のアノード電極12Aとが互いに電気的に接続されるとともに、半導体チップ1において、中間端子板MT1が接合される面に設けられたゲート電極2G、エミッタセンス電極2ES、アノード電極3A及びカソード電極3Kが平面視上で中間端子板MT1から露出する。
On the upper surface of the
同様に、半導体チップ51,61の上面には、スイッチング素子52のゲート電極52G及びエミッタセンス電極52ESと、温度検出ダイオード53のアノード電極53A及びカソード電極53Kとを避けて、導電性の中間端子板MT2が導電性接合材104で接合されている。これにより、スイッチング素子52のエミッタ電極52Eと、フリーホイールダイオード62のアノード電極62Aとが互いに電気的に接続されるとともに、半導体チップ51において、中間端子板MT2が接合される面に設けられたゲート電極52G、エミッタセンス電極52ES、アノード電極53A及びカソード電極53Kが平面視上で中間端子板MT2から露出する。なお中間端子板MT1,MT2は、例えば銅、アルミニウム、モリブデン等の熱伝導性が良好な金属材料で形成される。
Similarly, on the upper surfaces of the
中間端子板MT1の上面、つまり半導体チップ1,11と接合されている主面とは反対側の主面には、図3,4に示されるように、半導体チップ21,31が導電性接合材104で接合されており、これにより、スイッチング素子22のコレクタ電極22Cと、フリーホイールダイオード32のカソード電極32Kとが互いに電気的に接続される。同様に、中間端子板MT2の上面、つまり半導体チップ51,61が接合されている主面とは反対側の主面には、半導体チップ71,81が導電性接合材104で接合されており、これにより、スイッチング素子72のコレクタ電極72Cと、フリーホイールダイオード82のカソード電極82Kとが互いに電気的に接続される。
On the upper surface of the intermediate terminal plate MT1, that is, the main surface opposite to the main surface bonded to the
図3,4に示されるように、半導体チップ1,21は中間端子板MT1を介して互いに対向して配置されており、半導体チップ11,31は中間端子板MT1を介して互いに対向して配置されている。同様に、半導体チップ51,71は中間端子板MT2を介して互いに対向して配置されており、半導体チップ61,81は中間端子板MT2を介して互いに対向して配置されている。
As shown in FIGS. 3 and 4, the
図2に示されるように、各スイッチング素子2,22,52,72のゲート電極及びエミッタセンス電極は、半導体チップにおいて互いに隣り合って配設されており、各温度検出ダイオード3,23,53,73のカソード電極及びアノード電極も、半導体チップにいおいて互いに隣り合って配設されている。
As shown in FIG. 2, the gate electrode and the emitter sense electrode of each switching
また図2に示されるように、スイッチング素子22のゲート電極22G及びエミッタセンス電極22ESは、スイッチング素子2のゲート電極2G及びエミッタセンス電極2ESと、平面視上で、中間端子板MT1の端面MT1aを介してそれぞれ対向して配設されている。そして、温度検出ダイオード23のアノード電極23A及びカソード電極23Kは、温度検出ダイオード3のアノード電極3A及びカソード電極3Kと、平面視上で、中間端子板MT1の端面MT1aを介してそれぞれ対向して配設されている。
As shown in FIG. 2, the
同様に、半導体チップ71におけるスイッチング素子72のゲート電極72G及びエミッタセンス電極72ESは、半導体チップ51におけるスイッチング素子52のゲート電極52G及びエミッタセンス電極52ESと、平面視上で、中間端子板MT2の端面MT2aを介してそれぞれ対向して配置されている。また、温度検出ダイオード73のアノード電極73A及びカソード電極73Kは、温度検出ダイオード53のアノード電極53A及びカソード電極53Kと、平面視上で、中間端子板MT2の端面MT2aを介してそれぞれ対向して配設されている。
Similarly, the
スイッチング素子22のエミッタ電極22Eと、フリーホイールダイオード32のアノード電極32Aと、外部導出端子Uとは、互いにアルミワイヤAWで接続されている。また、スイッチング素子72のエミッタ電極72Eと、フリーホイールダイオード82のアノード電極82Aと、外部導出端子Nとは、互いにアルミワイヤAWで接続されている。そして、絶縁基板102上の配線層102a,102bは、アルミワイヤAWでそれぞれ外部導出端子P,Uと接続されている。
The
樹脂ケース100内には制御基板105も設けられており、制御基板105の上面には複数の導電性電極パッド105aが形成されている。複数の電極パッド105aには、各スイッチング素子2,22,52,72のゲート電極及びエミッタセンス電極と、各温度検出ダイオード3,23,53,73のアノード電極及びカソード電極とがアルミワイヤAWで接続されている。そして、各電極パッド105aには、図示しない外部導出端子ETが接合されており、当該外部導出端子ETの端部は樹脂ケース100の上面から突出している。また、各中間端子板MT1,MT2の端部も、樹脂ケース100の上面から突出しており、樹脂ケース100にはケース蓋110が設けられている。なお図1の回路図中の白丸は、外部導出端子ET,N,P,Uのいずれかを示している。
A
このような本実施の形態1に係る半導体装置を3つ並列接続することによって、交流モータを制御することが可能な三相インバータ回路を構成することができる。具体的には、まず本実施の形態1に係る半導体装置を3つ用意して、それらの外部導出端子Pを互いに接続し、外部導出端子Nを互いに接続する。そして、それらの外部導出端子Uを交流モータに接続し、外部導出端子P,N間に所定電圧を印加した状態で、外部に設けられた駆動回路によって、外部導出端子ET及び電極パッド105aを介して、各スイッチング素子2,22,52,72のゲート電極に所定の電圧波形を印加する。これにより、スイッチング素子2,22,52,72が適切なタイミングでスイッチング動作を行い、3相交流モータの回転動作を制御することができる。なお、スイッチング素子2,22のゲート電極には同じ電圧波形が印加され、スイッチング素子52,72には同じ電圧波形が印加される。
A three-phase inverter circuit capable of controlling an AC motor can be configured by connecting three semiconductor devices according to the first embodiment in parallel. Specifically, first, three semiconductor devices according to the first embodiment are prepared, their external lead terminals P are connected to each other, and external lead terminals N are connected to each other. Then, these external lead terminals U are connected to an AC motor, and a predetermined voltage is applied between the external lead terminals P and N by an external drive circuit via the external lead terminals ET and the
また、本実施の形態1に係る半導体装置では、温度検出ダイオード3,23,53,73を用いて、半導体チップ1,21,51,71のチップ温度を求めることができる。例えば、本実施の形態1に係る半導体装置の外部から、外部導出端子ET及びそれに接続された電極パッド105aを介して温度検出ダイオード3に定電流を流し、その状態で、温度検出ダイオード3での降下電圧、つまりアノード電極3Aとカソード電極3Kとの間の電位差を測定することによって、温度検出ダイオード3での検出電圧を得る。そして、その検出電圧と、予め求めておいた温度検出ダイオード3の温度特性とを用いて、スイッチング素子2が設けられている半導体チップ1のチップ温度を求めることができる。
In the semiconductor device according to the first embodiment, the chip temperatures of the
なお上記温度特性とは、温度検出ダイオードに定電流を流した場合のそこでの降下電圧、つまり検出電圧が、チップ温度によってどのように変化するかを示す特性である。また以後、本実施の形態1に係る半導体装置の外部に設けられた、各スイッチング素子2,22,52,72のゲート電極に所定の電圧波形を印加する駆動回路や、温度検出ダイオード3,23,53,73での降下電圧を測定して、半導体チップ1,21,51,71のチップ温度を求める回路をあわせて「制御回路200」と呼ぶ。
The temperature characteristic is a characteristic indicating how the voltage drop when a constant current is passed through the temperature detection diode, that is, how the detection voltage changes depending on the chip temperature. Thereafter, a drive circuit for applying a predetermined voltage waveform to the gate electrodes of the
以上のように、本実施の形態1に係る半導体装置では、中間端子板MT1を介して半導体チップ1,21が積層されているため、あるいは中間端子板MT2を介して半導体チップ51,71が積層されているため、半導体チップ1,21あるいは半導体チップ51,71を同一平面上に横に並べて配置する場合よりも、半導体装置における半導体チップの占有面積を低減することができる。
As described above, in the semiconductor device according to the first embodiment, the
更に、半導体チップ1,21,51,71には、温度検出ダイオードが形成されているため、スイッチング素子が形成された半導体チップのチップ温度を簡単に測定することができる。
Furthermore, since temperature detection diodes are formed on the
更に、スイッチング素子2,22は中間端子板MT1によって、スイッチング素子52,72は中間端子板MT2によって直列接続されているため、ボンディングするためのスペースを確保する必要があるアルミワイヤAWによる直列接続を採用する場合よりも、半導体装置を小型化することができる。
Furthermore, since the
更に、スイッチング素子2,22、及びスイッチング素子52,72はそれぞれ直列接続されているため、本半導体装置の耐圧を向上することができる。例えば、スイッチング素子2,22,52,72に耐圧600VのIGBTを使用すると、耐圧1200Vの1相分のインバータ装置を実現できる。
Furthermore, since the
なお本実施の形態1では、各半導体チップ1,21,51,71に温度検出ダイオードを設けていたが、半導体チップ1,21の間で、あるいは半導体チップ51,71の間で、それほどチップ温度にバラツキが無い場合には、半導体チップ1,21のどちらか一方、あるいは半導体チップ51,71のどちらか一方に温度検出ダイオードを設けても良い。また、半導体チップ1,21,51,71のすべての間で、それほどチップ温度にバラツキが無い場合には、それらの一つに温度検出ダイオードを設けるだけでも良い。
In the first embodiment, the temperature detection diode is provided in each of the
また本実施の形態1では、図3,4にも示されるように、スイッチング素子が形成されている半導体チップ1,21は中間端子板MT1を介して互いに対向するように配置されているが、スイッチング素子2が形成されている半導体チップ1と、フリーホイールダイオード32が形成されている半導体チップ31とを、中間端子板MT1を介して互いに対向するように配置し、スイッチング素子22が形成されている半導体チップ21と、フリーホイールダイオード12が形成されている半導体チップ11とを中間端子板MT1を介して互いに対向するように配置しても良い。
In the first embodiment, as shown in FIGS. 3 and 4, the
図5,6は、この場合の本実施の形態1に係る半導体装置の構造を、中間端子板MT1付近を拡大して示す斜視図であって、図5,6では図面の煩雑さを避けるために、フリーホイールダイオード32のアノード電極32Aと、スイッチング素子22のエミッタ電極22Eと、外部導出端子Uとを互いに接続するアルミワイヤAWの図示を省略している。また図5は、図2に示される場合と同様に、半導体チップ21,31の組みと、半導体チップ71,81の組みとを平面視上で2列に並べた場合の斜視図であって、図6は半導体チップ21,31,71,81を平面視上で一直線上に並べた場合の斜視図である。
FIGS. 5 and 6 are perspective views showing the structure of the semiconductor device according to the first embodiment in this case by enlarging the vicinity of the intermediate terminal plate MT1, and FIGS. In addition, the illustration of the aluminum wire AW that connects the
なお、半導体チップ51,61,71,81に関しても同様に、スイッチング素子52が形成されている半導体チップ51と、フリーホイールダイオード82が形成されている半導体チップ81とを中間端子板MT2を介して互いに対向するように配置し、スイッチング素子72が形成されている半導体チップ71と、フリーホイールダイオード62が形成されている半導体チップ61とを中間端子板MT2を介して互いに対向するように配置しても良い。
Similarly for the semiconductor chips 51, 61, 71, 81, the
通常、半導体装置の動作中では、フリーホイールダイオードが形成された半導体チップよりも、スイッチング素子が形成された半導体チップの方が高いチップ温度になるため、図3,4に示されるように、スイッチング素子が形成された半導体チップ同士を中間端子板を介して対向させた場合には、スイッチング素子が形成された半導体チップのチップ温度と、フリーホイールダイオードが形成された半導体チップのチップ温度との間に大きな差を生じることがある。 Normally, during operation of a semiconductor device, a semiconductor chip having a switching element has a higher chip temperature than a semiconductor chip having a free wheel diode. Therefore, as shown in FIGS. When the semiconductor chips on which the elements are formed face each other through the intermediate terminal plate, the temperature between the chip temperature of the semiconductor chip on which the switching elements are formed and the chip temperature of the semiconductor chip on which the free wheel diode is formed Can make a big difference.
しかしながら、図5,6にも示されるように、スイッチング素子が形成された半導体チップと、フリーホイールダイオードが形成された半導体チップとを中間端子板を介して対向させることによって、各半導体チップでのチップ温度を均一することができ、温度上昇によるチップ不良を抑制することができる。 However, as shown in FIGS. 5 and 6, the semiconductor chip in which the switching element is formed and the semiconductor chip in which the free wheel diode is formed are opposed to each other through the intermediate terminal plate. The chip temperature can be made uniform, and chip defects due to temperature rise can be suppressed.
実施の形態2.
図7は本発明の実施の形態2に係る半導体装置の構成を示す回路図である。また、図8は本実施の形態2に係る半導体装置の構造を部分的に拡大して示す斜視図であって、中間端子板MT1付近を拡大して示している。なお図8では、図面の煩雑さを避けるために、フリーホイールダイオード32のアノード電極32Aと、スイッチング素子22のエミッタ電極22Eと、外部導出端子Uとを互いに接続するアルミワイヤAWの図示を省略している。
FIG. 7 is a circuit diagram showing a configuration of the semiconductor device according to the second embodiment of the present invention. FIG. 8 is a partially enlarged perspective view showing the structure of the semiconductor device according to the second embodiment, and shows the vicinity of the intermediate terminal board MT1. In FIG. 8, the aluminum wire AW that connects the
図8に示されるように、本実施の形態2に係る半導体装置では、半導体チップ1における温度検出ダイオード3のアノード電極3A及びカソード電極3Kは、半導体チップ21における温度検出ダイオード23のアノード電極23A及びカソード電極23Kと、それぞれアルミワイヤAWで接続されている。これにより、図7に示されるように、温度検出ダイオード3,23は互いに並列接続されている。そして、温度検出ダイオード3のアノード電極3A及びカソード電極3Kは、アルミワイヤAWによって、制御基板105上の電極パッド105aに接続されている。
As shown in FIG. 8, in the semiconductor device according to the second embodiment, the
また同様にして、半導体チップ51における温度検出ダイオード53のアノード電極53A及びカソード電極53Kは、半導体チップ71における温度検出ダイオード73のアノード電極73A及びカソード電極73Kと、それぞれアルミワイヤAWで接続されている。これにより、図7に示されるように、温度検出ダイオード53,73は互いに並列接続されている。そして、温度検出ダイオード53のアノード電極53A及びカソード電極53Kは、アルミワイヤAWによって、制御基板105上の電極パッド105aに接続されている。その他の構造については上述の実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
Similarly, the
以上のように、本実施の形態2に係る半導体装置では、半導体チップ1における温度検出ダイオード3と、半導体チップ21における温度検出ダイオード23とが並列接続されている。そのため、温度検出ダイオード3,23に定電流Idpを流した場合の、温度検出ダイオード3,23のアノード電極とカソード電極との間の電位差V1は、以下の式(1)で表される。
As described above, in the semiconductor device according to the second embodiment, the
ただし、式(1)中の電圧V2,V3は、上述の実施の形態1のように仮に温度検出ダイオード3,23を接続せずにそれぞれに上記定電流Idpの半分を流した場合の、温度検出ダイオード3,23での降下電圧をそれぞれ示している。
However, the voltages V2 and V3 in the formula (1) are the temperatures when half of the constant current Idp is supplied to each of them without connecting the
ここで、式(1)の右辺の電圧V2,V3は半導体チップ1,21の温度をそれぞれ示しているため、左辺の電位差V1は半導体チップ1,21のチップ温度の平均値を示していることになる。従って、温度検出ダイオード3のカソード電極3K及びアノード電極3Aに電気的に接続された外部導出端子ETの電圧を測定することによって電位差V1を測定し、その測定結果と、予め求めておいた、並列接続された温度検出ダイオード3,23の温度特性とを用いて、半導体チップ1のチップ温度と半導体チップ21のチップ温度との平均値を求めることができる。
Here, since the voltages V2 and V3 on the right side of the formula (1) indicate the temperatures of the
例えば、半導体チップ1,21のチップ温度がそれぞれ100℃,90℃のとき、電位差V1を測定することによって、それらの平均値である95℃を本実施の形態2に係る半導体装置の外部で求めることができる。
For example, when the chip temperatures of the
同様に、温度検出ダイオード53のアノード電極53A及びカソード電極53Kに電気的に接続された外部導出端子ETの電圧を測定することによって、温度検出ダイオード53,73のアノード電極とカソード電極との間の電位差を測定し、その測定結果と、予め求めておいた、並列接続された温度検出ダイオード53,73の温度特性とを用いて、半導体チップ51のチップ温度と半導体チップ71のチップ温度との平均値を求めることができる。なお、ここでの温度特性は、並列接続された2つの温度検出ダイオードに定電流を流した場合のそこでの降下電圧が、同じチップ温度に設定された、当該温度検出ダイオードを備える2つの半導体チップのチップ温度によってどのように変化するかを示す特性である。
Similarly, by measuring the voltage of the external lead terminal ET electrically connected to the
上述の実施の形態1において、半導体チップ1,21のチップ温度の平均値や、半導体チップ51,71のチップ温度の平均値を求める場合、外部導出端子ET及び電極パッド105aを介して測定された、温度検出ダイオード3,23での降下電圧や、温度検出ダイオード53,73での降下電圧を、半導体装置の外部に設けられた制御回路200で平均化する必要があった。しかしながら、本実施の形態2では、温度検出ダイオード3,23や温度検出ダイオード53,73が並列接続されているため、温度検出ダイオード3,23あるいは温度検出ダイオード53,73のアノード電極とカソード電極との電位差を測定することによって、半導体チップ1,21のチップ温度の平均値や半導体チップ51,71のチップ温度の平均値を簡単に求めることができる。そのため、半導体装置の外部に設けられる制御回路200を簡素化できる。
In the first embodiment described above, when the average value of the chip temperatures of the
また、本実施の形態2に係る半導体装置では、温度検出ダイオード3のアノード電極3A及びカソード電極3Kは、温度検出ダイオード23のアノード電極23A及びカソード電極23Kと、平面視上で、中間端子板MT1の端面MT1aを介してそれぞれ対向して配置されている。また、温度検出ダイオード73のアノード電極73A及びカソード電極73Kは、温度検出ダイオード53のアノード電極53A及びカソード電極53Kと、平面視上で、中間端子板MT2の端面MT2aを介してそれぞれ対向して配置されている。そのため、温度検出ダイオード3,23を並列接続する際、また温度検出ダイオード53,73を並列接続する際に、アルミワイヤAWの配線長を短くすることができ、2つの温度検出ダイオードを簡単に並列接続することができる。従って、本実施の形態2に係る半導体装置の組み立てが容易になる。
In the semiconductor device according to the second embodiment, the
実施の形態3.
図9は本発明の実施の形態3に係る半導体装置の構成を示す回路図である。また、図10は本実施の形態3に係る半導体装置の構造を部分的に拡大して示す斜視図であって、中間端子板MT1付近を拡大して示している。なお図10では、図面の煩雑さを避けるために、フリーホイールダイオード32のアノード電極32Aと、スイッチング素子22のエミッタ電極22Eと、外部導出端子Uとを互いに接続するアルミワイヤAWの図示を省略している。
FIG. 9 is a circuit diagram showing a configuration of the semiconductor device according to the third embodiment of the present invention. FIG. 10 is a partially enlarged perspective view showing the structure of the semiconductor device according to the third embodiment, and shows the vicinity of the intermediate terminal board MT1. In FIG. 10, the aluminum wire AW that connects the
図10に示されるように、本実施の形態3に係る半導体装置では、半導体チップ1における温度検出ダイオード3のカソード電極3Kは、半導体チップ21における温度検出ダイオード23のアノード電極23AにアルミワイヤAWによって接続されている。これにより、図9に示されるように、温度検出ダイオード3,23は互いに直列接続されている。そして、温度検出ダイオード3のアノード電極3Aと温度検出ダイオード23のカソード電極23Kは、アルミワイヤAWによってそれぞれ個別に制御基板105の電極パッド105aに接続されている。
As shown in FIG. 10, in the semiconductor device according to the third embodiment, the
また同様にして、半導体チップ51における温度検出ダイオード53のカソード電極53Kは、半導体チップ71における温度検出ダイオード73のアノード電極73AにアルミワイヤAWによって接続されている。これにより、温度検出ダイオード53,73は互いに直列接続されている。そして、温度検出ダイオード53のアノード電極53Aと、温度検出ダイオード73のカソード電極73Kは、アルミワイヤAWによって、それぞれ個別に制御基板105の電極パッド105aに接続されている。その他の構造については上述の実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
Similarly, the
以上のように、本実施の形態3に係る半導体装置では、半導体チップ1における温度検出ダイオード3と、半導体チップ21における温度検出ダイオード23とが直列接続されている。そのため、動作中の半導体チップ1,21のチップ温度にほとんど差が生じないような場合には、温度検出ダイオード3,23に定電流Idsを流した場合の、温度検出ダイオード3のカソード電極3Kと、温度検出ダイオード23のアノード電極23Aとの間の電位差V11は、以下の式(2)で表される。
As described above, in the semiconductor device according to the third embodiment, the
ただし、式(2)中の電圧V12,V13は、上述の実施の形態1のように仮に温度検出ダイオード3,23を接続せずにそれぞれに上記定電流Idsを流した場合の、温度検出ダイオード3,23での降下電圧をそれぞれ示している。
However, the voltages V12 and V13 in the equation (2) are the temperature detection diodes when the constant current Ids is allowed to flow without connecting the
例えば、半導体チップ1,21のチップ温度がともに約50℃である場合に、電圧V12,V13がともに約2.35Vであるとすると電位差V11は約4.70Vとなる。
For example, if the chip temperatures of the
同様に、動作中の半導体チップ51,71のチップ温度にほとんど差が生じないような場合には、直列接続された温度検出ダイオード53,73に定電流Idsを流した場合の、温度検出ダイオード53のカソード電極53Kと、温度検出ダイオード73のアノード電極73Aとの間の電位差V21は、仮に温度検出ダイオード53,73を接続せずにそれぞれに定電流Idsを流した場合の、温度検出ダイオード53,73での各降下電圧V22,V23の約2倍となる。
Similarly, when there is almost no difference between the chip temperatures of the semiconductor chips 51 and 71 in operation, the
このように、直列接続された2つの温度検出ダイオードから得られる検出電圧(電位差V11,V21)は、一つの温度検出ダイオードから得られる検出電圧(電圧V12,V13,V22,V23)よりも大きくなる。そのため、2つの半導体チップのチップ温度にほとんど差が生じないような場合には、直列接続された2つの温度検出ダイオードを用いて、当該半導体チップのチップ温度を検出する方が、一つの温度検出ダイオードを用いてそれが形成されている半導体チップのチップ温度を検出する場合よりも、チップ温度の変化に対する検出電圧の変化率が大きくなる。その結果、チップ温度の検出精度が向上する。 Thus, the detection voltage (potential difference V11, V21) obtained from two temperature detection diodes connected in series is larger than the detection voltage (voltage V12, V13, V22, V23) obtained from one temperature detection diode. . Therefore, when there is almost no difference between the chip temperatures of two semiconductor chips, it is better to detect the chip temperature of the semiconductor chip using two temperature detection diodes connected in series. The change rate of the detection voltage with respect to the change of the chip temperature is larger than the case where the chip temperature of the semiconductor chip on which the diode is formed is detected using the diode. As a result, chip temperature detection accuracy is improved.
なお本実施の形態3では、直列接続された2つの温度検出ダイオードの温度特性、つまり直列接続された2つの温度検出ダイオードに定電流を流した場合の各降下電圧の合計が、同じチップ温度に設定された、当該温度検出ダイオードを備える2つの半導体チップのチップ温度によってどのように変化するかを示す特性を予め求めておき、得られた検出電圧と当該温度特性とを用いて2つの半導体チップのチップ温度を同時に求めることができる。 In the third embodiment, the temperature characteristics of the two temperature detection diodes connected in series, that is, the sum of the respective drop voltages when a constant current is passed through the two temperature detection diodes connected in series is the same chip temperature. A characteristic indicating how the two semiconductor chips including the temperature detection diode are changed according to the set chip temperature is obtained in advance, and the two semiconductor chips are obtained using the obtained detection voltage and the temperature characteristic. Can be obtained simultaneously.
また、本実施の形態3に係る半導体装置では、各温度検出ダイオード3,23のアノード電極及びカソード電極は互いに隣り合って配設されており、かつ温度検出ダイオード3のアノード電極3A及びカソード電極3Kは、温度検出ダイオード23のアノード電極23A及びカソード電極23Kと、平面視上で、中間端子板MT1の端面MT1aを介してそれぞれ対向して配置されている。また、各温度検出ダイオード53,73のアノード電極及びカソード電極は互いに隣り合って配設されており、かつ温度検出ダイオード73のアノード電極73A及びカソード電極73Kは、温度検出ダイオード53のアノード電極53A及びカソード電極53Kと、平面視上で、中間端子板MT2の端面MT2aを介してそれぞれ対向して配置されている。そのため、温度検出ダイオード3,23を直列接続する際、また温度検出ダイオード53,73を直列接続する際に、アルミワイヤAWの配線長を短くすることができ、2つの温度検出ダイオードを簡単に直列接続することができる。従って、本実施の形態3に係る半導体装置の組み立てが容易になる。
In the semiconductor device according to the third embodiment, the anode electrodes and the cathode electrodes of the
なお、温度検出ダイオード3のアノード電極3Aとカソード電極3Kとの位置を入れ替えて、あるいは温度検出ダイオード23のアノード電極23Aとカソード電極23Kとの位置を入れ替えて、互いに接続される温度検出ダイオード23のアノード電極23Aと温度検出ダイオード3のカソード電極3Kとを、平面視上で、中間端子板MT1の端面MT1aを介して互いに対向するように配設しても良い。
It should be noted that the positions of the
また、温度検出ダイオード53のアノード電極53Aとカソード電極53Kとの位置を入れ替えて、あるいは温度検出ダイオード73のアノード電極73Aとカソード電極73Kとの位置を入れ替えて、互いに接続される温度検出ダイオード73のアノード電極73Aと温度検出ダイオード53のカソード電極53Kとを、平面視上で、中間端子板MT2の端面MT2aを介して互いに対向するように配設しても良い。
Further, the positions of the
このような場合には、温度検出ダイオード3,23を直列接続する際、また温度検出ダイオード53,73を直列接続する際の、アルミワイヤAWの配線長を更に短くすることができ、2つの温度検出ダイオードを更に簡単に直列接続することができる。従って、本実施の形態3に係る半導体装置の組み立てが更に容易になる。
In such a case, when the
実施の形態4.
図11は本実施の形態4に係る半導体装置の構造を部分的に拡大して示す斜視図であって、中間端子板MT1,MT2付近を拡大して示している。なお図11では、図面の煩雑さを避けるために全てのアルミワイヤAWの記載を省略している。
FIG. 11 is a partially enlarged perspective view showing the structure of the semiconductor device according to the fourth embodiment, in which the vicinity of the intermediate terminal plates MT1, MT2 is shown enlarged. In FIG. 11, the description of all the aluminum wires AW is omitted in order to avoid the complexity of the drawing.
図11に示されるように、本実施の形態4に係る半導体装置では、中間端子板MT1の端部EP1は、中間端子板MT1における半導体チップ21,31が搭載されている主面に対して垂直を成して折り曲げられている。同様に、中間端子板MT2の端部EP2は、中間端子板MT2における半導体チップ71,81が搭載されている主面に対して垂直を成して折り曲げられている。そして、中間端子板MT1の端部EP1と、中間端子板MT2の端部EP2とは互いに対面している。その他の構造については上述の実施の形態1に係る半導体装置と同じであるため、その説明は省略する。 As shown in FIG. 11, in the semiconductor device according to the fourth embodiment, the end portion EP1 of the intermediate terminal plate MT1 is perpendicular to the main surface on which the semiconductor chips 21 and 31 are mounted on the intermediate terminal plate MT1. Is folded. Similarly, the end portion EP2 of the intermediate terminal plate MT2 is bent perpendicularly to the main surface of the intermediate terminal plate MT2 on which the semiconductor chips 71 and 81 are mounted. The end portion EP1 of the intermediate terminal plate MT1 and the end portion EP2 of the intermediate terminal plate MT2 face each other. Since other structures are the same as those of the semiconductor device according to the first embodiment, description thereof is omitted.
このように、中間端子板MT1の端部EP1を折り曲げることによって、実施の形態1に係る半導体装置における中間端子板MT1の占有面積を変化させずに、中間端子板MT1の表面積を増大することができる。従って、中間端子板MT1での放熱特性が向上し、半導体チップ51,61,71,81で発生した熱を確実に放熱することができる。また、中間端子板MT2の端部EP2を折り曲げることによって、実施の形態1に係る半導体装置における中間端子板MT2の占有面積を変化させずに、中間端子板MT2の表面積を増大することができるため、中間端子板MT2での放熱特性が向上し、半導体チップ1,11,21,31で発生した熱を確実に放熱することができる。
In this way, by bending the end portion EP1 of the intermediate terminal plate MT1, the surface area of the intermediate terminal plate MT1 can be increased without changing the occupied area of the intermediate terminal plate MT1 in the semiconductor device according to the first embodiment. it can. Therefore, the heat dissipation characteristics of the intermediate terminal board MT1 are improved, and the heat generated in the semiconductor chips 51, 61, 71, 81 can be reliably radiated. Further, since the end portion EP2 of the intermediate terminal plate MT2 is bent, the surface area of the intermediate terminal plate MT2 can be increased without changing the occupied area of the intermediate terminal plate MT2 in the semiconductor device according to the first embodiment. The heat dissipation characteristics of the intermediate terminal board MT2 are improved, and the heat generated in the
なお図12に示されるように、中間端子板MT1の端部EP1と中間端子板MT2の端部EP2とをそれぞれ分割しても良い。この場合には、中間端子板MT1,MT2の表面積が更に増大し、放熱特性が更に向上する。 As shown in FIG. 12, the end portion EP1 of the intermediate terminal plate MT1 and the end portion EP2 of the intermediate terminal plate MT2 may be divided. In this case, the surface areas of the intermediate terminal plates MT1 and MT2 are further increased, and the heat dissipation characteristics are further improved.
実施の形態5.
図13は本発明の実施の形態5に係る半導体装置の構成を示す回路図である。また、図14は本実施の形態5に係る半導体装置の構造を部分的に拡大して示す斜視図であって、中間端子板MT1付近を拡大して示している。なお図14では、図面の煩雑さを避けるために、フリーホイールダイオード32のアノード電極32Aと、スイッチング素子22のエミッタ電極22Eと、外部導出端子Uとを互いに接続するアルミワイヤAWの図示を省略している。
FIG. 13 is a circuit diagram showing a configuration of a semiconductor device according to
本実施の形態5に係る半導体装置では、中間端子板MT1は、互いに直列接続されたスイッチング素子2,22の間に流れる電流を検出するためのシャント抵抗として用いられる。また、中間端子板MT2は、互いに直列接続されたスイッチング素子52,72の間に流れる電流を検出するためのシャント抵抗として用いられる。
In the semiconductor device according to the fifth embodiment, intermediate terminal plate MT1 is used as a shunt resistor for detecting a current flowing between switching
図14に示されるように、中間端子板MT1における半導体チップ21,31が搭載されている主面にはアルミワイヤAWの一端が接続されており、当該アルミワイヤAWの他端は制御基板105の電極パッド105aに接続されている(図示せず)。同様に、中間端子板MT2における半導体チップ71,81が搭載されている主面にはアルミワイヤAWの一端が接続されており、当該アルミワイヤAWの他端は制御基板105の電極パッド105aに接続されている。その他の構造については上述の実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
As shown in FIG. 14, one end of an aluminum wire AW is connected to the main surface of the intermediate terminal board MT1 on which the semiconductor chips 21 and 31 are mounted, and the other end of the aluminum wire AW is connected to the
本実施の形態5に係る半導体装置では、外部導出端子Uにモータなどの負荷が接続され、かつ外部導出端子P,Nにそれぞれ正の電源電圧及び接地電圧が印加された状態で、スイッチング素子2,22がともにON、スイッチング素子52,72がともにオフすると、スイッチング素子2,22には電流I1が流れる。このとき、図13に示されるように、スイッチング素子2に流れた電流I1は、中間端子板MT1を通ってスイッチング素子22に流れる。そのため、中間端子板MT1が有する抵抗成分では、電流I1の大きさに比例した電圧降下が生じる。従って、この電圧降下を測定することによって電流I1を検出することができる。つまり、中間端子板MT1をシャント抵抗として用いることによって、スイッチング素子2,22の間に流れる電流を検出することができる。
In the semiconductor device according to the fifth embodiment, the switching
また図13に示されるように、スイッチング素子52に流れた電流I2は、中間端子板MT2を通ってスイッチング素子72に流れるため、中間端子板MT2が有する抵抗成分では、電流I2の大きさに比例した電圧降下が生じる。従って、この電圧降下を測定することによって電流I2を検出することができる。つまり、中間端子板MT2をシャント抵抗として用いることによって、スイッチング素子52,72の間に流れる電流を検出することができる。
As shown in FIG. 13, the current I2 flowing through the switching
なお、中間端子板MT1が有する抵抗成分での電圧降下は、スイッチング素子2のエミッタセンス電極2ESに電気的に接続された電極パッド105aに接続された外部導出端子ETと、中間端子板MT1における半導体チップ21,31が搭載された主面に電気的に接続された電極パッド105aに接続された外部導出端子ETとの間の電圧を、外部に設けた制御回路200で測定することによって検出することができる。
The voltage drop due to the resistance component of the intermediate terminal plate MT1 is caused by the external lead-out terminal ET connected to the
同様にして、中間端子板MT2が有する抵抗成分での電圧降下は、スイッチング素子52のエミッタセンス電極52ESに電気的に接続された電極パッド105aに接続された外部導出端子ETと、中間端子板MT2における半導体チップ51,61が搭載された主面に電気的に接続された電極パッド105aに接続された外部導出端子ETとの間の電圧を、外部に設けた制御回路200で測定することによって検出することができる。
Similarly, the voltage drop due to the resistance component of the intermediate terminal plate MT2 is caused by the external lead-out terminal ET connected to the
このように、スイッチング素子2,22の間に流れる電流I1や、スイッチング素子52,72の間に流れる電流I2を検出するためのシャント抵抗が、中間端子板MT1,MT2から成るため、別途シャント抵抗を用意する必要が無い。そのため、半導体装置の小型化が可能となる。
As described above, the shunt resistor for detecting the current I1 flowing between the switching
1,11,21,31,41,51,61,71,81 半導体チップ、2,22,52,72 半導体スイッチング素子、3,23,53,73 温度検出ダイオード、3A,23A,53A,73A アノード電極、3K,23K,53K,73K カソード電極、12,32,62,82 フリーホイールダイオード、EP1,EP2 端部、I1,I2 電流、MT1,MT2 中間端子板、MT1a,MT2a 端面。
1, 11, 21, 31, 41, 51, 61, 71, 81 Semiconductor chip, 2, 22, 52, 72 Semiconductor switching element, 3, 23, 53, 73 Temperature detection diode, 3A, 23A, 53A, 73A Anode Electrode, 3K, 23K, 53K, 73K Cathode electrode, 12, 32, 62, 82 Free wheel diode, EP1, EP2 end, I1, I2 current, MT1, MT2 intermediate terminal plate, MT1a, MT2a end face.
Claims (4)
前記中間端子板の前記第1の主面上に設けられた第1の半導体チップと、
前記中間端子板の前記第2の主面上に設けられた第2の半導体チップと
を備え、
前記第1及び第2の半導体チップには、第1及び第2の半導体スイッチング素子がそれぞれ形成されており、
前記第1及び第2の半導体スイッチング素子は前記中間端子板によって直列接続されており、
前記第1及び第2の半導体チップのそれぞれには、チップ温度を検出する温度検出ダイオードが更に形成されており、
前記第1及び第2の半導体チップの前記温度検出ダイードは、互いに並列接続されており、
前記第1及び第2の半導体チップにおける前記温度検出ダイオードの電極は、平面視上で、前記中間端子板の端面を介して互いに対向して配設されている、半導体装置。 An intermediate terminal plate having a first main surface and a second main surface opposite to the first main surface;
A first semiconductor chip provided on the first main surface of the intermediate terminal plate;
A second semiconductor chip provided on the second main surface of the intermediate terminal plate,
First and second semiconductor switching elements are respectively formed on the first and second semiconductor chips,
The first and second semiconductor switching elements are connected in series by the intermediate terminal plate,
Each of the first and second semiconductor chips is further formed with a temperature detection diode for detecting the chip temperature,
The temperature detection diodes of the first and second semiconductor chips are connected in parallel to each other ;
The electrodes of the temperature detection diodes in the first and second semiconductor chips are arranged to face each other through an end surface of the intermediate terminal plate in plan view .
前記中間端子板の前記第1の主面上に設けられた第1の半導体チップと、
前記中間端子板の前記第2の主面上に設けられた第2の半導体チップと
を備え、
前記第1及び第2の半導体チップには、第1及び第2の半導体スイッチング素子がそれぞれ形成されており、
前記第1及び第2の半導体スイッチング素子は前記中間端子板によって直列接続されており、
前記第1及び第2の半導体チップのそれぞれには、チップ温度を検出する温度検出ダイオードが更に形成されており、
前記第1及び第2の半導体チップの前記温度検出ダイードは、互いに直列接続されており、
前記第1及び第2の半導体チップにおける前記温度検出ダイオードの電極は、平面視上で、前記中間端子板の端面を介して互いに対向して配設されている、半導体装置。 An intermediate terminal plate having a first main surface and a second main surface opposite to the first main surface;
A first semiconductor chip provided on the first main surface of the intermediate terminal plate;
A second semiconductor chip provided on the second main surface of the intermediate terminal plate;
With
First and second semiconductor switching elements are respectively formed on the first and second semiconductor chips,
The first and second semiconductor switching elements are connected in series by the intermediate terminal plate,
Each of the first and second semiconductor chips is further formed with a temperature detection diode for detecting the chip temperature,
The temperature detection diodes of the first and second semiconductor chips are connected in series with each other;
The electrode of the temperature detecting diode in the first and second semiconductor chips, when viewed in plan, are arranged to face each other through the end surface of the intermediate terminal board, semiconductors devices.
前記中間端子板の前記第1の主面上に設けられた第1の半導体チップと、
前記中間端子板の前記第2の主面上に設けられた第2の半導体チップと
を備え、
前記第1及び第2の半導体チップには、第1及び第2の半導体スイッチング素子がそれぞれ形成されており、
前記第1及び第2の半導体スイッチング素子は前記中間端子板によって直列接続されており、
前記第1及び第2の半導体チップの少なくとも一方には、チップ温度を検出する温度検出ダイオードが更に形成されており、
互いに直列接続された前記第1及び第2の半導体スイッチング素子の間に流れる電流を検出するためのシャント抵抗を備え、
前記シャント抵抗は前記中間端子板から成る、半導体装置。 An intermediate terminal plate having a first main surface and a second main surface opposite to the first main surface;
A first semiconductor chip provided on the first main surface of the intermediate terminal plate;
A second semiconductor chip provided on the second main surface of the intermediate terminal plate,
First and second semiconductor switching elements are respectively formed on the first and second semiconductor chips,
The first and second semiconductor switching elements are connected in series by the intermediate terminal plate,
At least one of the first and second semiconductor chips is further formed with a temperature detection diode for detecting the chip temperature,
A shunt resistor for detecting a current flowing between the first and second semiconductor switching elements connected in series with each other;
The shunt resistor Ru consists the intermediate terminal board, the semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003404210A JP4323299B2 (en) | 2003-12-03 | 2003-12-03 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003404210A JP4323299B2 (en) | 2003-12-03 | 2003-12-03 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005166987A JP2005166987A (en) | 2005-06-23 |
JP4323299B2 true JP4323299B2 (en) | 2009-09-02 |
Family
ID=34727256
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003404210A Expired - Lifetime JP4323299B2 (en) | 2003-12-03 | 2003-12-03 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4323299B2 (en) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5300784B2 (en) * | 2010-05-21 | 2013-09-25 | 三菱電機株式会社 | Semiconductor module and rotating electric machine equipped with semiconductor module |
JP2010258485A (en) * | 2010-08-24 | 2010-11-11 | Renesas Electronics Corp | Semiconductor device |
KR101817156B1 (en) * | 2010-12-28 | 2018-01-10 | 삼성전자 주식회사 | Semiconductor device of stacked structure having through electrode, semiconductor memory device, semiconductor memory system and operating method thereof |
JP5966921B2 (en) * | 2012-12-28 | 2016-08-10 | トヨタ自動車株式会社 | Manufacturing method of semiconductor module |
CN105474543A (en) | 2013-08-23 | 2016-04-06 | 三菱电机株式会社 | Semiconductor device |
DE112017001729B4 (en) | 2016-04-01 | 2022-11-03 | Mitsubishi Electric Corporation | semiconductor modules |
JP7088048B2 (en) * | 2019-01-30 | 2022-06-21 | 株式会社デンソー | Semiconductor equipment |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3194353B2 (en) * | 1996-07-26 | 2001-07-30 | トヨタ自動車株式会社 | Semiconductor module temperature detector |
JP2000164800A (en) * | 1998-11-30 | 2000-06-16 | Mitsubishi Electric Corp | Semiconductor module |
JP4284790B2 (en) * | 1999-11-01 | 2009-06-24 | 株式会社デンソー | Semiconductor module temperature detection device |
JP2002026251A (en) * | 2000-07-11 | 2002-01-25 | Toshiba Corp | Semiconductor device |
JP4089143B2 (en) * | 2000-08-30 | 2008-05-28 | 三菱電機株式会社 | Power semiconductor device |
JP3701228B2 (en) * | 2001-11-01 | 2005-09-28 | 三菱電機株式会社 | Semiconductor device |
-
2003
- 2003-12-03 JP JP2003404210A patent/JP4323299B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2005166987A (en) | 2005-06-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060116 |
|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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