JP3695205B2 - GaN系の半導体素子 - Google Patents
GaN系の半導体素子 Download PDFInfo
- Publication number
- JP3695205B2 JP3695205B2 JP6020699A JP6020699A JP3695205B2 JP 3695205 B2 JP3695205 B2 JP 3695205B2 JP 6020699 A JP6020699 A JP 6020699A JP 6020699 A JP6020699 A JP 6020699A JP 3695205 B2 JP3695205 B2 JP 3695205B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- gan
- based semiconductor
- tin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
この発明はGaN系の半導体素子に関する。更に詳しくは、GaN系の半導体層の下地層の改良に関する。
【0002】
【従来の技術】
GaN系の半導体は例えば青色発光素子として利用できることが知られている。かかる発光素子では、基板として一般的にサファイアが用いられる。
【0003】
【発明が解決しようとする課題】
このサファイア製の基板において解決すべき課題の一つとして次のものがある。即ちサファイア基板は透明であるため、本来素子の上面から取り出したい発光素子の光が素子下面のサファイア基板を透過してしまう。そのため、発光素子で発光させた光が有効に利用できない。
【0004】
サファイア基板はまた高価である。
更には、サファイア基板は絶縁体であるため同一面側に電極を形成する必要があり、半導体層の一部をエッチングしなければならず、それに応じてボンディングの工程も2倍となる。また、同一面側にn、p両電極を形成するため、素子サイズの小型化にも制限があった、加えて、チャージアップの問題もあった。
【0005】
また、サファイア基板の代わりにSi(シリコン)基板の使用が考えられるが、本発明者の検討によれば、Si基板の上にGaN系の半導体層を成長させることは非常に困難であった。その原因の一つとして、SiとGaN系の半導体の熱膨張率の差がある。Siの線膨張係数が4.7 X 10−6/Kであるのに対しGaNの線膨張係数は5.59 X 10−6/Kであり、前者が後者より小さい。従って、GaN系の半導体層を成長させる際に加熱をすると、Si基板が伸長されGaN系の半導体層側が圧縮するように素子が変形する。このとき、GaN系の半導体層内に引っ張り応力が生じ、その結果クラックの発生するおそれがある。また、クラックが生じないまでも格子に歪みが生じる。従って、GaN系の半導体素子がその本来の機能を発揮できなくなる。
【0006】
この発明はこのような課題に鑑みて、新規な構成のGaN系の半導体素子を提供することを目的とする。
この発明の他の目的はGaN系の半導体素子の中間体となる新規な構成の積層体を提供することにある。
【0007】
【課題を解決するための手段】
そこで、本発明者らはGaN系の半導体層を成長させるのに適した新規な基板を見いだすべく鋭意検討した。その結果、特願平9−293465号(出願人整理番号970152/代理人整理番号P0060)において、以下の事項に想到し、これを開示した。
即ち、基板の上にGaN系の半導体をヘテロエピタキシャル成長させるには、基板は下記の要件▲1▼〜▲5▼のうちの少なくとも2つを満足する必要があると考るに至った。
▲1▼ GaN系の半導体と基板との密着性が良好なこと
▲2▼ GaN系の半導体の熱膨張係数と基板の熱膨張係数とが近いこと
▲3▼ 基板の弾性率が低いこと
▲4▼ 基板の結晶構造がGaN系の半導体と同じであること
▲5▼ |基板の格子定数−GaN系の半導体の格子定数|/GaN系の半導体の格子定数 ≦ 0.05である(即ち、基板の格子定数とGaN系の半導体層の格子定数との差が±5%以下である)こと、
勿論、好ましくは上記の要件のうちの少なくとも3つ、更に好ましくは上記要件のうち少なくとも4つ、そして、最も好ましくは、5つの要件の全てを満足する。
【0008】
このような条件を満足する材料として、既述の先の出願特願平9−293465号ではいくつかの金属材料に注目している。その中の一つとしてTiが開示されている。
また、当該先の出願によれば基板は少なくともその表面、即ちGaN系の半導体層に接する面において上記の要件を満足しておればよい。
従って、基板の基体部分を任意の材料で形成して基板の表面部分を上記の要件を満足する材料で形成することもできる。
サファイア基板の場合と同様に、半導体層と基板との間にAlNやGaNのようなAlaInbGa1−a−bN(a=0、b=0、a=b=0を含む)からなるバッファ層を介在させることができる。
【0009】
一方、特願平9−293463号(出願人整理番号970136/代理人整理番号P0057)によれば、Si基板とGaN系の半導体層との間に応力緩衝用の為のバッファ層が介在される構成の半導体素子が開示されている。この応力緩衝用バッファ層を構成する材料として当該先の出願特願平9−293465号ではいくつかの金属材料に注目しているが、その中の一つとしてTiが開示されている。即ち、Si基板上にTi層が形成され、その上にGaN系の半導体層が形成される構成の半導体素子が開示されている。
【0010】
Si基板を用いるとき、GaN系の半導体層の下地層としてかかるTi層が好ましいものであることは、特願平10−287485号(出願人整理番号:98112、代理人整理番号:P0105)において更に詳しく述べられている。
本発明者はSi基板の上にTi層を積層し、これを下地層としてこの上にGaN系の半導体層を成長させる技術について更に検討を重ねてきた。その結果、Ti/Siなる基板が700℃以上の環境にさらされると、Ti層表面のモフォロジー及びその結晶性が低下することを見出した。これは、かかる温度になるとTiとSiとが反応してしまうためであると考えられる。なお、通常GaN系の半導体層は1000℃前後の温度で成長されるので、当該TiとSiの反応がGaN系の半導体層の結晶性に悪影響を及ぼす可能性がある。
【0011】
この発明は、本発明者により見出されたかかる課題を解決するものであり、その構成は次のとおりである。
即ち、Si製の基板と、
該基板の上に形成されたTi層と、
該Ti層の上に形成されたGaN系の半導体層と、
前記基板と前記Ti層との間に介在され両者を分離する耐熱層であって、前記GaN系の半導体層の成形温度の下で前記基板と前記Ti層との分離状態を維持する耐熱層と、
を備えてなるGaN系の半導体素子。
【0012】
このように構成された本発明の半導体素子によれば、Ti層とSi基板の間に耐熱層が介在されるので、Ti層とSi基板との反応が未然にかつ確実に防止される。その結果GaN系の半導体層の結晶性が向上する。結晶性の好ましいGaN系の半導体層から構成される素子は好適な動作を奏する。
【0013】
(Si基板)
上記において、Si基板はその(111)面を利用し、その上に耐熱層等を順に成長させることが好ましい。
【0014】
(耐熱層)
耐熱層はGaN系の半導体層の成形温度の下でSi基板とTi層との分離状態を維持するものであれば特に限定されない。例えば、Ti、Al、Co及びNiなどのシリサイド、Ta及びMoなどの高融点金属、TiN、ZrN、HfN及び窒化タンタルなどの金属窒化物を利用できる。
上記において、シリサイドは各金属をSi基板上に成膜し、熱処理することにより形成する。高融点金属や金属窒化物はプラズマCVD、熱CVD、光CVD、MOCVD等のCVD(Chemical Vapour Deposition)、スパッタ、リアクティブスパッタ、レーザアブレーション、イオンプレーティング、蒸着、ECR等のPVD(Physical Vapour Deposition)等の方法で形成する。
耐熱層の厚さも、Si基板及びTi層の各材料が反応することを阻止できるものであれば特に限定されない。例えば、TiNを耐熱層に用いるとき、その厚さは50〜10000Åとする。
【0015】
この耐熱層は導電性の材料とすることが好ましい。Si基板及びTi層も導電性を有するので、その結果、半導体素子の両面に電極を形成することができ、基板へアースを取ることによりチャージアップの問題も容易に解決される。
【0016】
TiNを耐熱層に用いるとき、Si基板と当該TiNの間にAl層若しくはAg層を介在させることが好ましい。これらの層の厚さは特に限定されないが、50〜250Åとする。このAl、Ag層は例えば蒸着やスパッタ法より形成する。
【0017】
(Ti層)
Ti層も記述のCVDやPVD等の方法で形成される。本発明者らの検討によれば、ほぼ250Åを超えてTi層を厚くすると、Ti層の剥離が発生するおそれがあった。そのため、Ti層の厚さを250Å以下とすることが好ましい。
しかしながら、Ti層を薄くした場合には、Ti層に期待される緩衝作用、即ちSi基板とGaN系の半導体との間の熱膨張係数の差に起因する内部応力の緩衝作用、が充分発揮されないおそれがある。
そこでこの発明では、耐熱層とTi層(250Å以下のもの)とを繰り返し積層し、それぞれのTi層において上記緩衝作用を負担させる。これにより、Ti層の剥離を確実に防止しつつ、Ti層による緩衝作用を確保しGaN系の半導体層にクラックや歪が入ることを未然に防止できる。
耐熱層とTi層との繰返し数は特に限定されないが、例えば2〜10とする。
【0018】
このようにしてTi層を形成した後、Ti層/耐熱層/Si基板を熱処理することが好ましい。熱処理温度は600〜1200℃、好ましくは800〜1200℃である。熱処理の雰囲気は真空若しくは水素流通下とする。
【0019】
Ti層とGaN系の半導体層との間にはバッファ層を介在させることが好ましい。バッファ層にはAlaGa1−aN(a=0.85〜0.95)が好ましく、更に好ましくは、AlaGa1−aN(aはほぼ0.9)である。
【0020】
(GaN系の半導体層)
ここにGaN系の半導体とはIII族窒化物半導体であって、一般的にはAlXGaYIn1ーXーYN(0≦X≦1、0≦Y≦1、0≦X+Y≦1)で表される。また、任意のドーパントを含むものであっても良い。
GaN系の半導体層の形成方法は特に限定されないが、例えば、周知の有機金属化合物気相成長法(以下、「MOCVD法」という。)により形成される。また、周知の分子線結晶成長法(MBE法)によっても形成することができる。
【0021】
発光素子及び受光素子では、周知のように、発光層が異なる導電型のGaN系の半導体層(クラッド層)で挟まれる構成であり、発光層には超格子構造やダブルヘテロ構造等が採用される。FET構造に代表される電子デバイスをGaN系の半導体で形成することもできる。このように、Ti層の上に形成されるGaN系の半導体層は複数の層が相互に作用して所望の機能を奏するものとなる。
【0022】
(試験例)
以下、試験例について説明する。
Si基板の(111)面にAl層(膜厚:約100Å)を蒸着する。このAl層上にリアクティブスパッタ法により窒化チタン(膜厚:約3000Å)を形成し、これを真空中で5分間、950℃に加熱した後のX線回折(φ(PHI)スキャン)の結果を図1に示す。X線回折装置としてフィリップス社製の4軸型単結晶回折計(製品名:X-pert)を用いた(以下の試験例も同じ)。φ(PHI)スキャンについてはJournal of Electronic Materials, Vol. 25, No. 11, pp. 1740-1747, 1996を参照されたい。φ(PHI)スキャンでは、サンプルを360度回転させたときに結晶面に対応するピークが得られる。図1の縦軸の値が大きいほど良好な結晶が得られていると考えられる。TiNの結晶性が良好であれば、その上に成長されるTi層の結晶性、ひいてはGaN系の半導体層の結晶性もまた良好になると考えられる。
図1の結果から、上記のように製作したTiN結晶の結晶性は好ましいものであることがわかる。
【0023】
図2は、試験例1において、Al層をAg層(膜厚:約100Å)に代えたときの、φ(PHI)スキャンの結果である。この場合も良好な結晶性のTiN層が得られた。
【0024】
図3は試験例1のTiN(但し膜厚:約5000Å)の上にTiを成長させ、このTiについての結晶性を評価したφ(PHI)スキャンの結果である。良好なTi層が得られた。
【0025】
この試験例では、試験例1において最初のTiN層の厚さを100Åとし、その後1000ÅのTi層と3000Åの第2のTiN層を連続的にリアクティブスパッタ法により形成した。
図4はTiN層の結晶性を評価したφ(PHI)スキャンの結果である。この場合も良好な結晶性のTiN層が得られた。
【0026】
この試験例では、試験例1において最初のTiN層の厚さを3000Åとし、その後250ÅのTi層と100ÅのTiN層を交互に10回繰返して形成した。各TiN層及びTi層は連続的にリアクティブスパッタ法により形成した。
図5はTiN層の結晶性を評価したφ(PHI)スキャンの結果である。この場合も良好な結晶性のTiN層が得られた。
【0027】
この試験例では、試験例1において最初のTiN層の厚さを600Åとし、その後50ÅのTi層と600ÅのTiN層を交互に4回繰返して形成した。各TiN層及びTi層は連続的にリアクティブスパッタ法により形成した。
図6はTiN層の結晶性を評価したφ(PHI)スキャンの結果である。この場合も良好な結晶性のTiN層が得られた。
【0028】
Si基板の(111)面にAl層(膜厚:約100Å)を常温で蒸着する。そしてこれを真空環境下、950℃、5分間加熱し、AlとSiとを積極的に反応させて反応層を形成する。その後、スパッタによりTi層(膜厚:15000Å)形成した。
図7は当該Ti層(15000Å)の結晶性を評価したφ(PHI)スキャンの結果である。この場合、良好な結晶性のTi層が得られた。
【0029】
Si基板の(111)面にTi層(膜厚:約50Å)を常温で蒸着する。そしてこれを真空環境下、950℃、5分間加熱し、TiとSiとを積極的に反応させてTiシリサイド層を形成する。その後、スパッタによりTi層(膜厚:15000Å)形成した。
図8は当該Ti層(15000Å)の結晶性を評価したφ(PHI)スキャンの結果である。この場合、6つのピークが明確に確認できる。よって、Ti層の結晶性が良好であることがわかる。
【0030】
Si基板の(111)面にCo層(膜厚:約100Å)を常温で蒸着する。そしてこれを真空環境下、600℃、5分間加熱し、CoとSiとを積極的に反応させてCoシリサイド層を形成する。その後、スパッタによりTi層(膜厚:15000Å)形成した。
図9は当該Ti層(15000Å)の結晶性を評価したφ(PHI)スキャンの結果である。この場合、6つのピークが判別できるので、Ti層の単結晶成長が確認できる。
【0031】
Si基板の(111)面にNi層(膜厚:約100Å)を常温で蒸着する。そしてこれを真空環境下、800℃、5分間加熱し、NiとSiとを積極的に反応させてNiシリサイド層を形成する。その後、スパッタによりTi層(膜厚:15000Å)形成した。
図10は当該Ti層(15000Å)の結晶性を評価したφ(PHI)スキャンの結果である。この場合、6つのピークが判別できるので、Ti層の単結晶成長が確認できる。
【0032】
Si基板の(111)面にAl層(膜厚:約100Å)を常温で蒸着する。そしてこれを真空環境下、950℃、5分間加熱し、AlとSiとを積極的に反応させてAlシリサイド層を形成する。その後、スパッタによりTiN層(膜厚:10000Å)形成した。
図11は当該TiN層(10000Å)の結晶性を評価したφ(PHI)スキャンの結果である。この場合、良好な結晶性のTiN層が得られた。
【0033】
Si基板の(111)面にTi層(膜厚:約50Å)を常温で蒸着する。そしてこれを真空環境下、950℃、5分間加熱し、TiとSiとを積極的に反応させてTiシリサイド層を形成する。その後、スパッタによりTiN層(膜厚:10000Å)形成した。
当該TiN層(10000Å)の結晶性を評価したφ(PHI)スキャンをみると6つのピークが明確に確認できる。よって、TiN層が単結晶成長していることがわかる。
【0034】
サファイア基板のa面にTiN(3000Å)をリアクティブスパッタ法により形成する。X線回折(φ(PHI)スキャン)の結果を図12に示す。図12の結果より、サファイア基板上にも好ましい結晶性のTiNが形成されることがわかる。同様にc面サファイア基板上にも好ましい結晶性のTiNが形成される。さらに、800℃以上の高温熱処理を実施することにより、TiNの結晶性は格段と良くなる。当該TiNの上へ更にTiを形成し、その上にGaN系の半導体層を形成することができる。Ti/TiNの積層体を繰返すこともできる。この場合の繰返し数及び各層の厚さは特に限定されない。
【0035】
GaN上にTiN(3000Å)をリアクティブスパッタ法により形成する。X線回折(φ(PHI)スキャン)の結果を図13に示す。図13の結果より、GaN上にも好ましい結晶性のTiNが形成されることがわかる。
【0036】
試験例15のサンプル(熱処理前のもの)のTiN上に更にTiをスパッタ法により成長させる。X線回折(φ(PHI)スキャン)の結果を図14に示す。図14の結果より、TiN/GaN上に形成されるTi層はその結晶性が好ましいものであることがわかる。
【0037】
次に、この発明の実施例について説明する。
【0038】
(第1実施例)
この実施例は発光ダイオード10であり、その構成を図15に示す。
【0039】
各層のスペックは次の通りである。
【0040】
nクラッド層16は発光層17側の低電子濃度n-層とバッファ層15側の高電子濃度n+層とからなる2層構造とすることができる。
発光層17は超格子構造のものに限定されず、シングルへテロ型、ダブルへテロ型及びホモ接合型のものなどを用いることができる。
発光層17とpクラッド層18との間にマグネシウム等のアクセプタをドープしたバンドギャップの広いAlXInYGa1−X−YN(X=0,Y=0,X=Y=0を含む)層を介在させることができる。これは発光層17中に注入された電子がpクラッド層18に拡散するのを防止するためである。
pクラッド層18を発光層17側の低ホール濃度p−層と電極側の高ホール濃度p+層とからなる2層構造とすることができる。
【0041】
実施例の発光ダイオード10においてTi層14より上の発光体構造は周知の構成であり、従って、その形成方法も周知の方法が採用できる。
以下、詳述する。
Si(111)面に形成されるAl層12は汎用的な蒸着方法によりエピタキシャル成長する。
TiN層13及びTi層14は汎用的なリアクティブスパッタ法により形成する。
その後、Ti/TiN/Al/Siサンプルをスパッタ装置からMOCVD装置のチャンバ内へ移し変える。このチャンバ内を真空引き(2×10−3Pa)し、その状態で当該サンプルを650℃まで昇温させて5分間維持する。この処理により、Tiの平坦性が上がる。
【0042】
その後、350℃の成長温度でAlGaN製のバッファ層15を成長させ、更に温度を1000℃まで昇温してnクラッド層16以降を常法(MOCVD法)に従い形成する。この成長法においては、アンモニアガスとIII族元素のアルキル化合物ガス、例えばトリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)やトリメチルインジウム(TMI)とを適当な温度に加熱された基板上に供給して熱分解反応させ、もって所望の結晶を基板の上に成長させる。
このようにして形成された本実施例のGaN系の半導体層の結晶性は好ましいものである。
【0043】
透光性電極19は金を含む薄膜であり、pクラッド層18の上面の実質的な全面を覆って積層される。p電極9も金を含む材料で構成されており、蒸着により透光性電極19の上に形成される。
なお、Si基板層11がn電極となる。そしてその所望の位置にワイヤーがボンディングされる。
【0044】
(第2実施例)
図16にこの発明の第2の実施例の半導体素子を示す。この実施例の半導体素子は発光ダイオード20である。なお、図16と同一の要素には同一の符号を付してその説明を省略する。
各層のスペックは次の通りである。
【0045】
上記のように、この実施例では、Ti/TiNの積層体が繰返し形成されている。Ti/TiNの積層体の繰返し数は特に限定されるものではない。また、各層の厚さも特に限定されないが、剥離を確実に防止する見地からTi層の厚さは250Å以下とすることが好ましい。
この実施例の製造方法は実施例1と同様である。
【0046】
この実施例では、バッファ層15の上にpクラッド層26、発光層17及びnクラッド層28を順に成長させて発光ダイオード20が構成される。この素子20の場合、抵抗値の低いnクラッド層28が最上面となるのでここの透光性電極(図15の符号19参照)を省略することが可能となる。
図の符号30はn電極である。Si基板11はそのままp電極として利用できる。
【0047】
なお、本発明が適用される素子は上記の発光ダイオードに限定されるものではなく、受光ダイオード、レーザダイオード等の光素子の他、FET構造の電子デバイスにも適用できる。
また、これらの素子の中間体としての積層体にも本発明は適用されるものである。
【0048】
この発明は上記発明の実施の形態及び実施例の記載に何ら限定されるものではなく、特許請求の範囲を逸脱しない範囲で当業者が想到し得る種々の変形態様を包含する。
【0049】
以下、次の事項を開示する
(11) Si製の基板と、
該基板の上に形成されたTi層と、
該Ti層の上に形成されたGaN系の半導体層と、
前記基板と前記Ti層との間に介在され両者を分離する耐熱層であって、前記GaN系の半導体層の成形温度の下で前記基板と前記Ti層との分離状態を維持する耐熱層と、
を備えてなる積層体。
(12) 前記耐熱層はシリサイド、高融点金属若しくは金属窒化物である、ことを特徴とする(11)に記載の積層体。
(13) 前記シリサイドはTiシリサイド、Alシリサイド、Coシリサイド若しくはNiシリサイドであり、前記高融点金属はTa若しくはMoであり、前記金属窒化物はTiN、ZrN、HfN若しくは窒化タンタルである、ことを特徴とする(12)に記載の積層体。
(14) 前記基板はその(111)面上に前記耐熱層が形成される、ことを特徴とする(11)〜(13)のいずれかに記載の積層体。
(15) 前記Ti層と前記耐熱層とが繰り返して積層されている、ことを特徴とする(11)〜(14)のいずれかに記載の積層体。
(16) 前記Ti層の厚さは10〜250Åである、ことを特徴とする(15)に記載の積層体。
(17) 基板と、
該基板の上に形成されるTi層と耐熱層との繰り返しからなる層と、
該繰り返し層の上に形成されるGaN系の半導体層と、を備えてなり、
前記耐熱層は前記GaN系の半導体層の成形温度より実質的に高い融点を持つ、ことを特徴とする積層体。
(18) 前記Ti層の厚さは10〜250Åである、ことを特徴とする(17)に記載の積層体。
【図面の簡単な説明】
【図1】図1は試験例1のφ(PHI)スキャンの結果を示す。
【図2】図2は試験例2のφ(PHI)スキャンの結果を示す。
【図3】図3は試験例3のφ(PHI)スキャンの結果を示す。
【図4】図4は試験例4のφ(PHI)スキャンの結果を示す。
【図5】図5は試験例5のφ(PHI)スキャンの結果を示す。
【図6】図6は試験例6のφ(PHI)スキャンの結果を示す。
【図7】図7は試験例7のφ(PHI)スキャンの結果を示す。
【図8】図8は試験例8のφ(PHI)スキャンの結果を示す。
【図9】図9は試験例9のφ(PHI)スキャンの結果を示す。
【図10】図10は試験例10のφ(PHI)スキャンの結果を示す。
【図11】図11は試験例11のφ(PHI)スキャンの結果を示す。
【図12】図12は試験例13のφ(PHI)スキャンの結果を示す。
【図13】図13は試験例14のφ(PHI)スキャンの結果を示す。
【図14】図14は試験例15のφ(PHI)スキャンの結果を示す。
【図15】図15は実施例1の発光ダイオードの構成を示す。
【図16】図16は実施例2の発光ダイオードの構成を示す。
10、20 	発光ダイオード
11 基板
13 耐熱層
14 Ti層
15 	バッファ層
16、26 クラッド層
17 発光層
18、28 クラッド層
19 透光性電極
20 	発光ダイオード
Claims (8)
- Si製の基板と、
該基板の上に形成されたTi層と、
該Ti層の上に形成されたGaN系の半導体層と、
前記基板と前記Ti層との間に介在され両者を分離する耐熱層であって、前記GaN系の半導体層の成形温度の下で前記基板と前記Ti層との分離状態を維持する耐熱層と、
を備えてなるGaN系の半導体素子。 - 前記耐熱層はシリサイド、高融点金属若しくは金属窒化物である、ことを特徴とする請求項1に記載の半導体素子。
- 前記シリサイドはTiシリサイド、Alシリサイド、Coシリサイド若しくはNiシリサイドであり、前記高融点金属はTa若しくはMoであり、前記金属窒化物はTiN、ZrN、HfN若しくは窒化タンタルである、ことを特徴とする請求項2に記載の半導体素子。
- 前記基板はその(111)面上に前記耐熱層が形成される、ことを特徴とする請求項1〜3のいずれかに記載の半導体素子。
- 前記Ti層と前記耐熱層とが繰り返して積層されている、ことを特徴とする請求項1〜4のいずれかに記載の半導体素子。
- 前記Ti層の厚さは10〜250Åである、ことを特徴とする請求項5に記載の半導体素子。
- 基板と、
該基板の上に形成されるTi層と耐熱層との繰り返しからなる層と、
該繰り返し層の上に形成されるGaN系の半導体層と、を備えてなり、
前記耐熱層は前記GaN系の半導体層の成形温度より実質的に高い融点を持つ、ことを特徴とするGaN系の半導体素子。 - 前記Ti層の厚さは10〜250Åである、ことを特徴とする請求項7に記載の半導体素子。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6020699A JP3695205B2 (ja) | 1999-03-08 | 1999-03-08 | GaN系の半導体素子 |
US09/518,724 US6426512B1 (en) | 1999-03-05 | 2000-03-03 | Group III nitride compound semiconductor device |
EP00104655A EP1039555A1 (en) | 1999-03-05 | 2000-03-03 | Group III nitride compound semiconductor device |
US10/020,460 US6872965B2 (en) | 1999-03-05 | 2001-12-18 | Group III nitride compound semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6020699A JP3695205B2 (ja) | 1999-03-08 | 1999-03-08 | GaN系の半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000261033A JP2000261033A (ja) | 2000-09-22 |
JP3695205B2 true JP3695205B2 (ja) | 2005-09-14 |
Family
ID=13135455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6020699A Expired - Fee Related JP3695205B2 (ja) | 1999-03-05 | 1999-03-08 | GaN系の半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3695205B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6541799B2 (en) | 2001-02-20 | 2003-04-01 | Showa Denko K.K. | Group-III nitride semiconductor light-emitting diode |
CN101523603B (zh) * | 2006-08-06 | 2013-11-06 | 光波光电技术公司 | 具有一个或多个谐振反射器的ⅲ族氮化物发光器件以及用于该器件的反射工程化生长模板和方法 |
US7915624B2 (en) | 2006-08-06 | 2011-03-29 | Lightwave Photonics, Inc. | III-nitride light-emitting devices with one or more resonance reflectors and reflective engineered growth templates for such devices, and methods |
EP2257983A4 (en) | 2008-02-25 | 2013-07-31 | Lightwave Photonics Inc | CURRENT INJECTING BZW. TUNNELIGHT EMITTING DEVICE AND METHOD |
JP2009228058A (ja) * | 2008-03-21 | 2009-10-08 | Meiji Univ | 電子デバイス用基板及びその製造方法 |
WO2013138676A1 (en) * | 2012-03-14 | 2013-09-19 | Robbie Jorgenson | Materials, structures, and methods for optical and electrical iii-nitride semiconductor devices |
JP6332089B2 (ja) * | 2015-03-16 | 2018-05-30 | 豊田合成株式会社 | 半導体素子の製造方法 |
US10263144B2 (en) | 2015-10-16 | 2019-04-16 | Robbie J. Jorgenson | System and method for light-emitting devices on lattice-matched metal substrates |
US10170303B2 (en) | 2016-05-26 | 2019-01-01 | Robbie J. Jorgenson | Group IIIA nitride growth system and method |
-
1999
- 1999-03-08 JP JP6020699A patent/JP3695205B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000261033A (ja) | 2000-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6426512B1 (en) | Group III nitride compound semiconductor device | |
JP3517867B2 (ja) | GaN系の半導体素子 | |
US7521269B2 (en) | Single-crystal nitride-based semiconductor substrate and method of manufacturing high-quality nitride-based light emitting device by using the same | |
US7795050B2 (en) | Single-crystal nitride-based semiconductor substrate and method of manufacturing high-quality nitride-based light emitting device by using the same | |
US6897139B2 (en) | Group III nitride compound semiconductor device | |
CN101421859B (zh) | 基于GaN的半导体发光器件及其制造方法 | |
TW550835B (en) | III group nitride based semiconductor element and method for manufacture thereof | |
US20100176369A2 (en) | Metalized Silicon Substrate for Indium Gallium Nitride Light-Emitting Diodes | |
JP3705016B2 (ja) | 透光性電極用膜及びiii族窒化物系化合物半導体素子 | |
US6589808B2 (en) | GaN type semiconductor device | |
JP3695205B2 (ja) | GaN系の半導体素子 | |
US7902556B2 (en) | Method for fabricating high-quality semiconductor light-emitting devices on silicon substrates | |
US8115221B2 (en) | Single crystal nitride semiconductor material on conductive substrate using substrate decomposition prevention layer for nitride light emitting device | |
JP3480297B2 (ja) | 半導体素子 | |
JP3444208B2 (ja) | GaN系の半導体素子 | |
JP3765457B2 (ja) | 半導体素子 | |
JP3303718B2 (ja) | 窒化ガリウム系化合物半導体素子 | |
JP3456404B2 (ja) | 半導体素子 | |
JPH11317543A (ja) | 半導体素子 | |
JP2003060229A (ja) | 半導体発光素子及びその製造方法 | |
WO2005036657A1 (en) | Gallium nitride-based compound semiconductor light-emitting device, positive electrode for the device, light-emitting diode and lamp using the device | |
JPH11176753A (ja) | 窒化物半導体素子 | |
JP2010192698A (ja) | イオン注入iii族窒化物半導体基板、iii族窒化物半導体層接合基板およびiii族窒化物半導体デバイスの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050607 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050620 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080708 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130708 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |