JP3637583B2

JP3637583B2 - 複数プロセッサと被制御装置の制御方法

Info

Publication number: JP3637583B2
Application number: JP24946698A
Authority: JP
Inventors: 明生川端; 晋山本; 健二武藤
Original assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Current assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Priority date: 1998-09-03
Filing date: 1998-09-03
Publication date: 2005-04-13
Anticipated expiration: 2018-09-03
Also published as: JP2000076210A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば交換システム等の複数プロセッサを備えたシステムにおいて、複数プロセッサから１台の被制御装置を制御する場合に、特定箇所に負荷が集中しないようにした複数プロセッサと被制御装置の制御方法に関する。
【０００２】
【従来の技術】
交換システムの制御系においては、複数プロセッサによる制御方式を用いており、例えば加入者線信号装置、中継線信号装置、共通線信号装置に対応して、それぞれ加入者線信号処理装置、中継線信号処理装置、共通線信号処理装置と呼ばれるプロセッサが割り当てられ、制御を行っている。また、中継回線や通話路スイッチの空そく情報や、接続処理中にある呼の情報を管理し、接続制御を行う呼制御処理装置が配置されている。収容加入者数や接続回線数の多い場合には、これらのプロセッサは、各被制御装置に対してそれぞれ複数個のプロセッサが割り当てられている。
このように、被制御装置の制御のために複数のプロセッサが割り当てられている場合、複数プロセッサと被制御装置の制御方法として、被制御装置と複数プロセッサの間に振り分け機構を配置し、この振り分け機構が被制御装置と分散配置されている複数プロセッサ間の機能分散または負荷分散を行っていた。
【０００３】
【発明が解決しようとする課題】
前述のように、従来の複数プロセッサと被制御装置の制御方法としては、被制御装置と複数プロセッサ間に振り分け機構を設置して、振り分け機構が被制御装置と複数プロセッサ間の命令の分配を行っていたので、プロセッサが増加した場合には、振り分け機構に負荷が集中するという問題があった。
【０００４】
そこで、本発明の目的は、このような従来の課題を解決し、複数プロセッサと被制御装置の間に振り分け機構を設けることなく、特定箇所に負荷が集中しないようにして、プロセッサ数の増加に対して処理能力を向上させることが可能な複数プロセッサと被制御装置の制御方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の複数プロセッサと被制御装置の制御方法では、複数のプロセッサにより１台の被制御装置の制御を行うため、該プロセッサの保有するメモリ上に設けられたテーブルに被制御装置を制御する命令を書き込み、該被制御装置が周期的に該テーブルをルックインし、命令が書き込まれたことを検出し、ＤＭＡ制御により命令の読み出しを行う複数プロセッサと被制御装置の制御方法において、該被制御装置が複数のプロセッサ識別情報（ＩＤ情報）を保持しており、該複数プロセッサから予め選択された主制御プロセッサよりの指示を契機に、ＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）の起動先を主制御プロセッサの指示するプロセッサに変更し、該被制御装置は主制御プロセッサに指示されたプロセッサとＤＭＡを行っている場合でも、他プロセッサからの割り込み指示を契機に、割り込みを行ったプロセッサとの間でＤＭＡを起動し、特定の命令を取得して実行した後、再び主制御プロセッサに指示されたプロセッサとの間でＤＭＡ転送を再開することを特徴としている。
このように、被制御装置に複数プロセッサのＩＤ情報を持たせるとともに、ＤＭＡ制御機能を持たせ、複数プロセッサ上のメモリには、該被制御装置の制御用命令を書き込み、該複数プロセッサと被制御装置との間でＤＭＡ通信を行うので、被制御装置と複数プロセッサ間に振り分け機構を設置する必要がなく、その結果、特定箇所に負荷が集中することがなくなる。
【０００６】
【発明の実施の形態】
以下、本発明の実施例を、図面により詳細に説明する。
図１は、本発明の一実施例を示す複数プロセッサと被制御装置のシステム構成図である。
図１において、１１は被制御装置、２０〜２ｎは複数のプロセッサ、３０〜３ｎは被制御装置１１とプロセッサを接続するバス等の結合機構、２０は主制御プロセッサである。被制御装置１１は、複数のプロセッサ（＃０〜＃ｎ）２０〜２ｎにより制御されている。そして、被制御装置１１には、ＤＭＡコントローラ（図示省略）が設置され、各プロセッサ２０〜２ｎと被制御装置１１は結合機構、３０〜３ｎを介して物理的に接続されている。
主制御プロセッサ２０からの指示により被制御装置１１のＤＭＡコントローラが起動され、ＤＭＡコントローラが起動されると、制御装置１１内のメモリと各プロセッサ２０〜２ｎ間でＤＭＡによるメモリの直接的な読み出し・書き込みが行われる。一方、各プロセッサ２０〜２ｎが被制御装置１１を制御する場合に、プログラム実行中に発生した非同期的な事象または例外的な事象に応答するため、実行中のプログラムを一時中断して、緊急的に被制御装置に接続する必要が生じる（割り込み処理）。割り込み要因が発生したときには、上記ＤＭＡ転送を中断して割り込み処理を優先的に行い、割り込み処理終了後に再度、ＤＭＡ転送を再開する。
なお、主制御プロセッサは、予め複数プロセッサ２０〜２ｎの中から１つ選択して決定しておく。ここでは、プロセッサ（＃０）２０が主制御プロセッサとして選択されているものとする。
【０００７】
図２は、図１における被制御装置のメモリ内の情報を示す図である。
被制御装置１１は、図２に示すように、複数プロセッサとＩＤ情報の関係を保持している。すなわち、被制御装置１１のメモリには、各プロセッサ２０〜２ｎのＩＤ情報１１０〜１１ｎが格納されている。主制御プロセッサ２０からプロセッサ＃０〜＃ｎの１つを指示してＤＭＡ起動指示が送られることにより、被制御装置１１のＤＭＡコントローラは指示されたプロセッサ＃０〜＃ｎのうちの該当するＩＤ情報を結合機構に出力し、これを受けた該当するプロセッサがメモリ情報（制御情報）を同じ結合機構に返送する。これにより、該当プロセッサからのＤＭＡによる制御情報の転送は終了し、次のプロセッサからの制御情報の転送動作に移る。
一方、各プロセッサ＃０〜＃ｎが保有するメモリには、被制御装置１１を制御する命令を書き込むためのテーブルが備えられており、各プロセッサ＃０〜＃ｎはこのテーブルに命令を書き込み、被制御装置１１は周期的にそれらのテーブルをルックインし、命令が書き込まれたことを検出する。
【０００８】
図３は、本発明によるＤＭＡ起動動作のシーケンスチャートである。
先ず、主制御プロセッサ＃０からプロセッサ＃ｎのＤＭＡ起動指示を被制御装置１１に送出すると（ステップ１０１）、被制御装置１１のＤＭＡコントローラはプロセッサ＃ｎのＩＤ情報を結合機構３ｎに出力する（ステップ１０２）。これを受けたプロセッサ＃ｎは、メモリ情報（制御情報）を結合機構３ｎに出力する（ステップ１０２）。メモリ情報（制御情報）が複数存在する場合には、これを複数回繰り返し行い（ステップ１０ｍ）、データ転送が終了すると、ＤＭＡコントローラは再びバスの使用権を主制御プロセッサ２０に返還する（図示省略）。
なお、データ転送の方向は、プロセッサ＃ｎから被制御装置１１への方向に限定されることなく、１つのプロセッサから他のプロセッサへ転送することも可能である。例えば、主制御プロセッサ＃０からプロセッサ＃１のＤＭＡ起動指示を被制御装置１１に送出した場合に、プロセッサ＃１の制御情報が被制御装置１１への制御情報のみならず、プロセッサ＃２への連絡情報も含んでいる場合には、ＤＭＡコントローラが結合機構３１上にプロセッサ＃１のＩＤ情報を送出することにより、結合機構３１を介してプロセッサ＃１から被制御装置１１に対して制御情報を送出するとともに、そのうちの一部は結合機構３２を介して被制御装置１１からプロセッサ＃２に対して情報が転送される。
【０００９】
図４は、本発明によるＤＭＡ中の割り込み処理の動作シーケンスチャートである。
ここでは、割り込み要求はプロセッサ＃１が要求するものとする。プロセッサ＃１が被制御装置１１と通信する場合には、他のＤＭＡ処理の実行途中の任意の時点で行われる。プロセッサ＃１から被制御装置１１に対して自プロセッサＩＤと命令数を指定し、割り込み指示を行う。
先ず、主制御プロセッサ＃０からプロセッサ＃ｎのＤＭＡ起動指示を被制御装置１１に送出した後、ＤＭＡコントローラが結合機構３ｎ上にプロセッサ＃ｎのＩＤ情報を送出することにより、結合機構３ｎを介してプロセッサ＃ｎから被制御装置１１に対して制御情報が送出される（ステップ２０１）。連続してｎ回の制御情報が被制御装置１１に送出された時点で（ステップ２０ｐ）、プロセッサ＃１から被制御装置１１に対して割り込み指示が送出される（ステップ２１１）。
被制御装置１１はプロセッサ＃１に対して指定された命令数の取得を行うためのＤＭＡを行い（ステップ２１２）、取得された命令により、プロセッサ＃１からの命令を実行する（ステップ２１３）。指定された命令数を実行し、プロセッサ＃１への応答を返却した後は（図示省略）、再び主制御プロセッサ＃０から指定されているプロセッサ＃ｎに対してＤＭＡを再開する（ステップ２１４）。
すなわち、ＤＭＡ転送（ステップ２１５）〜ＤＭＡ転送（ステップ２１ｑ）が連続して行われる。
【００１０】
このように、複数プロセッサ２０〜２ｎと被制御装置１１の間に振り分け機構を配置する必要がなく、単にバス等の結合機構でそれぞれ接続するだけでよい。
本発明においては、被制御装置１１内にＤＭＡコントローラとプロセッサ識別番号を保有するとともに、予め選択された主制御プロセッサからＤＭＡ起動先のプロセッサが指示されたとき、起動したＤＭＡコントローラがその指示されたプロセッサに対して識別番号を送出することにより、該当プロセッサから制御情報が転送される。また、上記ＤＭＡ転送の途中でも、任意のプロセッサから割り込み指示を行うことにより、割り込み処理を優先的に実行することができ、割り込み処理が終了した時点で、中断されたＤＭＡ転送が再開される。
【００１１】
【発明の効果】
以上説明したように、本発明によれば、複数プロセッサと被制御装置の間に振り分け機構を設ける必要がないので、特定の箇所に負荷が集中することがなく、プロセッサ数の増加に対して処理能力を向上することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す被制御装置と複数プロセッサのシステム構成図である。
【図２】図１における被制御装置内のメモリに格納された情報を示す図である。
【図３】本発明の一実施例を示すＤＭＡ起動方法の動作シーケンスチャートである。
【図４】本発明の一実施例を示す割り込み動作のシーケンスチャートである。
【符号の説明】
１１…被制御装置、２１〜２ｎ…プロセッサ＃０〜＃ｎ、３０〜３ｎ…プロセッサ＃０〜＃ｎ、１１０〜１１ｍ…プロセッサのＩＤ情報。

Claims

複数のプロセッサにより１台の被制御装置を制御するため、各プロセッサが各自保有するメモリ上のテーブルに命令を書き込み、上記被制御装置が周期的に上記テーブルをルックインし、命令が書き込まれたことを検出して、該被制御装置内のＤＭＡ機能により命令の読み出しを行う複数プロセッサと被制御装置の制御方法であって、
該被制御装置は、上記複数のプロセッサの識別情報を保持し、該複数のプロセッサの中の予め選択された主制御プロセッサからの前記複数のプロセッサの１つの指示により、該指示されたプロセッサの識別情報を用いて被制御装置と前記指示されたプロセッサとの間でＤＭＡを起動して、主制御プロセッサから指示されたプロセッサが被制御装置の制御のために、メモリ上のテーブルに書き込んだ命令について、指示されたプロセッサのメモリとの間でＤＭＡ転送を行い、
上記複数プロセッサの中の任意のプロセッサは、該被制御装置に対して割り込み指示を出すことにより、上記ＤＭＡ転送の途中でも、割り込みを行ったプロセッサとの間でＤＭＡを起動し、前記割り込み指示を行ったプロセッサが保有するメモリ上に書き込まれた指定された数の命令を該被制御装置に取得させ、該命令を実行させた後に、再度主制御プロセッサに指示されたプロセッサとの間でＤＭＡ転送を再開させることを特徴とする複数プロセッサと被制御装置の制御方法。