JP3611458B2 - サブコードデータ生成回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＤＡ、及びＣＤ−ＲＷ等の記録媒体に対応したプレーヤ等に設けられ、前記記録媒体から読み出されたデータ或いは記録媒体に書き込むデータを処理するデータ処理回路に関する。
【０００２】
【従来の技術】
ＣＤ−ＲＯＭ等の記録媒体には、データは所定のフォーマットでセクター毎に記録されている。上記フォーマットは、ＣＤ−ＲＯＭの場合、ヘッダーデータ、ユーザーデータ、同期データ、他の諸データ、及びサブコードデータを当該順序で保有する形態を持つ。上記のサブコードデータとユーザーデータは相互の時間関係を保持しておく必要があるが、リニアなバッファ領域にこれらユーザーデータとサブコードデータを管理する場合、管理用テーブル情報を別途用意することが行われていた（特開平２−３１０６５８号公報参照）。
【０００３】
しかしながら、上記管理用テーブル情報を別途用意し、システム制御部が上記テーブル情報を見て必要な制御を行うのでは、当該システム制御の負担が増大し、８倍速、或いは１０倍速といった高速処理に対処することが困難となる。
【０００４】
そこで、本願出願人は、上記の事情に鑑み、先に、ページ単位でデータの時間関係を保持することによって管理テーブルを不要にし、システム制御部の負担を軽減すること、及びこのようにページ単位で処理する場合のメモリ使用効率の悪さをページ領域とバッファ領域に分けることで解消することを目的としたデータ処理回路を提案した。
【０００５】
このデータ処理回路を、図６乃至図１５に基づいて説明する。
【０００６】
図６は、データ処理回路１００と、その周辺回路を示したブロック図である。データ処理回路１００は、システムコントローラ（Ｓｙｓｔｅｍ Ｃｏ ｎｔｒｏｌｌｅｒ）１７、ＡＴアタッチメント（ＡＴＡ）１８、及びディジタルシグナルプロセッサ（ＤＳＰ）１９に接続されており、これらとバッファメモリであるＤＲＡＭ２との間で信号の書込や読出の処理を行うようになっている。そして、かかるデータ処理回路１００は、各種のマスター（主処理回路であり、その具体的名称や機能については後述する）３乃至７、バッファマネージャ（Ｂｕｆｆｅｒ Ｍａｎａｇｅｒ）１６、及びＤＲＡＭコントローラ１を備えて構成されている。
【０００７】
前記システムコントローラ１７は、データ処理回路１００を制御するものであり、マスターであるシステムコントローラインターフェース（Ｓｙｓｔｅｍ Ｃｏｎｔｒｏｌｌｅｒ ｉｆ）３との間でデータの送受を行う。ＡＴアタッチメトは、ホストバスをなすものであり、マスターであるホストインターフェース（Ｈｏｓｔ ｉｆ ）４との間でデータの送受を行う。ディジタルシグナルプロセッサ（ＤＳＰ）１９は、図示しないＥＦＭ（Ｅｉｇｈｔ−Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）処理部から送られてくるデータをＣＤ−ＤＡ データとサブコードデータに分割し、ＣＤ−ＤＡ データをマスターであるＣＤ−ＤＡ インターフェース６へ、サブコードデータをマスターであるサブコードインターフェース（Ｓｕｂｃｏｄｅ ｉｆ）７へ、それぞれシリアルデータで与える（デコード時）一方、ＣＤ−ＤＡ インターフェース６から与えられるＣＤ−ＤＡ データとサブコードインターフェース７から与えられるサブコードデータを組み合わせて前記ＥＦＭ処理部に送り出すようになっている。なお、ＤＳＰによって、メインデータ、サブコードデータをパラレルにバスで出力するものもある。
【０００８】
前記ＤＲＡＭ２は、データ処理回路１００の処理により、図７に示しているように、ページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）とバッファリングエリア（Ｂｕｆｆｅｒｉｎｇａｒｅａ ）とに分割されて用いられる。ページングエリアには、ページ０〜ページｎ（大きさ一定）が割り当てられており、ページｎ＋１（大きさ非一定）以降がバッファリングエリアとされている。各ページには、ＣＤ−ＲＯＭやＣＤ−ＤＡなどの記録媒体における１セクター分の各種のデータを格納し得る。なお、図７の詳細は後述する。
【０００９】
マスターであるシステムコントローラインターフェース３は、システムコントローラ１７から転送されるデータを、システムバッファページ（ＳｙｓＢｕｆＰａｇｅ）８に格納されている数値で示される１ページの領域に転送する等の処理を行う。
【００１０】
マスターであるセクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）５は、例えばＣＤ−ＲＯＭ用データのＥＤＣ（誤り訂正）／ＥＣＣ（誤り検出）処理を行う処理ブロックであり、セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）１１に格納されている数値で示される１ページの領域に格納されているデータに対して処理を行うように構成されている。
【００１１】
マスターであるＣＤ−ＤＡ インターフェース（ＣＤ−ＤＡ ｉｆ）６は、ディジタルシグナルプロセッサ１９から送られてくるシリアルデータを、ＣＤバッファページ（ＣＤ ＢｕｆＰａｇｅ）１２に格納されている数値で示される１ページに格納する等の処理を行う。なお、格納に際しては、ＣＤ−ＲＯＭデータの場合であれば、１ブロックのシンクパターンを検出し、１ブロックが１ページに対応するように制御する。
【００１２】
マスターであるサブコードインターフェース（Ｓｕｂｃｏｄｅ ｉｆ）７は、ディジタルシグナルプロセッサ１９から入力されるサブコード用シリアルデータを、サブコードバッファページ（Ｓｕｂ ＢｕｆＰａｇｅ ）１３に格納されている数値で示される１ページに格納する等の処理を行う。なお、ＤＳＰによって、シリアルでない場合がある。また、格納に際しては、１フレーム毎にサブコードデータのシンクパターンを検出し、１フレームが１ページに対応するように制御する。
【００１３】
マスターであるホストインターフェース（Ｈｏｓｔ ｉｆ ）４は、前記ＡＴアタッチメント１８やＳＣＳＩなどのホストバスから転送されるデータを１セクター毎に、ホストバッファページ（ＨｏｓｔＢｕｆＰａｇｅ０）９ａに格納されている数値で示される１ページに転送する等の処理を行う。なお、ホストは後述するバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）にアクセスできる。そのページを示すものとしてホストバッファページ（ＨｏｓｔＢｕｆＰａｇｅ１）９ｂを備える。
【００１４】
バッファマネージャ（Ｂｕｆｆｅｒ Ｍａｎａｇｅｒ）１６は、マスター３乃至７にそれぞれ接続されたページコントローラ（Ｐａｇｅ ｃｏｎｔｒｏｌ）１４、各種のページレジスター（具体的名称については後述する）８、９ａ，９ｂ、１１乃至１３、マスター３乃至７およびその各々に対応するページレジスターに接続されたアドレスジェネレータ（Ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｅ）１５、及びリングエンドページ（図７の例ではｎ）を格納しているリングエンドページ（ＲｉｎｇＥｎｄＰａｇｅ ）格納部１０により構成されており、マスター３乃至７からのアクセスの調停やＤＲＡＭコントローラ１に対するアドレス（Ｃｕｒｒｅｎｔ ａｄｄｒｅｓｓ ）の生成を行う。具体的には、各マスターはリクエスト（ｒｅｑ）を表明することでバッファマネージャ１６にアクセス要求をする。各マスターからの要求が重なった場合には、優先権制御により調停し、一つのマスターに対して容認信号（ａｃｋ）を返すことでこれとの間でデータアクセスを行うようになっている。また、各マスターは、加算（ｉｎｃ）を表明することにより、ページレジスターの更新要求を知らせることができる。この更新要求を受けた各ページコントローラ１４は、リングエンドページ格納部１０に格納されているリングエンドページを参照して各々の対応するページレジスターの更新を行う。
【００１５】
ＤＲＡＭコントローラ１は、前記マスター３乃至７とデータラインで接続されているとともに、バッファマネージャ１６からのリクエストに対し、ＤＲＡＭ２を制御するための各種の信号やアドレスの生成を行い、要求のあったマスターとの間でデータのやり取りを行うようになっている。なお、システムコントローラインターフェース３との間では８ビットのデータ転送を行い、他のマスター４乃至７との間では１６ビットのデータ転送を行う。
【００１６】
図７は、バッファデータを各マスターがアクセスする様子を示した説明図である。各マスターは、現在処理するデータをページ単位で管理する。ＤＲＡＭ２のバッファＲＡＭ構成は、前述したごとく、ページ０乃至ページｎ（ｎはリングエンドページの値）で示される領域がページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）とされ、ページｎ＋１乃至最終（実装メモリー最終）ページで示される領域がバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）とされる。各マスターがページングエリアのみアクセスできるのか、それともページングエリアとバッファリングエリアの両方をアクセスできるのか、更に両方アクセスできる場合でもデコード時とエンコード時とで違いがあるのかといった点については、後述の表１に示す。ここで、リングページのみアクセスできるマスターは、ページｎまでの処理が終了すると、次にページ０を処理する。そのための処理は、当該マスターに対応するページレジスターが行う。一方、バッファリングエリアをアクセスできるマスターは、ページｎ＋１を処理することができる。なお、図７ではデコード時の状態が示されており、ＣＤ−ＤＡ インターフェース６およびサブコードインターフェース７は 記録媒体から読み出されたデータをページ０，１，２…と順に書き込み（図ではページ２に書き込み中）、セクタープロセッサー５は、既に書き込まれたデータであるページ０，１…と順にアクセスしてデータを読み出してエラー訂正して当該ページに戻し（図ではページ１に対して処理中）、ＡＴアタッチメント１８はホストインターフェース４を介してページ０にアクセスして訂正済のデータを受け取っている状態を示している。
【００１７】
図８（ａ）はＤＲＡＭ２におけるバッファＲＡＭ構成を示し、同図（ｂ）はＣＤ−ＲＯＭの場合のページ内のデータフォーマットを示し、同図（ｃ）はＣＤ−ＤＡの場合のページ内のデータフォーマットを示した説明図である。各ページには３０７２バイト量が割当てられており、ユーザーデータやサブコードデータが格納される。各ページに占めるデータ量は当該ページの大きさよりも小さく、図では未使用領域として２８８バイトが生じている。サブコードデータは９６バイトを使用し、Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗといった記号で表されるデータから成るものであるが、その詳細は後で説明することとする。
【００１８】
下記の表１は、各マスターのオフセットやアクセス領域を等を明らかにした表である。
【００１９】
【表１】
【００２０】
図９は、ページコントローラ１４におけるページレジスター更新制御内容を示したフローチャートであり、マスターがＣＤ−ＤＡ インターフェース６である場合を示している。初期設定（ステップ１）の後、マスターからのページレジスター更新信号（Ｉｎｃ）の有無を判断し（ステップ２）、更新信号有りと判断されると、現状のＣＤバッファページ（ＣＤ ＢｕｆＰａｇｅ）がリングエンドページ（ＲｉｎｇＥｎｄ Ｐａｇｅ）よりも小さいか否かを判断する（ステップ３）。小さければ、１をインクリメントしステップ２に進む。一方、小さくなければ、ＣＤバッファページ（ＣＤ ＢｕｆＰａｇｅ）を０（即ち、０ｘ０００ ）に更新するとともに、ＣＤバッファフラグ（ＣＤ ＢｕｆＦｌｇ ）をトグル（０→１，１→０）する。
【００２１】
図１０は、マスターとしてシステムコントローラインターフェース（Ｓｙｓｔｅｍ Ｃｏ ｎｔｒｏｌｌｅｒ ｉｆ ）３を例に、これに対応するシステムバッファページ（ＳｙｓＢｕｆＰａｇｅ）８およびアドレスジェネレータ１５と、ＤＲＡＭコントローラ１との接続関係を示したブロック図である。図のＡ［１１：０］はシステムコントローラインターフェース３からバッファマネージャ１６に与えるられるアドレス情報（ページ内の具体的アドレスを示す情報）であり、Ｄ［７：０］はシステムコントローラインターフェース３からデータラインを通じてＤＲＡＭコントローラ１に与えられるデータである。システムバッファページ（ＳｙｓＢｕｆＰａｇｅ）８の上位１３ビットのアドレス情報（ページを特定するアドレス）と前記Ａ［１１：０］の１２ビットのアドレスとを図のごとく加算してＤＲＡＭ２をアクセスするための２４ビットのアドレスを生成する。また、システムコントローラインターフェース３のリクエスト制御部３ａは、アクセス信号（ＣＳ１Ｂ，ＲＥＢ，ＷＥＢ）に基づいてリクエスト（Ｒｅｑ）信号を生成しＤＲＡＭコントローラ１にアクセスする。他のマスターについても同様に構成される。
【００２２】
図１１は、図６のデータ処理回路にてデコード処理を実行した場合の信号フローを示した説明図である。このデコード処理では、記録媒体から読み出されたデータがＤＳＰ１９を経てＣＤ−ＤＡ インプットおよびサブコードインプットとしてデータ処理回路１００に与えられ、このデータ処理回路１００およびＤＲＡＭ２を経由してＡＴアタッチメント１８に与えられる。前記データ（約３Ｋバイト量）は、ブロック同期信号（ＢＳＹＮＣ ）に同期して、ＣＤバッファページ（ＣＤＢｕｆＰａｇｅ ）で示されるページおよびサブコードバッファページ（ＳｕｂＢｕｆＰａｇｅ）で示されるページに格納されていく（同図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）参照）。セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）は、セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）が既に書き込まれたデータを用いて誤り検出処理等を行うため、ＣＤバッファページ（ＣＤＢｕｆＰａｇｅ ）で示されるページよりも前のページに対応する値を保有する（同図（ｆ）（ｇ）参照）。なお、追いつくことが避けられればよいので、どれくらい前であるかは問わない。
【００２３】
そして、システムコントローラインターフェース（Ｓｙｓｔｅｍ Ｃｏｎｔｒｏｌｌｅｒ ｉｆ）は、上記セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）による処理済のデータのうちの必要な部分（例えば、約２Ｋバイト量）をバッファリングエリア（Ｂｕｆ ｆｅｒｉｎｇ ａｒｅａ ）に格納する。そのため、まずセクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）で示されるページよりも前のページに対応する値にて読出動作を行い、バッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）のｎ＋１ページに前記処理済データのうちの必要な部分の書込動作を行う（同図（ｈ）（ｉ）参照）。ホストインターフェース（Ｈｏｓｔ ｉｆ ）は、バッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）に格納された訂正済データを取り出してＡＴアタッチメント１８に与えるべく、ホスト用のページコントロール部１４の内部に有する転送カウンター（転送数がセットされる）とＨｏｓｔＢｕｆＰａｇｅ１（デコード時はバッファリングエリア用のページ指定バッファとして機能する）より指定される転送開始アドレスにて、上記バッファリングエリアの前記ｎ＋１ページから処理済のデータを読み出す（同図（ｊ）（ｋ）参照）。なお、各マスターは、当該ページに対する処理を終了すると、加算（ｉｎｃ）信号を出力して各ページコントローラ１４に対してページの更新処理をさせることになる。
【００２４】
図１２は、図６のデータ処理回路にてエンコード処理を実行した場合の信号フローを示した説明図である。このエンコード処理では、ＡＴアタッチメント１８から与えられたデータがデータ処理回路およびＤＲＡＭ２を経由してＤＳＰ１９（ＥＦＭエンコーダ）に与えられる。ホストインターフェース（Ｈｏｓｔ ｉｆ ）４は、データをホストバッファページ（ＨｏｓｔＢｕｆＰａｇｅ０）で示されるページに転送する（同図（ａ）（ｂ）参照）。なお、他のマスターはＣＤエンコーダから出力される１セクター処理単位であるＥＳＦＳ（Ｅｎｃｏｄｅ Ｓｕｂｃｏｄｅ Ｆｒａｍｅ Ｓｙｎｃ ）ごとにページ単位の処理を完了するように制御される（同図（ｅ）参照）。セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）５は、ホストインターフェース４が既に書き込んだデータを用いてパリティ付加処理を行うため、セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）は、ホストバッファページ（ＨｏｓｔＢｕｆＰａｇｅ０）で示されるページよりも前のページに対応する値を保有する（同図（ｃ）（ｄ）参照）。
【００２５】
そして、ＣＤ−ＤＡ インターフェース６は、上記セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）による処理済のデータをＤＳＰ１９（ＥＦＭエンコーダ）に与えるべく、セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）で示されるページよりも前のページに対応するＣＤバッファページ（ＣＤＢｕｆＰａｇｅ ）の値にて読出動作を行う（同図（ｆ）（ｇ）参照）。なお、同図（ｇ）のＴｒｎ ０，Ｔｒｎ １ …は、それぞれＣＤ−ＲＯＭセクターに対応するデータである。サブコードインターフェース（Ｓｕｂｃｏｄｅ ｉｆ）７も同様、上記セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃ ｅｓｓｅｒ ）による処理済のデータをＤＳＰ１９（ＥＦＭエンコーダ）に与えるべく、セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）で示されるページよりも前のページに対応するサブコードバッファページ（ＳｕｂＢｕｆＰａｇｅ）の値にて読出動作を行う（同図（ｈ）（ｉ）参照）。なお、同図（ｉ）のＴｒｎ ０，Ｔｒｎ １ …は、それぞれサブコードフレーム９６バイトに対応するデータである。
【００２６】
ＥＦＭエンコーダでは、前記ＣＤデータとサブコードデータを合わせてＥＦＭ変調し、シリアルデータに変換し、記録媒体への書込データとして図示しないレーザーピックアップへ出力する。
【００２７】
このように、バッファＲＡＭ構成をページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）とバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）とに分け、デコード時においてバッファリングエリアにはＡＴアタッチメントが必要とするデータ（元のページに格納されていた量よりも少なくなっている（略３Ｋバイト→略２Ｋバイト）を格納するようにしたので、メモリの利用効率を格段に向上させることができる。
【００２８】
ここで、エンコード時においては、ＡＴアタッチメント１８から与えられたデータがＤＲＡＭ２のバッファＲＡＭ内の所定のページに格納されて各マスターがページにアクセスして順次処理し、最終的にＥＦＭエンコーダに与えるべきデータがシリアル出力されていくことになるが、このときには本来なら、各ページにはメインデータであるユーザーデータとともにサブコードデータの全てが格納される。サブコードデータは、Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗといった記号で表されるデータから成るものであり、特にサブコードＱデータは、時間にかかわる情報であり、自動生成が可能であるが、このサブコードＱデータをページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）のページにおいて生成するには、当該ページに頻繁にアクセスしなければならず、マスター間のアクセス調停の頻度が高くなって処理速度が低下する。更に、当該サブコードＱデータをページに格納する回路を必要とする構成では、回路が複雑化する。また、サブコードＰデータとは、例えば曲間に関する情報であって１セクター内のサブコード（９６バイト）中で１又は０のいずれかとされるものであり、自動生成が可能であるが、このように９６バイトに同一データを格納するために頻繁にアクセスしなければならず、マスター間のアクセス調停の頻度が高くなって処理速度が低下する。更に、当該サブコードＰデータをページに格納する回路を必要とする構成では、回路が複雑化する。
【００２９】
そこで、エンコード時においても前記バッファリングエリアを活用する手法について説明していく。図１３はサブコードデータのサブコードＱデータとサブコードＰデータの元データをバッファリングエリア上で生成し（これを自動生成用データといい、図１０では符号３０を付記している）、エンコード時にこの自動生成用データ３０を他のサブコード部分と合わせて出力するようにした構成を示した説明図である。自動生成用データ３０としては、各グループ（ＴＮＯやＩＮＤＥＸ等）の意味付け等を担うＣｏｎｔ／Ａｄｒ、例えば１曲目は第何トラックナンバーからといった情報を担うＴＮＯ、所定の情報を担うＩＮＤＥＸ、相対時間（ＲＭＩＮ，ＲＳＥＣ，ＲＦＲＡＭＥ）、ＺＥＲＯ、絶対時間（ＡＭＩＮ，ＡＳＥＣ，ＡＦＲＡＭＥ）、ＭＯＤＥ、Ｒｅｐｅａｔ、ＰＯＩＮＴ、及びＰＭＳＥから成る。１秒は７５フレーム（セクター）とされており、絶対時間はスタートの時間さえ決めれば後は自動生成でき、相対時間も初期値さえ決めれば後は自動生成することができる。
【００３０】
この自動生成の詳細を図１３乃至図１５を用いて説明する。なお、図１４（ａ）はバッファＲＡＭ構成を示し、同図（ｂ）は１ページの構成を示し、同図（ｃ）はサブコード用のバッファリングデータエリア構成（自動生成用データ３０を得るためのコマンドが記述される）を示し、同図（ｄ）は自動生成用データ３０を示し、同図（ｅ）はページ内のサブコードデータを示している。図１５（ａ）は、図１４（ｅ）と同様、ページ内のサブコードデータを示し、図１５（ｂ）は図１４（ｄ）と同様、自動生成用データを示し、図１５（ｃ）は自動生成用データ３０を他のサブコード部分（Ｐ，Ｒ〜Ｗ又はＲ〜Ｗ）に組み込んでなるアウトプットデータ構成を示した図である。
【００３１】
（サブコードＱデータの生成）
自動生成用データ３０にて各フレーム毎のサブコードＱデータを生成する。自動生成用データ３０は、１６バイト（Ｏｆｆｓｅｔ ０ｘ００〜０ｘ０Ｆ）単位で構成される。なお、図１３はエンコード時を示しているので、図１３においては、ＣＲＣにかかわる０ｘ０Ａと０ｘ０Ｂの領域を省略している。
【００３２】
ＲＴＩＭカウンター３１、ＺＥＲＯカウンター３２、及びＡＴＩＭカウンター３３には、ｌｏａｄ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のとき、Ｏｆｆｓｅｔ ０ｘ０３〜０ｘ０９（ＲＭＩＮ〜ＡＦＲＡＭＥ）のデータが初期値として格納される。一方、ｌｏａｄ＝０（ＭＯＤＥに格納される８ビットデータ中の所定ビットが０）のとき、ＭＯＤＥに格納される８ビットデータの所定ビットが０か１か（又は１か０か）によってフレーム毎にインクリメント／デクリメントを行う。そして、フレーム毎にデクリメントされるＲｅｐｅａｔにおいてＲｅｐｅａｔ＝０となると、ｎ（リングエンドページ）＋１とＰＯＩＮＴで示されるバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）内の自動生成用データに対して処理を行う（図１４参照）。
【００３３】
セレクター３４は、ＲＴＩＭｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＲＴＩＭカウンター３１の値を選択し、これをエンコードサブＱデータ３７を構成するものとして出力する。
【００３４】
セレクター３５は、ＺＥＲＯｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＺＥＲＯカウンター３２の値を選択し、これをエンコードサブＱデータ３７を構成するものとして出力する。
【００３５】
セレクター３６は、ＡＴＩＭｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＡＴＩＭカウンター３３の値を選択し、これをエンコードサブＱデータ３７を構成するものとして出力する。
【００３６】
そして、各フレーム毎にエンコードサブＱデータ３７はラッチされ、このラッチされたデータに対してＣＲＣ演算器３９はＣＲＣ３８を計算し付加する。
【００３７】
（サブコードＰデータの生成）
サブコードＰデータは、各フレーム毎にバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）に格納される自動生成用データ３０によって生成されるか、又はページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）に格納されるデータによって生成される。具体的には、サブコードＰデータを出力するセレクター４３は、ｕｓｅ ＰＭＳＢ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のとき、ＰＭＳＢ（７ビット）の値をエンコードサブＰデータとして出力し、ｕｓｅ ＰＭＳＢ＝０（ＭＯＤＥに格納される８ビットデータ中の所定ビットが０）のとき、ページングエリア４５に格納されているＰの値（セレクター４４にて選択される）をエンコードサブＰデータとして出力する。
【００３８】
他のサブコードデータ（Ｒ〜Ｗ）は、ＥＦＭエンコーダ４０からのリクエスト（ＥＳＵＢＲＥＱＢ）ごとにカウントされるオフセットカウンター４１の値により、９６バイト中からセレクター４２，４４により選択される。選択された１バイトは、エンコードサブコードシリアルデータとしてＥＦＭエンコーダ４０に出力される。
【００３９】
以上説明したように、先に出願した内容においては、エンコード時においても前記バッファリングエリアを活用してサブコードＰデータやサブコードＱデータを自動生成し、かかる自動生成用データをＥＦＭエンコーダへ出力するときに他のサブコードデータに付加するようにしたから、ページングエリアにサブコードＰデータやサブコードＱデータを格納する場合の処理速度の低下や回路構成の複雑化を回避できる。
【００４０】
【発明が解決しようとする課題】
ところで、図１３に示した自動生成用データ３０におけるＡｄｒには、幾つかの種類が設定されており、ＣＤやＣＤ−Ｒなどの規格の相違で各々の意味は多少異なるが、例えば、Ａｄｒ０やＡｄｒ１は、時間データであることを意味し、Ａｄｒ２はＵＰＣ／ＥＡＮ−Ｃｏｄｅ、Ｄｉｓｋ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎであり、Ａｄｒ３はＩＳＲコード（カントリーコード，イヤーコード，オーナーコード、ＲＩＤ Ｃｏｄｅ、Ｓｋｉｐ Ｔｒａｃｋ）であり、また、Ａｄｒ５はディスク特殊情報（Ｓｋｉｐ Ｔｉｍｅ Ｉｎｔｅｒｎａｌ）を示すコードである（いわゆるレッドブックやオレンジブック参照）。
【００４１】
そして、例えば１００個の時間データ毎に１個のＵＰＣ／ＥＡＮ−Ｃｏｄｅ（Ａｄｒ２）を挿入する場合を想定すると、図１４（ｃ）のｐｏｉｎｔに記述されるコマンドは、図５（ａ）又は図５（ｂ）のごとく記述されることになる。図５（ａ）の第１行目のコマンドでは、ＡｄｒがＡｄｒ０，１であり、“Ｒｅｐｅａｔ”に“１００”が設定されているので、カウンターを用いた上述のサブコードＱデータの自動生成処理が１００回繰り返されることになる。そして、この１００回の処理の後、ＰＯＩＮＴで示される番地（２）にジャンプする。このジャンプ先のコマンドはＡｄｒ２、即ちＵＰＣ／ＥＡＮ−Ｃｏｄｅの生成を示すものであり、このＡｄｒ２のサブコードＱデータの生成においては、前述の自動生成処理は行われないことになる。即ち、この１００個の時間データ毎に１個のＵＰＣ／ＥＡＮ−Ｃｏｄｅを挿入する場合においては、サブコードＱデータの自動生成処理は１００回止まりとなり、Ａｄｒ２のサブコードＱデータの生成の後、再びＡｄｒ０，１のサブコードＱデータの生成において、初期値をカウンタに入力しなおし、その後に再び自動生成処理を行うことになる。
【００４２】
つまり、このことは、仮に全体として３００個の時間データの生成を行うことが予定される場合であっても、“Ｒｅｐｅａｔ”を３００とするコマンドの記述ができないことを意味し、図５（ａ）に示したごとく、Ａｄｒ０，１における“Ｒｅｐｅａｔ”を１００としたコマンドとＡｄｒ２のコマンドを交互に繰り返し記述していくことを強いることになり、コマンドの記述を煩雑にしてしまう。また、図５（ｂ）のごとくＡｄｒが共通するコマンドを纏めて記述の容易化を図ろうとした場合には、ジャンプ先の記述が複雑になってしまう。
【００４３】
また、音楽データ等を扱う場合にサブコードＰデータを２Ｈｚでドグルさせる規格がある。１秒は７５フレーム（セクター）とされているので、７５／４セクターに１回、自動生成用データ３０のＳｕｂＰのデータ設定、即ち、セクター数をカウントして所定数カウント時にメモリにアクセスすることが必要になる。別言すれば、サブコードＰデータが２Ｈｚでドグルするという条件がないとしたら前述のごとくサブコードＱデータの自動生成処理を１００回行うことができるにもかかわらず、サブコードＰデータを２Ｈｚでドグルするという設定の下では、サブコードＱデータの自動生成処理は１００回さえも行えないことになる。
【００４４】
そして、上述したような不具合は、ＡｄｒがＡｄｒ２である場合以外に、Ａｄｒ３やＡｄｒ５が存在する場合にも生じることになる。
【００４５】
この発明は、上記の事情、即ち時間情報（Ａｄｒ０，１データ）の生成サイクルのなかで時間情報以外の情報（Ａｄｒ２，３，５データ）をその各々のタイミングで生成（挿入）することにおいて、時間情報（Ａｄｒ０，１データ）の生成サイクルを途切れさせないようにしてメモリアクセスの一層の削減を図ることを目的とする。
【００４６】
【課題を解決するための手段】
この発明のサブコードデータ生成回路は、上記の課題を解決するために、時間情報を示している場合と時間情報以外の情報を示している場合とがあるサブコード構成データを含んで成るサブコードデータを生成するサブコードデータ生成回路において、前記時間情報を示している場合のサブコード構成データの自動生成用の第１の生成部と、前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用の第２の生成部と、前記第１の生成部および第２の生成部の出力を選択する選択手段とを備え、前記第２の生成部は、複数種類の時間情報以外の情報を示している場合のサブコード構成データをそれぞれ生成する複数の生成部を有し、前記第１の生成部および前記第２の生成部に含まれる複数の生成部は各々別の回路で構成され、前記選択手段は、前記時間情報以外の情報を示している場合のサブコード構成データを、その種類に応じて各々所定数の時間情報を示しているサブコード構成データが生成される毎に挿入するように前記第２の生成部の出力を選択することを特徴とする。
【００４７】
上記の構成であれば、第１の生成部と第２の生成部とは個別に動作するため、第１の生成部においては、時間情報以外の情報を示している場合のサブコード構成データの生成の有無に関わらずインクリメンタルにデータ生成を行うことができ、第２の生成部においては、第１の生成部におけるインクリメンタルなデータ生成に影響を与えずに個別にサブコード構成データを生成し、前記選択手段によって前記第２の生成部の出力が自動挿入されることになるから、メモリに対するアクセス頻度を格段に少なくすることができる。
【００４８】
また、この発明のサブコード生成回路は、時間情報を示している場合と時間情報以外の情報を示している場合とがあるサブコード構成データを含んで成るサブコードデータを生成するサブコードデータ生成回路において、前記時間情報を示している場合のサブコード構成データの自動生成用の第１の生成部と、前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用の第２の生成部と、前記第１の生成部および第２の生成部の出力を選択する選択手段と、前記サブコード構成データの自動生成用のコマンドが記述されるメモリとを備え、
前記メモリの第１の領域には前記時間情報を示している場合のサブコード構成データの自動生成用のコマンドが集合的に記述され、前記メモリの第２の領域には前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用のコマンドが集合的に記述されており、前記第２の生成部は、複数種類の時間情報以外の情報を示している場合のサブコード構成データをそれぞれ生成する複数の生成部を有し、前記第１の生成部および前記第２の生成部に含まれる複数の生成部は各々別の回路で構成され、前記選択手段は、前記時間情報以外の情報を示している場合のサブコード構成データを、その種類に応じて各々所定数の時間情報を示しているサブコード構成データが生成される毎に挿入するように第２の生成部の出力を選択することを特徴とする。
【００４９】
一つの生成部で時間情報と時間情報以外の情報の両方を扱う場合には、先にも述べたごとく、時間情報以外の情報を扱うときに時間情報の生成サイクルが途切れてしまうことになり、また、図５に示したごとく、メモリへのコマンドの記述が複雑化し、メモリへの記述を含めてサブコードデータ生成回路とみるときには、サブコードデータ生成回路の製造が複雑になるといえる。これに対し、上述したこの発明の構成であれば、集合的記述によってコマンドの記述は容易になっており、メモリへの記述を含めてサブコードデータ生成回路とみるとき、サブコードデータ生成回路の製造が容易になるといえる。
【００５２】
【発明の実施の形態】
この発明の実施の形態のサブコードデータ生成回路は、ＣＤ−ＲやＣＤ−ＲＷ等のデータ処理回路において用いられる。データ処理回路の構成は、図６に示したデータ処理回路と共通しており、冗長を避けるべく説明を省略する。
【００５３】
以下、この発明の実施の形態を図１乃至図４に基づいて説明する。図１は、この実施の形態のサブコードデータ生成回路の概略構成を示した回路図であり、図２は従来例の項目で挙げた図１３に対応する図であり、図１のＡｄｒ０，１サブコードＱデータ生成部５１および周辺回路を示した図である。また、図３は、この実施の形態のコマンド記述例を示した説明図である。コマンドは、従来例の項目で挙げた図１４（ｃ）のｐｏｉｎｔにおいて記述される。図４はＡｄｒ２の挿入タイミング例を示した説明図である。
【００５４】
図１に示すように、サブコード構成データ生成回路群５０は、Ａｄｒ０，１サブコードＱデータ生成部５１、Ａｄｒ２サブコードＱデータ生成部５２、Ａｄｒ３サブコードＱデータ生成部５３、Ａｄｒ５サブコードＱデータ生成部５４、及びサブコードＰトグル生成部５５からなっている。これら生成部５１，５２，５３，５４，５５は個別の回路構成を有し、個別に動作する。
【００５５】
Ａｄｒ０，１サブコードＱデータ生成部５１は、時間情報を示している場合のサブコード構成データの自動生成部であり、図２の仮想線で囲まれた部分で示される回路構成を有している。図２に示す自動生成用データ６０は、ＤＲＡＭ５９におけるバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）に格納され、後述するＡｄｒ０，１，２，３，５のエンコードサブＱデータの生成に利用される。なお、ＤＲＡＭ５９の構成は、図７や図１４に示した構成と同様である。
【００５６】
ＲＴＩＭカウンター６１、ＺＥＲＯカウンター６２、及びＡＴＩＭカウンター６３には、ｌｏａｄ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のとき、Ｏｆｆｓｅｔ ０ｘ０３〜０ｘ０９（ＲＭＩＮ〜ＡＦＲＡＭＥ）のデータが初期値として格納される。一方、ｌｏａｄ＝０（ＭＯＤＥに格納される８ビットデータ中の所定ビットが０）のとき、ＭＯＤＥに格納される８ビットデータの所定ビットが０か１か（又は１か０か）によってフレーム毎にインクリメント／デクリメントを行う。
【００５７】
セレクター６４は、ＲＴＩＭｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＲＴＩＭカウンター６１の値を選択し、これをエンコードサブＱデータ６７を構成するものとして出力する。
【００５８】
セレクター６５は、ＺＥＲＯｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＺＥＲＯカウンター６２の値を選択し、これをエンコードサブＱデータ６７を構成するものとして出力する。
【００５９】
セレクター６６は、ＡＴＩＭｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＡＴＩＭカウンター６３の値を選択し、これをエンコードサブＱデータ６７を構成するものとして出力する。
【００６０】
Ａｄｒ２サブコードＱデータ生成部５２は、時間情報以外の情報を示している場合のサブコード構成データの自動生成部であり、ＡｄｒがＡｄｒ２であるとき（ＵＰＣ／ＥＡＮ−Ｃｏｄｅが書き込まれたとき）の自動生成用データ６０からエンコードサブＱデータ６７を生成する。また、生成開始セクタおよび生成サイクル（図４（ｂ）参照）の設定によりＡｄｒ２のエンコードサブＱデータ６７の挿入タイミングを生成してこれをセレクター７８に与える。従って、その回路構成は図２の仮想線で囲まれた部分において、カウンター６１，６３やセレクタ６４，６６を持たない一方、エンコードサブＱデータ６７の挿入タイミングを生成する回路を持つことになる。このタイミング生成回路は、例えば、Ａｄｒ０，１のデータ生成個数を示すカウンタ値が予め設定された生成開始セクタの数値になったか否かの判断手段（比較回路）、及びこの生成開始セクタの数値になってから更に上記カウンタ値が生成サイクル数となったか否かを判断する判断手段（比較回路）等から成る。また、この実施の形態ではコマンドの記述が図３に示すごとくなっているので、Ａｄｒ２サブコードＱデータ生成部５２が備えるアドレス生成回路の初期値は“１０”となる。生成開始セクタおよび生成サイクルを示す情報は、Ａｄｒ２の記述においてユーザーにより設定することができる。
【００６１】
Ａｄｒ３サブコードＱデータ生成部５３は、時間情報以外の情報を示している場合のサブコード構成データの自動生成部であり、ＡｄｒがＡｄｒ３であるときの自動生成用データ６０からサブコードＱデータ６７を生成する。また、生成開始セクタおよび生成サイクルの設定によりＡｄｒ３のエンコードサブＱデータ６７の挿入タイミングを生成してこれをセレクター７８に与える。従って、その回路構成は図２の仮想線で囲まれた部分において、カウンター６１，６３やセレクタ６４，６６を持たない一方、エンコードサブＱデータ６７の挿入タイミングを生成する回路を持つことになる。このタイミング生成回路は、例えば、Ａｄｒ０，１のデータ生成個数を示すカウンタ値が予め設定された生成開始セクタの数値になったか否かの判断手段（比較回路）、及び、この生成開始セクタの数値になってから更に上記カウンタ値が生成サイクル数となったか否かを判断する判断手段（比較回路）等から成る。また、この実施の形態ではコマンドの記述が図３に示すごとくなっているので、Ａｄｒ３サブコードＱデータ生成部５３が備えるアドレス生成回路の初期値は“３０”となる。
【００６２】
Ａｄｒ５サブコードＱデータ生成部５４は、時間情報以外の情報を示している場合のサブコード構成データの自動生成部であり、ＡｄｒがＡｄｒ５であるときの自動生成用データ６０からサブコードＱデータ６７を生成する。また、生成開始セクタおよび生成サイクルの設定によりＡｄｒ３のエンコードサブＱデータ６７の挿入タイミングを生成してこれをセレクター７８に与える。従って、その回路構成は図２の仮想線で囲まれた部分において、カウンター６１，６３やセレクタ６４，６６を持たない一方、エンコードサブＱデータ６７の挿入タイミングを生成する回路を持つことになる。このタイミング生成回路は、例えば、Ａｄｒ０，１のデータ生成個数を示すカウンタ値が予め設定された生成開始セクタの数値になったか否かの判断手段（比較回路）、及び、この生成開始セクタの数値になってから更に上記カウンタ値が生成サイクル数となったか否かを判断する判断手段（比較回路）等から成る。また、この実施の形態ではコマンドの記述が図３に示すごとくなっているので、Ａｄｒ５サブコードＱデータ生成部５４が備えるアドレス生成回路の初期値は“５０”となる。
【００６３】
セレクター７８は、上述の挿入タイミングの信号を得たとき、当該信号を送出したサブコードＱ生成部５２，５３，５４のいずれかからのサブコードＱデータ６７を選択して出力する。このようして選択出力されるエンコードサブＱデータ６７は各フレーム毎にラッチされ、このラッチされたデータに対してＣＲＣ演算器６９はＣＲＣ６８を計算し付加する。
【００６４】
サブコードＰトグル生成部５５は、サブコードＰデータの自動生成部であり、図２において一点鎖線で示しているように、Ｐトグル部７６とセレクター７７とから成る。Ｐトグル部７６は、２Ｈｚでトグルするデータ、即ち、１秒間にＨｉｇｈとＬｏｗを各々２回繰り返していく信号を生成する。セレクター７７は、上記の２Ｈｚでトグルするデータか又は、各フレーム毎のデータ、即ち各フレーム毎に生成される自動生成用データ６０のＳｕｂＰデータ中の７ビットデータ（ＰＭＳＢ）を選択する。ＰＴＧＬ＝１（ＳｕｂＰに格納される８ビットデータ中の所定のビットが１）のときには、２Ｈｚでトグルするデータが選択され、ＰＴＧＬ＝０（ＳｕｂＰに格納される８ビットデータ中の所定のビットが０）のときには、ＳｕｂＰデータ中の７ビットデータ（ＰＭＳＢ）が選択される。
【００６５】
セレクター７３には、上記のセレクター７７の出力とセレクター７４にて選択された出力とが入力される。セレクター７３は、ｕｓｅ ＰＭＳＢ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のとき、ＳｕｂＰデータ中の７ビットデータ（ＰＭＳＢ）をエンコードサブＰデータとして出力する。一方、ｕｓｅ ＰＭＳＢ＝０（ＭＯＤＥに格納される８ビットデータ中の所定ビットが０）のとき、ページングエリア４５に格納されているＰの値（セレクター７４にて選択される）をエンコードサブＰデータとして出力する。つまり、上記の２Ｈｚでトグルするデータか、各フレーム毎のデータか、又はページングエリア４５中のデータのいずれかが選択さることになる。
【００６６】
他のサブコードデータ（Ｒ〜Ｗ）は、ＥＦＭエンコーダ７０からのリクエスト（ＥＳＵＢＲＥＱＢ）ごとにカウントされるオフセットカウンター７１の値により、９６バイト中からセレクター７２，７４により選択される。選択された１バイトは、エンコードサブコードシリアルデータとしてＥＦＭエンコーダ７０に出力される。
【００６７】
以上説明したように、上記の構成であれば、時間情報を示している場合のサブコード構成データ（Ａｄｒ０，１）を自動生成するＡｄｒ０，１サブコードＱデータ生成部５１と、時間情報以外の情報を示している場合のサブコード構成データ（Ａｄｒ２，３，５）を自動生成するサブコードＱデータ生成部５２，５３，５４とが個別に動作するため、Ａｄｒ０，１サブコードＱデータ生成部５１においては、時間情報以外の情報を示している場合のサブコード構成データの生成の有無に関わらずインクリメンタルにデータ生成を行うことができ、サブコードＱデータ生成部５２，５３，５４においては、上記のインクリメンタルなデータ生成に影響を与えずに個別にサブコード構成データを生成し、セレクター７８によって前記生成部５２，５３，５４の出力が所望のタイミングで自動挿入されることになるから、ＤＲＡＭ５９に対するアクセス頻度を格段に少なくすることができる（図４（ａ）参照）。
【００６８】
また、エンコード時に音楽データ等のサブコードＰデータを２Ｈｚでトグルさせることを要求される場合でも、サブコードＰトグル生成部５５を備えたことにより、セクター数（７５セクターで１秒）を管理してトグルの度にデータ設定するといった不具合（メモリアクセス頻度の上昇）を回避できる。
【００６９】
また、図３に示したごとく、コマンドの記述領域を、Ａｄｒ０，１領域、Ａｄｒ２領域、Ａｄｒ３領域、Ａｄｒ５領域のごとく分けて、各領域にコマンドを集合的に記述することができるから、コマンドの記述が容易であり、ＤＲＡＭ５９への記述を含めてサブコードデータ生成回路とみるとき、サブコードデータ生成回路の製造が容易であるという利点がある。
【００７０】
【発明の効果】
以上説明したように、この発明によれば、時間情報を示している場合と時間情報以外の情報を示している場合とがあるサブコード構成データを含んで成るサブコードデータを生成するときでも、前記時間情報を示している場合のサブコード構成データの自動生成サイクルが途切れるのを極力回避することができ、メモリアクセス頻度を低くしてデータ処理速度を向上させることができる。また、コマンドの記述が容易であることにより、このコマンドの記述を含めてサブコードデータ生成回路とみるとき、サブコードデータ生成回路の製造が容易であるという利点がある。また、所定の周波数でトグルするサブコード構成データを、メモリアクセスの頻度を上昇させることなしに生成できるという効果を奏する。
【図面の簡単な説明】
【図１】この実施の形態のサブコードデータ生成回路の概略のブロック図である。
【図２】この発明のサブコードＰ，Ｑデータの生成の構成を示した図である。
【図３】この実施の形態のコマンド記述例を示した説明図である。
【図４】Ａｄｒ２の挿入タイミング例を示した説明図である。
【図５】先行する技術であるデータ処理回路におけるコマンド記述例を示した説明図である。
【図６】先行する技術であるデータ処理回路のブロック図である。
【図７】図６のデータ処理回路のバッファＲＡＭの構成を示す説明図である。
【図８】図７のバッファＲＡＭのフォーマット例を示す説明図である。
【図９】図７のバッファＲＡＭのページ更新制御の内容を示すフローチャートである。
【図１０】図６のデータ処理回路におけるシステムコントーラインターフェースとＤＲＡＭコントローラとバッファマネージャとの関係を示すブロック図である。
【図１１】図６のデータ処理回路におけるデコード時の信号フローを示す図である。
【図１２】図６のデータ処理回路におけるエンコード時の信号フローを示す図である。
【図１３】図６のデータ処理回路におけるサブコードＰ，Ｑデータの生成の構成を示す説明図である。
【図１４】図７のバッファＲＡＭのバッファリングエリア構成を示す説明図である。
【図１５】図６のデータ処理回路において生成されたサブコードＰ，Ｑデータと他のサブコード構成データとを合わせる様子を示した説明図である。
【符号の説明】
５０ サブコード構成データ生成回路群
５１ Ａｄｒ０，１サブコードＱデータ生成部
５２ Ａｄｒ２サブコードＱデータ生成部
５３ Ａｄｒ３サブコードＱデータ生成部
５４ Ａｄｒ５サブコードＱデータ生成部
５５ サブコードＰトグル生成部
５６ ＥＦＭ出力部
５７ バッファマネージャ
５８ ＤＲＡＭコントローラ
５９ ＤＲＡＭ
６０ 自動生成用データ
６１ ＲＴＩＭカウンター
６２ ＺＥＲＯカウンター
６３ ＡＴＩＭカウンター
６４ セレクター
６５ セレクター
６６ セレクター
６７ エンコードサブＱデータ
７１ オフセットカウンター
７２ セレクター
７３ セレクター
７４ セレクター
７６ Ｐトグル部
７７ セレクター
【発明の属する技術分野】
本発明は、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＤＡ、及びＣＤ−ＲＷ等の記録媒体に対応したプレーヤ等に設けられ、前記記録媒体から読み出されたデータ或いは記録媒体に書き込むデータを処理するデータ処理回路に関する。
【０００２】
【従来の技術】
ＣＤ−ＲＯＭ等の記録媒体には、データは所定のフォーマットでセクター毎に記録されている。上記フォーマットは、ＣＤ−ＲＯＭの場合、ヘッダーデータ、ユーザーデータ、同期データ、他の諸データ、及びサブコードデータを当該順序で保有する形態を持つ。上記のサブコードデータとユーザーデータは相互の時間関係を保持しておく必要があるが、リニアなバッファ領域にこれらユーザーデータとサブコードデータを管理する場合、管理用テーブル情報を別途用意することが行われていた（特開平２−３１０６５８号公報参照）。
【０００３】
しかしながら、上記管理用テーブル情報を別途用意し、システム制御部が上記テーブル情報を見て必要な制御を行うのでは、当該システム制御の負担が増大し、８倍速、或いは１０倍速といった高速処理に対処することが困難となる。
【０００４】
そこで、本願出願人は、上記の事情に鑑み、先に、ページ単位でデータの時間関係を保持することによって管理テーブルを不要にし、システム制御部の負担を軽減すること、及びこのようにページ単位で処理する場合のメモリ使用効率の悪さをページ領域とバッファ領域に分けることで解消することを目的としたデータ処理回路を提案した。
【０００５】
このデータ処理回路を、図６乃至図１５に基づいて説明する。
【０００６】
図６は、データ処理回路１００と、その周辺回路を示したブロック図である。データ処理回路１００は、システムコントローラ（Ｓｙｓｔｅｍ Ｃｏ ｎｔｒｏｌｌｅｒ）１７、ＡＴアタッチメント（ＡＴＡ）１８、及びディジタルシグナルプロセッサ（ＤＳＰ）１９に接続されており、これらとバッファメモリであるＤＲＡＭ２との間で信号の書込や読出の処理を行うようになっている。そして、かかるデータ処理回路１００は、各種のマスター（主処理回路であり、その具体的名称や機能については後述する）３乃至７、バッファマネージャ（Ｂｕｆｆｅｒ Ｍａｎａｇｅｒ）１６、及びＤＲＡＭコントローラ１を備えて構成されている。
【０００７】
前記システムコントローラ１７は、データ処理回路１００を制御するものであり、マスターであるシステムコントローラインターフェース（Ｓｙｓｔｅｍ Ｃｏｎｔｒｏｌｌｅｒ ｉｆ）３との間でデータの送受を行う。ＡＴアタッチメトは、ホストバスをなすものであり、マスターであるホストインターフェース（Ｈｏｓｔ ｉｆ ）４との間でデータの送受を行う。ディジタルシグナルプロセッサ（ＤＳＰ）１９は、図示しないＥＦＭ（Ｅｉｇｈｔ−Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）処理部から送られてくるデータをＣＤ−ＤＡ データとサブコードデータに分割し、ＣＤ−ＤＡ データをマスターであるＣＤ−ＤＡ インターフェース６へ、サブコードデータをマスターであるサブコードインターフェース（Ｓｕｂｃｏｄｅ ｉｆ）７へ、それぞれシリアルデータで与える（デコード時）一方、ＣＤ−ＤＡ インターフェース６から与えられるＣＤ−ＤＡ データとサブコードインターフェース７から与えられるサブコードデータを組み合わせて前記ＥＦＭ処理部に送り出すようになっている。なお、ＤＳＰによって、メインデータ、サブコードデータをパラレルにバスで出力するものもある。
【０００８】
前記ＤＲＡＭ２は、データ処理回路１００の処理により、図７に示しているように、ページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）とバッファリングエリア（Ｂｕｆｆｅｒｉｎｇａｒｅａ ）とに分割されて用いられる。ページングエリアには、ページ０〜ページｎ（大きさ一定）が割り当てられており、ページｎ＋１（大きさ非一定）以降がバッファリングエリアとされている。各ページには、ＣＤ−ＲＯＭやＣＤ−ＤＡなどの記録媒体における１セクター分の各種のデータを格納し得る。なお、図７の詳細は後述する。
【０００９】
マスターであるシステムコントローラインターフェース３は、システムコントローラ１７から転送されるデータを、システムバッファページ（ＳｙｓＢｕｆＰａｇｅ）８に格納されている数値で示される１ページの領域に転送する等の処理を行う。
【００１０】
マスターであるセクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）５は、例えばＣＤ−ＲＯＭ用データのＥＤＣ（誤り訂正）／ＥＣＣ（誤り検出）処理を行う処理ブロックであり、セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）１１に格納されている数値で示される１ページの領域に格納されているデータに対して処理を行うように構成されている。
【００１１】
マスターであるＣＤ−ＤＡ インターフェース（ＣＤ−ＤＡ ｉｆ）６は、ディジタルシグナルプロセッサ１９から送られてくるシリアルデータを、ＣＤバッファページ（ＣＤ ＢｕｆＰａｇｅ）１２に格納されている数値で示される１ページに格納する等の処理を行う。なお、格納に際しては、ＣＤ−ＲＯＭデータの場合であれば、１ブロックのシンクパターンを検出し、１ブロックが１ページに対応するように制御する。
【００１２】
マスターであるサブコードインターフェース（Ｓｕｂｃｏｄｅ ｉｆ）７は、ディジタルシグナルプロセッサ１９から入力されるサブコード用シリアルデータを、サブコードバッファページ（Ｓｕｂ ＢｕｆＰａｇｅ ）１３に格納されている数値で示される１ページに格納する等の処理を行う。なお、ＤＳＰによって、シリアルでない場合がある。また、格納に際しては、１フレーム毎にサブコードデータのシンクパターンを検出し、１フレームが１ページに対応するように制御する。
【００１３】
マスターであるホストインターフェース（Ｈｏｓｔ ｉｆ ）４は、前記ＡＴアタッチメント１８やＳＣＳＩなどのホストバスから転送されるデータを１セクター毎に、ホストバッファページ（ＨｏｓｔＢｕｆＰａｇｅ０）９ａに格納されている数値で示される１ページに転送する等の処理を行う。なお、ホストは後述するバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）にアクセスできる。そのページを示すものとしてホストバッファページ（ＨｏｓｔＢｕｆＰａｇｅ１）９ｂを備える。
【００１４】
バッファマネージャ（Ｂｕｆｆｅｒ Ｍａｎａｇｅｒ）１６は、マスター３乃至７にそれぞれ接続されたページコントローラ（Ｐａｇｅ ｃｏｎｔｒｏｌ）１４、各種のページレジスター（具体的名称については後述する）８、９ａ，９ｂ、１１乃至１３、マスター３乃至７およびその各々に対応するページレジスターに接続されたアドレスジェネレータ（Ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｅ）１５、及びリングエンドページ（図７の例ではｎ）を格納しているリングエンドページ（ＲｉｎｇＥｎｄＰａｇｅ ）格納部１０により構成されており、マスター３乃至７からのアクセスの調停やＤＲＡＭコントローラ１に対するアドレス（Ｃｕｒｒｅｎｔ ａｄｄｒｅｓｓ ）の生成を行う。具体的には、各マスターはリクエスト（ｒｅｑ）を表明することでバッファマネージャ１６にアクセス要求をする。各マスターからの要求が重なった場合には、優先権制御により調停し、一つのマスターに対して容認信号（ａｃｋ）を返すことでこれとの間でデータアクセスを行うようになっている。また、各マスターは、加算（ｉｎｃ）を表明することにより、ページレジスターの更新要求を知らせることができる。この更新要求を受けた各ページコントローラ１４は、リングエンドページ格納部１０に格納されているリングエンドページを参照して各々の対応するページレジスターの更新を行う。
【００１５】
ＤＲＡＭコントローラ１は、前記マスター３乃至７とデータラインで接続されているとともに、バッファマネージャ１６からのリクエストに対し、ＤＲＡＭ２を制御するための各種の信号やアドレスの生成を行い、要求のあったマスターとの間でデータのやり取りを行うようになっている。なお、システムコントローラインターフェース３との間では８ビットのデータ転送を行い、他のマスター４乃至７との間では１６ビットのデータ転送を行う。
【００１６】
図７は、バッファデータを各マスターがアクセスする様子を示した説明図である。各マスターは、現在処理するデータをページ単位で管理する。ＤＲＡＭ２のバッファＲＡＭ構成は、前述したごとく、ページ０乃至ページｎ（ｎはリングエンドページの値）で示される領域がページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）とされ、ページｎ＋１乃至最終（実装メモリー最終）ページで示される領域がバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）とされる。各マスターがページングエリアのみアクセスできるのか、それともページングエリアとバッファリングエリアの両方をアクセスできるのか、更に両方アクセスできる場合でもデコード時とエンコード時とで違いがあるのかといった点については、後述の表１に示す。ここで、リングページのみアクセスできるマスターは、ページｎまでの処理が終了すると、次にページ０を処理する。そのための処理は、当該マスターに対応するページレジスターが行う。一方、バッファリングエリアをアクセスできるマスターは、ページｎ＋１を処理することができる。なお、図７ではデコード時の状態が示されており、ＣＤ−ＤＡ インターフェース６およびサブコードインターフェース７は 記録媒体から読み出されたデータをページ０，１，２…と順に書き込み（図ではページ２に書き込み中）、セクタープロセッサー５は、既に書き込まれたデータであるページ０，１…と順にアクセスしてデータを読み出してエラー訂正して当該ページに戻し（図ではページ１に対して処理中）、ＡＴアタッチメント１８はホストインターフェース４を介してページ０にアクセスして訂正済のデータを受け取っている状態を示している。
【００１７】
図８（ａ）はＤＲＡＭ２におけるバッファＲＡＭ構成を示し、同図（ｂ）はＣＤ−ＲＯＭの場合のページ内のデータフォーマットを示し、同図（ｃ）はＣＤ−ＤＡの場合のページ内のデータフォーマットを示した説明図である。各ページには３０７２バイト量が割当てられており、ユーザーデータやサブコードデータが格納される。各ページに占めるデータ量は当該ページの大きさよりも小さく、図では未使用領域として２８８バイトが生じている。サブコードデータは９６バイトを使用し、Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗといった記号で表されるデータから成るものであるが、その詳細は後で説明することとする。
【００１８】
下記の表１は、各マスターのオフセットやアクセス領域を等を明らかにした表である。
【００１９】
【表１】
図９は、ページコントローラ１４におけるページレジスター更新制御内容を示したフローチャートであり、マスターがＣＤ−ＤＡ インターフェース６である場合を示している。初期設定（ステップ１）の後、マスターからのページレジスター更新信号（Ｉｎｃ）の有無を判断し（ステップ２）、更新信号有りと判断されると、現状のＣＤバッファページ（ＣＤ ＢｕｆＰａｇｅ）がリングエンドページ（ＲｉｎｇＥｎｄ Ｐａｇｅ）よりも小さいか否かを判断する（ステップ３）。小さければ、１をインクリメントしステップ２に進む。一方、小さくなければ、ＣＤバッファページ（ＣＤ ＢｕｆＰａｇｅ）を０（即ち、０ｘ０００ ）に更新するとともに、ＣＤバッファフラグ（ＣＤ ＢｕｆＦｌｇ ）をトグル（０→１，１→０）する。
【００２１】
図１０は、マスターとしてシステムコントローラインターフェース（Ｓｙｓｔｅｍ Ｃｏ ｎｔｒｏｌｌｅｒ ｉｆ ）３を例に、これに対応するシステムバッファページ（ＳｙｓＢｕｆＰａｇｅ）８およびアドレスジェネレータ１５と、ＤＲＡＭコントローラ１との接続関係を示したブロック図である。図のＡ［１１：０］はシステムコントローラインターフェース３からバッファマネージャ１６に与えるられるアドレス情報（ページ内の具体的アドレスを示す情報）であり、Ｄ［７：０］はシステムコントローラインターフェース３からデータラインを通じてＤＲＡＭコントローラ１に与えられるデータである。システムバッファページ（ＳｙｓＢｕｆＰａｇｅ）８の上位１３ビットのアドレス情報（ページを特定するアドレス）と前記Ａ［１１：０］の１２ビットのアドレスとを図のごとく加算してＤＲＡＭ２をアクセスするための２４ビットのアドレスを生成する。また、システムコントローラインターフェース３のリクエスト制御部３ａは、アクセス信号（ＣＳ１Ｂ，ＲＥＢ，ＷＥＢ）に基づいてリクエスト（Ｒｅｑ）信号を生成しＤＲＡＭコントローラ１にアクセスする。他のマスターについても同様に構成される。
【００２２】
図１１は、図６のデータ処理回路にてデコード処理を実行した場合の信号フローを示した説明図である。このデコード処理では、記録媒体から読み出されたデータがＤＳＰ１９を経てＣＤ−ＤＡ インプットおよびサブコードインプットとしてデータ処理回路１００に与えられ、このデータ処理回路１００およびＤＲＡＭ２を経由してＡＴアタッチメント１８に与えられる。前記データ（約３Ｋバイト量）は、ブロック同期信号（ＢＳＹＮＣ ）に同期して、ＣＤバッファページ（ＣＤＢｕｆＰａｇｅ ）で示されるページおよびサブコードバッファページ（ＳｕｂＢｕｆＰａｇｅ）で示されるページに格納されていく（同図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）参照）。セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）は、セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）が既に書き込まれたデータを用いて誤り検出処理等を行うため、ＣＤバッファページ（ＣＤＢｕｆＰａｇｅ ）で示されるページよりも前のページに対応する値を保有する（同図（ｆ）（ｇ）参照）。なお、追いつくことが避けられればよいので、どれくらい前であるかは問わない。
【００２３】
そして、システムコントローラインターフェース（Ｓｙｓｔｅｍ Ｃｏｎｔｒｏｌｌｅｒ ｉｆ）は、上記セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）による処理済のデータのうちの必要な部分（例えば、約２Ｋバイト量）をバッファリングエリア（Ｂｕｆ ｆｅｒｉｎｇ ａｒｅａ ）に格納する。そのため、まずセクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）で示されるページよりも前のページに対応する値にて読出動作を行い、バッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）のｎ＋１ページに前記処理済データのうちの必要な部分の書込動作を行う（同図（ｈ）（ｉ）参照）。ホストインターフェース（Ｈｏｓｔ ｉｆ ）は、バッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）に格納された訂正済データを取り出してＡＴアタッチメント１８に与えるべく、ホスト用のページコントロール部１４の内部に有する転送カウンター（転送数がセットされる）とＨｏｓｔＢｕｆＰａｇｅ１（デコード時はバッファリングエリア用のページ指定バッファとして機能する）より指定される転送開始アドレスにて、上記バッファリングエリアの前記ｎ＋１ページから処理済のデータを読み出す（同図（ｊ）（ｋ）参照）。なお、各マスターは、当該ページに対する処理を終了すると、加算（ｉｎｃ）信号を出力して各ページコントローラ１４に対してページの更新処理をさせることになる。
【００２４】
図１２は、図６のデータ処理回路にてエンコード処理を実行した場合の信号フローを示した説明図である。このエンコード処理では、ＡＴアタッチメント１８から与えられたデータがデータ処理回路およびＤＲＡＭ２を経由してＤＳＰ１９（ＥＦＭエンコーダ）に与えられる。ホストインターフェース（Ｈｏｓｔ ｉｆ ）４は、データをホストバッファページ（ＨｏｓｔＢｕｆＰａｇｅ０）で示されるページに転送する（同図（ａ）（ｂ）参照）。なお、他のマスターはＣＤエンコーダから出力される１セクター処理単位であるＥＳＦＳ（Ｅｎｃｏｄｅ Ｓｕｂｃｏｄｅ Ｆｒａｍｅ Ｓｙｎｃ ）ごとにページ単位の処理を完了するように制御される（同図（ｅ）参照）。セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）５は、ホストインターフェース４が既に書き込んだデータを用いてパリティ付加処理を行うため、セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）は、ホストバッファページ（ＨｏｓｔＢｕｆＰａｇｅ０）で示されるページよりも前のページに対応する値を保有する（同図（ｃ）（ｄ）参照）。
【００２５】
そして、ＣＤ−ＤＡ インターフェース６は、上記セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃｅｓｓｅｒ）による処理済のデータをＤＳＰ１９（ＥＦＭエンコーダ）に与えるべく、セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）で示されるページよりも前のページに対応するＣＤバッファページ（ＣＤＢｕｆＰａｇｅ ）の値にて読出動作を行う（同図（ｆ）（ｇ）参照）。なお、同図（ｇ）のＴｒｎ ０，Ｔｒｎ １ …は、それぞれＣＤ−ＲＯＭセクターに対応するデータである。サブコードインターフェース（Ｓｕｂｃｏｄｅ ｉｆ）７も同様、上記セクタープロセッサー（Ｓｅｃｔｏｒ Ｐｒｏｃ ｅｓｓｅｒ ）による処理済のデータをＤＳＰ１９（ＥＦＭエンコーダ）に与えるべく、セクタープロセッサーバッファページ（ＳＰＢｕｆＰａｇｅ ）で示されるページよりも前のページに対応するサブコードバッファページ（ＳｕｂＢｕｆＰａｇｅ）の値にて読出動作を行う（同図（ｈ）（ｉ）参照）。なお、同図（ｉ）のＴｒｎ ０，Ｔｒｎ １ …は、それぞれサブコードフレーム９６バイトに対応するデータである。
【００２６】
ＥＦＭエンコーダでは、前記ＣＤデータとサブコードデータを合わせてＥＦＭ変調し、シリアルデータに変換し、記録媒体への書込データとして図示しないレーザーピックアップへ出力する。
【００２７】
このように、バッファＲＡＭ構成をページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）とバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）とに分け、デコード時においてバッファリングエリアにはＡＴアタッチメントが必要とするデータ（元のページに格納されていた量よりも少なくなっている（略３Ｋバイト→略２Ｋバイト）を格納するようにしたので、メモリの利用効率を格段に向上させることができる。
【００２８】
ここで、エンコード時においては、ＡＴアタッチメント１８から与えられたデータがＤＲＡＭ２のバッファＲＡＭ内の所定のページに格納されて各マスターがページにアクセスして順次処理し、最終的にＥＦＭエンコーダに与えるべきデータがシリアル出力されていくことになるが、このときには本来なら、各ページにはメインデータであるユーザーデータとともにサブコードデータの全てが格納される。サブコードデータは、Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗといった記号で表されるデータから成るものであり、特にサブコードＱデータは、時間にかかわる情報であり、自動生成が可能であるが、このサブコードＱデータをページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）のページにおいて生成するには、当該ページに頻繁にアクセスしなければならず、マスター間のアクセス調停の頻度が高くなって処理速度が低下する。更に、当該サブコードＱデータをページに格納する回路を必要とする構成では、回路が複雑化する。また、サブコードＰデータとは、例えば曲間に関する情報であって１セクター内のサブコード（９６バイト）中で１又は０のいずれかとされるものであり、自動生成が可能であるが、このように９６バイトに同一データを格納するために頻繁にアクセスしなければならず、マスター間のアクセス調停の頻度が高くなって処理速度が低下する。更に、当該サブコードＰデータをページに格納する回路を必要とする構成では、回路が複雑化する。
【００２９】
そこで、エンコード時においても前記バッファリングエリアを活用する手法について説明していく。図１３はサブコードデータのサブコードＱデータとサブコードＰデータの元データをバッファリングエリア上で生成し（これを自動生成用データといい、図１０では符号３０を付記している）、エンコード時にこの自動生成用データ３０を他のサブコード部分と合わせて出力するようにした構成を示した説明図である。自動生成用データ３０としては、各グループ（ＴＮＯやＩＮＤＥＸ等）の意味付け等を担うＣｏｎｔ／Ａｄｒ、例えば１曲目は第何トラックナンバーからといった情報を担うＴＮＯ、所定の情報を担うＩＮＤＥＸ、相対時間（ＲＭＩＮ，ＲＳＥＣ，ＲＦＲＡＭＥ）、ＺＥＲＯ、絶対時間（ＡＭＩＮ，ＡＳＥＣ，ＡＦＲＡＭＥ）、ＭＯＤＥ、Ｒｅｐｅａｔ、ＰＯＩＮＴ、及びＰＭＳＥから成る。１秒は７５フレーム（セクター）とされており、絶対時間はスタートの時間さえ決めれば後は自動生成でき、相対時間も初期値さえ決めれば後は自動生成することができる。
【００３０】
この自動生成の詳細を図１３乃至図１５を用いて説明する。なお、図１４（ａ）はバッファＲＡＭ構成を示し、同図（ｂ）は１ページの構成を示し、同図（ｃ）はサブコード用のバッファリングデータエリア構成（自動生成用データ３０を得るためのコマンドが記述される）を示し、同図（ｄ）は自動生成用データ３０を示し、同図（ｅ）はページ内のサブコードデータを示している。図１５（ａ）は、図１４（ｅ）と同様、ページ内のサブコードデータを示し、図１５（ｂ）は図１４（ｄ）と同様、自動生成用データを示し、図１５（ｃ）は自動生成用データ３０を他のサブコード部分（Ｐ，Ｒ〜Ｗ又はＲ〜Ｗ）に組み込んでなるアウトプットデータ構成を示した図である。
【００３１】
（サブコードＱデータの生成）
自動生成用データ３０にて各フレーム毎のサブコードＱデータを生成する。自動生成用データ３０は、１６バイト（Ｏｆｆｓｅｔ ０ｘ００〜０ｘ０Ｆ）単位で構成される。なお、図１３はエンコード時を示しているので、図１３においては、ＣＲＣにかかわる０ｘ０Ａと０ｘ０Ｂの領域を省略している。
【００３２】
ＲＴＩＭカウンター３１、ＺＥＲＯカウンター３２、及びＡＴＩＭカウンター３３には、ｌｏａｄ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のとき、Ｏｆｆｓｅｔ ０ｘ０３〜０ｘ０９（ＲＭＩＮ〜ＡＦＲＡＭＥ）のデータが初期値として格納される。一方、ｌｏａｄ＝０（ＭＯＤＥに格納される８ビットデータ中の所定ビットが０）のとき、ＭＯＤＥに格納される８ビットデータの所定ビットが０か１か（又は１か０か）によってフレーム毎にインクリメント／デクリメントを行う。そして、フレーム毎にデクリメントされるＲｅｐｅａｔにおいてＲｅｐｅａｔ＝０となると、ｎ（リングエンドページ）＋１とＰＯＩＮＴで示されるバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）内の自動生成用データに対して処理を行う（図１４参照）。
【００３３】
セレクター３４は、ＲＴＩＭｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＲＴＩＭカウンター３１の値を選択し、これをエンコードサブＱデータ３７を構成するものとして出力する。
【００３４】
セレクター３５は、ＺＥＲＯｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＺＥＲＯカウンター３２の値を選択し、これをエンコードサブＱデータ３７を構成するものとして出力する。
【００３５】
セレクター３６は、ＡＴＩＭｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＡＴＩＭカウンター３３の値を選択し、これをエンコードサブＱデータ３７を構成するものとして出力する。
【００３６】
そして、各フレーム毎にエンコードサブＱデータ３７はラッチされ、このラッチされたデータに対してＣＲＣ演算器３９はＣＲＣ３８を計算し付加する。
【００３７】
（サブコードＰデータの生成）
サブコードＰデータは、各フレーム毎にバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）に格納される自動生成用データ３０によって生成されるか、又はページングエリア（Ｐａｇｉｎｇ ａｒｅａ ）に格納されるデータによって生成される。具体的には、サブコードＰデータを出力するセレクター４３は、ｕｓｅ ＰＭＳＢ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のとき、ＰＭＳＢ（７ビット）の値をエンコードサブＰデータとして出力し、ｕｓｅ ＰＭＳＢ＝０（ＭＯＤＥに格納される８ビットデータ中の所定ビットが０）のとき、ページングエリア４５に格納されているＰの値（セレクター４４にて選択される）をエンコードサブＰデータとして出力する。
【００３８】
他のサブコードデータ（Ｒ〜Ｗ）は、ＥＦＭエンコーダ４０からのリクエスト（ＥＳＵＢＲＥＱＢ）ごとにカウントされるオフセットカウンター４１の値により、９６バイト中からセレクター４２，４４により選択される。選択された１バイトは、エンコードサブコードシリアルデータとしてＥＦＭエンコーダ４０に出力される。
【００３９】
以上説明したように、先に出願した内容においては、エンコード時においても前記バッファリングエリアを活用してサブコードＰデータやサブコードＱデータを自動生成し、かかる自動生成用データをＥＦＭエンコーダへ出力するときに他のサブコードデータに付加するようにしたから、ページングエリアにサブコードＰデータやサブコードＱデータを格納する場合の処理速度の低下や回路構成の複雑化を回避できる。
【００４０】
【発明が解決しようとする課題】
ところで、図１３に示した自動生成用データ３０におけるＡｄｒには、幾つかの種類が設定されており、ＣＤやＣＤ−Ｒなどの規格の相違で各々の意味は多少異なるが、例えば、Ａｄｒ０やＡｄｒ１は、時間データであることを意味し、Ａｄｒ２はＵＰＣ／ＥＡＮ−Ｃｏｄｅ、Ｄｉｓｋ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎであり、Ａｄｒ３はＩＳＲコード（カントリーコード，イヤーコード，オーナーコード、ＲＩＤ Ｃｏｄｅ、Ｓｋｉｐ Ｔｒａｃｋ）であり、また、Ａｄｒ５はディスク特殊情報（Ｓｋｉｐ Ｔｉｍｅ Ｉｎｔｅｒｎａｌ）を示すコードである（いわゆるレッドブックやオレンジブック参照）。
【００４１】
そして、例えば１００個の時間データ毎に１個のＵＰＣ／ＥＡＮ−Ｃｏｄｅ（Ａｄｒ２）を挿入する場合を想定すると、図１４（ｃ）のｐｏｉｎｔに記述されるコマンドは、図５（ａ）又は図５（ｂ）のごとく記述されることになる。図５（ａ）の第１行目のコマンドでは、ＡｄｒがＡｄｒ０，１であり、“Ｒｅｐｅａｔ”に“１００”が設定されているので、カウンターを用いた上述のサブコードＱデータの自動生成処理が１００回繰り返されることになる。そして、この１００回の処理の後、ＰＯＩＮＴで示される番地（２）にジャンプする。このジャンプ先のコマンドはＡｄｒ２、即ちＵＰＣ／ＥＡＮ−Ｃｏｄｅの生成を示すものであり、このＡｄｒ２のサブコードＱデータの生成においては、前述の自動生成処理は行われないことになる。即ち、この１００個の時間データ毎に１個のＵＰＣ／ＥＡＮ−Ｃｏｄｅを挿入する場合においては、サブコードＱデータの自動生成処理は１００回止まりとなり、Ａｄｒ２のサブコードＱデータの生成の後、再びＡｄｒ０，１のサブコードＱデータの生成において、初期値をカウンタに入力しなおし、その後に再び自動生成処理を行うことになる。
【００４２】
つまり、このことは、仮に全体として３００個の時間データの生成を行うことが予定される場合であっても、“Ｒｅｐｅａｔ”を３００とするコマンドの記述ができないことを意味し、図５（ａ）に示したごとく、Ａｄｒ０，１における“Ｒｅｐｅａｔ”を１００としたコマンドとＡｄｒ２のコマンドを交互に繰り返し記述していくことを強いることになり、コマンドの記述を煩雑にしてしまう。また、図５（ｂ）のごとくＡｄｒが共通するコマンドを纏めて記述の容易化を図ろうとした場合には、ジャンプ先の記述が複雑になってしまう。
【００４３】
また、音楽データ等を扱う場合にサブコードＰデータを２Ｈｚでドグルさせる規格がある。１秒は７５フレーム（セクター）とされているので、７５／４セクターに１回、自動生成用データ３０のＳｕｂＰのデータ設定、即ち、セクター数をカウントして所定数カウント時にメモリにアクセスすることが必要になる。別言すれば、サブコードＰデータが２Ｈｚでドグルするという条件がないとしたら前述のごとくサブコードＱデータの自動生成処理を１００回行うことができるにもかかわらず、サブコードＰデータを２Ｈｚでドグルするという設定の下では、サブコードＱデータの自動生成処理は１００回さえも行えないことになる。
【００４４】
そして、上述したような不具合は、ＡｄｒがＡｄｒ２である場合以外に、Ａｄｒ３やＡｄｒ５が存在する場合にも生じることになる。
【００４５】
この発明は、上記の事情、即ち時間情報（Ａｄｒ０，１データ）の生成サイクルのなかで時間情報以外の情報（Ａｄｒ２，３，５データ）をその各々のタイミングで生成（挿入）することにおいて、時間情報（Ａｄｒ０，１データ）の生成サイクルを途切れさせないようにしてメモリアクセスの一層の削減を図ることを目的とする。
【００４６】
【課題を解決するための手段】
この発明のサブコードデータ生成回路は、上記の課題を解決するために、時間情報を示している場合と時間情報以外の情報を示している場合とがあるサブコード構成データを含んで成るサブコードデータを生成するサブコードデータ生成回路において、前記時間情報を示している場合のサブコード構成データの自動生成用の第１の生成部と、前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用の第２の生成部と、前記第１の生成部および第２の生成部の出力を選択する選択手段とを備え、前記第２の生成部は、複数種類の時間情報以外の情報を示している場合のサブコード構成データをそれぞれ生成する複数の生成部を有し、前記第１の生成部および前記第２の生成部に含まれる複数の生成部は各々別の回路で構成され、前記選択手段は、前記時間情報以外の情報を示している場合のサブコード構成データを、その種類に応じて各々所定数の時間情報を示しているサブコード構成データが生成される毎に挿入するように前記第２の生成部の出力を選択することを特徴とする。
【００４７】
上記の構成であれば、第１の生成部と第２の生成部とは個別に動作するため、第１の生成部においては、時間情報以外の情報を示している場合のサブコード構成データの生成の有無に関わらずインクリメンタルにデータ生成を行うことができ、第２の生成部においては、第１の生成部におけるインクリメンタルなデータ生成に影響を与えずに個別にサブコード構成データを生成し、前記選択手段によって前記第２の生成部の出力が自動挿入されることになるから、メモリに対するアクセス頻度を格段に少なくすることができる。
【００４８】
また、この発明のサブコード生成回路は、時間情報を示している場合と時間情報以外の情報を示している場合とがあるサブコード構成データを含んで成るサブコードデータを生成するサブコードデータ生成回路において、前記時間情報を示している場合のサブコード構成データの自動生成用の第１の生成部と、前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用の第２の生成部と、前記第１の生成部および第２の生成部の出力を選択する選択手段と、前記サブコード構成データの自動生成用のコマンドが記述されるメモリとを備え、
前記メモリの第１の領域には前記時間情報を示している場合のサブコード構成データの自動生成用のコマンドが集合的に記述され、前記メモリの第２の領域には前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用のコマンドが集合的に記述されており、前記第２の生成部は、複数種類の時間情報以外の情報を示している場合のサブコード構成データをそれぞれ生成する複数の生成部を有し、前記第１の生成部および前記第２の生成部に含まれる複数の生成部は各々別の回路で構成され、前記選択手段は、前記時間情報以外の情報を示している場合のサブコード構成データを、その種類に応じて各々所定数の時間情報を示しているサブコード構成データが生成される毎に挿入するように第２の生成部の出力を選択することを特徴とする。
【００４９】
一つの生成部で時間情報と時間情報以外の情報の両方を扱う場合には、先にも述べたごとく、時間情報以外の情報を扱うときに時間情報の生成サイクルが途切れてしまうことになり、また、図５に示したごとく、メモリへのコマンドの記述が複雑化し、メモリへの記述を含めてサブコードデータ生成回路とみるときには、サブコードデータ生成回路の製造が複雑になるといえる。これに対し、上述したこの発明の構成であれば、集合的記述によってコマンドの記述は容易になっており、メモリへの記述を含めてサブコードデータ生成回路とみるとき、サブコードデータ生成回路の製造が容易になるといえる。
【００５２】
【発明の実施の形態】
この発明の実施の形態のサブコードデータ生成回路は、ＣＤ−ＲやＣＤ−ＲＷ等のデータ処理回路において用いられる。データ処理回路の構成は、図６に示したデータ処理回路と共通しており、冗長を避けるべく説明を省略する。
【００５３】
以下、この発明の実施の形態を図１乃至図４に基づいて説明する。図１は、この実施の形態のサブコードデータ生成回路の概略構成を示した回路図であり、図２は従来例の項目で挙げた図１３に対応する図であり、図１のＡｄｒ０，１サブコードＱデータ生成部５１および周辺回路を示した図である。また、図３は、この実施の形態のコマンド記述例を示した説明図である。コマンドは、従来例の項目で挙げた図１４（ｃ）のｐｏｉｎｔにおいて記述される。図４はＡｄｒ２の挿入タイミング例を示した説明図である。
【００５４】
図１に示すように、サブコード構成データ生成回路群５０は、Ａｄｒ０，１サブコードＱデータ生成部５１、Ａｄｒ２サブコードＱデータ生成部５２、Ａｄｒ３サブコードＱデータ生成部５３、Ａｄｒ５サブコードＱデータ生成部５４、及びサブコードＰトグル生成部５５からなっている。これら生成部５１，５２，５３，５４，５５は個別の回路構成を有し、個別に動作する。
【００５５】
Ａｄｒ０，１サブコードＱデータ生成部５１は、時間情報を示している場合のサブコード構成データの自動生成部であり、図２の仮想線で囲まれた部分で示される回路構成を有している。図２に示す自動生成用データ６０は、ＤＲＡＭ５９におけるバッファリングエリア（Ｂｕｆｆｅｒｉｎｇ ａｒｅａ）に格納され、後述するＡｄｒ０，１，２，３，５のエンコードサブＱデータの生成に利用される。なお、ＤＲＡＭ５９の構成は、図７や図１４に示した構成と同様である。
【００５６】
ＲＴＩＭカウンター６１、ＺＥＲＯカウンター６２、及びＡＴＩＭカウンター６３には、ｌｏａｄ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のとき、Ｏｆｆｓｅｔ ０ｘ０３〜０ｘ０９（ＲＭＩＮ〜ＡＦＲＡＭＥ）のデータが初期値として格納される。一方、ｌｏａｄ＝０（ＭＯＤＥに格納される８ビットデータ中の所定ビットが０）のとき、ＭＯＤＥに格納される８ビットデータの所定ビットが０か１か（又は１か０か）によってフレーム毎にインクリメント／デクリメントを行う。
【００５７】
セレクター６４は、ＲＴＩＭｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＲＴＩＭカウンター６１の値を選択し、これをエンコードサブＱデータ６７を構成するものとして出力する。
【００５８】
セレクター６５は、ＺＥＲＯｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＺＥＲＯカウンター６２の値を選択し、これをエンコードサブＱデータ６７を構成するものとして出力する。
【００５９】
セレクター６６は、ＡＴＩＭｓｅｌｅｃｔ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のときＡＴＩＭカウンター６３の値を選択し、これをエンコードサブＱデータ６７を構成するものとして出力する。
【００６０】
Ａｄｒ２サブコードＱデータ生成部５２は、時間情報以外の情報を示している場合のサブコード構成データの自動生成部であり、ＡｄｒがＡｄｒ２であるとき（ＵＰＣ／ＥＡＮ−Ｃｏｄｅが書き込まれたとき）の自動生成用データ６０からエンコードサブＱデータ６７を生成する。また、生成開始セクタおよび生成サイクル（図４（ｂ）参照）の設定によりＡｄｒ２のエンコードサブＱデータ６７の挿入タイミングを生成してこれをセレクター７８に与える。従って、その回路構成は図２の仮想線で囲まれた部分において、カウンター６１，６３やセレクタ６４，６６を持たない一方、エンコードサブＱデータ６７の挿入タイミングを生成する回路を持つことになる。このタイミング生成回路は、例えば、Ａｄｒ０，１のデータ生成個数を示すカウンタ値が予め設定された生成開始セクタの数値になったか否かの判断手段（比較回路）、及びこの生成開始セクタの数値になってから更に上記カウンタ値が生成サイクル数となったか否かを判断する判断手段（比較回路）等から成る。また、この実施の形態ではコマンドの記述が図３に示すごとくなっているので、Ａｄｒ２サブコードＱデータ生成部５２が備えるアドレス生成回路の初期値は“１０”となる。生成開始セクタおよび生成サイクルを示す情報は、Ａｄｒ２の記述においてユーザーにより設定することができる。
【００６１】
Ａｄｒ３サブコードＱデータ生成部５３は、時間情報以外の情報を示している場合のサブコード構成データの自動生成部であり、ＡｄｒがＡｄｒ３であるときの自動生成用データ６０からサブコードＱデータ６７を生成する。また、生成開始セクタおよび生成サイクルの設定によりＡｄｒ３のエンコードサブＱデータ６７の挿入タイミングを生成してこれをセレクター７８に与える。従って、その回路構成は図２の仮想線で囲まれた部分において、カウンター６１，６３やセレクタ６４，６６を持たない一方、エンコードサブＱデータ６７の挿入タイミングを生成する回路を持つことになる。このタイミング生成回路は、例えば、Ａｄｒ０，１のデータ生成個数を示すカウンタ値が予め設定された生成開始セクタの数値になったか否かの判断手段（比較回路）、及び、この生成開始セクタの数値になってから更に上記カウンタ値が生成サイクル数となったか否かを判断する判断手段（比較回路）等から成る。また、この実施の形態ではコマンドの記述が図３に示すごとくなっているので、Ａｄｒ３サブコードＱデータ生成部５３が備えるアドレス生成回路の初期値は“３０”となる。
【００６２】
Ａｄｒ５サブコードＱデータ生成部５４は、時間情報以外の情報を示している場合のサブコード構成データの自動生成部であり、ＡｄｒがＡｄｒ５であるときの自動生成用データ６０からサブコードＱデータ６７を生成する。また、生成開始セクタおよび生成サイクルの設定によりＡｄｒ３のエンコードサブＱデータ６７の挿入タイミングを生成してこれをセレクター７８に与える。従って、その回路構成は図２の仮想線で囲まれた部分において、カウンター６１，６３やセレクタ６４，６６を持たない一方、エンコードサブＱデータ６７の挿入タイミングを生成する回路を持つことになる。このタイミング生成回路は、例えば、Ａｄｒ０，１のデータ生成個数を示すカウンタ値が予め設定された生成開始セクタの数値になったか否かの判断手段（比較回路）、及び、この生成開始セクタの数値になってから更に上記カウンタ値が生成サイクル数となったか否かを判断する判断手段（比較回路）等から成る。また、この実施の形態ではコマンドの記述が図３に示すごとくなっているので、Ａｄｒ５サブコードＱデータ生成部５４が備えるアドレス生成回路の初期値は“５０”となる。
【００６３】
セレクター７８は、上述の挿入タイミングの信号を得たとき、当該信号を送出したサブコードＱ生成部５２，５３，５４のいずれかからのサブコードＱデータ６７を選択して出力する。このようして選択出力されるエンコードサブＱデータ６７は各フレーム毎にラッチされ、このラッチされたデータに対してＣＲＣ演算器６９はＣＲＣ６８を計算し付加する。
【００６４】
サブコードＰトグル生成部５５は、サブコードＰデータの自動生成部であり、図２において一点鎖線で示しているように、Ｐトグル部７６とセレクター７７とから成る。Ｐトグル部７６は、２Ｈｚでトグルするデータ、即ち、１秒間にＨｉｇｈとＬｏｗを各々２回繰り返していく信号を生成する。セレクター７７は、上記の２Ｈｚでトグルするデータか又は、各フレーム毎のデータ、即ち各フレーム毎に生成される自動生成用データ６０のＳｕｂＰデータ中の７ビットデータ（ＰＭＳＢ）を選択する。ＰＴＧＬ＝１（ＳｕｂＰに格納される８ビットデータ中の所定のビットが１）のときには、２Ｈｚでトグルするデータが選択され、ＰＴＧＬ＝０（ＳｕｂＰに格納される８ビットデータ中の所定のビットが０）のときには、ＳｕｂＰデータ中の７ビットデータ（ＰＭＳＢ）が選択される。
【００６５】
セレクター７３には、上記のセレクター７７の出力とセレクター７４にて選択された出力とが入力される。セレクター７３は、ｕｓｅ ＰＭＳＢ＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビットが１）のとき、ＳｕｂＰデータ中の７ビットデータ（ＰＭＳＢ）をエンコードサブＰデータとして出力する。一方、ｕｓｅ ＰＭＳＢ＝０（ＭＯＤＥに格納される８ビットデータ中の所定ビットが０）のとき、ページングエリア４５に格納されているＰの値（セレクター７４にて選択される）をエンコードサブＰデータとして出力する。つまり、上記の２Ｈｚでトグルするデータか、各フレーム毎のデータか、又はページングエリア４５中のデータのいずれかが選択さることになる。
【００６６】
他のサブコードデータ（Ｒ〜Ｗ）は、ＥＦＭエンコーダ７０からのリクエスト（ＥＳＵＢＲＥＱＢ）ごとにカウントされるオフセットカウンター７１の値により、９６バイト中からセレクター７２，７４により選択される。選択された１バイトは、エンコードサブコードシリアルデータとしてＥＦＭエンコーダ７０に出力される。
【００６７】
以上説明したように、上記の構成であれば、時間情報を示している場合のサブコード構成データ（Ａｄｒ０，１）を自動生成するＡｄｒ０，１サブコードＱデータ生成部５１と、時間情報以外の情報を示している場合のサブコード構成データ（Ａｄｒ２，３，５）を自動生成するサブコードＱデータ生成部５２，５３，５４とが個別に動作するため、Ａｄｒ０，１サブコードＱデータ生成部５１においては、時間情報以外の情報を示している場合のサブコード構成データの生成の有無に関わらずインクリメンタルにデータ生成を行うことができ、サブコードＱデータ生成部５２，５３，５４においては、上記のインクリメンタルなデータ生成に影響を与えずに個別にサブコード構成データを生成し、セレクター７８によって前記生成部５２，５３，５４の出力が所望のタイミングで自動挿入されることになるから、ＤＲＡＭ５９に対するアクセス頻度を格段に少なくすることができる（図４（ａ）参照）。
【００６８】
また、エンコード時に音楽データ等のサブコードＰデータを２Ｈｚでトグルさせることを要求される場合でも、サブコードＰトグル生成部５５を備えたことにより、セクター数（７５セクターで１秒）を管理してトグルの度にデータ設定するといった不具合（メモリアクセス頻度の上昇）を回避できる。
【００６９】
また、図３に示したごとく、コマンドの記述領域を、Ａｄｒ０，１領域、Ａｄｒ２領域、Ａｄｒ３領域、Ａｄｒ５領域のごとく分けて、各領域にコマンドを集合的に記述することができるから、コマンドの記述が容易であり、ＤＲＡＭ５９への記述を含めてサブコードデータ生成回路とみるとき、サブコードデータ生成回路の製造が容易であるという利点がある。
【００７０】
【発明の効果】
以上説明したように、この発明によれば、時間情報を示している場合と時間情報以外の情報を示している場合とがあるサブコード構成データを含んで成るサブコードデータを生成するときでも、前記時間情報を示している場合のサブコード構成データの自動生成サイクルが途切れるのを極力回避することができ、メモリアクセス頻度を低くしてデータ処理速度を向上させることができる。また、コマンドの記述が容易であることにより、このコマンドの記述を含めてサブコードデータ生成回路とみるとき、サブコードデータ生成回路の製造が容易であるという利点がある。また、所定の周波数でトグルするサブコード構成データを、メモリアクセスの頻度を上昇させることなしに生成できるという効果を奏する。
【図面の簡単な説明】
【図１】この実施の形態のサブコードデータ生成回路の概略のブロック図である。
【図２】この発明のサブコードＰ，Ｑデータの生成の構成を示した図である。
【図３】この実施の形態のコマンド記述例を示した説明図である。
【図４】Ａｄｒ２の挿入タイミング例を示した説明図である。
【図５】先行する技術であるデータ処理回路におけるコマンド記述例を示した説明図である。
【図６】先行する技術であるデータ処理回路のブロック図である。
【図７】図６のデータ処理回路のバッファＲＡＭの構成を示す説明図である。
【図８】図７のバッファＲＡＭのフォーマット例を示す説明図である。
【図９】図７のバッファＲＡＭのページ更新制御の内容を示すフローチャートである。
【図１０】図６のデータ処理回路におけるシステムコントーラインターフェースとＤＲＡＭコントローラとバッファマネージャとの関係を示すブロック図である。
【図１１】図６のデータ処理回路におけるデコード時の信号フローを示す図である。
【図１２】図６のデータ処理回路におけるエンコード時の信号フローを示す図である。
【図１３】図６のデータ処理回路におけるサブコードＰ，Ｑデータの生成の構成を示す説明図である。
【図１４】図７のバッファＲＡＭのバッファリングエリア構成を示す説明図である。
【図１５】図６のデータ処理回路において生成されたサブコードＰ，Ｑデータと他のサブコード構成データとを合わせる様子を示した説明図である。
【符号の説明】
５０ サブコード構成データ生成回路群
５１ Ａｄｒ０，１サブコードＱデータ生成部
５２ Ａｄｒ２サブコードＱデータ生成部
５３ Ａｄｒ３サブコードＱデータ生成部
５４ Ａｄｒ５サブコードＱデータ生成部
５５ サブコードＰトグル生成部
５６ ＥＦＭ出力部
５７ バッファマネージャ
５８ ＤＲＡＭコントローラ
５９ ＤＲＡＭ
６０ 自動生成用データ
６１ ＲＴＩＭカウンター
６２ ＺＥＲＯカウンター
６３ ＡＴＩＭカウンター
６４ セレクター
６５ セレクター
６６ セレクター
６７ エンコードサブＱデータ
７１ オフセットカウンター
７２ セレクター
７３ セレクター
７４ セレクター
７６ Ｐトグル部
７７ セレクター
Claims (4)
- 時間情報を示している場合と時間情報以外の情報を示している場合とがあるサブコード構成データを含んで成るサブコードデータを生成するサブコードデータ生成回路において、前記時間情報を示している場合のサブコード構成データの自動生成用の第１の生成部と、前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用の第２の生成部と、前記第１の生成部および第２の生成部の出力を選択する選択手段とを備え、前記第２の生成部は、複数種類の時間情報以外の情報を示している場合のサブコード構成データをそれぞれ生成する複数の生成部を有し、前記第１の生成部および前記第２の生成部に含まれる複数の生成部は各々別の回路で構成され、前記選択手段は、前記時間情報以外の情報を示している場合のサブコード構成データを、その種類に応じて各々所定数の時間情報を示しているサブコード構成データが生成される毎に挿入するように前記第２の生成部の出力を選択することを特徴とするサブコードデータ生成回路。
- 前記第２の生成部を２以上個別に備えていることを特徴とする請求項１に記載のサブコードデータ生成回路。
- 時間情報を示している場合と時間情報以外の情報を示している場合とがあるサブコード構成データを含んで成るサブコードデータを生成するサブコードデータ生成回路において、前記時間情報を示している場合のサブコード構成データの自動生成用の第１の生成部と、前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用の第２の生成部と、前記第１の生成部および第２の生成部の出力を選択する選択手段と、前記サブコード構成データの自動生成用のコマンドが記述されるメモリとを備え、
前記メモリの第１の領域には前記時間情報を示している場合のサブコード構成データの自動生成用のコマンドが集合的に記述され、前記メモリの第２の領域には前記時間情報以外の情報を示している場合のサブコード構成データの自動生成用のコマンドが集合的に記述されており、前記第２の生成部は、複数種類の時間情報以外の情報を示している場合のサブコード構成データをそれぞれ生成する複数の生成部を有し、前記第１の生成部および前記第２の生成部に含まれる複数の生成部は各々別の回路で構成され、前記選択手段は、前記時間情報以外の情報を示している場合のサブコード構成データを、その種類に応じて各々所定数の時間情報を示しているサブコード構成データが生成される毎に挿入するように第２の生成部の出力を選択することを特徴とするサブコードデータ生成回路。 - 前記第２の生成部を２以上個別に備えるとともに、前記メモリの第２の領域を前記２個以上の第２生成部に対応させて複数備え、各第２の領域にその記述されるべきコマンドが集合的に記述されていることを特徴とする請求項３に記載のサブコードデータ生成回路。
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