JP3593159B2 - クロック発振回路を備えた受信機 - Google Patents
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Description
【産業上の利用分野】
本発明は、クロック発振回路を備えた受信機に関し、特に、CPU等のロジック回路駆動用のクロック発振回路出力の高調波等が受信機の受信帯域周波数と一致またはその近傍周波数となる場合の不具合を解消することができる受信機に関する。
【0002】
【従来技術】
クロック発振回路を備えた受信機としては、例えばセルコール受信機をはじめとして、セルラ用無線機や自動車用携帯無線機、あるいはコードレス電話用無線機等多くのものが考えられ、近年においてはほとんどの受信機がCPUを有することから、そのためのシステムクロック発振回路は不可欠のものとなりつつある。
しかし、上記システムクロック出力は多くの高調波を含んでいることから、その成分が受信帯域に混入すると受信機の受信機能の妨害となる。特に、受信機がPSKやFSK等のデジタルデータ受信機である場合は、上記高調波成分により復調ビットが誤った値となり、データ誤りが頻発することになる。
【0003】
従来、この不具合を解決するための方法として例えば特開平4−320102に提案されたものがある。この方法は、システムクロック発振回路の発振周波数を三角波でFM変調することによって単位時間当たりに受信機の妨害となる周波数成分の平均電力を小さくして妨害程度を軽減しようとするものである。
しかしながら、上記特開平4−320102のようにシステムクロック発振回路出力を三角波等により変調する方法では、三角波発生回路が必要となり回路の複雑化をまねくのみならず、不要な雑音の発生のおそれが生じる問題があった。
【0004】
【目的】
本発明は、上記事情に鑑みてなされたものであって、CPU等のロジック回路駆動用のクロック発振回路出力の高調波等が受信機の受信帯域周波数と一致しまたはその近傍周波数となる場合の不具合を解消することができる簡単な構成の受信機を提供することを目的とする。
【0005】
【発明の概要】上記目的を達成するため、本発明は、ロジック回路用のクロック発振回路を備えた受信機において、上記クロック発振回路には発振周波数変更手段を備えると共に、上記受信機の復調出力信号が所定期間"H"または"L"のいずれか一方であることを検出した際に上記クロック発振回路の出力周波数を変更する様にしたことを特徴とする。
【0006】
【実施例】
以下、図面に示した実施例に基づいて本発明を詳細に説明する。
図1は本発明に係るクロック発振回路を備えた受信機の一実施例の要部ブロック構成図である。
同図において、1はインバータを増幅器として用いたコルピッツ型水晶発振回路であって、インバータ2の入力端とアース間にコンデンサC1 を、また出力端とアース間にバリキャップ(可変客量ダイオード)D1 を、インバータ2の入出力端子間に水晶振動子Xを接続したものである。
さらに、前記バリキャップD1 の両端には抵抗Rを介して制御電圧発生部3が接続され、この制御電圧発生部3には受信データ判定回路4が接続され、この受信データ判定回路4には受信機5の復調回路ブロックの出力が供給されるようになっている。
【0007】
上記構成のクロック発振回路を備えた受信機の基本的な動作について説明する。
通常は前記インバータクロック発振回路1のバリキャップD1 には所定の電圧が印加され、所定の発振周波数信号を発生し、図示を省略した波型成形回路や必要に応じて挿入される分周器等によってクロック信号とし、所望のロジック回路あるいはCPU等のシステムクロックとして利用される。
また、受信機5には図示を省略した受信高周波回路や局部発振回路、混合回路、フィルタ回路、中間周波信号増幅回路、復調回路、符号判定回路等が備えられている。
前記ロジック回路は、例えば受信チャネル制御やページャ等にあっては、フレーム同期受信の制御その他複雑な機能制御を行う。また携帯電話装置等にあっては、マルチセルラゾーン(基地局の選択)や制御信号の解読等を行うこともある。
むしろ近年の無線送受信機にあってはロジック回路とシステムクロック発振回路を備えたものが一般的である。
【0008】
このようにシステムクロック発振回路を備えた受信機では、発生したクロック信号そのもの、あるいはその高調波が、受信チャネル周波数と一致、またはその近傍の周波数の妨害波となることがある。この場合、受信チャネル信号の受信電界強度が小さいとき、あるいは妨害波レベルが大きいとき、正常な受信を妨げることとなる。
【0009】
ここで、妨害波が受信チャネルに混入すると、その結果が、受信機の復調出力に現れる。例えば、その受信機がFSKやPSK変調波を受信するものである場合は、システムクロック出力に基づいて妨害波の混入により復調出力ビット列が、全て“1”または全て“0”となる。
【0010】
本発明は、このような現象を利用して、受信機5の復調出力中に全て“0”または全て“1”のビット値が出現した場合には、クロック発振回路出力が受信機に妨害を与えたものと判定して、上記受信データ判定回路4から出力を発生し、上記制御電圧発生部3に供給する。上記制御電圧発生部3ではクロック発振回路1のバリキャップD1 に供給する電圧をわずかに変化させることによって、クロック発振回路1の発振周波数を変化させる。この発振周波数の変化制御を行えば、クロック発振回路出力の受信機に対する妨害が解消される。
【0011】
なお、クロック発振回路の周波数の変化量は、システムクロック周波数の許容周波数偏差以内とすれば問題はない。
さらに、システムクロック発振周波数に周波数偏差の制限がない場合も考えられるから、その場合の変化量は適宜決定することができる。
また、周波数を変化させる方法は、△fだけ増加する場合と減ずる場合、さらには変化量△fの値についても自由度があるから最初所定量変化させて、上述した受信機の復調出力のビット値の列を判定し、もし、変化した後も受信妨害が有りと判定された場合は、さらに△fの量を変更するか、逆方向に変化させて妨害のない周波数を捜査するように構成すればよい。
【0012】
図2は本発明の変形例を示すブロック構成図であり、受信データ判定回路については少し詳細に図示している。
この変形例に示す構成は、インバータ発振回路10が、インバータ2と、その入出力端に接続した水晶振動子Xと、コンデンサC1 、C2 とから成り、周波数を変更するための手段としてコンデンサC1 に並列に、コンデンサC3 とバリキャップD2 との直列回路を挿入すると共に、前記バリキャップD2 に抵抗Rを介して制御電圧発生部30の出力電圧を供給するように構成したものである。
【0013】
また、受信データ判定回路40は、受信機50の復調出力信号からデータクロック信号を抽出するビット同期回路41と、該データクロック信号によって制御されるN段シフトレジスタ42と、このシフトレジスタ42のN個の出力を入力するAND回路43およびNAND回路44と、これら2つの回路43、44の出力を入力するOR回路45とを備える。
また、制御電圧発生部30はフリップフロップ回路31を含み、前記受信データ判定回路40のOR回路45の出力によって出力電圧が高電位かまたは低電位になる。
【0014】
次に、図2に示す回路の動作を説明する。
今、受信機50がPSKあるいはFSK等のデジタルデータ受信機であると考えると、その復調出力信号は“H”と“L”が混在したデジタル信号となる。
しかし、もし妨害波が存在し、正常なデータの復調ができない場合は、復調出力ビット値が全て“H”または“L”になる。
また、復調信号中にはビット同期信号が含まれることが多く、ビット同期回路41においてこの信号からデータクロック信号を抽出するかあるいは、内蔵したクロック発振回路出力をビット同期信号に同期させることによってデータクロックを生成する。
【0015】
前記N段シフトレジスタ42にはこのデータクロックが供給され、同時に受信機50の復調信号が入力される。従って、もし受信機の復調出力のNビット分が全て“H”または“L”の場合は、AND回路43またはNAND回路44のいづれか一方が“H”となり、OR回路45の出力が発生してフリップフロップ31に入力される。以上のように、受信機50の復調出力のNビット分が全て“H”または“L”の場合にインバータ発振回路のバリキャップD2 に印加される電圧が変化することから、その発振周波数が変更される。
【0016】
インバータ発振回路の出力が受信機の妨害波となる例としては、例えば、受信周波数がfCH、受信帯域幅がfBW、システムクロック周波数がf1 とすると、
fCH−fBW/2≦N・f1 ≦fCH+fBW/2 …(1)
の関係にある場合に妨害波となり、受信障害を生ずることがある。
受信妨害となるとき、上述した制御によってシステムクロック周波数を変更すれば、妨害を回避することができる。
なお、以上本発明の一実施例について説明したが、本発明の実施にあたってはこの例に限らず手段の変形が可能であって、システムクロック発振回路はインバータ回路に限らず周波数を可変できる種々の発振回路に置換することができる。また、受信データ判定回路および制御電圧発生部も他の回路で代用できることは言うまでもない。
【0017】
【発明の効果】
本発明は以上説明したように構成し、かつ、制御するので、クロック発振回路を有する受信機においてクロック発振回路出力が受信機の妨害波となる不具合を回避し、常に正常な受信が可能となる。
【図面の簡単な説明】
【図1】本発明によるクロック発振回路を備えた受信機の一実施例を示す概略ブロック構成図である。
【図2】図1に示したクロック発振回路を備えた受信機の変形例の回路構成図である。
【符号の説明】
1、10…システムクロック発振回路、 2…インバータ、
3、30…制御電圧発生部、 4、40…受信データ判定回路、
5、50…受信機、 31…フリップフロップ回路、
41…ビット同期回路、 42…シフトレジスタ、
43…AND回路、 44…NAND回路、
45…OR回路、 C1 、C2 、C3 …コンデンサ、
D1 、D2 …バリキャップ、 R…抵抗、
Claims (2)
- ロジック回路用のクロック発振回路を備えた受信機において、上記クロック発振回路には発振周波数変更手段を備えると共に、上記受信機の復調出力信号が所定期間 " H " または " L " のいずれであるかを検出する検出手段とを備え、該検出手段により復調出力信号が上記所定期間 " H " または " L " のいずれか一方であることを検出した際に上記クロック発振回路の出力周波数を変更する様にしたことを特徴とするクロック発振回路を備えた受信機。
- ロジック回路用クロック発振回路を備え、FSKまたはPSK等のデジタル符号を受信可能な受信機において、上記クロック発振回路には発振周波数変更手段を備えると共に、上記受信機の復調出力の所要ビット数の各値が全て“1”または全て“0”のいづれであるかを検出する手段とを備え、該検出の結果、所要ビット値が全て“1”または全て“0”である場合に、上記クロック発振回路の出力周波数を変更することを特徴とするクロック発振回路を備えた受信機。
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JP26308494A JP3593159B2 (ja) | 1994-10-03 | 1994-10-03 | クロック発振回路を備えた受信機 |
Applications Claiming Priority (1)
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JPH08102689A JPH08102689A (ja) | 1996-04-16 |
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Family Applications (1)
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JP26308494A Expired - Lifetime JP3593159B2 (ja) | 1994-10-03 | 1994-10-03 | クロック発振回路を備えた受信機 |
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JP2000341165A (ja) | 1999-05-25 | 2000-12-08 | Matsushita Electric Ind Co Ltd | 通信装置、通信方法および記録媒体 |
-
1994
- 1994-10-03 JP JP26308494A patent/JP3593159B2/ja not_active Expired - Lifetime
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