JP3539443B2

JP3539443B2 - クロック発振回路を備えた受信機

Info

Publication number: JP3539443B2
Application number: JP25944294A
Authority: JP
Inventors: 和幸天野; 利康高杉
Original assignee: 東洋通信機株式会社
Priority date: 1994-09-29
Filing date: 1994-09-29
Publication date: 2004-07-07
Anticipated expiration: 2019-07-07
Also published as: JPH08102688A

Description

【０００１】
【産業上の利用分野】
本発明は、クロック発振回路を備えた受信機に関し、特に、ＣＰＵ等のロジック回路駆動用のクロック発振回路出力の高調波等が受信機の受信帯域周波数と一致またはその近傍周波数となる場合の不具合を受信すべきデータをそこなわずに解消することができる受信機に関する。
【０００２】
【従来技術】
クロック発振回路を備えた受信機としては、例えばセルコール受信機をはじめとして、セルラ用無線機や自動車用携帯無線機、あるいはコードレス電話用無線機等多くのものが考えられ、近年においてはほとんどの受信機がＣＰＵを有することから、そのためのシステムクロック発振回路は不可欠のものとなりつつある。
しかし、上記システムクロック出力は多くの高調波を含んでいることから、その成分が受信帯域に混入すると受信機の受信機能の妨害となる。特に、受信機がＰＳＫやＦＳＫ等のデジタルデータ受信機である場合は、上記高調波成分により復調ビットが誤った値となり、データ誤りが頻発することになる。
【０００３】
従来、この不具合を解決するための方法として例えば特開平４−３２０１０２に提案されたものがある。この方法は、システムクロック発振回路の発振周波数を三角波でＦＭ変調することにより単位時間当たりに受信機の妨害となる周波数成分の平均電力を小さくして妨害程度を軽減しようとするものである。
しかしながら、上記特開平４−３２０１０２のようにシステムクロック発振回路出力を三角波等により変調する方法では、三角波発生回路が必要となり回路の複雑化をまねくのみならず、不要な雑音の発生のおそれが生じる問題があった。
【０００４】
【目的】
本発明は、上記事情に鑑みてなされたものであって、ＣＰＵ等のロジック回路駆動用のクロック発振回路出力の高調波等が受信機の受信帯域周波数と一致またはその近傍周波数となる場合の不具合を受信すべきデータを損なわずに解消することができる受信機を提供することを目的とする。
【０００５】
【発明の概要】
上記目的を達成するため、本発明は、ロジック回路用のクロック発振回路を備えた受信機において、上記クロック発振回路には発振周波数変更手段を備えると共に、受信すべきデータの受信タイミングより所定期間だけ早く上記受信機を立ち上げる立ち上げ手段と、上記受信機の復調出力信号が上記所定期間"Ｈ"または"Ｌ"のいずれか一方であることを検出した際に上記クロック発振回路の出力周波数を変更する様にしたことを特徴とする。
【０００６】
【実施例】
以下、図面に示した実施例に基づいて本発明を詳細に説明する。
図１は本発明に係るクロック発振回路を備えた受信機の一実施例の要部ブロック構成図である。
同図において、１はインバータを増幅器として用いたコルピッツ型水晶クロック発振回路であって、インバータ２の入力端とアース間にコンデンサＣ₁ を、また出力端とアース間にバリキャップ（可変客量ダイオード）Ｄ₁ を、インバータ２の入出力端子間に水晶振動子Ｘを接続したものである。
【０００７】
さらに、前記バリキャップＤ₁ の両端には抵抗Ｒを介して制御電圧発生部３が接続され、この制御電圧発生部３には受信データ判定回路４が接続され、この受信データ判定回路４には受信機５の復調回路ブロックの出力側および受信機立ち上げ回路６が接続されるようになっている。
上記構成のクロック発振回路を備えた受信機の基本的な動作について以下に説明する。
通常は上記インバータクロック発振回路１のバリキャップＤ₁ には所定の電圧が印加され、所定の発振周波数信号を発生し、図示を省略した波型成形回路や必要に応じて挿入される分周器等によってクロック信号とされ、所望のロジック回路あるいはＣＰＵ等のシステムクロックとして利用される。
【０００８】
また、上記受信機５には図示を省略した受信高周波回路や局部発振回路、混合回路、フィルタ回路、中間周波信号増幅回路、復調回路、符号判定回路等が備えられている。
前記ロジック回路は、例えば受信チャネル制御やページャ等にあっては、フレーム同期受信の制御その他複雑な機能制御を行う。また携帯電話装置等にあっては、マルチセルラゾーン（基地局の選択）や制御信号の解読等を行うこともある。
むしろ近年の無線送受信機にあってはロジック回路とシステムクロック発振回路を備えたものが一般的である。
【０００９】
このようにシステムクロック発振回路を備えた受信機では、発生したクロック信号そのもの、あるいはその高調波が、受信チャネル周波数と一致、またはその近傍の周波数の妨害波となることがある。この場合、受信チャネル信号の受信電界強度が小さいとき、あるいは妨害波レベルが大きいとき、正常な受信を妨げることとなる。
ここで、妨害波が受信チャネルに混入すると、その結果が、受信機の復調出力に現れる。例えば、その受信機がＦＳＫやＰＳＫ変調波を受信するものである場合は、システムクロック出力に基づいて妨害波の混入により復調出力ビット列が、全て“１”または全て“０”となる。
【００１０】
本発明は、このような現象を利用して、上記受信機５の復調出力中に全て“０”または全て“１”のビット値が出現した場合には、クロック発振回路出力が受信機に妨害を与えたものと判定する。しかし、ここで、上記受信機５が受信すべきデータの復調出力中に上記判定が行われた場合、上記受信すべきデータが損なわれてしまう。そこで、本発明では、図２に示す様に、上記受信機立ち上げ回路６によって上記受信すべきデータの受信タイミングより所定期間Ｔ₁ だけ早く上記受信機５を立ち上げ、その所定期間Ｔ₁ における上記受信機５よりの復調出力を用いて上記判定を行う様にしている。
【００１１】
すなわち、上記所定期間Ｔ₁ における上記受信機５の復調出力に全て“０”または全て“１”のビット値が出現した場合、上記受信データ判定回路４から出力を発生し、上記制御電圧発生部３に供給する。上記制御電圧発生部３ではクロック発振回路１のバリキャップＤ₁ に供給する電圧をわずかに変化させることによって、クロック発振回路１の発振周波数を変化させる。この発振周波数の変化制御を行えば、クロック発振回路出力の受信機５に対する妨害が上記受信すべきデータの受信直前までに解消される。
なお、クロック発振回路の周波数の変化量は、システムクロック周波数の許容周波数偏差以内とすれば問題はない。
【００１２】
さらに、システムクロック発振周波数に周波数偏差の制限がない場合も考えられるから、その場合の変化量は適宜決定することができる。
また、周波数を変化させる方法は、△ｆだけ増加する場合と減ずる場合、さらには変化量△ｆの値についても自由度があるから最初所定量変化させて、上述した受信機の復調出力のビット値の列を判定し、もし、変化した後も受信妨害が有りと判定された場合は、さらに△ｆの量を変更するか、逆方向に変化させて妨害のない周波数を捜査するように構成すればよい。
【００１３】
図３は本発明の変形例を示すブロック構成図であり、受信データ判定回路および受信機立ち上げ回路については少し詳細に図示している。
この変形例に示す構成は、インバータ発振回路１０が、インバータ２と、その入出力端に接続した水晶振動子Ｘと、コンデンサＣ₁ 、Ｃ₂ とから成り、周波数を変更するための手段としてコンデンサＣ₁ に並列に、コンデンサＣ₃ とバリキャップＤ₂ との直列回路を挿入すると共に、前記バリキャップＤ₂ に抵抗Ｒを介して制御電圧発生部３０の出力電圧を供給するように構成したものである。
【００１４】
また、受信データ判定回路４０は、受信機５０の復調出力信号からデータクロック信号を抽出するビット同期回路４１と、該データクロック信号および後述する受信機立ち上げ回路６０よりの所定期間Ｔ₁ を示す信号とを入力するＡＮＤ回路４２と、上記ＡＮＤ回路４２よりの出力によって制御されるＮ段シフトレジスタ４３と、このシフトレジスタのＮ個の出力を入力するＡＮＤ回路４４およびＮＡＮＤ回路４５と、これら２つの回路４４、４５の出力を入力するＯＲ回路４６とを備える。
【００１５】
次に、受信機立ち上げ回路６０は、受信機５０を、受信すべきデータの受信タイミングより所定期間Ｔ₁ だけ早く立ち上げるタイミング信号を出力する受信タイミング発生回路６１と、上記受信タイミング発生回路６１よりの立ち上げタイミング信号の入力から所定期間Ｔ₁ に相当するパルス信号を上記ＡＮＤ回路４２へ出力するタイマ６２とを備える。
また、制御電圧発生部３０はフリップフロップ回路３１を含み、前記受信データ判定回路４０のＯＲ回路４６の出力によって出力電圧が高電位かまたは低電位になる。
【００１６】
次に、図３に示す回路の動作を説明する。
まず、上記受信機立ち上げ回路６０の受信タイミング発生回路６１よりのタイミング信号により、上記受信機５０が受信すべきデータの受信タイミングより所定期間Ｔ₁ だけ早く立ち上げられる。ここで、上記受信機５０がＰＳＫあるいはＦＳＫ等のデジタルデータ受信機であると考えると、その復調出力信号は“Ｈ”と“Ｌ”が混在したデジタル信号として現れるが、もし妨害波が存在する場合は、復調出力ビット値が全て“Ｈ”または“Ｌ”になる。
そして、復調信号中にはビット同期信号が含まれることが多く、ビット同期回路４１においてこの信号からデータクロック信号を抽出するか、あるいは内蔵したクロック発振回路出力をビット同期信号に同期させることによってデータクロックを生成する。
【００１７】
上記ビット同期回路４１よりのデータクロック信号は、上記ＡＮＤ回路４２の一方の入力端子に入力される。それと共に、上記ＡＮＤ回路４２のもう一方の入力端子には、上記タイマ６２より、上記受信タイミング発生回路６１よりのタイミング信号の入力から上記所定期間Ｔ₁ に相当するパルス信号が入力される。
従って、上記ＡＮＤ回路４２よりは上記所定期間Ｔ₁ における上記データクロック信号が出力されることとなる。前記Ｎ段シフトレジスタ４３には上記ＡＮＤ回路４２よりのデータクロックが供給され、同時に上記受信機５０の復調信号が入力される。従って、もし上記受信機５０の復調出力の上記所定期間Ｔ₁ ビット分が全て“Ｈ”または“Ｌ”の場合は、上記ＡＮＤ回路４４またはＮＡＮＤ回路４５のいづれか一方が“Ｈ”となり、ＯＲ回路４６の出力が発生してフリップフロップ３１に入力される。
【００１８】
以上のように、上記受信機５０の復調出力の所定期間Ｔ₁ ビット分が全て“Ｈ”または“Ｌ”の場合にインバータ発振回路１０のバリキャップＤ₂ に印加される電圧が変化することから、その発振周波数が変更される。
従って、上記所定期間Ｔ₁ 後に上記受信機５０によって受信すべきデータが受信されても、上記インバータ発振器１０の出力が上記受信機５０の妨害波となることはない。
上記インバータ発振回路１０の出力が受信機５０の妨害波となる例としては、例えば、受信周波数がｆ_CH、受信帯域幅がｆ_BW、システムクロック周波数がｆ₁ とすると、
ｆ_CH−ｆ_BW／２≦Ｎ・ｆ₁ ≦ｆ_CH＋ｆ_BW／２ …（１）
の関係にある場合に妨害波となり、受信障害を生ずることがある。
受信妨害となるとき、上述した制御によってシステムクロック周波数を変更すれば、妨害を回避することができる。
【００１９】
なお、以上本発明の一実施例について説明したが、本発明の実施にあたってはこの例に限らず手段の変形が可能であって、システムクロック発振回路はインバータ回路に限らず周波数を可変できる種々の発振回路に置換することができる。また、受信データ判定回路および制御電圧発生部も他の回路で代用できることは言うまでもない。
【００２０】
【発明の効果】
本発明は以上説明したように構成し、かつ、制御するので、クロック発振回路を有する受信機において、受信すべきデータを損なわずにクロック発振回路出力が受信機の妨害波となる不具合を回避し、常に正常な受信が可能となる。
【図面の簡単な説明】
【図１】本発明によるクロック発振回路を備えた受信機の一実施例を示す概略ブロック構成図である。
【図２】図１に示した受信機の立ち上げタイミングを示す図である。
【図３】図１に示したクロック発振回路を備えた受信機の変形例の回路構成図である。
【符号の説明】
１、１０…システムクロック発振回路、２…インバータ、
３、３０…制御電圧発生部、４、４０…受信データ判定回路、
５、５０…受信機、６、６０…受信機立ち上げ回路、
３１…フリップフロップ回路、４１…ビット同期回路、
４２、４４…ＡＮＤ回路、４３…シフトレジスタ、
４５…ＮＡＮＤ回路、４６…ＯＲ回路、
６１…受信タイミング発生回路、６２…タイマ、
Ｃ₁ 、Ｃ₂ 、Ｃ₃ …コンデンサ、Ｄ₁ 、Ｄ₂ …バリキャップ、
Ｒ…抵抗、

Claims

ロジック回路用のクロック発振回路を備えた受信機において、上記クロック発振回路には発振周波数変更手段を備えると共に、受信すべきデータの受信タイミングより所定期間だけ早く上記受信機を立ち上げる立ち上げ手段と、上記受信機の復調出力信号が上記所定期間 " Ｈ " または " Ｌ " のいずれであるかを検出する検出手段とを備え、該検出手段により復調出力信号が上記所定期間 " Ｈ " または " Ｌ " のいずれか一方であることを検出した際に上記クロック発振回路の出力周波数を変更する様にしたことを特徴とするクロック発振回路を備えた受信機。
ロジック回路用クロック発振回路を備え、ＦＳＫまたはＰＳＫ等のデジタル符号を受信可能な受信機において、上記クロック発振回路には発振周波数変更手段を備えると共に、受信すべきデータの受信タイミングより所定期間だけ早く上記受信機を立ち上げる立ち上げ手段と、上記所定期間において上記受信機の復調出力の所要ビット数の各値が全て“１”または全て“０”のいづれであるかを検出する手段とを備え、該検出の結果、所要ビット値が全て“１”または全て“０”である場合に、上記クロック発振回路の出力周波数を変更することを特徴とするクロック発振回路を備えた受信機。