JP3580052B2 - Method for manufacturing silicon carbide semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来、炭化珪素(以下、SiCという)半導体装置をトレンチゲート型SiCパワーMOSFETに用いたものが、特開平7−326755号公報、あるいは特開平8−70124号公報に開示されている。このトレンチゲート型SiCパワーMOSFETは、低オン抵抗、高耐圧等の優れた特性を有するものである。図2に、その断面構成を示す。
【0003】
表面の面方位が(0001−)カーボン面である六方晶系の低抵抗層としてのn+ 型単結晶SiCの半導体基板1上に、高抵抗層としてのn− 型エピタキシャル層2と半導体層としてのp型エピタキシャル層3が順次積層されている。
p型エピタキシャル層3内には、n+ ソース領域5が形成され、このn+ ソース領域5とp型エピタキシャル層3を貫通しn− 型エピタキシャル層2に達するトレンチ6が形成されている。トレンチ6内には、ゲート熱酸化膜7が形成され、その上にゲート電極層8(8a、8b)が形成されている。さらに、層間絶縁膜9、n+ ソース領域5の表面、およびp型エピタキシャル層3の表面には、ソース電極層10が形成され、半導体基板1の裏面には、ドレイン電極層11が形成されている。
【0004】
上記構成において、トレンチ6の側面6aでのp型エピタキシャル層3の表面がチャネルとなっており、ゲート電極8に正電圧が印加されてチャネルが形成されると、ソース・ドレイン間に電流が流れる。
上記したトレンチゲート型SiCパワーMOSFETの製造工程の概要を、図3〜図7を用いて説明する。
【0005】
まず、図3に示すように、表面の面方位が(0001−)カーボン面であるn+ 型単結晶SiCの半導体基板1を用意する。そして、その半導体基板1の表面に、CVD法を用いてn− 型エピタキシャル層2とp型エピタキシャル層3を順次積層して、SiC基板(ウェハ)100を構成する。
続いて、図4に示すように、p型エピタキシャル層3に対しマスク材12を用いてイオン注入法によりn+ ソース領域5を形成する。次に、マスク材12を除去した後、図5に示すように、マスク材13を用いて反応性イオンエッチング(RIE)法により、n+ ソース領域5とp型エピタキシャル層3を貫通しn− 型エピタキシャル層2に達するトレンチ6を形成する。
【0006】
次に、図6に示すように、熱酸化法によりゲート熱酸化膜7を形成する。そして、図7に示すように、トレンチ6内を、第1及び第2ポリシリコン層8a、8bにより順次埋め戻す。
この後、CVD法により層間絶縁層9を形成し、ソースコンタクト予定位置のn+ ソース領域5とp型エピタキシャル層3の表面上にあるゲート熱酸化膜7と層間絶縁層9を除去する。そして、n+ ソース領域5とp型エピタキシャル層3及び層間絶縁層9上にソース電極層10を形成するとともに、半導体基板1の裏面にドレイン電極層11を形成して、図2に示すトレンチゲート型SiCパワーMOSFETを完成させる。
【0007】
【発明が解決しようとする課題】
上記したトレンチゲート型SiCパワーMOSFETにおいて、n+ ソース領域5は、ソース電極層10とオーミックコンタクトされる領域であるため、できるだけ低抵抗のものが好ましく、このためにはキャリア濃度を高くする必要がある。
【0008】
本発明者らの検討によれば、上記したn+ ソース領域5は、ドーパントとしてN+ をSiC基板100にイオン注入した後、SiC基板100の温度、すなわち基板温度を1300℃にして真空中あるいはAr雰囲気で活性化アニールすることによって形成することができる。基板温度を1300℃にしているのは、それより高い温度にすると、イオン注入した不純物であるNや母材であるSi、Cがアウトディフュージョンして、良好なオーミックコンタクトが形成できなくなるためである。
【0009】
しかしながら、基板温度を1300℃に抑えていたのでは、活性化アニール時の活性化率を高めることができず、n+ ソース領域5を低抵抗化するための十分なキャリア濃度を得ることができない。
そこで、イオン注入した不純物であるNや母材であるSi、Cがアウトディフュージョンしないようにキャップ膜を形成し、基板温度を1300℃より高くして活性化アニール時の活性化率を高め、キャリア濃度を高くすることが考えられる。例えば、Si基板において活性化アニール時に用いられているSiNやSiO2 のキャップ膜を形成することが考えられる。
【0010】
しかしながら、このようなキャップ膜では、1200℃〜1300℃以上の高温にした場合、キャップ膜が変質する(ばりばりになって壊れる状態になる)ため、SiC基板に対してはキャップ膜として用いることができない。
本発明は上記問題に鑑みたもので、SiC基板にイオン注入を行った後の活性化アニールにおいて、アウトディフュージョンを防止するキャップ膜を形成して、十分なキャリア濃度を得ることができるようにすることを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明においては、SiC基板にドーパントをイオン注入した後、SiC基板を1300℃より高い温度にした状態でSiH 4 、C 3 H 8 を流しながらSiC基板の表面にエピタキシャル膜を形成しつつ活性化アニールを行うことを特徴としている。
【0012】
エピタキシャル膜をキャップ膜とした活性化アニールを行うことにより、基板温度を1300℃より高くしてもキャップ膜が変質することがないため、活性化アニールによって十分なキャリア濃度を得ることができる。また、この発明によれば、エピタキシャル膜の形成と同時に活性化アニールを行うことができる。
【0014】
また、半導体領域が電極層とオーミックコンタクトされる領域である場合には、請求項2に記載のように、活性化アニールを行った後、エピタキシャル膜を酸化によって除去する。この場合、請求項3に記載の発明のように、エピタキシャル膜を2000Å以上3000Å以下の膜厚で形成すれば、アウトディフュージョンを防止するキャップ膜として十分機能させるとともに、活性化アニール後のエピタキシャル膜を容易に除去することができる。
【0015】
請求項4に記載の発明においては、SiC基板にドーパントをイオン注入した後、SiC基板の表面にSiC基板と同一材料の膜を形成し、この膜をキャップ膜として活性化アニールを行うことを特徴としている。SiC基板と同一材料の膜であれば活性化アニール時に変質することがないため、活性化アニールによって十分なキャリア濃度を得ることができる。
【0016】
【発明の実施の形態】
本発明をトレンチゲート型SiCパワーMOSFETの製造方法に適用した実施形態について説明する。
まず、図3に示すSiC基板100を用意する。
そして、図1(a)に示すように、酸化膜を堆積し、パターニングしてマスク材12を形成する。この後、基板温度を700℃以上にしドーパントとしてN+ をイオン注入する。
【0017】
次に、図1(b)に示すように、LP−CVD装置内にSiC基板100を配置し、基板温度を1500℃まで昇温させて、SiH4 、C3 H8 、キャリアガス(H2 ガス)を流し、基板表面にエピタキシャル膜20を成長させる。このエピタキシャル膜20が、イオン注入した不純物であるNや母材であるSi、Cのアウトディフュージョンを防止するキャップ膜として機能する。そして、エピタキシャル膜20を約10秒間堆積させ、その間、基板温度を1500℃に保持して、イオン注入した不純物であるNを活性化させる。図1(a)中の×印は不純物であるNが活性化する前の状態、図1(b)中の丸印は不純物であるNが活性化した状態を示す。そして、基板温度を下げて、SiC基板100をLP−CVD装置から取り出す。
【0018】
この後、図1(c)に示すように、エピタキシャル膜20をドライエッチングあるいは酸化によって除去し、図4に示す状態を得る。
この後は、図5以後の工程を実施し、図2に示すトレンチゲート型SiCパワーMOSFETを完成させる。
なお、エピタキシャル膜20の膜厚としては、2000Å〜3000Åが好ましい。これは、膜厚が薄すぎるとアウトディフュージョンを十分防止できず、逆に厚すぎるとエピタキシャル膜20の除去が困難になるからである。
【0019】
また、図1(b)の工程で、基板温度を1500℃にするものを示したが、基板温度としては1300℃より高く1600℃以下が望ましい。
さらに、上記実施形態では、エピタキシャル膜20の形成と活性化アニールを同時に行うものを示したが、低温でエピタキシャル膜20を形成し、その後、基板温度を1500℃に高め、エピタキシャル膜20をキャップ膜として活性化アニールを行うようにしてもよい。
【0020】
また、イオン注入法により形成される半導体領域は、ソース領域5に限らず、他の半導体領域であってもよい。例えば、上記したMOSFETのセル領域の外周に形成されるガードリングであってもよい。
また、本発明は上記したトレンチゲート型SiCパワーMOSFETの製造方法に限らず、SiC基板にイオン注入して半導体領域を形成するものであれば、他のSiC半導体装置の製造方法にも適用することができる。
【0021】
なお、本明細書において、六方晶系の単結晶SiCの面方位を表す場合、本来ならば所要の数字の上にバーを付した表現をとるべきであるが、表現手段に制約があるため、所要の数字の上にバーを付す表現の代わりに、所要数字の後ろに「−」を付して表現している。
【図面の簡単な説明】
【図1】本発明をトレンチゲート型SiCパワーMOSFETの製造方法に適用した実施形態において、SiC基板100の表面にn+ ソース領域5を形成する工程を説明するための断面図である。
【図2】SiCパワーMOSFETの断面図である。
【図3】SiC基板100を形成する工程を説明するための断面図である。
【図4】SiC基板100の表面にn+ ソース領域5を形成する工程を説明するための断面図である。
【図5】図4に続く製造工程で、トレンチ6を形成する工程を説明するための断面図である。
【図6】図5に続く製造工程で、ゲート熱酸化膜7を形成する工程を説明するための断面図である。
【図7】図6に続く製造工程で、ゲート電極層8(8a、8b)を形成する工程を説明するための断面図である。
【符号の説明】
1…n+ 型単結晶半導体基板、2…n− 型エピタキシャル層、
3…p型エピタキシャル層、5…n+ ソース領域、6…トレンチ、
7…ゲート熱酸化膜、8…ゲート電極層、9…層間絶縁層、
10…ソース電極層、11…ドレイン電極層、20…エピタキシャル膜、
100…SiC基板。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a silicon carbide semiconductor device.
[0002]
[Prior art]
Conventionally, a device using a silicon carbide (hereinafter referred to as SiC) semiconductor device as a trench gate type SiC power MOSFET is disclosed in Japanese Patent Application Laid-Open No. 7-326755 or Japanese Patent Application Laid-Open No. 8-70124. This trench gate type SiC power MOSFET has excellent characteristics such as low on-resistance and high withstand voltage. FIG. 2 shows a cross-sectional configuration thereof.
[0003]
The plane orientation of the surface (0001-) on a
An n + source region 5 is formed in the p-type
[0004]
In the above configuration, the surface of the p-type
The outline of the manufacturing process of the above-described trench gate type SiC power MOSFET will be described with reference to FIGS.
[0005]
First, as shown in FIG. 3, a
Subsequently, as shown in FIG. 4, an n + source region 5 is formed in the p-type
[0006]
Next, as shown in FIG. 6, a gate
Thereafter, an
[0007]
[Problems to be solved by the invention]
In the above-described trench gate type SiC power MOSFET, since the n + source region 5 is a region that is in ohmic contact with the
[0008]
According to the study of the present inventors, the above-mentioned n + source region 5 is formed by ion-implanting N + into the
[0009]
However, if the substrate temperature is suppressed to 1300 ° C., the activation rate during activation annealing cannot be increased, and a sufficient carrier concentration for lowering the resistance of the n + source region 5 cannot be obtained. .
Therefore, a cap film is formed so that the ion-implanted impurities N and the base materials Si and C do not become out-diffused, the substrate temperature is raised to more than 1300 ° C., and the activation rate at the time of activation annealing is increased. It is conceivable to increase the concentration. For example, it is conceivable to form the SiN or SiO 2 cap film used at the time of activation annealing in Si substrate.
[0010]
However, with such a cap film, when the temperature is increased to 1200 ° C. to 1300 ° C. or higher, the cap film is deteriorated (it becomes burred and broken). Can not.
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problem, and forms a cap film for preventing out-diffusion in activation annealing after ion implantation into a SiC substrate so that a sufficient carrier concentration can be obtained. The purpose is to:
[0011]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, after the dopant is ion-implanted into the SiC substrate, the SiH 4 substrate is heated to a temperature higher than 1300 ° C. , C 3 Activation annealing is performed while forming an epitaxial film on the surface of the SiC substrate while flowing H 8 .
[0012]
By performing the activation annealing using the epitaxial film as the cap film, the cap film does not deteriorate even when the substrate temperature is higher than 1300 ° C., so that a sufficient carrier concentration can be obtained by the activation annealing. Further, according to the present invention, activation annealing can be performed simultaneously with the formation of the epitaxial film.
[0014]
Further, when the semiconductor region is a region that is ohmic contact with the electrode layer, as claimed in
[0015]
According to the fourth aspect of the present invention, after the dopant is ion-implanted into the SiC substrate, a film of the same material as the SiC substrate is formed on the surface of the SiC substrate, and activation annealing is performed using this film as a cap film. And If the film is made of the same material as the SiC substrate, there is no deterioration during activation annealing, so that a sufficient carrier concentration can be obtained by activation annealing.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment in which the present invention is applied to a method of manufacturing a trench gate type SiC power MOSFET will be described.
First, the
Then, as shown in FIG. 1A, an oxide film is deposited and patterned to form a
[0017]
Next, as shown in FIG. 1B, the
[0018]
Thereafter, as shown in FIG. 1C, the
Thereafter, the steps after FIG. 5 are performed to complete the trench gate type SiC power MOSFET shown in FIG.
Note that the thickness of the
[0019]
Although the substrate temperature is set to 1500 ° C. in the process of FIG. 1B, the substrate temperature is desirably higher than 1300 ° C. and 1600 ° C. or lower.
Further, in the above embodiment, the formation of the
[0020]
The semiconductor region formed by the ion implantation method is not limited to the
In addition, the present invention is not limited to the above-described method of manufacturing a trench gate type SiC power MOSFET, but may be applied to another method of manufacturing a SiC semiconductor device as long as a semiconductor region is formed by ion implantation into a SiC substrate. Can be.
[0021]
In this specification, when the plane orientation of hexagonal single crystal SiC is to be expressed, a bar should be added to a required number in the original case. Instead of using a bar above the required number, a "-" is added after the required number.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a step of forming an n + source region 5 on the surface of a
FIG. 2 is a sectional view of a SiC power MOSFET.
FIG. 3 is a cross-sectional view for describing a step of forming a
FIG. 4 is a cross-sectional view for explaining a step of forming an n + source region 5 on the surface of a
FIG. 5 is a cross-sectional view for explaining a step of forming a
FIG. 6 is a cross-sectional view for explaining a step of forming a gate
FIG. 7 is a cross-sectional view for explaining a step of forming a gate electrode layer 8 (8a, 8b) in a manufacturing step following FIG.
[Explanation of symbols]
1 ... n + type single crystal semiconductor substrate, 2 ... n − type epitaxial layer,
3 ... p-type epitaxial layer, 5 ... n + source region, 6 ... trench,
7: gate thermal oxide film, 8: gate electrode layer, 9: interlayer insulating layer,
10: source electrode layer, 11: drain electrode layer, 20: epitaxial film,
100 ... SiC substrate.
Claims (4)
前記炭化珪素基板にドーパントをイオン注入した後、前記炭化珪素基板を1300℃より高い温度にした状態でSiH 4 、C 3 H 8 を流しながら前記炭化珪素基板の表面にエピタキシャル膜(20)を形成しつつ活性化アニールを行って前記半導体領域を形成することを特徴とする炭化珪素半導体装置の製造方法。In a method for manufacturing a silicon carbide semiconductor device having (5) a semiconductor region formed by ion implantation on a silicon carbide substrate (100),
After ion implantation of dopant into the silicon carbide substrate, SiH 4 while the silicon carbide substrate to a temperature above 1300 ° C. , C 3 A method for manufacturing a silicon carbide semiconductor device, comprising performing activation annealing while forming an epitaxial film (20) on the surface of the silicon carbide substrate while flowing H 8 to form the semiconductor region.
前記炭化珪素基板にドーパントをイオン注入した後、前記炭化珪素基板の表面に前記炭化珪素基板と同一材料の膜(20)を形成し、この膜をキャップ膜として活性化アニールを行い前記半導体領域を形成することを特徴とする炭化珪素半導体装置の製造方法。In a method for manufacturing a silicon carbide semiconductor device having a semiconductor region (5) formed on a silicon carbide substrate (100) by an ion implantation method,
After ion implantation of a dopant into the silicon carbide substrate, a film (20) of the same material as the silicon carbide substrate is formed on the surface of the silicon carbide substrate, and activation anneal is performed by using this film as a cap film to form the semiconductor region. A method for manufacturing a silicon carbide semiconductor device, comprising: forming a silicon carbide semiconductor device;
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