JP3707424B2

JP3707424B2 - Silicon carbide semiconductor device and manufacturing method thereof

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Publication number: JP3707424B2
Application number: JP2001357448A
Authority: JP
Inventors: 剛遠藤; 有一竹内
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-11-22
Filing date: 2001-11-22
Publication date: 2005-10-19
Anticipated expiration: 2021-11-22
Also published as: JP2003158267A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ）を用いた半導体装置の電極取り出し部におけるコンタクト抵抗を低減した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素はバンドギャップが大きいため、ｐ型の低抵抗コンタクトを作ることが難しい。このためＳｉＣのＭＯＳＦＥＴで、１種類の電極材でソース領域とベース領域のコンタクトを形成した場合には、ｐ型領域にオーミックコンタクトを形成することが困難である。このため従来では、２種類の電極材を用い、ソース領域およびベース領域それぞれに対して別々に電極を形成していた。
【０００３】
【発明が解決しようとする課題】
ところが、２種類の電極材を用いた場合には、セルの微細化が困難となる。電極を１メタル化するためには、ｐ型領域に対する低抵抗化が必要である。また、ｎ型領域とｐ型領域を別々の電極材料を用いる場合であっても、ｐ型領域のコンタクト抵抗率を低減することが重要である。
【０００４】
本発明は、上記点に鑑み、炭化珪素を用いた半導体装置の電極取り出し部においてｐ型領域のコンタクト抵抗を低減することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素からなり、ｐ型半導体領域（３、２２）が形成された半導体基板（１、２０）と、ｐ型半導体領域の表面上に選択エピタキシャル成長により形成されたｐ型半導体からなる選択エピ層（７、２３）と、少なくとも選択エピ層に接触するように形成された取り出し電極（８、２４）とを備えていることを特徴としている。
【０００６】
このようにｐ型半導体領域上にｐ型選択エピ層を選択エピタキシャル成長させることで、良好な結晶を得ることができると共に高濃度層を形成できる。これにより、電極とｐ型領域との障壁を薄くすることができ、コンタクト抵抗を低減できる。
【０００７】
さらに、請求項３に記載の発明のように、選択エピ層として低温成長できる３Ｃの炭化珪素を用いることで、ドーパントの取り込み量が増大するため、不純物濃度をより高濃度化することが可能となる。これにより、さらにコンタクト抵抗を低減できる。また、３Ｃの炭化珪素はバンドギャップが小さいので、電極とｐ型領域との障壁を小さくすることができ、コンタクト抵抗を低減できる。
【０００８】
本発明の炭化珪素半導体装置として、ｐｎダイオードや、請求項２に記載の発明のような、炭化珪素よりなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成された第１導電型の炭化珪素エピタキシャル層（２）と、炭化珪素エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、ベース領域あるいはソース領域のうちｐ型半導体からなる領域の表面上に選択エピタキシャル成長により形成されたｐ型半導体からなる選択エピ層（７）と、選択エピ層と、ベース領域あるいはソース領域のうちｎ型半導体からなる領域との双方に接触するように形成された取り出し電極（８）とを備えているＭＯＳＦＥＴに適用することができる。
【０００９】
また、請求項４に記載の発明では、炭化珪素よりなる第１導電型の半導体基板（１）を用意する工程と、半導体基板の主表面上に、半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素エピタキシャル層（２）をエピタキシャル成長させる工程と、炭化珪素エピタキシャル層の表層部の所定領域に、第２導電型のベース領域（３）を形成する工程と、ベース領域の表層部の所定領域に、該ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、ベース領域あるいはソース領域のうちｐ型半導体からなるｐ型領域の表面上に、ｐ型の選択エピ層（７）を選択エピタキシャル成長により形成する工程と、選択エピ層と、ベース領域あるいはソース領域のうちｎ型半導体からなるｎ型領域との双方に接触するように取り出し電極（８）を形成する工程とを備えていることを特徴としている。これにより、請求項３に記載の炭化珪素半導体装置を製造することができる。
【００１０】
また、請求項５に記載の発明では、ベース領域はｐ型半導体から構成されており、ベース領域の表層部の所定領域に、該ベース領域の深さより浅いとともにベース領域より不純物濃度の高い高濃度ｐ型層（６）をイオン注入により形成する工程をさらに備え、選択エピタキシャル成長により選択エピ層を形成する工程では、高濃度ｐ型層の表面上に選択エピ層を形成することを特徴としている。これにより、ベース領域と結晶多形の異なる選択エピ層を形成した場合においても、選択エピ層とベース層との界面の障壁を低減できるため、シート抵抗が増加しない。
【００１１】
また、請求項６に記載の発明では、選択エピタキシャル成長により選択エピ層を形成する工程では、高濃度ｐ型層をイオン注入により形成する工程におけるイオン注入に用いたマスクを用いて、選択エピタキシャル成長を行うことを特徴としている。これにより、選択エピタキシャル成長のためにマスク材を用意する必要がなくなり、製造工程を簡略化することができる。
【００１２】
また、請求項７に記載の発明では、選択エピタキシャル成長により選択エピ層を形成する工程では、レジストを炭化して形成したレジスト炭化層（１０２）をマスクとして用いて選択エピタキシャル成長を行うことを特徴としている。これにより、選択エピタキシャル成長をより高温で行うことができる。
【００１３】
また、請求項８に記載の発明では、選択エピ層を選択エピタキシャル成長により形成する工程では、表面側に位置している炭化珪素層の表層部からＳｉを昇華させて形成したＳｉＣ炭化層（１０４）をマスクとして用いて選択エピタキシャル成長を行うことを特徴としている。これにより、レジストをマスクとして用いた場合に比較して、エピタキシャル成長装置の汚染を防止できる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、蓄積型チャネルを利用したプレーナ型の縦型パワーＭＯＳＦＥＴの断面構成を示す。以下、図１に基づいて縦型パワーＭＯＳＦＥＴの構成の説明を行う。
【００１６】
４Ｈ−ＳｉＣからなるｎ⁺型半導体基板（以下、ｎ⁺型基板という）１の主表面上１ａには、基板１よりも低いドーパント濃度を有し、基板１と同じ結晶構造の炭化珪素エピタキシャル層であるｎ^-型エピ層２が積層されている。ｎ^-型エピ層２は、ｎ⁺型基板１より高抵抗となっている。
【００１７】
ｎ^-型エピ層２の表層部における所定領域には、所定深さを有する複数のｐ型ベース領域３が離間して形成されている。また、各ｐ型ベース領域３の表層部の所定領域には、ｐ型ベース領域３よりも浅いｎ⁺型ソース領域４が形成されている。
【００１８】
そして、ｎ⁺型ソース領域４の間におけるｎ^-型エピ層２およびｐ型ベース領域３の表面部にはｎ^-型ＳｉＣ層５が延設されている。つまり、ｐ型ベース領域３の表面部においてｎ⁺型ソース領域４とｎ^-型エピ層２とを繋ぐようにｎ^-型ＳｉＣ層５が配置されている。このｎ^-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、ｎ^-型エピ層２と同じ結晶構造のＳｉＣで構成されている。なお、このｎ^-型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ^-型ＳｉＣ層５を表面チャネル層という。
【００１９】
ｐ型ベース領域３の表面部には、ｐ型ベース領域３より高いドーパント濃度を有するｐ⁺コンタクト領域６が形成されている。ｐ⁺コンタクト領域６の上面には、ｐ⁺⁺型選択エピ層７が選択エピタキシャル成長により形成されている。ｎ⁺型ソース領域４およびｐ⁺⁺型選択エピ層７の上面には、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域６と電気的に接続された取り出し電極としてのソース電極８が形成されている。
【００２０】
表面チャネル層５の上面およびｎ⁺型ソース領域４の上面にはゲート酸化膜（ゲート絶縁膜）９が形成され、このゲート酸化膜９の上にゲート電極１０が形成されている。ゲート電極１０は、ＬＴＯ（Low Temperature Oxide）等で構成された層間絶縁膜１１で覆われている。
【００２１】
そして、ｎ⁺型基板１の裏面１ｂ側にドレイン電極１２が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【００２２】
続いて、図１に示す縦型パワーＭＯＳＦＥＴの製造方法について、図２に示す製造工程図を用いて説明する。
〔図２（ａ）に示す工程〕
まず、主表面１ａおよび裏面１ｂを有する４Ｈ−ＳｉＣからなるｎ⁺型基板１を用意して、このｎ⁺型基板１の主表面１ａ側にｎ⁺型基板１と同じ結晶構造のＳｉＣからなるｎ^-型エピ層２をエピタキシャル成長させる。そして、ｎ^-型エピ層２の表面の所定領域にＬＴＯ膜１００を配置し、このＬＴＯ膜１００をマスクとしてＢ（ボロンイオン）をドーズ量１×１０¹⁹ｃｍ^-2、Ｃ（炭素イオン）をドーズ量１×１０²⁰ｃｍ^-2でイオン注入する。これにより、ｎ^-型エピ層２の表層部にｐ型ベース領域３を形成する。
〔図２（ｂ）に示す工程〕
次に、ＬＴＯ膜１００をフッ酸（ＨＦ）を用いて除去し、１６００℃で３０分間アルゴン雰囲気にて活性化処理を行う。そして、犠牲酸化処理を１０８０℃で２４０分間行った後、ｎ^-型エピ層２およびｐ型ベース領域３の表面に、ｎ^-エピ層２と同じ結晶構造のＳｉＣからなるｎ^-型の表面チャネル層５をエピタキシャル成長させる。
〔図２（ｃ）に示す工程〕
次に、表面チャネル層５の表面の所定領域にＬＴＯ膜１０１を配置し、このＬＴＯ膜１０１をマスクとしてアルミニウムイオンをドーズ量１×１０¹⁹ｃｍ^-2でイオン注入する。これにより、表面チャネル層５およびｐ型ベース領域３表層部の所定領域にｐ⁺型コンタクト領域６を形成する。
〔図２（ｄ）に示す工程〕
次に、ＬＴＯ膜１０１をフッ酸（ＨＦ）を用いて除去し、表面チャネル層５およびｐ⁺コンタクト領域６の表面にレジスト１０２を成膜した後、レジスト１０２を露光して所定領域を開口させる。そして、アルゴン雰囲気にて１０００℃で熱処理を行いレジスト１０２を炭化させる。このレジスト炭化層１０２をマスクとして用い、ｐ⁺コンタクト領域６の表面にｐ⁺⁺型選択エピ層７を選択エピタキシャル成長させる。ｐ⁺⁺型選択エピ層７は０．３μｍの厚みで形成する。ドーパントとしてアルミニウムイオンを１×１０²⁰ｃｍ^-3で供給する。
【００２３】
このｐ⁺⁺型選択エピ層７はいずれの結晶型のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１５５０℃で選択エピタキシャル成長を行い、３Ｃ−ＳｉＣであれば１２００℃で選択エピタキシャル成長を行う。本第１実施形態では、ｐ⁺⁺型選択エピ層７として３Ｃ−ＳｉＣを形成している。
〔図２（ｅ）に示す工程〕
次に、犠牲酸化を１０８０℃で２４０分間行い、レジスト炭化層１０２を除去する。そして、表面チャネル層５およびｐ⁺型コンタクト領域６の表面における所定領域にＬＴＯ膜１０３を配置し、このＬＴＯ膜１０３をマスクとして、窒素イオンを注入する。これにより、表面チャネル層５およびｐ型ベース層３に、ｎ⁺型ソース領域４を形成する。
〔図２（ｆ）に示す工程〕
次に、ＬＴＯ膜１０３をフッ酸（ＨＦ）を用いて除去した後、活性化熱処理をアルゴン雰囲気にて１４００℃で３０分間行う。そして、ｎ⁺型ソース領域４の上にゲート絶縁膜（ゲート酸化膜）９を形成し、ゲート絶縁膜９の上にポリシリコンゲート電極１０を堆積する。ゲート絶縁膜９の不要部分を除去した後、気相成長法（例えば化学蒸着法）等によりＬＴＯからなる層間絶縁膜１１を形成し、ゲート電極１０を覆う。フォトエッチングによって、絶縁膜１１の所定領域にｎ⁺ソース領域４に連通するコンタクトホールを選択的に形成する。
〔図２（ｇ）に示す工程〕
次に、ｐ⁺⁺型選択エピ層７上を含むｎ⁺ソース領域４の表面に、例えばＮｉからなるソース電極８を形成する。さらにｎ⁺型炭化珪素基板１の裏面１ｂに例えばＮｉからなるドレイン電極１２を形成する。そして、１０００℃で１０分間、電極シンターを行い、オーミック電極を形成する。以上の工程により、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが完成する。
【００２４】
このように完成した炭化珪素半導体装置は、以下に述べるように電極８のｐ型領域３に対するコンタクト抵抗率の低減を可能としている。すなわち、ｐ型領域３に対する低抵抗化は、電極８とｐ型領域３との、（１）障壁を小さくする、（２）障壁を薄くすることの２点が重要となる。
【００２５】
上記（１）に対し、本第１実施形態では、ｐ型領域３上にバンドギャップの小さい３Ｃ−ＳｉＣからなる選択エピ層７を形成している。これにより、電極とｐ型領域との障壁を小さくすることができ、コンタクト抵抗を低減できる。
【００２６】
上記（２）に対し、本第１実施形態では、ｐ型ベース領域３上にｐ型の選択エピ層７を選択エピタキシャル成長させて、その上にソース電極８を形成している。イオン注入法は活性化率が悪く、高ドーズでイオン注入すると結晶欠陥が増大するため、コンタクト抵抗の低抵抗化を阻害する。これに対し、本第１実施形態のようにエピタキシャル成長を行うことにより、良好な結晶を得ることができると共に、活性化率が高いため不純物濃度を高くでき、高濃度層を形成できる。これにより、電極８とｐ型領域３との障壁を薄くすることができ、コンタクト抵抗を低減できる。
【００２７】
また、３Ｃ−ＳｉＣは低温成長でき、ドーパントの取り込み量が増大するため、固溶限が高い。このため、選択エピ層７として３Ｃ−ＳｉＣを選択エピタキシャル成長させることにより、不純物濃度をより高濃度化することが可能となり、さらにコンタクト抵抗を低減できる。
【００２８】
さらに、本第１実施形態のＭＯＳＦＥＴでは、ｐ型ベース領域３の所定領域に不純物濃度の高いｐ⁺型コンタクト領域６を形成し、その上にｐ⁺⁺型選択エピ層７を形成しているので、ベース領域と選択エピ層の結晶多形の異なる場合、ベース領域と選択エピ層との障壁が低減でき、シート抵抗が低減する。
【００２９】
また、本第１実施形態のように、レジスト１０２を炭化させたレジスト炭化層１０２をマスクとして選択エピタキシャル成長を行うことで、高温で選択エピタキシャル成長を行うことが可能となる。これにより工程が簡単になる。
【００３０】
以上により、ｎ型領域とｐ型領域に対して１種類の電極材料からなる電極でコンタクトを形成した場合であっても、ｐ型領域に対しオーミックコンタクトを形成することができる。これにより、本第１実施形態の炭化珪素ＭＯＳＦＥＴでは、電極の１メタル化が可能となり、セルを微細化することが可能となる。
【００３１】
（第２実施形態）
次に、本発明の第２実施形態について図３に基づいて説明する。本第２実施形態は、上記第１実施形態に比較して、選択エピ層７を形成する際のマスクが異なるものである。上記第１実施形態と同様の部分については、同一の符号を付して説明を省略する。
【００３２】
図３は、本第２実施形態の縦型パワーＭＯＳＦＥＴの製造工程図である。以下、本第２実施形態の縦型パワーＭＯＳＦＥＴの製造方法を説明する。
〔図３（ａ）〜（ｃ）に示す工程〕
上記第１実施形態における図２（ａ）〜（ｃ）で示した工程と同様であるので、説明を省略する。
〔図３（ｄ）に示す工程〕
次に、ＬＴＯ膜１０１をフッ酸（ＨＦ）を用いて除去する。そして、活性化熱処理を例えば１５００℃で３０分間行い、表面側に位置している表面チャネル層５およびｐ⁺コンタクト領域６よりなるＳｉＣ層の表層部からＳｉを昇華させる。これにより、ＳｉＣ層５、６の表層部にはＳｉＣの炭素成分のみが残ったＳｉＣ炭化層１０４が形成される。
〔図３（ｅ）に示す工程〕
次に、ＬＴＯ膜１０５を成膜するとともにレジストマスクを用いたドライエッチングによりパターニングし、レジストを除去する。そして、ＬＴＯ膜１０５をマスクとして、ＳｉＣ炭化層１０４をエッチングする。
〔図３（ｆ）に示す工程〕
次に、ＬＴＯ膜１０５をフッ酸（ＨＦ）を用いて除去し、ＳｉＣ炭化層１０４をマスクとして用い、ｐ⁺型コンタクト領域６の表面にｐ⁺⁺型選択エピ層７を選択エピタキシャル成長させる。ドーパントとしてアルミニウムイオンを１×１０²⁰ｃｍ^-3で供給する。
【００３３】
このｐ⁺⁺型選択エピ層７はいずれの結晶型のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１５５０℃で選択エピタキシャル成長を行い、３Ｃ−ＳｉＣであれば１２００℃で選択エピタキシャル成長を行う。本第２実施形態では、ｐ⁺⁺型選択エピ層７として３Ｃ−ＳｉＣを形成している。
〔図３（ｇ）に示す工程〕
次に、犠牲酸化を１０８０℃で２４０分間行い、ＳｉＣ炭化層１０４を除去する。そして、表面チャネル層５およびｐ⁺型コンタクト領域６の表面における所定領域にＬＴＯ膜１０３を配置し、このＬＴＯ膜１０３をマスクとして、窒素イオンを注入する。これにより、表面チャネル層５およびｐ型ベース層３に、ｎ⁺型ソース領域４を形成する。
〔図３（ｈ）（ｉ）に示す工程〕
上記第１実施形態における図２（ｆ）（ｇ）で示した工程と同様であるので、説明を省略する。以上の工程により、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが完成する。
【００３４】
以上のように、ＳｉＣ層の表層部からＳｉを昇華除去して形成したＳｉＣ炭化層１０４をマスクとして用いることで、上記第１実施形態と同様に、高温で選択エピタキシャル成長を行うことが可能となる。また、本第２実施形態では、有機物等の不純物を含んだレジストをマスクとして用いないため、エピタキシャル成長装置の汚染を防止できる。
【００３５】
（第３実施形態）
次に、本発明の第３実施形態について図４に基づいて説明する。本第３実施形態は、上記第１実施形態に比較して、選択エピ層７を形成する際のマスクが異なるものである。上記第１実施形態と同様の部分については、同一の符号を付して説明を省略する。
【００３６】
図４は、本第３実施形態の縦型パワーＭＯＳＦＥＴの製造工程図である。以下、本第３実施形態の縦型パワーＭＯＳＦＥＴの製造方法を説明する。
〔図４（ａ）〜（ｃ）に示す工程〕
上記第１実施形態における図２（ａ）〜（ｃ）で示した工程と同様であるので、説明を省略する。
〔図４（ｄ）に示す工程〕
次に、イオン注入により表面チャネル層５にｐ⁺型コンタクト領域６を形成する際にマスクとして用いたＬＴＯ膜１０１を利用して、ｐ⁺型コンタクト領域６の表面にｐ⁺⁺型選択エピ層７を選択エピタキシャル成長させる。ドーパントとしてアルミニウムイオンを１×１０²⁰ｃｍ^-3で供給する。本第３実施形態では、選択エピタキシャル成長として３Ｃ−ＳｉＣを用い、温度条件は１２００℃で行う。
〔図４（ｅ）に示す工程〕
次に、ＬＴＯ膜１０１をフッ酸（ＨＦ）を用いて除去し、表面チャネル層５およびｐ⁺型コンタクト領域６の表面における所定領域に新たにＬＴＯ膜１０３を配置する。このＬＴＯ膜１０３をマスクとして、窒素イオンを注入する。これにより、表面チャネル層５およびｐ型ベース領域３に、ｎ⁺型ソース領域４を形成する。
【００３７】
なお、フッ酸によりＬＴＯ膜１０１を除去する前に、例えば１０８０℃で２４０分間犠牲酸化を行い、ＬＴＯ膜１０１表面の堆積物を除去する工程を行ってもよい。これにより、選択エピタキシャル成長によってＬＴＯ膜１０１表面に堆積したＳｉＣを除去でき、フッ酸によるＬＴＯ膜１０１除去を容易に行うことができるようになる。
〔図４（ｆ）（ｇ）に示す工程〕
上記第１実施形態における図２（ｆ）（ｇ）で示した工程と同様であるので、説明を省略する。以上の工程により、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが完成する。
【００３８】
以上のように、イオン注入に用いたマスクを利用して選択エピタキシャル成長を行うことで、選択エピタキシャル成長用に新たにマスクを形成する必要がなくなり、工程を簡略化することができる。
【００３９】
（第４実施形態）
次に、本発明の第４実施形態について図５に基づいて説明する。本第４実施形態は、炭化珪素半導体装置としてｐｎダイオードを適用したものである。
【００４０】
図５は本第４実施形態のｐｎダイオードの製造工程を示している。以下、本第４実施形態のｐｎダイオードの製造方法を図５に基づいて説明する。
〔図５（ａ）に示す工程〕
まず、主表面２０ａおよび裏面２０ｂを有する４Ｈ−ＳｉＣからなるｎ⁺型基板２０を用意して、このｎ⁺型基板２０の主表面２０ａ側にｎ⁺型基板２０と同じ結晶構造のＳｉＣからなるｎ^-型エピ層２１をエピタキシャル成長させる。
〔図５（ｂ）に示す工程〕
次に、ｎ^-型エピ層２１の表面の所定領域に配置したＬＴＯ膜をマスクとして、ｎ^-型エピ層２１にアルミニウムイオンをドーズ量１×１０¹⁹ｃｍ^-2でイオン注入する。これにより、ｎ^-型エピ層２１の表層部にｐ型領域２２を形成する。そして、１６００℃で３０分間アルゴン雰囲気にて活性化処理を行う。
〔図５（ｃ）に示す工程〕
次に、ｎ^-型エピ層２１およびｐ型領域２２の表面にレジスト２００を成膜した後、露光して所定領域を開口させる。そして、アルゴン雰囲気にて１０００℃で熱処理を行いレジスト２００を炭化させる。
〔図５（ｄ）に示す工程〕
次に、レジスト炭化層２００をマスクとして用い、ｐ⁺領域２２の表面にｐ⁺⁺型選択エピ層２３を選択エピタキシャル成長させる。ドーパントとしてアルミニウムイオンを１×１０²⁰ｃｍ^-3で供給する。
【００４１】
このｐ⁺⁺型選択エピ層２３はいずれの結晶型のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１５５０℃で選択エピタキシャル成長を行い、３Ｃ−ＳｉＣであれば１２００℃で選択エピタキシャル成長を行う。本第４実施形態では、ｐ⁺⁺型選択エピ層２３として３Ｃ−ＳｉＣを形成している。
〔図５（ｅ）に示す工程〕
次に、犠牲酸化を１０８０℃で２４０分間行い、レジスト炭化層２００を除去する。
〔図５（ｆ）に示す工程〕
次に、ｐ⁺⁺型選択エピ層２３の表面に、例えばＮｉからなる電極２４を形成する。さらにｎ⁺型炭化珪素基板２０の裏面２０ｂに例えばＮｉからなるドレイン電極２５を形成する。そして、１０００℃で１０分間、電極シンターを行い、オーミック電極を形成する。以上の工程により、ｐｎダイオードが完成する。
【００４２】
以上のように、ｐｎダイオードのｐ⁺型領域２２上にバンドギャップの小さい３Ｃ−ＳｉＣを形成することで、電極とｐ型領域との障壁を小さくすることができ、コンタクト抵抗を低減できる。
【００４３】
また、ｐ⁺型領域２２上に選択エピタキシャル成長させた選択エピ層２３上に電極２４を形成することにより、電極２４とｐ型領域２２との障壁を薄くすることができ、コンタクト抵抗を低減できる。さらに、３Ｃ−ＳｉＣを選択エピタキシャル成長させることで、ドーパントの取り込み量が増大するため、さらにコンタクト抵抗を低減できる。
【００４４】
また、本第４実施形態のように、レジスト２００を炭化させたレジスト炭化層２００をマスクとして選択エピタキシャル成長を行うことで、高温で選択エピタキシャル成長を行うことが可能となる。これにより工程が簡単になる。
【００４５】
（他の実施形態）
なお、上記各実施形態では、炭化珪素基板１、２０として４Ｈ−ＳｉＣを用いたが、これに限らず、炭化珪素基板１、２０として例えば６Ｈ、３Ｃ、１５Ｒ等の他の結晶型の炭化珪素を用いることもできる。
【００４６】
また、上記第１〜第３実施形態では、本発明をｎチャネル型ＭＯＳＦＥＴに適用したが、これに限らず、ｐチャネル型ＭＯＳＦＥＴに適用することもできる。この場合には、ｐ型ソース領域上にｐ型選択エピ層を形成すればよい。
【００４７】
また、上記第１〜第３実施形態では、チャネル層を有する蓄積型ＭＯＳＦＥＴについて説明したが、これに限らず、チャネル層を有しない反転型ＭＯＳＦＥＴに適用することもできる。
【００４８】
また、上記第１〜第３実施形態では、ｐ型ベース領域３の所定領域にｐ⁺型コンタクト領域６を形成したが、ｐ⁺型コンタクト領域６を形成せずｐ型ベース領域３の表面にｐ型選択エピ層７を選択エピタキシャル成長させる場合であっても、本発明の効果を得ることができる。
【００４９】
また、上記第３実施形態では、イオン注入に用いたＬＴＯ膜マスクを選択エピタキシャル成長にも用いたが、ＬＴＯ膜に代えて、ＨＴＯ（High Temperature Oxide）膜、熱酸化膜を用いてもよい。
【図面の簡単な説明】
【図１】第１実施形態の縦型パワーＭＯＳＥＴの模式断面図である。
【図２】図１に示す縦型パワーＭＯＳＥＴの製造工程図である。
【図３】第２実施形態の縦型パワーＭＯＳＥＴの製造工程図である。
【図４】第３実施形態の縦型パワーＭＯＳＥＴの製造工程図である。
【図５】第４実施形態のｐｎダイオードの製造工程図である。
【符号の説明】
１…ｎ⁺型炭化珪素半導体基板、２…ｎ^-型エピ層、３…ｐ型ベース領域、４…ｎ⁺型ソース領域、５…ｎ^-型表面チャネル層、６…ｐ⁺型コンタクト領域、７…ｐ⁺⁺選択エピ層、８…ソース電極、９…ゲート酸化膜、１０…ゲート電極、１１…層間絶縁膜、１２…ドレイン電極、２０…ｎ⁺型炭化珪素半導体基板、２１…ｎ^-型エピ層、２２…ｐ⁺型層、２３…ｐ⁺⁺型選択エピ層、２４、２５…電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device with reduced contact resistance in an electrode lead portion of a semiconductor device using silicon carbide (SiC) and a method for manufacturing the same.
[0002]
[Prior art]
Since silicon carbide has a large band gap, it is difficult to make a p-type low-resistance contact. For this reason, in the SiC MOSFET, when the contact between the source region and the base region is formed with one kind of electrode material, it is difficult to form an ohmic contact in the p-type region. For this reason, conventionally, two types of electrode materials are used, and electrodes are formed separately for each of the source region and the base region.
[0003]
[Problems to be solved by the invention]
However, when two types of electrode materials are used, it becomes difficult to make the cells finer. In order to make the electrode one metal, it is necessary to reduce the resistance of the p-type region. Even when separate electrode materials are used for the n-type region and the p-type region, it is important to reduce the contact resistivity of the p-type region.
[0004]
In view of the above points, an object of the present invention is to reduce the contact resistance of a p-type region in an electrode extraction portion of a semiconductor device using silicon carbide.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, there is provided a semiconductor substrate (1, 20) made of silicon carbide and having a p-type semiconductor region (3, 22) formed thereon, and a surface of the p-type semiconductor region. And a selective epi layer (7, 23) made of a p-type semiconductor formed by selective epitaxial growth, and an extraction electrode (8, 24) formed so as to be in contact with at least the selective epi layer. Yes.
[0006]
As described above, by selectively epitaxially growing the p-type selective epitaxial layer on the p-type semiconductor region, a good crystal can be obtained and a high concentration layer can be formed. Thereby, the barrier between the electrode and the p-type region can be thinned, and the contact resistance can be reduced.
[0007]
Furthermore, as in the invention described in claim 3, by using 3C silicon carbide that can be grown at a low temperature as the selective epitaxial layer, the amount of dopant taken up increases, so that the impurity concentration can be further increased. Become. Thereby, the contact resistance can be further reduced. Further, since 3C silicon carbide has a small band gap, the barrier between the electrode and the p-type region can be reduced, and the contact resistance can be reduced.
[0008]
As a silicon carbide semiconductor device of the present invention, a pn diode, a first conductivity type semiconductor substrate (1) made of silicon carbide, as in the invention of claim 2, and a main surface of the semiconductor substrate are formed. A first conductivity type silicon carbide epitaxial layer (2), a second conductivity type base region (3) formed in a predetermined region of a surface layer portion of the silicon carbide epitaxial layer and having a predetermined depth, and a surface layer portion of the base region The first conductivity type source region (4) shallower than the depth of the base region and the surface of the base region or the region made of the p-type semiconductor in the source region are formed by selective epitaxial growth. An extraction current formed so as to be in contact with both the selective epi layer (7) made of a p-type semiconductor, the selective epi layer, and a region made of an n-type semiconductor in the base region or the source region. (8) and can be applied to it and a MOSFET provided with.
[0009]
According to a fourth aspect of the present invention, there is provided a step of preparing a first conductivity type semiconductor substrate (1) made of silicon carbide, and a first dopant having a lower dopant concentration than the semiconductor substrate on the main surface of the semiconductor substrate. Epitaxially growing the conductive type silicon carbide epitaxial layer (2), forming a second conductive type base region (3) in a predetermined region of the surface layer portion of the silicon carbide epitaxial layer, Forming a first conductivity type source region (4) shallower than the depth of the base region in a predetermined region, and forming a p-type on the surface of a p-type region made of a p-type semiconductor in the base region or the source region; The selective epi layer (7) is formed by selective epitaxial growth, and is in contact with both the selective epi layer and the n-type region made of an n-type semiconductor in the base region or the source region. It is characterized by comprising a step of forming an electrode (8) taken out cormorants. Thereby, the silicon carbide semiconductor device according to claim 3 can be manufactured.
[0010]
Further, in the invention according to claim 5, the base region is made of a p-type semiconductor, and a high concentration having a lower impurity depth than the base region and a higher impurity concentration than the base region is formed in a predetermined region of the surface layer portion of the base region. The method further includes the step of forming the p-type layer (6) by ion implantation, and the step of forming the selective epi layer by selective epitaxial growth is characterized in that the selective epi layer is formed on the surface of the high concentration p-type layer. Thereby, even when a selective epi layer having a different crystal polymorph from the base region is formed, the barrier at the interface between the selective epi layer and the base layer can be reduced, so that the sheet resistance does not increase.
[0011]
In the invention according to claim 6, in the step of forming the selective epitaxial layer by selective epitaxial growth, selective epitaxial growth is performed using the mask used for ion implantation in the step of forming the high-concentration p-type layer by ion implantation. It is characterized by that. Thereby, it is not necessary to prepare a mask material for selective epitaxial growth, and the manufacturing process can be simplified.
[0012]
The invention according to claim 7 is characterized in that in the step of forming a selective epi layer by selective epitaxial growth, selective epitaxial growth is performed using a resist carbonized layer (102) formed by carbonizing a resist as a mask. . Thereby, selective epitaxial growth can be performed at a higher temperature.
[0013]
In the invention according to claim 8, in the step of forming the selective epitaxial layer by selective epitaxial growth, the SiC carbide layer (104) formed by sublimating Si from the surface layer portion of the silicon carbide layer located on the surface side. Is used as a mask to perform selective epitaxial growth. Thereby, the contamination of the epitaxial growth apparatus can be prevented as compared with the case where a resist is used as a mask.
[0014]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional configuration of a planar type vertical power MOSFET using a storage channel as a silicon carbide semiconductor device according to the first embodiment of the present invention. Hereinafter, the configuration of the vertical power MOSFET will be described with reference to FIG.
[0016]
A silicon carbide epitaxial layer having a dopant concentration lower than that of substrate 1 and having the same crystal structure as that of substrate 1 is formed on main surface 1a of n ⁺ type semiconductor substrate (hereinafter referred to as n ⁺ type substrate) 1 made of 4H—SiC. The n ⁻ -type epi layer 2 is stacked. The n ⁻ type epi layer 2 has a higher resistance than the n ⁺ type substrate 1.
[0017]
A plurality of p-type base regions 3 having a predetermined depth are formed apart from each other in a predetermined region in the surface layer portion of the n ⁻ -type epi layer 2. An n ⁺ -type source region 4 shallower than the p-type base region 3 is formed in a predetermined region of the surface layer portion of each p-type base region 3.
[0018]
An n ⁻ type SiC layer 5 is extended on the surface portions of the n ⁻ type epi layer 2 and the p type base region 3 between the n ⁺ type source regions 4. That is, the n ⁻ -type SiC layer 5 is arranged so as to connect the n ⁺ -type source region 4 and the n ⁻ -type epi layer 2 at the surface portion of the p-type base region 3. The n ⁻ type SiC layer 5 is formed by epitaxial growth and is composed of SiC having the same crystal structure as that of the n ⁻ type epi layer 2. The n ⁻ type SiC layer 5 functions as a channel formation layer on the device surface during device operation. Hereinafter, the n ⁻ -type SiC layer 5 is referred to as a surface channel layer.
[0019]
A p ⁺ contact region 6 having a dopant concentration higher than that of the p-type base region 3 is formed on the surface portion of the p-type base region 3. On the upper surface of the p ⁺ contact region 6, a p ⁺⁺ type selective epi layer 7 is formed by selective epitaxial growth. On the upper surfaces of the n ⁺ type source region 4 and the p ⁺⁺ type selective epi layer 7, a source electrode 8 is formed as an extraction electrode electrically connected to the n ⁺ type source region 4 and the p ⁺ type contact region 6. ing.
[0020]
A gate oxide film (gate insulating film) 9 is formed on the upper surface of the surface channel layer 5 and the upper surface of the n ⁺ -type source region 4, and a gate electrode 10 is formed on the gate oxide film 9. The gate electrode 10 is covered with an interlayer insulating film 11 made of LTO (Low Temperature Oxide) or the like.
[0021]
A drain electrode 12 is formed on the back surface 1b side of the n ⁺ -type substrate 1 to constitute a vertical power MOSFET.
[0022]
Next, a method for manufacturing the vertical power MOSFET shown in FIG. 1 will be described using the manufacturing process diagram shown in FIG.
[Step shown in FIG. 2 (a)]
First, an n ⁺ type substrate 1 made of 4H—SiC having a main surface 1a and a back surface 1b is prepared, and made of SiC having the same crystal structure as that of the n ⁺ type substrate 1 on the main surface 1a side of the n ⁺ type substrate 1. The n ⁻ type epi layer 2 is epitaxially grown. Then, an LTO film 100 is arranged in a predetermined region on the surface of the n ⁻ -type epi layer 2, and B (boron ions) is dosed at 1 × 10 ¹⁹ cm ⁻² and C (carbon ions) is used with the LTO film 100 as a mask. Ions are implanted at a dose of 1 × 10 ²⁰ cm ⁻² . Thereby, the p-type base region 3 is formed in the surface layer portion of the n ⁻ -type epi layer 2.
[Step shown in FIG. 2 (b)]
Next, the LTO film 100 is removed using hydrofluoric acid (HF), and activation treatment is performed in an argon atmosphere at 1600 ° C. for 30 minutes. Then, after 240 minutes the sacrificial oxidation treatment at 1080 ° C., n ^- the surface of the type epi layer 2 and the p-type base region 3, n ^- made of SiC having the same crystal structure as the epitaxial layer 2 n ^- -type surface channel Layer 5 is grown epitaxially.
[Step shown in FIG. 2 (c)]
Next, an LTO film 101 is arranged in a predetermined region on the surface of the surface channel layer 5, and aluminum ions are implanted at a dose of 1 × 10 ¹⁹ cm ⁻² using the LTO film 101 as a mask. Thereby, p ⁺ -type contact regions 6 are formed in predetermined regions of the surface channel layer 5 and the p-type base region 3 surface layer portion.
[Step shown in FIG. 2 (d)]
Next, the LTO film 101 is removed using hydrofluoric acid (HF), a resist 102 is formed on the surface of the surface channel layer 5 and the p ⁺ contact region 6, and then the resist 102 is exposed to open a predetermined region. . Then, the resist 102 is carbonized by heat treatment at 1000 ° C. in an argon atmosphere. The resist used carbide layer 102 as a mask, a p ⁺⁺ type selective epitaxial layer 7 on the surface of the p ⁺ contact region 6 is selectively epitaxially grown. The p ⁺⁺ type selective epi layer 7 is formed with a thickness of 0.3 μm. Aluminum ions are supplied at 1 × 10 ²⁰ cm ⁻³ as a dopant.
[0023]
The p ⁺⁺ type selective epi layer 7 may be any crystal type SiC. If 4H or 6H—SiC, selective epitaxial growth is performed at 1550 ° C., and if 3C—SiC, selective epitaxial growth is performed at 1200 ° C. In the first embodiment, 3C—SiC is formed as the p ⁺⁺ type selective epi layer 7.
[Step shown in FIG. 2 (e)]
Next, sacrificial oxidation is performed at 1080 ° C. for 240 minutes to remove the resist carbonized layer 102. Then, an LTO film 103 is arranged in a predetermined region on the surface of the surface channel layer 5 and the p ⁺ -type contact region 6, and nitrogen ions are implanted using the LTO film 103 as a mask. Thereby, an n ⁺ type source region 4 is formed in the surface channel layer 5 and the p type base layer 3.
[Step shown in FIG. 2 (f)]
Next, after removing the LTO film 103 using hydrofluoric acid (HF), activation heat treatment is performed at 1400 ° C. for 30 minutes in an argon atmosphere. Then, a gate insulating film (gate oxide film) 9 is formed on the n ⁺ -type source region 4, and a polysilicon gate electrode 10 is deposited on the gate insulating film 9. After removing unnecessary portions of the gate insulating film 9, an interlayer insulating film 11 made of LTO is formed by a vapor deposition method (for example, chemical vapor deposition method) or the like, and the gate electrode 10 is covered. A contact hole communicating with the n ⁺ source region 4 is selectively formed in a predetermined region of the insulating film 11 by photoetching.
[Step shown in FIG. 2 (g)]
Next, a source electrode 8 made of, for example, Ni is formed on the surface of the n ⁺ source region 4 including the p ⁺⁺ type selective epi layer 7. Further, a drain electrode 12 made of, for example, Ni is formed on the back surface 1b of the n ⁺ type silicon carbide substrate 1. Then, electrode sintering is performed at 1000 ° C. for 10 minutes to form an ohmic electrode. Through the above steps, a vertical power MOSFET having the configuration shown in FIG. 1 is completed.
[0024]
The silicon carbide semiconductor device thus completed can reduce the contact resistivity with respect to the p-type region 3 of the electrode 8 as described below. That is, the two points of reducing the resistance of the p-type region 3 are (1) reducing the barrier and (2) reducing the barrier between the electrode 8 and the p-type region 3.
[0025]
In contrast to the above (1), in the first embodiment, the selective epi layer 7 made of 3C—SiC having a small band gap is formed on the p-type region 3. Thereby, the barrier between the electrode and the p-type region can be reduced, and the contact resistance can be reduced.
[0026]
In contrast to the above (2), in the first embodiment, the p-type selective epitaxial layer 7 is selectively epitaxially grown on the p-type base region 3, and the source electrode 8 is formed thereon. The ion implantation method has a low activation rate, and if the ion implantation is performed at a high dose, crystal defects increase, which hinders a reduction in contact resistance. On the other hand, by performing epitaxial growth as in the first embodiment, a good crystal can be obtained, and since the activation rate is high, the impurity concentration can be increased and a high concentration layer can be formed. Thereby, the barrier between the electrode 8 and the p-type region 3 can be thinned, and the contact resistance can be reduced.
[0027]
In addition, 3C-SiC can be grown at a low temperature and the amount of dopant taken up increases, so that the solid solubility limit is high. Therefore, by selectively epitaxially growing 3C—SiC as the selective epi layer 7, the impurity concentration can be further increased, and the contact resistance can be further reduced.
[0028]
Further, in the MOSFET according to the first embodiment, the p ⁺ type contact region 6 having a high impurity concentration is formed in a predetermined region of the p type base region 3, and the p ⁺⁺ type selective epi layer 7 is formed thereon. Therefore, when the polymorphisms of the base region and the selective epi layer are different, the barrier between the base region and the selective epi layer can be reduced, and the sheet resistance is reduced.
[0029]
Further, as in the first embodiment, selective epitaxial growth can be performed at a high temperature by performing selective epitaxial growth using the resist carbonized layer 102 obtained by carbonizing the resist 102 as a mask. This simplifies the process.
[0030]
As described above, an ohmic contact can be formed with respect to the p-type region even when the contact is formed with an electrode made of one kind of electrode material for the n-type region and the p-type region. Thereby, in the silicon carbide MOSFET of the first embodiment, the electrode can be made into one metal, and the cell can be miniaturized.
[0031]
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. The second embodiment is different from the first embodiment in the mask used when forming the selective epi layer 7. The same parts as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
[0032]
FIG. 3 is a manufacturing process diagram of the vertical power MOSFET according to the second embodiment. Hereinafter, a method for manufacturing the vertical power MOSFET according to the second embodiment will be described.
[Steps shown in FIGS. 3A to 3C]
Since it is the same as the process shown in FIGS. 2A to 2C in the first embodiment, the description is omitted.
[Step shown in FIG. 3 (d)]
Next, the LTO film 101 is removed using hydrofluoric acid (HF). Then, activation heat treatment is performed, for example, at 1500 ° C. for 30 minutes, and Si is sublimated from the surface layer portion of the SiC layer composed of the surface channel layer 5 and the p ⁺ contact region 6 located on the surface side. Thereby, the SiC carbonized layer 104 in which only the SiC carbon component remains is formed on the surface layer portions of the SiC layers 5 and 6.
[Step shown in FIG. 3 (e)]
Next, the LTO film 105 is formed and patterned by dry etching using a resist mask to remove the resist. Then, SiC carbide layer 104 is etched using LTO film 105 as a mask.
[Step shown in FIG. 3 (f)]
Next, the LTO film 105 is removed using hydrofluoric acid (HF), and the p ⁺⁺ type selective epi layer 7 is selectively epitaxially grown on the surface of the p ⁺ type contact region 6 using the SiC carbonized layer 104 as a mask. Aluminum ions are supplied at 1 × 10 ²⁰ cm ⁻³ as a dopant.
[0033]
The p ⁺⁺ type selective epi layer 7 may be any crystal type SiC. If 4H or 6H—SiC, selective epitaxial growth is performed at 1550 ° C., and if 3C—SiC, selective epitaxial growth is performed at 1200 ° C. In the second embodiment, 3C—SiC is formed as the p ⁺⁺ type selective epi layer 7.
[Step shown in FIG. 3 (g)]
Next, sacrificial oxidation is performed at 1080 ° C. for 240 minutes to remove SiC carbide layer 104. Then, an LTO film 103 is arranged in a predetermined region on the surface of the surface channel layer 5 and the p ⁺ -type contact region 6, and nitrogen ions are implanted using the LTO film 103 as a mask. Thereby, an n ⁺ type source region 4 is formed in the surface channel layer 5 and the p type base layer 3.
[Steps shown in FIGS. 3 (h) and (i)]
Since it is the same as the process shown in FIGS. 2F and 2G in the first embodiment, the description is omitted. Through the above steps, a vertical power MOSFET having the configuration shown in FIG. 1 is completed.
[0034]
As described above, by using the SiC carbonized layer 104 formed by sublimating and removing Si from the surface layer portion of the SiC layer as a mask, selective epitaxial growth can be performed at a high temperature as in the first embodiment. . In the second embodiment, since a resist containing impurities such as organic substances is not used as a mask, contamination of the epitaxial growth apparatus can be prevented.
[0035]
(Third embodiment)
Next, a third embodiment of the present invention will be described with reference to FIG. The third embodiment is different from the first embodiment in the mask for forming the selective epi layer 7. The same parts as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
[0036]
FIG. 4 is a manufacturing process diagram of the vertical power MOSFET according to the third embodiment. Hereinafter, a method for manufacturing the vertical power MOSFET according to the third embodiment will be described.
[Steps shown in FIGS. 4A to 4C]
Since it is the same as the process shown in FIGS. 2A to 2C in the first embodiment, the description is omitted.
[Step shown in FIG. 4 (d)]
Then, by using the LTO film 101 used as a mask in forming the p ⁺ -type contact region 6 in the surface channel layer 5 by ion implantation, p ⁺⁺ type selective epitaxial layer on the surface of the p ⁺ -type contact region 6 7 is selectively epitaxially grown. Aluminum ions are supplied at 1 × 10 ²⁰ cm ⁻³ as a dopant. In the third embodiment, 3C—SiC is used for selective epitaxial growth, and the temperature condition is 1200 ° C.
[Step shown in FIG. 4 (e)]
Next, the LTO film 101 is removed using hydrofluoric acid (HF), and a new LTO film 103 is disposed in a predetermined region on the surface of the surface channel layer 5 and the p ⁺ -type contact region 6. Using this LTO film 103 as a mask, nitrogen ions are implanted. Thereby, an n ⁺ type source region 4 is formed in the surface channel layer 5 and the p type base region 3.
[0037]
Before removing the LTO film 101 with hydrofluoric acid, for example, a step of performing sacrificial oxidation at 1080 ° C. for 240 minutes to remove deposits on the surface of the LTO film 101 may be performed. Thereby, SiC deposited on the surface of the LTO film 101 by selective epitaxial growth can be removed, and the LTO film 101 can be easily removed by hydrofluoric acid.
[Steps shown in FIGS. 4F and 4G]
Since it is the same as the process shown in FIGS. 2F and 2G in the first embodiment, the description is omitted. Through the above steps, a vertical power MOSFET having the configuration shown in FIG. 1 is completed.
[0038]
As described above, by performing selective epitaxial growth using the mask used for ion implantation, it is not necessary to form a new mask for selective epitaxial growth, and the process can be simplified.
[0039]
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described with reference to FIG. In the fourth embodiment, a pn diode is applied as a silicon carbide semiconductor device.
[0040]
FIG. 5 shows a manufacturing process of the pn diode of the fourth embodiment. Hereinafter, a method of manufacturing the pn diode according to the fourth embodiment will be described with reference to FIG.
[Step shown in FIG. 5A]
First, an n ⁺ type substrate 20 made of 4H—SiC having a main surface 20a and a back surface 20b is prepared, and made of SiC having the same crystal structure as that of the n ⁺ type substrate 20 on the main surface 20a side of the n ⁺ type substrate 20. The n ⁻ type epi layer 21 is epitaxially grown.
[Step shown in FIG. 5B]
Then, n ^- -type as a mask LTO layer disposed in a predetermined region of the surface of the epitaxial layer 21, n ^- the type epi layer 21 of aluminum ions at a dose of 1 × 10 ¹⁹ cm ^-2 ion implantation. Thereby, the p-type region 22 is formed in the surface layer portion of the n ⁻ -type epi layer 21. Then, activation processing is performed at 1600 ° C. for 30 minutes in an argon atmosphere.
[Step shown in FIG. 5 (c)]
Next, after a resist 200 is formed on the surfaces of the n ⁻ -type epi layer 21 and the p-type region 22, exposure is performed to open a predetermined region. Then, the resist 200 is carbonized by heat treatment at 1000 ° C. in an argon atmosphere.
[Step shown in FIG. 5 (d)]
Next, using the resist carbide layer 200 as a mask, a p ⁺⁺ type selective epitaxial layer 23 on the surface of the p ⁺ region 22 is selectively epitaxially grown. Aluminum ions are supplied at 1 × 10 ²⁰ cm ⁻³ as a dopant.
[0041]
This p ⁺⁺ type selective epitaxial layer 23 may be any crystal type SiC, and if 4H or 6H—SiC, selective epitaxial growth is performed at 1550 ° C., and if 3C—SiC, selective epitaxial growth is performed at 1200 ° C. In the fourth embodiment, 3C—SiC is formed as the p ⁺⁺ type selective epi layer 23.
[Step shown in FIG. 5 (e)]
Next, sacrificial oxidation is performed at 1080 ° C. for 240 minutes to remove the resist carbonized layer 200.
[Step shown in FIG. 5 (f)]
Next, an electrode 24 made of, for example, Ni is formed on the surface of the p ⁺⁺ type selective epitaxial layer 23. Further, a drain electrode 25 made of, for example, Ni is formed on the back surface 20b of the n ⁺ type silicon carbide substrate 20. Then, electrode sintering is performed at 1000 ° C. for 10 minutes to form an ohmic electrode. The pn diode is completed through the above steps.
[0042]
As described above, by forming 3C—SiC having a small band gap on the p ⁺ type region 22 of the pn diode, the barrier between the electrode and the p type region can be reduced, and the contact resistance can be reduced.
[0043]
In addition, by forming the electrode 24 on the selective epitaxial layer 23 that has been selectively epitaxially grown on the p ⁺ -type region 22, the barrier between the electrode 24 and the p-type region 22 can be reduced, and the contact resistance can be reduced. Furthermore, by selectively epitaxially growing 3C—SiC, the amount of dopant incorporated increases, so that the contact resistance can be further reduced.
[0044]
Further, as in the fourth embodiment, selective epitaxial growth can be performed at a high temperature by performing selective epitaxial growth using the resist carbonized layer 200 obtained by carbonizing the resist 200 as a mask. This simplifies the process.
[0045]
(Other embodiments)
In each of the embodiments described above, 4H—SiC is used as the silicon carbide substrates 1 and 20, but is not limited to this, and other crystalline silicon carbides such as 6H, 3C, and 15R are used as the silicon carbide substrates 1 and 20. Can also be used.
[0046]
Moreover, in the said 1st-3rd embodiment, although this invention was applied to n channel type MOSFET, it is not restricted to this, It can also apply to p channel type MOSFET. In this case, a p-type selective epi layer may be formed on the p-type source region.
[0047]
In the first to third embodiments, the storage type MOSFET having the channel layer has been described. However, the present invention is not limited to this, and the present invention can be applied to an inversion type MOSFET having no channel layer.
[0048]
In the first to third embodiments, the p ⁺ type contact region 6 is formed in a predetermined region of the p type base region 3, but the p ⁺ type contact region 6 is not formed and the p type base region 3 is formed on the surface. Even when the p-type selective epitaxial layer 7 is selectively epitaxially grown, the effects of the present invention can be obtained.
[0049]
In the third embodiment, the LTO film mask used for ion implantation is also used for selective epitaxial growth. However, an HTO (High Temperature Oxide) film or a thermal oxide film may be used instead of the LTO film.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a vertical power MOSET according to a first embodiment.
2 is a manufacturing process diagram of the vertical power MOSET shown in FIG. 1; FIG.
FIG. 3 is a manufacturing process diagram of a vertical power MOSET of a second embodiment.
FIG. 4 is a manufacturing process diagram of a vertical power MOSET of a third embodiment.
FIG. 5 is a manufacturing process diagram of the pn diode of the fourth embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... n ^<+> type silicon carbide semiconductor substrate, 2 ... n < ^- > type epi layer, 3 ... p type base region, 4 ... n ^<+> type source region, 5 ... n < ^- > type surface channel layer, 6 ... p ^<+> type contact region 7 ... p ⁺⁺ selective epitaxial layer, 8 ... source electrode, 9 ... gate oxide film, 10 ... gate electrode, 11 ... interlayer insulation film, 12 ... drain electrode, 20 ... n ⁺ -type silicon carbide semiconductor substrate, 21 ... n ^- Type epi layer, 22... P ⁺ type layer, 23... P ⁺⁺ type selective epi layer, 24, 25.

Claims

A semiconductor substrate (1, 20) made of silicon carbide and having a p-type semiconductor region (3, 22) formed thereon;
A selective epi layer (7, 23) made of a p-type semiconductor formed by selective epitaxial growth on the surface of the p-type semiconductor region;
A silicon carbide semiconductor device comprising: an extraction electrode (8, 24) formed so as to be in contact with at least the selective epi layer.

A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductivity type silicon carbide epitaxial layer (2) formed on a main surface of the semiconductor substrate and having a dopant concentration lower than that of the semiconductor substrate;
A second conductivity type base region (3) formed in a predetermined region of a surface layer portion of the silicon carbide epitaxial layer and having a predetermined depth;
A first conductivity type source region (4) formed in a predetermined region of a surface layer portion of the base region and shallower than a depth of the base region;
A selective epi layer (7) made of a p-type semiconductor formed by selective epitaxial growth on a surface of a region made of a p-type semiconductor in the base region or the source region;
A silicon carbide semiconductor comprising: the selective epi layer; and a take-out electrode (8) formed so as to be in contact with both the base region or the source region and the region made of an n-type semiconductor. apparatus.

The silicon carbide semiconductor device according to claim 1, wherein the selective epi layer is made of 3C silicon carbide.

Preparing a first conductivity type semiconductor substrate (1) made of silicon carbide;
Epitaxially growing a first conductivity type silicon carbide epitaxial layer (2) having a dopant concentration lower than that of the semiconductor substrate on the main surface of the semiconductor substrate;
Forming a second conductivity type base region (3) in a predetermined region of the surface layer portion of the silicon carbide epitaxial layer;
Forming a first conductivity type source region (4) shallower than a depth of the base region in a predetermined region of a surface layer portion of the base region;
Forming a p-type selective epi layer (7) on a surface of a p-type region made of a p-type semiconductor in the base region or the source region by selective epitaxial growth;
And a step of forming an extraction electrode (8) so as to be in contact with both the selective epi layer and an n-type region made of an n-type semiconductor in the base region or the source region. A method for manufacturing a silicon carbide semiconductor substrate.

The base region is composed of a p-type semiconductor,
Forming a high-concentration p-type layer (6), which is shallower than the depth of the base region and has a higher impurity concentration than the base region, by ion implantation in a predetermined region of a surface layer portion of the base region;
5. The method for manufacturing a silicon carbide semiconductor substrate according to claim 4, wherein in the step of forming a selective epitaxial layer by the selective epitaxial growth, the selective epitaxial layer is formed on a surface of the high-concentration p-type layer.

6. The step of forming a selective epi layer by the selective epitaxial growth includes performing the selective epitaxial growth using a mask used for ion implantation in the step of forming the high-concentration p-type layer by ion implantation. The manufacturing method of the silicon carbide semiconductor substrate as described in any one of Claims 1-3.

The selective epitaxial growth is performed using the resist carbonized layer (102) formed by carbonizing a resist as a mask in the step of forming the selective epitaxial layer by the selective epitaxial growth. Of manufacturing a silicon carbide semiconductor substrate.

In the step of forming the selective epitaxial layer by selective epitaxial growth, the selective epitaxial growth is performed using a SiC carbide layer (104) formed by sublimating Si from the surface layer portion of the silicon carbide layer located on the surface side as a mask. A method for manufacturing a silicon carbide semiconductor substrate according to claim 4 or 5, wherein: