JPH10125611A - Manufacture of carbonized silicon semiconductor device - Google Patents
Manufacture of carbonized silicon semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関する。[0001] The present invention relates to a method for manufacturing a silicon carbide semiconductor device.
【０００２】[0002]
【従来の技術】従来、炭化珪素（以下、ＳｉＣという）
半導体装置をトレンチゲート型ＳｉＣパワーＭＯＳＦＥ
Ｔに用いたものが、特開平７−３２６７５５号公報、あ
るいは特開平８−７０１２４号公報に開示されている。
このトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴは、低
オン抵抗、高耐圧等の優れた特性を有するものである。
図２に、その断面構成を示す。2. Description of the Related Art Conventionally, silicon carbide (hereinafter referred to as SiC) has been used.
Semiconductor device is trench gate type SiC power MOSFET.
The one used for T is disclosed in JP-A-7-326755 or JP-A-8-70124.
The trench gate type SiC power MOSFET has excellent characteristics such as low on-resistance and high withstand voltage.
FIG. 2 shows a sectional configuration thereof.
【０００３】表面の面方位が（０００１−）カーボン面
である六方晶系の低抵抗層としてのｎ+ 型単結晶ＳｉＣ
の半導体基板１上に、高抵抗層としてのｎ- 型エピタキ
シャル層２と半導体層としてのｐ型エピタキシャル層３
が順次積層されている。ｐ型エピタキシャル層３内に
は、ｎ+ ソース領域５が形成され、このｎ+ ソース領域
５とｐ型エピタキシャル層３を貫通しｎ- 型エピタキシ
ャル層２に達するトレンチ６が形成されている。トレン
チ６内には、ゲート熱酸化膜７が形成され、その上にゲ
ート電極層８（８ａ、８ｂ）が形成されている。さら
に、層間絶縁膜９、ｎ+ ソース領域５の表面、およびｐ
型エピタキシャル層３の表面には、ソース電極層１０が
形成され、半導体基板１の裏面には、ドレイン電極層１
１が形成されている。An n + -type single-crystal SiC as a hexagonal low-resistance layer having a (0001-) carbon plane surface orientation
An n − -type epitaxial layer 2 as a high-resistance layer and a p-type epitaxial layer 3 as a semiconductor layer
Are sequentially laminated. An n + source region 5 is formed in the p-type epitaxial layer 3, and a trench 6 penetrating through the n + source region 5 and the p-type epitaxial layer 3 and reaching the n − -type epitaxial layer 2 is formed. A gate thermal oxide film 7 is formed in the trench 6, and a gate electrode layer 8 (8a, 8b) is formed thereon. Further, the interlayer insulating film 9, the surface of the n + source region 5, and p
A source electrode layer 10 is formed on the surface of the type epitaxial layer 3, and a drain electrode layer 1 is formed on the back surface of the semiconductor substrate 1.
1 is formed.
【０００４】上記構成において、トレンチ６の側面６ａ
でのｐ型エピタキシャル層３の表面がチャネルとなって
おり、ゲート電極８に正電圧が印加されてチャネルが形
成されると、ソース・ドレイン間に電流が流れる。上記
したトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴの製造
工程の概要を、図３〜図７を用いて説明する。In the above configuration, the side surface 6a of the trench 6
The surface of the p-type epitaxial layer 3 is a channel, and when a positive voltage is applied to the gate electrode 8 to form a channel, a current flows between the source and the drain. The outline of the manufacturing process of the above-described trench gate type SiC power MOSFET will be described with reference to FIGS.
【０００５】まず、図３に示すように、表面の面方位が
（０００１−）カーボン面であるｎ + 型単結晶ＳｉＣの
半導体基板１を用意する。そして、その半導体基板１の
表面に、ＣＶＤ法を用いてｎ- 型エピタキシャル層２と
ｐ型エピタキシャル層３を順次積層して、ＳｉＣ基板
（ウェハ）１００を構成する。続いて、図４に示すよう
に、ｐ型エピタキシャル層３に対しマスク材１２を用い
てイオン注入法によりｎ+ ソース領域５を形成する。次
に、マスク材１２を除去した後、図５に示すように、マ
スク材１３を用いて反応性イオンエッチング（ＲＩＥ）
法により、ｎ+ ソース領域５とｐ型エピタキシャル層３
を貫通しｎ- 型エピタキシャル層２に達するトレンチ６
を形成する。[0005] First, as shown in FIG.
N which is a (0001-) carbon surface +Type single crystal SiC
A semiconductor substrate 1 is prepared. And, of the semiconductor substrate 1
The surface is coated with n-Type epitaxial layer 2 and
A p-type epitaxial layer 3 is sequentially laminated to form an SiC substrate
(Wafer) 100 is constituted. Then, as shown in FIG.
Then, using a mask material 12 for the p-type epitaxial layer 3
N by ion implantation+A source region 5 is formed. Next
Then, after removing the mask material 12, as shown in FIG.
Reactive ion etching (RIE) using mask material 13
By law, n+Source region 5 and p-type epitaxial layer 3
Through n-Trench 6 reaching type epitaxial layer 2
To form
【０００６】次に、図６に示すように、熱酸化法により
ゲート熱酸化膜７を形成する。そして、図７に示すよう
に、トレンチ６内を、第１及び第２ポリシリコン層８
ａ、８ｂにより順次埋め戻す。この後、ＣＶＤ法により
層間絶縁層９を形成し、ソースコンタクト予定位置のｎ
+ ソース領域５とｐ型エピタキシャル層３の表面上にあ
るゲート熱酸化膜７と層間絶縁層９を除去する。そし
て、ｎ+ ソース領域５とｐ型エピタキシャル層３及び層
間絶縁層９上にソース電極層１０を形成するとともに、
半導体基板１の裏面にドレイン電極層１１を形成して、
図２に示すトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴ
を完成させる。Next, as shown in FIG. 6, a gate thermal oxide film 7 is formed by a thermal oxidation method. Then, as shown in FIG. 7, the first and second polysilicon layers 8 are formed in the trench 6.
a and 8b are sequentially backfilled. Thereafter, an interlayer insulating layer 9 is formed by the CVD method, and n at the planned source contact position is formed.
+ The gate thermal oxide film 7 and the interlayer insulating layer 9 on the surface of the source region 5 and the p-type epitaxial layer 3 are removed. Then, a source electrode layer 10 is formed on the n + source region 5, the p-type epitaxial layer 3, and the interlayer insulating layer 9, and
Forming a drain electrode layer 11 on the back surface of the semiconductor substrate 1;
Trench gate type SiC power MOSFET shown in FIG.
To complete.
【０００７】[0007]
【発明が解決しようとする課題】上記したトレンチゲー
ト型ＳｉＣパワーＭＯＳＦＥＴにおいて、ｎ+ ソース領
域５は、ソース電極層１０とオーミックコンタクトされ
る領域であるため、できるだけ低抵抗のものが好まし
く、このためにはキャリア濃度を高くする必要がある。In the above-mentioned trench gate type SiC power MOSFET, the n + source region 5 is a region that is in ohmic contact with the source electrode layer 10, and therefore, it is preferable that the resistance of the n + source region be as low as possible. Requires a high carrier concentration.
【０００８】本発明者らの検討によれば、上記したｎ+
ソース領域５は、ドーパントとしてＮ+ をＳｉＣ基板１
００にイオン注入した後、ＳｉＣ基板１００の温度、す
なわち基板温度を１３００℃にして真空中あるいはＡｒ
雰囲気で活性化アニールすることによって形成すること
ができる。基板温度を１３００℃にしているのは、それ
より高い温度にすると、イオン注入した不純物であるＮ
や母材であるＳｉ、Ｃがアウトディフュージョンして、
良好なオーミックコンタクトが形成できなくなるためで
ある。According to the study of the present inventors, the above n +
The source region 5 is formed by adding N + as a dopant to the SiC substrate 1.
After the ion implantation, the temperature of the SiC substrate 100, that is, the substrate temperature is set to 1300 ° C., and the
It can be formed by activation annealing in an atmosphere. The reason why the substrate temperature is set to 1300 ° C. is that if the substrate temperature is set to a higher temperature, the ion-implanted impurity N
And the base materials Si and C are out-diffused,
This is because good ohmic contact cannot be formed.
【０００９】しかしながら、基板温度を１３００℃に抑
えていたのでは、活性化アニール時の活性化率を高める
ことができず、ｎ+ ソース領域５を低抵抗化するための
十分なキャリア濃度を得ることができない。そこで、イ
オン注入した不純物であるＮや母材であるＳｉ、Ｃがア
ウトディフュージョンしないようにキャップ膜を形成
し、基板温度を１３００℃より高くして活性化アニール
時の活性化率を高め、キャリア濃度を高くすることが考
えられる。例えば、Ｓｉ基板において活性化アニール時
に用いられているＳｉＮやＳｉＯ2 のキャップ膜を形成
することが考えられる。However, if the substrate temperature is suppressed to 1300 ° C., the activation rate during activation annealing cannot be increased, and a sufficient carrier concentration for lowering the resistance of n + source region 5 is obtained. Can not do. Therefore, a cap film is formed so that the ion-implanted impurities N and the base materials Si and C are not out-diffused, the substrate temperature is raised above 1300 ° C. to increase the activation rate during activation annealing, It is conceivable to increase the concentration. For example, it is conceivable to form a cap film of SiN or SiO 2 used for activation annealing on a Si substrate.
【００１０】しかしながら、このようなキャップ膜で
は、１２００℃〜１３００℃以上の高温にした場合、キ
ャップ膜が変質する（ばりばりになって壊れる状態にな
る）ため、ＳｉＣ基板に対してはキャップ膜として用い
ることができない。本発明は上記問題に鑑みたもので、
ＳｉＣ基板にイオン注入を行った後の活性化アニールに
おいて、アウトディフュージョンを防止するキャップ膜
を形成して、十分なキャリア濃度を得ることができるよ
うにすることを目的とする。However, in such a cap film, when the temperature is increased to 1200 ° C. to 1300 ° C. or higher, the cap film is deteriorated (it becomes a state of being broken and broken). Can not be used. The present invention has been made in view of the above problems,
An object of the present invention is to form a cap film for preventing out-diffusion in activation annealing after ion implantation into a SiC substrate so that a sufficient carrier concentration can be obtained.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、ＳｉＣ基板にド
ーパントをイオン注入した後、ＳｉＣ基板の表面にエピ
タキシャル膜を形成し、このエピタキシャル膜をキャッ
プ膜とした活性化アニールを行うことを特徴としてい
る。In order to achieve the above object, according to the first aspect of the present invention, after a dopant is ion-implanted into a SiC substrate, an epitaxial film is formed on the surface of the SiC substrate. Is characterized by performing activation annealing using the as a cap film.
【００１２】エピタキシャル膜をキャップ膜とした活性
化アニールを行うことにより、基板温度を１３００℃よ
り高くしてもキャップ膜が変質することがないため、活
性化アニールによって十分なキャリア濃度を得ることが
できる。請求項２に記載の発明においては、ＳｉＣ基板
にドーパントをイオン注入した後、ＳｉＣ基板の表面に
エピタキシャル膜を形成しつつ活性化アニールを行うこ
とを特徴としている。By performing activation annealing using the epitaxial film as a cap film, even if the substrate temperature is higher than 1300 ° C., the cap film does not deteriorate, so that a sufficient carrier concentration can be obtained by activation annealing. it can. The invention according to claim 2 is characterized in that after the dopant is ion-implanted into the SiC substrate, activation annealing is performed while forming an epitaxial film on the surface of the SiC substrate.
【００１３】この発明によれば、エピタキシャル膜の形
成と同時に活性化アニールを行うことができるため、１
回の工程で、請求項１と同様の効果を得ることができ
る。この場合、具体的には、請求項３に記載の発明のよ
うに、ＳｉＣ基板を１３００℃より高い温度にした状態
でＳｉＨ4 、Ｃ3 Ｈ8 を流しながら活性化アニールを行
う。According to the present invention, activation annealing can be performed simultaneously with the formation of the epitaxial film.
The same effect as the first aspect can be obtained in the first and second steps. In this case, specifically, the activation annealing is performed while flowing SiH 4 and C 3 H 8 in a state where the temperature of the SiC substrate is higher than 1300 ° C., as in the invention described in claim 3.
【００１４】また、半導体領域が電極層とオーミックコ
ンタクトされる領域である場合には、請求項４に記載の
ように、活性化アニールを行った後、エピタキシャル膜
を除去する。この場合、請求項５に記載の発明のよう
に、エピタキシャル膜を２０００Å以上３０００Å以下
の膜厚で形成すれば、アウトディフュージョンを防止す
るキャップ膜として十分機能させるとともに、活性化ア
ニール後のエピタキシャル膜を容易に除去することがで
きる。In the case where the semiconductor region is a region that is in ohmic contact with the electrode layer, the activation film is subjected to activation annealing, and then the epitaxial film is removed. In this case, if the epitaxial film is formed to have a thickness of 2000 to 3000 mm as in the invention of claim 5, the epitaxial film after activation annealing can function sufficiently as a cap film for preventing out diffusion. It can be easily removed.
【００１５】請求項６に記載の発明においては、ＳｉＣ
基板にドーパントをイオン注入した後、ＳｉＣ基板の表
面にＳｉＣ基板と同一材料の膜を形成し、この膜をキャ
ップ膜として活性化アニールを行うことを特徴としてい
る。ＳｉＣ基板と同一材料の膜であれば活性化アニール
時に変質することがないため、活性化アニールによって
十分なキャリア濃度を得ることができる。In the invention according to claim 6, the SiC
After ion implantation of a dopant into a substrate, a film of the same material as the SiC substrate is formed on the surface of the SiC substrate, and activation annealing is performed using this film as a cap film. If the film is made of the same material as that of the SiC substrate, the film is not deteriorated during activation annealing, so that a sufficient carrier concentration can be obtained by activation annealing.
【００１６】[0016]
【発明の実施の形態】本発明をトレンチゲート型ＳｉＣ
パワーＭＯＳＦＥＴの製造方法に適用した実施形態につ
いて説明する。まず、図３に示すＳｉＣ基板１００を用
意する。そして、図１（ａ）に示すように、酸化膜を堆
積し、パターニングしてマスク材１２を形成する。この
後、基板温度を７００℃以上にしドーパントとしてＮ+
をイオン注入する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a trench gate type SiC.
An embodiment applied to a method for manufacturing a power MOSFET will be described. First, the SiC substrate 100 shown in FIG. 3 is prepared. Then, as shown in FIG. 1A, an oxide film is deposited and patterned to form a mask material 12. Thereafter, the substrate temperature is increased to 700 ° C. or higher, and N + is used as a dopant.
Is ion-implanted.
【００１７】次に、図１（ｂ）に示すように、ＬＰ−Ｃ
ＶＤ装置内にＳｉＣ基板１００を配置し、基板温度を１
５００℃まで昇温させて、ＳｉＨ4 、Ｃ3 Ｈ8 、キャリ
アガス（Ｈ2 ガス）を流し、基板表面にエピタキシャル
膜２０を成長させる。このエピタキシャル膜２０が、イ
オン注入した不純物であるＮや母材であるＳｉ、Ｃのア
ウトディフュージョンを防止するキャップ膜として機能
する。そして、エピタキシャル膜２０を約１０秒間堆積
させ、その間、基板温度を１５００℃に保持して、イオ
ン注入した不純物であるＮを活性化させる。図１（ａ）
中の×印は不純物であるＮが活性化する前の状態、図１
（ｂ）中の丸印は不純物であるＮが活性化した状態を示
す。そして、基板温度を下げて、ＳｉＣ基板１００をＬ
Ｐ−ＣＶＤ装置から取り出す。Next, as shown in FIG. 1B, the LP-C
Place the SiC substrate 100 in the VD device, and set the substrate temperature to 1
The temperature is raised to 500 ° C., SiH 4 , C 3 H 8 , and a carrier gas (H 2 gas) are allowed to flow to grow the epitaxial film 20 on the substrate surface. This epitaxial film 20 functions as a cap film for preventing out-diffusion of N as an ion-implanted impurity and Si and C as base materials. Then, the epitaxial film 20 is deposited for about 10 seconds, during which the substrate temperature is maintained at 1500 ° C. to activate N, which is an ion-implanted impurity. FIG. 1 (a)
The symbol x in the figure shows the state before the impurity N was activated, FIG.
A circle in (b) indicates a state in which N as an impurity is activated. Then, by lowering the substrate temperature, the SiC substrate 100
Take out from the P-CVD equipment.
【００１８】この後、図１（ｃ）に示すように、エピタ
キシャル膜２０をドライエッチングあるいは酸化によっ
て除去し、図４に示す状態を得る。この後は、図５以後
の工程を実施し、図２に示すトレンチゲート型ＳｉＣパ
ワーＭＯＳＦＥＴを完成させる。なお、エピタキシャル
膜２０の膜厚としては、２０００Å〜３０００Åが好ま
しい。これは、膜厚が薄すぎるとアウトディフュージョ
ンを十分防止できず、逆に厚すぎるとエピタキシャル膜
２０の除去が困難になるからである。Thereafter, as shown in FIG. 1C, the epitaxial film 20 is removed by dry etching or oxidation to obtain the state shown in FIG. Thereafter, the steps after FIG. 5 are performed to complete the trench gate type SiC power MOSFET shown in FIG. Note that the thickness of the epitaxial film 20 is preferably 2000 to 3000 degrees. This is because if the film thickness is too small, outdiffusion cannot be sufficiently prevented, and if it is too large, it becomes difficult to remove the epitaxial film 20.
【００１９】また、図１（ｂ）の工程で、基板温度を１
５００℃にするものを示したが、基板温度としては１３
００℃より高く１６００℃以下が望ましい。さらに、上
記実施形態では、エピタキシャル膜２０の形成と活性化
アニールを同時に行うものを示したが、低温でエピタキ
シャル膜２０を形成し、その後、基板温度を１５００℃
に高め、エピタキシャル膜２０をキャップ膜として活性
化アニールを行うようにしてもよい。Further, in the step of FIG.
Although the temperature was set to 500 ° C., the substrate temperature was 13 ° C.
Desirably, the temperature is higher than 00 ° C and not higher than 1600 ° C. Further, in the above embodiment, the formation of the epitaxial film 20 and the activation annealing are performed simultaneously. However, the epitaxial film 20 is formed at a low temperature, and then the substrate temperature is set to 1500 ° C.
The activation annealing may be performed using the epitaxial film 20 as a cap film.
【００２０】また、イオン注入法により形成される半導
体領域は、ソース領域５に限らず、他の半導体領域であ
ってもよい。例えば、上記したＭＯＳＦＥＴのセル領域
の外周に形成されるガードリングであってもよい。ま
た、本発明は上記したトレンチゲート型ＳｉＣパワーＭ
ＯＳＦＥＴの製造方法に限らず、ＳｉＣ基板にイオン注
入して半導体領域を形成するものであれば、他のＳｉＣ
半導体装置の製造方法にも適用することができる。The semiconductor region formed by the ion implantation method is not limited to the source region 5, but may be another semiconductor region. For example, a guard ring formed on the outer periphery of the cell region of the MOSFET described above may be used. Further, the present invention relates to the trench gate type SiC power M
The method is not limited to the manufacturing method of the OSFET, and any other SiC may be used as long as the semiconductor region is formed by ion implantation into the SiC substrate.
The present invention can also be applied to a method for manufacturing a semiconductor device.
【００２１】なお、本明細書において、六方晶系の単結
晶ＳｉＣの面方位を表す場合、本来ならば所要の数字の
上にバーを付した表現をとるべきであるが、表現手段に
制約があるため、所要の数字の上にバーを付す表現の代
わりに、所要数字の後ろに「−」を付して表現してい
る。In this specification, when the plane orientation of hexagonal single crystal SiC is to be expressed, a bar should be added to the required numeral in the original case, but the expression means is restricted. For this reason, instead of using a bar above a required number, a "-" is added after the required number.
【図１】本発明をトレンチゲート型ＳｉＣパワーＭＯＳ
ＦＥＴの製造方法に適用した実施形態において、ＳｉＣ
基板１００の表面にｎ+ ソース領域５を形成する工程を
説明するための断面図である。FIG. 1 shows a trench gate type SiC power MOS according to the present invention.
In the embodiment applied to the method for manufacturing the FET, the SiC
FIG. 4 is a cross-sectional view for describing a step of forming an n + source region 5 on the surface of a substrate 100.
【図２】ＳｉＣパワーＭＯＳＦＥＴの断面図である。FIG. 2 is a sectional view of a SiC power MOSFET.
【図３】ＳｉＣ基板１００を形成する工程を説明するた
めの断面図である。FIG. 3 is a cross-sectional view for explaining a step of forming a SiC substrate 100.
【図４】ＳｉＣ基板１００の表面にｎ+ ソース領域５を
形成する工程を説明するための断面図である。FIG. 4 is a cross-sectional view illustrating a step of forming an n + source region 5 on the surface of SiC substrate 100.
【図５】図４に続く製造工程で、トレンチ６を形成する
工程を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a step of forming a trench 6 in a manufacturing step following FIG. 4;
【図６】図５に続く製造工程で、ゲート熱酸化膜７を形
成する工程を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a step of forming a gate thermal oxide film 7 in a manufacturing step following FIG. 5;
【図７】図６に続く製造工程で、ゲート電極層８（８
ａ、８ｂ）を形成する工程を説明するための断面図であ
る。FIG. 7 shows a gate electrode layer 8 (8
FIGS. 7A and 7B are cross-sectional views for explaining a step of forming (a, 8b).
１…ｎ+ 型単結晶半導体基板、２…ｎ- 型エピタキシャ
ル層、３…ｐ型エピタキシャル層、５…ｎ+ ソース領
域、６…トレンチ、７…ゲート熱酸化膜、８…ゲート電
極層、９…層間絶縁層、１０…ソース電極層、１１…ド
レイン電極層、２０…エピタキシャル膜、１００…Ｓｉ
Ｃ基板。1 ... n + type single crystal semiconductor substrate, 2 ... n - -type epitaxial layer, 3 ... p-type epitaxial layer, 5 ... n + source region, 6 ... trench, 7 ... thermal gate oxide film, 8 ... gate electrode layer, 9 ... interlayer insulating layer, 10 ... source electrode layer, 11 ... drain electrode layer, 20 ... epitaxial film, 100 ... Si
C substrate.
Claims (6)
により形成された半導体領域（５）を有する炭化珪素半
導体装置の製造方法において、 前記炭化珪素基板にドーパントをイオン注入した後、前
記炭化珪素基板の表面にエピタキシャル膜（２０）を形
成し、このエピタキシャル膜をキャップ膜とした活性化
アニールにより前記半導体領域を形成することを特徴と
する炭化珪素半導体装置の製造方法。1. A method of manufacturing a silicon carbide semiconductor device having a semiconductor region (5) formed on a silicon carbide substrate (100) by an ion implantation method, the method comprising: ion-implanting a dopant into the silicon carbide substrate; A method for manufacturing a silicon carbide semiconductor device, comprising: forming an epitaxial film (20) on a surface of a substrate; and forming the semiconductor region by activation annealing using the epitaxial film as a cap film.
により形成された半導体領域を（５）有する炭化珪素半
導体装置の製造方法において、 前記炭化珪素基板にドーパントをイオン注入した後、前
記炭化珪素基板の表面にエピタキシャル膜（２０）を形
成しつつ活性化アニールを行って前記半導体領域を形成
することを特徴とする炭化珪素半導体装置の製造方法。2. A method of manufacturing a silicon carbide semiconductor device having a semiconductor region formed in a silicon carbide substrate by an ion implantation method, wherein the silicon carbide substrate is ion-implanted with a dopant. A method for manufacturing a silicon carbide semiconductor device, comprising performing activation annealing while forming an epitaxial film (20) on a surface of a substrate to form the semiconductor region.
温度にした状態でＳｉＨ4 、Ｃ3 Ｈ8 を流しながら前記
活性化アニールを行うことを特徴とする請求項２に記載
の炭化珪素半導体装置の製造方法。3. The silicon carbide semiconductor device according to claim 2, wherein the activation annealing is performed while flowing SiH 4 and C 3 H 8 in a state where the temperature of the silicon carbide substrate is higher than 1300 ° C. Manufacturing method.
ーミックコンタクトされる領域であって、前記活性化ア
ニールを行った後、前記エピタキシャル膜を除去するこ
とを特徴とする請求項１乃至３のいずれか１つに記載の
炭化珪素半導体装置の製造方法。4. The semiconductor region according to claim 1, wherein the semiconductor region is in ohmic contact with the electrode layer, and the epitaxial film is removed after performing the activation annealing. The method for manufacturing a silicon carbide semiconductor device according to any one of the above.
上３０００Å以下の膜厚で形成することを特徴とする請
求項４に記載の炭化珪素半導体装置の製造方法。5. The method of manufacturing a silicon carbide semiconductor device according to claim 4, wherein said epitaxial film is formed to a thickness of not less than 2000 ° and not more than 3000 °.
により形成された半導体領域（５）を有する炭化珪素半
導体装置の製造方法において、 前記炭化珪素基板にドーパントをイオン注入した後、前
記炭化珪素基板の表面に前記炭化珪素基板と同一材料の
膜（２０）を形成し、この膜をキャップ膜として活性化
アニールを行い前記半導体領域を形成することを特徴と
する炭化珪素半導体装置の製造方法。6. A method of manufacturing a silicon carbide semiconductor device having a semiconductor region (5) formed on a silicon carbide substrate (100) by an ion implantation method, the method comprising: ion-implanting a dopant into the silicon carbide substrate; A method for manufacturing a silicon carbide semiconductor device, comprising: forming a film (20) of the same material as the silicon carbide substrate on a surface of the substrate; and performing activation annealing using the film as a cap film to form the semiconductor region.
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| JP2000012482A (en) * | 1998-06-22 | 2000-01-14 | Fuji Electric Co Ltd | Production of silicon carbide semiconductor element |
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| JP2009272328A (en) * | 2008-04-30 | 2009-11-19 | Toshiba Corp | Method and apparatus for manufacturing silicon oxide semiconductor element |
| WO2012120731A1 (en) * | 2011-03-09 | 2012-09-13 | 住友電気工業株式会社 | Production method for semiconductor device |
-
1996
- 1996-10-17 JP JP27512996A patent/JP3580052B2/en not_active Expired - Lifetime
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| JP2012190865A (en) * | 2011-03-09 | 2012-10-04 | Sumitomo Electric Ind Ltd | Manufacturing method for semiconductor device |
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|---|---|
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