JP3566322B2 - 画像処理装置及び画像処理装置の通信方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は画像処理装置及び画像処理装置の通信方法に関し、特に、外部装置と画像データの送受信を行なうことが可能なインタフェースを備えた、例えば、デジタル複写機のような画像処理装置及び画像処理装置の通信方法に関する。
【０００２】
【従来の技術】
近年のデジタル複写機の発達に伴い、その複写機で生成された画像データを、例えば、ファクシミリやプリンタの機能などを持つ画像処理装置に送信したり、或は、そうした装置から画像データを受信して画像形成を行なうことが可能になってきている。
【０００３】
この様な場合、デジタル複写機と画像処理装置との間で画像データや１ライン毎の同期を表わすライン同期信号等の同期信号や記録用紙や画像データのサイズ等の制御データを送受信する必要がある。
【０００４】
このようなデータ送受信には、従来より（１）これらのデータ信号各々を別の伝送媒体（例えば、それぞれ複数の通信線等）を用いてパラレル送受信を行う方法（パラレル転送）や、（２）一旦画像メモリに記録用紙１ページ分の画像データを記憶させた後、伝送媒体の伝送速度に合わせて画像データを送受信する方法（ページ単位転送）などが用いられてきた。
【０００５】
【発明が解決しようとする課題】
しかしながら上記従来例で示したパラレル転送では伝送媒体の数（通信線）が多くなり、特に光ファイバ等の高価な伝送媒体を使用することは生産コストの面から困難であった。また、上記従来例で示したページ単位転送では、記録用紙１ページ分の画像データを格納する画像メモリが必要な為、特に高解像度の画像形成出力が要求されるデジタル複写機に於ては、大容量の画像メモリを必要とするので、やはり装置のコストが高価なものになってしまうという欠点があった。
【０００６】
本発明は上記従来例に鑑みてなされたもので、安価でかつ信頼性の高いデータ送受信が可能なインタフェースを備えた画像処理装置及び画像処理装置の通信方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために本発明の画像処理装置は、以下のような構成からなる。即ち、外部装置と送受信各々に用いられる一対の伝送媒体を介して画像データの送受信を行うことが可能な画像処理装置であって、第１画像データを生成する画像生成手段と、前記第１画像データに係るタイミング情報を少なくとも含む第１制御データを生成する制御情報生成手段と、所定量の単位に分割された前記第１画像データの間に前記第１制御データが挿入された第１シリアルデータとして前記第１画像データと前記第１制御データとを前記一対の伝送媒体の送信用の媒体を介して送信する送信手段と、前記一対の伝送媒体の受信用の媒体を介して、前記外部装置からの前記所定量の単位に分割された第２画像データと該画像データに係る第２制御データとを第２シリアルデータとして受信する受信手段と、前記受信手段によって受信された前記第２シリアルデータを前記第２画像データと前記第２制御データとに分離する分離手段とを有し、前記送信手段は、第１の時間帯では、第１のビットパターンに従って前記第１画像データを符号化して出力し、第２の時間帯では、第２のビットパターンに従って前記第１制御データを符号化して出力し、前記第１画像データ及び前記第１制御データの両方が出力されない第３の時間帯では、特定ビット符号を前記第１シリアルデータに含ませて送信することを特徴とする画像処理装置を備える。
また、外部装置と送受信各々に用いられる一対の伝送媒体を介して画像データの送受信を行うことが可能な画像処理装置であって、第１画像データを生成する画像生成手段と、前記第１画像データに係る第１制御データを生成する制御情報生成手段と、所定量の単位に分割された前記第１画像データの間に前記第１制御データが挿入された第１シリアルデータとして前記第１画像データと前記第１制御データとを前記一対の伝送媒体の送信用の媒体を介して送信する送信手段と、前記一対の伝送媒体の受信用の媒体を介して、前記外部装置からの前記所定量の単位に分割された第２画像データと該画像データに係る第２制御データとを第２シリアルデータとして受信する受信手段と、前記受信手段によって受信された前記第２シリアルデータを前記第２画像データと前記第２制御データとに分離する分離手段と、前記第１画像データの送信より前記第１制御データの送信を優先するようデータ送信順序を調整する調整手段とを有することを特徴とする画像処理装置を備えても良い。
或いは、上記のような構成の画像処理装置と同様な特徴を備える画像処理装置の通信方法を備えても良い。
【０００８】
【作用】
以上の構成により本発明は、所定量の単位に分割された第１画像データの間にその画像データに係る第１制御データを挿入して第１シリアルデータとして第１画像データと第１制御データとを一対の伝送媒体の内の送信用の媒体を介して送信する一方、一対の伝送媒体の内の受信用の媒体を介して外部装置からの所定量の単位に分割された第２画像データとその画像データに係る第２制御データとを第２シリアルデータとして受信するが、第１シリアルデータの送信においては第１の時間帯では、第１のビットパターンに従って第１画像データを符号化して出力し、第２の時間帯では、第２のビットパターンに従って第１制御データを符号化して出力し、第１画像データ及び第１制御データの両方が出力されない第３の時間帯では、特定ビット符号を第１シリアルデータに含ませて送信するよう動作する。
【０００９】
【実施例】
以下添付図面を参照して本発明の好適な実施例を詳細に説明する。
【００１０】
＜共通実施例の説明＞
（１）システム概要（図１）
図１は以下のいくつかの実施例において共通的に用いられる画像処理装置が適用されるシステムの概略を示すブロック図である。図１に於て、１００はそれ自体で複写動作を行なうと共に読み取った画像のデータを伝送路を介して外部装置に転送したり、逆に外部装置から画像データを受信して画像形成出力を行うことができるデジタル複写機、１０１はファクシミリ機能やプリント機能を有しデジタル複写機１００から転送された画像データをファクシミリ形式に変換して回線網を通じてファクシミリ送信を行ったり、或は、ＴＩＦＦ等の形式にデータフォーマット変換してコンピュータにデータ通信をする画像処理装置、１０２はパーソナルコンピュータ（以下、ホストという）である。
【００１１】
また、１０３はデジタル複写機１００と画像処理装置１０１とを接続する双方向の伝送路、１０４は画像処理装置１０１がファクシミリ通信を行うための公衆回線、１０５は画像処理装置１０１とホスト１０２とを接続する伝送路である。伝送路１０３は１つの方向に対して１つの伝送媒体を待つ。例えば、ツイストペアケーブルなら２対のツイストペアケーブルで、光ファイバならば２本の光ファイバで構成する。
【００１２】
ホスト１０２で生成された画像データをプリント出力する場合、画像データはまず、ホスト１０２から画像処理装置１０１へと送られてビットマップ画像データに変換され、次にデジタル複写機１００へ伝送されてプリント出力が行なわれる。公衆回線１０４を介して送られてきたファクシミリデータが画像処理装置１０１で受信された場合には、そのデータは画像処理装置１０１でビットマップ画像データに変換されてデジタル複写機１００へ伝送されプリント出力が行なわれる。
【００１３】
（２）デジタル複写機１００の構成概要（図２〜図５）
図２はデジタル複写機１００の構成を示す側断面図である。デジタル複写機１００が実行する複写動作について、図２を参照しながら説明する。
【００１４】
原稿給送装置１上に積載された原稿は、１枚づつ順次、原稿台ガラス２面上に搬送される。原稿が搬送されると、スキャナ部分のランプ３が点灯し、かつスキャナユニット４が移動して原稿を照射する。原稿の反射光はミラー５，６，７を介してレンズ８を通過し、その後イメージセンサ部９に入力される。
【００１５】
イメージセンサ部９に入力された画像信号は、画像処理部２５において適当な画像処理がなされた後、露光制御部１０に入力される。処理された画像信号は露光制御部１０において光信号に変換され感光ドラム１１を照射する。照射光によって感光ドラム１１上に形成された潜像は、現像器１２、あるいは１３によって現像される。潜像形成とタイミングを併せて被転写紙積載部１４、あるいは１５より転写紙が搬送され、転写部１６に於て、現像器１２、あるいは１３によって現像されたトナー像が転写紙に転写される。転写されたトナー像は定着部１７にて転写紙に定着された後、排紙部１８より装置外部に排出される。
【００１６】
図３は露光制御部１０の詳細な構成を示すブロック図である。半導体レーザ２１より発せられた光ビームはコリメータレンズ２５及び絞り２２によりほぼ平行光にされて所定のビーム径で回転多面鏡２３に入射する。回転多面鏡２３は矢印の様な方向に等角速度の回転を行っており、この回転に伴って入射した光ビームが連続的に角度を変える偏向ビームと成って反射される。偏向ビームと成った光はｆ−θレンズ２４により集光作用を受ける。
【００１７】
一方、ｆ−θレンズ２４は同時に走査の時間的な直線性を保証するような歪曲収差の補正を行い、光ビームは感光ドラム１１の上に図の矢印の方向に等速で結像走査される。感光ドラム１１上へのデータの書き込みは半導体レーザ２１の光量制御によって行われる。
【００１８】
２８はＢＤセンサであり、感光体ドラム１１に画像情報を１ライン書き出すタイミングを検出する。このタイミングに基づいて、イメージセンサ部９では１ライン分の画像情報を読み出す。通常は一回の走査毎に光ビームの発光のタイミングをとるように走査領域外の位置にＢＤセンサ２８が配置されている。ＢＤセンサ２８で走査ビームを検知した時点から所定時間、ｔ秒後に書き出し信号を送っている。
【００１９】
図４は画像処理部２５の詳細な構成を示すブロック図である。
【００２０】
イメージセンサ部９により読み取られた画像データは８ビットのデジタルデータに変換されシェーディング補正回路３０にてシェーディング補正される。さらに画像補正部３１では変倍処理やエッジ強調等の補正を行なう。画像補正部３１の出力となる画像データ４０はセレクタ（ＳＥＬ）３２及びインタフェース部３７に送られ、伝送路１０３を介して送出される。一方、伝送路１０３を介して外部から送られてきた画像データ４１はセレクタ（ＳＥＬ）３２へ入力される。セレクタ（ＳＥＬ）３２では画像データ４０或は画像データ４１のどちらか一方を適宜選択しＬＯＧ変換部３３へと送出する。画像データはＬＯＧ変換部３３にて濃度データに変換され、ＰＷＭ部３４で８ビットのデータ値に応じたパルス幅の信号に変換される。ＰＷＭ部３４の出力は露光制御部１０へと出力され半導体レーザ２１が画像データに応じて発光する。
【００２１】
一方、ＢＤセンサ２８の出力はタイミング制御部３５へ入力される。タイミング制御部３５では画像形成に必要な種々のタイミング信号を発生する。その１部分の制御信号３９がインタフェース部３７に出力される。ＣＰＵ３６はデジタル複写機１００を制御するためのマイクロコンピュータである。画像処理装置１０１と転写紙サイズ等のステータス情報やプリント指令等のコマンド情報４２（以下制御情報と記す）はＣＰＵ３６からインタフェース部３７に出力される。
【００２２】
画像データ４０／４１、タイミング信号３９、及び制御情報４２はインタフェース部３７でパラレル／シリアル変換され、画像処理装置１０１との間で送受が行なわれる。
【００２３】
次に、図５に示すタイムチャートを用いて、タイミング信号３９及び画像データの関係について説明する。
【００２４】
図５において、３９−１，３９−２，３９−３，３９−４はタイミング信号３９に含まれる各種タイミング信号で、３９−１は画像の読み取りや種々の画像処理を実行するための１２ＭＨｚの画像クロック（ＶＣＬＫ）、３９−２はＢＤセンサ２８の出力より形成され１ライン毎に発生するライン同期信号（ＶＬＳＹＮＣ）、３９−３は画像データの主走査方向の有効データ領域を表す信号（ＶＬＥ）である。図６に示しているように、ＶＬＥ３９−３の立ち上がりエッジに同期して１ラインの最初の有効画像データ（Ｄ０ ）が、また、その立ち下がりエッジでそのラインの有効画像データ（ＤＮ ）が終了する。有効画像データ（ＶＤＡＴＡ）は画像データ４０／４１として入出力される。
【００２５】
また、ＶＤＡＴＡは８ビットの画像データでその有効領域はＶＬＥ３９−３により定められる（Ｄ０ 〜ＤＮ ）。ＶＰＳＹＮＣ３９−４は記録用紙１ページ毎の同期を取るための信号であり、１ページの最初の有効ラインの時に立ち上がり、１ページの最後の有効ラインの時に立ち下がる。尚、これらの信号はＶＣＬＫ３９−１に同期して動作する。
【００２６】
（３）画像処理装置１０１の構成概要（図６）
ここでは画像処理装置１０１の構成について、図６に示すブロック図を参照して説明する。
【００２７】
伝送線路１０３を介して送られてきた画像データ、タイミング信号、制御情報はインタフェース部３７′でシリアル／パラレル変換される。画像データ５６はページメモリ５０に送られ１ページ分の画像データが格納される。一方、タイミング信号５８はメモリ制御部５１へ入力され、タイミング信号５８から有効画像領域を判定して、ページメモリ５０のアドレス信号（不図示）を発生する。制御情報５９は画像処理装置１０１を制御するＣＰＵ５２へ入力される。
【００２８】
以下、画像処理装置１０１が実行する種々のデータ送受信について述べる。
【００２９】
・ファクシミリ送信を行なう場合
ページメモリ５０に記憶された画像データは画像データバス６０を介してファクシミリ部（ＦＡＸ）５３へ送られる。ファクシミリ部５３はその画像データをＧ３やＧ４等プロトコルに従うデータ形式に変換して送信する。
【００３０】
・ホスト１０２への画像データを出力
ページメモリ５０に記憶された画像データは画像データバス６０を介してリーダ／プリンタ部５４へ送られる。リーダ／プリンタ部５４はその画像データをＴＩＦＦ等のデータ形式に変換しコンピュータインタフェース部５５を介してホスト１０２に伝送する。コンピュータインタフェース部５５はＳＣＳＩやＲＳ２３２Ｃ等の標準インタフェースを含む構成としても良い。
【００３１】
・ファクシミリ受信データのデジタル複写機１００への転送
ファクシミリ部５３で受信したファクシミリデータを解像度４００ｄｐｉかつ１画素データ当たり８ビットの画像データに変換し、１ページ分の有効データをページメモリ５０に記憶させる。次に、タイミング信号５８に従ってメモリ制御部５１はアドレス信号を発生し、ページメモリ５０から画像データ５７が読み出されインタフェース部３７′送られる。
【００３２】
図６に示したタイミング信号５８及び画像データ５６／５７の関係は図５で示したタイムチャートに示す制御信号とほぼ同じであるが、データ送受信によってその信号の発生源が異なることがある。その点について以下に述べるが、デジタル複写機１００側の信号と区別するため、図５に示した制御信号に“′”（ダッシュ）を付して説明する。
【００３３】
ＶＬＳＹＮＣ′３９−２及びＶＰＳＹＮＣ′３９−４は常に、デジタル複写機１００側でのみ発生させられインタフェース部３７′から出力される。ＶＬＥ３９−３ＶＬＥ′は画像データの受信時にはインタフェース部３７′から出力し、画像データ送信時はメモリ制御部５１で出力する。ＶＣＬＫ′３９−１はメモリ制御部５１で生成されその周波数は１２ＭＨｚである。
【００３４】
（４）インタフェース部３７の詳細な構成（図７）
図７はインタフェース部３７の詳細な内部構成を示したブロック図である。
【００３５】
以下、図７に示す構成のインタフェース部３７が画像データ、タイミング信号、制御信号等を送信する場合を説明する。
【００３６】
８ビットの画像データＶＤＡＴＡと１ライン分の有効データ領域を示すＶＬＥは、ＦＩＦＯ７０にクロック信号ＶＣＬＫに同期して書き込まれ、さらにパラレル／シリアル変換回路７４が発生する１２．５ＭＨｚのクロック信号ＣＬＫに同期して読み出される。
【００３７】
ＦＩＦＯ７０は１ライン分のデータの書き込み及び読み出しが可能でライトイネーブル信号ＷＥ＊、リードイネーブル信号ＲＥ＊を用いることにより、そのアドレス制御を行うことが可能である。ライトイネーブル信号ＷＥ＊は、Ｄ型フリップフロップ回路７８（以下、ＤＦ−Ｆ回路と呼ぶ）とＮＯＲゲート７７を用いることにより（ＶＬＥ＋１）クロック分の信号を生成して、データ書き込みを行わせＶＬＥの立ち下がりの情報までＦＩＦＯ７０に記憶させる。
【００３８】
ＦＩＦＯ７０に書き込まれたＶＬＥを読み出した信号であるＬＥは、各ライン毎の開始を知らせるＶＬＳＹＮＣ、１ページ分の有効データ領域を示すＶＰＳＹＮＣと共にタイミング発生回路７１に入力される。また、ＣＰＵ４２からのＣＰＵバスを介して送られてきた制御情報はＣＰＵバスインタフェース７２を介してセレクタ７３に入力される。
【００３９】
タイミング発生回路７１によって生成された種々のタイミング信号はコマンド／ストローブ発生回路７６に入力され、回路内部の処理によってコマンド信号ＣＭＤとストローブ信号ＳＴＲＢを発生してパラレル／シリアル変換回路７４に入力される。実際のコマンド信号ＣＭＤは４本の信号線によって送られ、４本の信号線各々、或は、信号そのものをＣＭＤ０、ＣＭＤ１、ＣＭＤ２、ＣＭＤ３という。
【００４０】
また、ＦＩＦＯ７０から読み出された画像データＶＤＡＴＡおよびＣＰＵバスインタフェース７２からの制御情報はセレクタ７３により、タイミング発生回路７１によって作られたタイミング信号に同期してパラレル／シリアル変換回路７４に入力される。
【００４１】
パラレル／シリアル変換回路７４に入力された画像データ及び通信制御信号を含んだＤＡＴＡ、ストローブ信号ＳＴＲＢ、コマンド信号ＣＭＤは回路内部の処理によりシリアル信号に変換され、さらにＥ／Ｏ変換モジュール７５により電気−光変換され、光ファイバケーブルを介して送信される。
【００４２】
次に画像データ、タイミング信号、制御情報等を受信する場合を説明する。
【００４３】
光ファイバケーブルを介して送られてきた画像データ及び制御信号はまずＯ／Ｅ変換モジュール７９により光電変換され、デジタルのシリアル信号となり、シリアル／パラレル変換回路８０に入力される。
【００４４】
シリアル／パラレル変換回路８０は入力されたシリアルデータを復号し、画像データ及び制御情報を含んだＤＡＴＡ、コマンド信号ＣＭＤ、コマンドストローブ信号ＣＳＴＲＢを出力する。コマンド信号ＣＭＤ、コマンドストローブ信号ＣＳＴＢはデコーダ８１に入力されて種々のタイミング信号がデコードされる。
【００４５】
デコードされたタイミング信号はタイミング発生回路８２に入力され、各ライン毎の開始を示すＶＬＳＹＮＣ′、１ライン分の有効データ領域を示すＶＬＥ′が生成され、このタイミング信号によりＦＩＦＯ８４のアドレスを管理し、画像データをＦＩＦＯ８４に書き込む。
【００４６】
ＦＩＦＯ８４により書き込まれた画像データはクロック信号ＶＣＬＫに同期して、ＶＬＥ、ＶＬＳＹＮＣでアドレスが管理されて、読み出された画像データＩＭＤＡＴＡはセレクタ（ＳＥＬ）３２へと送られる。
【００４７】
また、制御情報はタイミング発生信号により作られたタイミング信号に同期して、ＣＰＵバスインタフェース８３を介してＣＰＵ３６に取り込まれる。
【００４８】
＜第１実施例（図８〜図１５）＞
ここでは、上記構成のデジタル複写機を共通構成装置として用いた図１の示すシステムにおける画像データの送受信処理について説明する。
【００４９】
（１）画像データの送信処理
図８は本実施例に従うタイミング発生回路７１の詳細な内部構成を示す回路図である。
【００５０】
最初に、画像データ送信時のタイミング制御のための制御信号発生について、図８に示すタイミング発生回路７１と図９に示す種々のタイミング信号のタイムチャートとを参照して説明する。
【００５１】
タイミング発生回路７１では、ＶＬＳＹＮＣはＤＦ−Ｆ（Ｄ型フリップフロップ）回路３０２に入力され、クロック信号ＣＬＫと同期がとられ、さらにＤＦ−Ｆ回路３０２の出力はＤＦ−Ｆ回路３０３に入力される。ＤＦ−Ｆ回路３０２のＱ出力とＤＦ−Ｆ３０３のＱの逆転出力はＡＮＤゲート３０４に入力され、ＡＮＤゲート３０４の出力はＶＬＳＹＮＣの立ち上がりに同期した１クロック分の信号（ＬＳＹＮＣ）となる。そして、ＡＮＤゲート３０４の出力はＤＦ−Ｆ回路３０５に入力され、その出力は順次、ＤＦ−Ｆ回路３０６〜３０９に入力され、ＤＦ−Ｆ回路３０９の出力はラインイネーブル開始信号（ＬＥＳＥＴ）となる。さらに、ＤＦ−Ｆ回路３０９の出力はＪＫＦ−Ｆ（ＪＫ型フリップフロップ）回路３１０に入力され、リードイネーブル信号（ＲＥ＊）が“０”となる。
【００５２】
さて、ＦＩＦＯ７０から読み出されたＬＥはＤＦ−Ｆ回路３１１に入力されクロック信号ＣＬＫと同期がとられ、そのＱ出力はＤＦ−Ｆ回路３１２及びＯＲゲート３１３に、また、Ｑの逆転出力はＡＮＤゲート３１４に入力される。そして、ＤＦ−Ｆ回路３１２の出力はＡＮＤゲート３１４に入力され、ＬＥの立ち下がりでラインイネーブル終了信号（ＬＥＲＳＴ）が出力される。また、ＡＮＤゲート３１３の出力はＪＫＦ−Ｆ回路３１０に入力され、これによりリードイネーブル信号（ＲＥ＊）が“１”となる。
【００５３】
また、ＶＰＳＹＮＣがＤＦ−Ｆ回路３１５に入力され、クロック信号ＣＬＫと同期がとられ、そのＱ出力はＤＦ−Ｆ回路３１６及びＡＮＤゲート３１７に、また、そのＱの逆転出力はＡＮＤゲート３１８に入力される。そして、ＤＦ−Ｆ回路３１６のＱ出力はＡＮＤゲート３１８に入力され、ＶＰＳＹＮＣの立ち上りでＤＦ−Ｆ回路３２０に入力され、ページ同期開始信号（ＰＳＹＳＥＴ）が生成される。さらに、ＤＦ−Ｆ回路３１６のＱの逆転出力はＡＮＤゲート３１７に入力され、ＶＰＳＹＮＣの立ち下がりをとって、ページ同期終了信号（ＰＳＹＲＳＴ）が生成される。
【００５４】
次に、制御情報の送信について説明する。
【００５５】
ＣＰＵバスインタフェースから送られてくる制御情報はＬＳＹＮＣに基づいて生成されたタイミング信号（ＬＳＹＮＣ２＊）により、送信される。即ち、ＬＳＹＮＣ２＊はセレクタ７３に入力され、そのタイミングで制御情報がパラレル−シリアル変換回路７４に入力される。
【００５６】
コマンド／ストローブ発生回路７６ではタイミング発生回路７１で生成された種々のセット信号、リセット信号、ＬＥ及びパラレル／シリアル変換回路７４から発生されるクロック信号ＣＬＫを用いた論理回路により、コマンド信号ＣＭＤ及びストローブ信号ＳＴＲＢを生成する。コマンド信号ＣＭＤ及びストローブ信号ＳＴＲＢは以下のような論理関係に従って生成される。また、表１は各タイミング信号とコマンドの対応表である。
【００５７】
ＳＴＲＢ＝（ＬＥ＃ＬＳＹＮＣ＃ＬＥＳＥＴ＃ＬＥＲＳＴ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）＆ＣＬＫ
ＣＭＤ０＝（ＬＥＲＳＴ＃ＬＳＹＮＣ＃ＰＳＹＲＳＴ）
ＣＭＤ１＝（ＬＥＳＥＴ＃ＬＥＲＳＴ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）
ＣＭＤ２＝（ＬＳＹＮＣ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）
ＣＭＤ３＝（ＬＳＹＮＣ＆ＬＥＳＥＴ＆ＬＥＲＳＴ＆ＰＳＹＳＥＴ＆ＰＳＹＲＳＴ）
上記の式において、＃は論理和（ＯＲ）を、＆は論理積（ＡＮＤ）を表す。
【００５８】
表１は、ＬＥＳＥＴ、ＬＥＲＳＴ、ＬＳＹＮＣ、ＰＳＹＳＥＴ、ＰＳＹＲＳＴ各々が“１”となったとき、コマンド信号ＣＭＤのそれぞれ（ＣＭＤ３〜０）がどのような値をとるかを示している。例えば、ＬＥＳＥＴが“１”となったときには、ＣＭＤ３＝０、ＣＭＤ２＝０、ＣＭＤ１＝１、ＣＭＤ０＝０となる。
【００５９】
このような論理関係をＰＡＬ（プログラム・アレイ・ロジック）等を用いて構成し、生成されたコマンド信号ＣＭＤ及びストローブ信号ＳＴＲＢはパラレル／シリアル変換回路７４に入力される。
【００６０】
次に、ＣＰＵバスインタフェース７２について図１０に示すブロック図を参照して説明する。
【００６１】
ＣＰＵバスインタフェース７２はＣＳ回路８５とＤＦ−Ｆ回路８６、８７から構成され、ＣＰＵバスのある指定されたアドレスがＣＳ回路８５に入力された場合に信号を発生し、その信号に同期してデータがＤＦ−Ｆ回路８６によりラッチされ、さらにタイミング発生回路７１から発生するＬＳＹＮＣに同期してＤＦ−Ｆ回路８７からの出力がセレクタ７３に入力される。
【００６２】
セレクタ７３ではＦＩＦＯ７０から読み出された画像データとＤＦ−Ｆ回路８７の出力が入力され、タイミング発生回路７１から発生するＬＳＹＮＣ２＊に同期してＤＦ−Ｆ回路８７の出力がパラレル／シリアル変換回路７４に入力され、それ以外のときは画像データ（ＤＡＴＡ）がパラレル／シリアル変換回路７４に入力される。
【００６３】
次にパラレル／シリアル変換回路７４について説明する。
【００６４】
パラレル／シリアル変換回路７４は入力ラッチ、エンコーダ、パラレル／シリアルシフトレジスタ、乗算ＰＬＬ、及び、その他の制御回路から構成され、データは入力ラッチに入力され、シフトレジスタから設定されたデータレート（ここでは、１２５ＭＨｚ）で送り出される。使用しているデータ符号化方式は、ＡＮＳＩ．Ｘ３Ｔ９．５ ＦＤＤＩ仕様のため規定された４Ｂ／５Ｂ方式である。この符号化方式では、８ビットを２つの４ビットのニブルに分割し、各ニブルを５ビットのビットパターンに符号化する。このようにして符号化された１０ビットの符号データは、伝送媒体に出力するため、さらにＮＲＺＩ形式のデータストリームに変換される。この４Ｂ／５Ｂ符号化の効率は８０％であるので、１２５Ｍｂｉｔｓ／ｓｅｃの伝送レートを使用すると１００Ｍｂｐｓ でデータを伝送できる。図１１は４Ｂ／５Ｂ方式に従うエンコードパターンである。図１１（ａ）がデータに関する符号化のエンコードパターンであり、図１１（ｂ）がコマンド（ＣＭＤ）に関する符号化のエンコードパターンである。このように、４Ｂ／５Ｂ方式ではデータとコマンドの２種類の符号化が可能である。
【００６５】
図１１（ｂ）に示すように、パラレル／シリアル変換回路７４は、４ビットのコマンド（ＣＭＤ）入力が“０（１６進表現）”でない時に、ＳＴＲＢが印加された場合はデータ（ＤＡＴＡ）の状態に関係なくコマンドパターンを出力し、コマンドビットはデータと同じビット数の４Ｂ／５Ｂ符号でデータに使用されない特殊な符号に変換される。これに対して、コマンド（ＣＭＤ）入力が“０”の時にＳＴＲＢが印加されると入力データ（ＤＡＴＡ）である８ビットデータをシリアル変換し出力する。また、ＳＴＲＢが印加されていないと同期信号（ＪＫ）を出力する。
【００６６】
以上述べた処理を、本実施例ではＡＭＤ社のＴＡＸＩｃｈｉｐ（ＡＭＤ社の登録商標）等を用いて行うと、その差動シリアル出力は、図９に示すように、ＶＰＳＹＮＣの立ち上がりでＰＳＹＳＥＴのコマンド信号（ＣＭＤ）が、その２クロック後の立ち上がりで制御信号が、さらに制御信号より２クロック後の立ち上がりでＬＥＳＥＴのコマンド信号ＣＭＤが出力される。そして、ＬＥＳＥＴの次のクロックで１ライン分のデータ（ＶＤＡＴＡ）が出力され、ＶＤＡＴＡの最終出力の次のクロックでＬＥＲＳＴのコマンド信号（ＣＭＤ）が、さらにＶＰＳＹＮＣの立ち下がりに同期してＰＳＹＲＳＴのコマンド信号（ＣＭＤ）がそれぞれ出力される。そして、これらの差動シリアル出力はＥ／Ｏ変換モジュール７５により電気−光変換され、光ファイバケーブル（伝送路１０３）を介して送信される。
【００６７】
（２）画像データの受信処理
ここでは画像データ受信時の各回路の動作について詳しく説明する。
【００６８】
まず、光ファイバケーブル（伝送路１０３）を介して伝送されてきたデータはＯ／Ｅ変換モジュール７９により光−電気変換され、シリアル／パラレル変換回路８０に入力される。ここで、シリアル／パラレル変換回路８０は、符号化されたデータストリームをシリアル−パラレルコンバータに取り込み、それを復号化して出力する。さらに、内蔵したデータトラッキングＰＬＬは、受信したシリアルデータストリームから必要なクロックを抽出し、ＣＬＫ１として出力する。
【００６９】
復号化はＮＲＺＩ形式のデータストリームを逆変換した後、送信側と逆の符号化、即ち、５Ｂ／４Ｂ変換を行いデータ及びコマンドを復号化し、さらにそれに伴って８ビットのデータ（ＤＡＴＡ）、データストローブ信号（ＤＳＴＲＢ）、コマンドストローブ信号（ＣＳＴＲＢ）、及び、４ビットのコマンド（ＣＭＤ）を送信側と同様のタイミング、即ち、図９に示したシリアル出力と同じタイミングで出力する。本実施例では、この様な復号化処理を送信時と同じようにＡＭＤ社ＴＡＸＩｃｈｉｐ（ＡＭＤ社の登録商標）等を用いている。
【００７０】
そして、シリアル／パラレル変換回路８０から出力されたコマンド（ＣＭＤ）及びコマンドストローブ信号（ＣＳＴＲＢ）はデコーダ８１に入力される。
【００７１】
デコーダ８１ではＣＭＤ及びＣＳＴＲＢを用いて、以下のような論理関係に従って、符号化されたタイミング信号を復号化する。
【００７２】
ＬＥＳＥＴ′ ＝（！ＣＭＤ３＆！ＣＭＤ２＆ＣＭＤ１＆！ＣＭＤ０）＆ＣＳＴＲＢ
ＬＥＲＳＴ′ ＝（！ＣＭＤ３＆！ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＆ＣＳＴＲＢ
ＰＳＹＳＥＴ′＝（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆！ＣＭＤ０）＆ＣＳＴＲＢ
ＰＳＹＲＳＴ′＝（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＆ＣＳＴＲＢ
ＬＳＹＮＣ′ ＝（（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＃（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＃（！ＣＭＤ３＆ＣＭＤ２＆！ＣＭＤ２＆ＣＭＤ０））＆ＣＳＴＲＢ
なお、上記の式において、！は反転、＆は論理積（ＡＮＤ）、＃は論理和（ＯＲ）を表す。
【００７３】
以上の様な処理はＰＡＬ等を用いて行われ、その結果得られた上記の種々のタイミング信号はタイミング発生回路８２に入力される。
【００７４】
図１２はタイミング発生回路８２の内部構成を示すブロック図である。ここでは、デコーダ８１から送られてきた種々のタイミング信号及び制御情報を復号化している。ＬＥＳＥＴ′はＤＦ−Ｆ回路３３０、ＤＦ−Ｆ回路３３１で２クロック遅延されて、ＪＫＦ−Ｆ回路３３２に入力され、ライトイネーブル信号（ＷＥ１＊）を“０”とする。ＬＥＲＳＴ′はインバータ３３３により反転されて、ＪＫＦ−Ｆ回路３３２に入力され、これによりライトイネーブル信号（ＷＥ１＊）を“１”とする。ＷＥ１＊はＦＩＦＯ８４に入力される。ＰＳＹＳＥＴ′はＪＫＦ−Ｆ回路３３４に、ＰＳＹＲＳＴ′はインバータ３３５により反転されＪＫＦ−Ｆ回路３３４に入力されてページ同期信号（ＰＳＹＮＣ１）を生成する。ＬＳＹＮＣ′はＤＦ−Ｆ回路３３６に入力され、さらにその出力とＬＳＹＮＣ′とがＯＲゲート３３７で論理和がとられＬＳＹＮＣ１を生成する。また、ＤＦ−Ｆ回路３３６のＱの逆転出力はＣＰＵバスインタフェース８３に出力される。
【００７５】
さて、ＣＰＵバスインタフェース８３では、図１０に示すように、ＤＦ−Ｆ回路３３８において、ＬＳＹＮＣ′の１クロック遅れのＤＦ−Ｆ回路３３６のＱの逆転出力を得、シリアル／パラレル変換回路８０のデータ出力（ＤＡＴＡ）に含まれる制御情報をラッチし、そのＱ出力をバッファ８９に入力する。そして、指定されたアドレスがＣＳ回路８８に入力されるとデータ（ＤＡＴＡ）がＣＰＵバスに出力される。
【００７６】
以上のような処理を行うことにより、画像データ（ＩＭＤＡＴＡ）、制御情報が得られ、１ライン分のデータ有効領域を示すＶＬＥ、各ライン毎の開始を示すＶＬＳＹＮＣ、１ページ分の同期を示すＶＰＳＹＮＣが生成される。
【００７７】
従って本実施例に従えば、各ラインの画像データの間に制御信号を送受信することができるので、伝送路のもつ伝送帯域を有効に用い、少ない数の通信線を用いて画像データの送受信ができる。
【００７８】
なお本実施例では、制御情報はＶＬＳＹＮＣに基づいて送信されていたが、本発明は限定されるものではない。例えば、ＶＬＥの立ち下がりを基準として送信することもできる。
【００７９】
図１３はＶＬＥを基準として制御情報を送信するタイミング発生回路７１の別の構成を示す論理回路図である。図１３の回路において、ＬＥＳＥＴ、ＬＥＲＳＴ、ＰＳＹＳＥＴ、及び、ＰＳＹＲＳＴ信号は図８に示す回路と同様に生成される。また、図１４はＣＰＵバスインタフェース７２、８３の別の構成を示す論理回路図である。図１３に示すように、ＬＥＲＳＴをＤＦ−Ｆ回路３４０に入力することにより、ＤＦ−Ｆ回路３４０のＱの逆転出力をタイミング信号（ＬＥＲＳＴ２＊）として得る。このタイミング信号（ＬＥＲＳＴ２＊）に基づいて、図１４に示すように、制御情報がセレクタ７３から出力されるように制御される。さらに、受信側においても同様にして、受信した制御情報をバッファ８９から出力することが可能である。
【００８０】
図１５はＶＬＥを基準として制御情報を送信する場合のタイミングチャートである。このタイミングチャートの図９との相違点は、差動シリアル出力における制御情報がＬＥの立ち下がりを基準として出力される点である。また、受信側においても同様にして復号化され、ＣＰＵ３６に取り込まれる。
【００８１】
＜第２実施例（図１６〜図１９）＞
前述の実施例では制御情報を１ライン分の画像データ伝送の直前或は直後に伝送する例について説明したが本実施例ではこれとは異なる制御情報の送受信方法を用いた例について説明する。
【００８２】
（１）制御情報送信
図１６は本実施例に従うタイミング発生回路７１とＣＰＵバスインタフェース７２の内部構成とコマンド／ストローブ発生回路７６への入出力データを示すブロック図である。なお、タイミング発生回路７１は第１実施例で示した構成と比較してその相違点のみを示している。
【００８３】
ＣＰＵバスインタフェース７２では第１実施例と同様にＣＳ回路１１０によりアドレスをデコードし、そのデコード信号１２６によりＣＰＵ３６からの制御データを８ビット、ＤＦ−Ｆ１１２にラッチする。また、デコード信号１２６によりＤＦ−Ｆ１１１のＱ出力１２４に“１”にセットする。ＤＦ−Ｆ１１２の出力１２３はセレクタ７３に入力され、そして、セレクタ７３からパラレル／シリアル変換回路７４へと出力される。
【００８４】
また、Ｑ出力１２４は、ＤＦ−Ｆ１１３へ入力されてクロックＣＬＫで同期が取られ、ＤＦ−Ｆ１１３のＱ出力１２７としてＡＮＤ回路１１４に入力される。ＡＮＤ回路１１４のもう一方の入力１２２は、コマンド／ストローブ発生回路７６からの出力である。この入力１２２は、第１実施例で説明したＬＳＹＮＣ、ＬＥＳＥＴ、ＬＥＲＳＴ、ＰＳＹＳＥＴ、ＰＳＹＲＳＴ等の制御信号すべての論理和をとったものである。入力１２２が“０”、即ち、前述のＬＥＳＥＴ等の制御信号が発生していないとき出力１２１は“１”となる。
【００８５】
出力１２１が“１”となると、コマンド／ストローブ発生回路７６はパラレル／シリアル変換回路７４にコマンド（１０００Ｂ；制御データを示す）及びＳＴＲＢを出力する。さらに、出力１２１が“１”となると、次のＣＬＫの立ち上がりでＤＦ−Ｆ１１５のＱ出力１２０が“１”となる。Ｑ出力１２０はインバータ１１８に入力されて、その値が逆転されて出力１２５（“０”）となり、ＤＦ−Ｆ１１１及び１１３はクリアされる。
【００８６】
一方、出力１２０と１２１はＯＲ回路１１６にて論理和がとられ、その出力１２８がＡＮＤ回路１１７に入力される。ＡＮＤ回路１１７のもう一方の入力端子にはリードイネーブル信号（ＲＥ＊）と入力されて論理積の出力１１９が得られる。出力１１９はＦＩＦＯ７０に入力される。
【００８７】
以上説明した各出力の関係をさらに図１７に示すタイムチャートを参照して詳細に説明する。
【００８８】
ＣＳ回路の出力１２６の立ち上がりで（ｔ＝ｔ０）、制御データがＤＦ−Ｆ１１２にラッチされると共に出力１２４が“１”になる。ｔ＝ｔ０に続くＣＬＫの立ち上がりで（ｔ＝ｔ１）、出力１２７が“１”となり、この時出力１２２が“０”であると出力１２１も“１”になる。さらに、出力１２８も“１”となり、ＲＥ＊のレベルに係らず出力１１９も“１”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ２）で出力１２０が“１”となり、出力１２０の反転された出力１２５が“０”となるので、出力１２４、１２７、１２１は“０”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ３）出力１２０、１２８が“０”となり、出力１１９はＲＥ＊と同じ（ここでは０）となる。
【００８９】
以上の結果、パラレル／シリアル変換回路７４に入力される順序は、図１７に示すように、画像データ（ＤＮ−１ ）、画像データ（ＤＮ ）、コマンド”１０００Ｂ” 、制御データ、画像データ（ＤＮ＋１ ）となる。即ち、画像データの間に制御データが挿入されることになる。
【００９０】
次に、コマンド／ストローブ発生回路７６からの出力１２２が“１”であり（例えば、ＬＥＳＥＴが“１”のとき）、かつ、出力１２７が“１”となる時について考える。ここでは、図１７に示すように、ＣＳ回路の出力１２６の立ち上がりで（ｔ＝ｔ４）、出力１２４が“１”となったとしている。
【００９１】
この場合、ｔ＝ｔ４に続くＣＬＫの立ち上がりで（ｔ＝ｔ５）、出力１２７が“１”となるが、出力１２２が“１”であるので出力１２１は“０”のままである。次のＣＬＫの立ち上がりで（ｔ＝ｔ６）、出力１２２が“０”となると出力１２１が“１”となる。これと同時に、出力１２８も“１”となり、ＲＥ＊のレベルに係らず出力１１９も“１”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ７）、出力１２０が“１”となり、出力１２０の反転出力１２５が“０”となるので、出力１２４、１２７、１２１は“０”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ８）、出力１２０、１２８が“０”となり、出力１１９はＲＥ＊と同じ（ここでは１）となる。
【００９２】
以上の結果、パラレル／シリアル変換回路７４に入力される順序は図１７に示すように、コマンド（ＬＥＳＥＴ）、コマンド”１０００Ｂ” 、制御データとなる。即ち、ＬＥＳＥＴコマンドの次に制御データが挿入されることになる。
【００９３】
（２）制御情報受信
図１８は本実施例に従うタイミング発生回路８２とＣＰＵバスインタフェース８３の内部構成とデコーダ８１からの出力データを示すブロック図である。なお、タイミング発生回路８２は第１実施例で示した構成と比較してその相違点のみを、また、デコーダ８１の出力データは第１実施例で示した構成と比較してその相違点のみ（出力１３９）を示している。出力１３９はコマンド”１０００Ｂ” を検出すると“１”になる信号である。
【００９４】
出力１３９はタイミング発生回路８２に入力されると、ＤＦ−Ｆ１３０及びＯＲ回路１３１の１つの入力端子に入力される。ここで、出力１３９が“１”であるとＯＲ回路１３１の出力１４１が“１”になり、次のＣＬＫ１の立ち上がりでＤＦ−Ｆ１３０の出力１４０が“１”になる。出力１４０がインバータ１３３で反転された出力１４２は、８ビットのデータを同時に扱うＤＦ−Ｆ１３４のクロック入力端子に入力されると共に、ＤＦ−Ｆ１３６のセットＳ端子に接続されている。また、ＤＦ−Ｆ１３４のＤ入力端子にはシリアル／パラレル変換回路８０からの出力データであるＤＡＴＡ１４６が入力されている。このようにして、出力１４２の負のパルスでＤＦ−Ｆ１３４にＤＡＴＡ１４６がラッチされると共にＤＦ−Ｆ１３６のＱ出力が“１”となる。
【００９５】
さて、出力１４０が“１”となるとＯＲ回路の出力１４１も“１”となり、ＡＮＤ回路１３２の出力１４３はＷＥ１＊の値に係らず“１”となる。そして、出力１４３はＦＩＦＯ８３に接続される。
【００９６】
ＤＦ−Ｆ１３４の出力１４４はトライステートのバッファ１３５の入力につながり、その出力はＣＰＵバスのデータラインに接続される。ＤＦ−Ｆ１３６の出力１４７はトライステートのバッファ１３７の入力につながり、その出力はＣＰＵバスのデータラインに接続される。ＣＳ回路１３８はＣＰＵバスのアドレスラインから２つのアドレスを指示する情報を入力して２つのデコード出力ＣＳ１、ＣＳ２を生成する。
【００９７】
ＣＰＵ３６はＣＳ１を生成する元になるアドレスからＤＦ−Ｆ１３６のＱ出力を読み込むことで制御データを受信したかどうか判別できる。もし、Ｑ出力１４７が“１”ならば制御データを受信したこととみなし、ＣＳ２を生成する元になるアドレスからＤＦ−Ｆ１３４のＱ出力を読み込むことで制御データをＣＰＵ３６内部に取り込むことができる。また、この時ＤＦ−Ｆ１３６のリセットＲ端子が“０”となるのでＤＦ−Ｆ１３６の出力１４７は“０”となる。
【００９８】
以上説明した各出力の関係をさらに図１９に示すタイムチャートを参照して詳細に説明する。ここでは、送信側装置が図１７に示すようなデータストリームで画像データと制御情報を送信するとして考える。即ち、パラレル／シリアル変換回路８０の出力（ＤＡＴＡ）の順序は、図１９に示すように、ＣＬＫ１に同期して、画像データ（ＤＮ ）、コマンド”１０００Ｂ” 、制御データ、画像データ（ＤＮ＋１ ）、…となる。
【００９９】
まず、コマンド”１０００Ｂ” を検出した時刻（ｔ＝ｔ０）で、出力１３９が“１”となりこれと同時に出力１４１が“１”となるため出力１４３も“１”となる。次のＣＬＫ１の立ち上がりで（ｔ＝ｔ１）、出力１４０が“１”となり引き続き出力１４１及び１４３は“１”を維持する。またこの時（ｔ＝ｔ１）、出力１４２は“０”となり、出力１４７が“１”となるため、ＣＰＵ３６は制御データを受信したことを知ることができる。次のＣＬＫ１の立ち上がりで（ｔ＝ｔ２）、制御データがＤＦ−Ｆ１３４にラッチされると共に、出力１４０、１４３が“０”となり出力１４２は“１”となる。従って、出力１４３はｔ＝ｔ０〜ｔ２の２クロックの間“１”となり、ＦＩＦＯ８３への書き込みが禁止され、ＦＩＦＯ８３には画像データ（ＤＮ，ＤＮ＋１ ）が連続して書き込まれることになる。この後、ＣＰＵ３６がｔ＝ｔ３で、ＣＳ２を生成する元になるアドレスからＤＦ−Ｆ１３４のＱ出力１４４を読み込むとき、ＣＳ２が“０”となり、出力１４７は“０”となる。
【０１００】
従って本実施例に従えば、画像データより制御データが優先されるので、制御情報の送受信速度が速くすることができる。これは特に、制御情報の通信量が多い場合好適である。
【０１０１】
＜第３実施例（図２０〜図２３）＞
第２実施例では制御情報はＣＰＵバスによりＣＰＵ３６とインタフェース部３７との間でやりとりしていたが、本実施例では制御情報をシリアル形式でＣＰＵ３６とインタフェース部３７との間でやりとりする例について説明する。
【０１０２】
従って、本実施例では図４に示したＣＰＵ３６とインタフェース部３７との間で制御データをやりとりするために用いられるデータライン４２がシリアルラインであるとする。
【０１０３】
図２０は本実施例に従うシリアルデータの構成を示すタイムチャートである。図２０において、ＴＸＤは、ＣＰＵ３６（デジタル複写機１００側）から画像処理装置１０１に送るシリアルデータ、ＲＸＤはＴＸＤとは逆方向に送られるシリアルデータ、ＲＥＱとＡＣＫはシリアル通信のプロトコル制御のための制御信号であり、ＲＥＱはデジタル複写機１００側から、ＡＣＫは画像処理装置１０１から出力される。
【０１０４】
ＴＸＤ、ＲＸＤ、ＲＥＱ、ＡＣＫはインタフェース部３７を介して適宜送受信される。本実施例でのプロトコルでは、図２０に示すように、通信開始時（ｔ＝ｔ０）にはデジタル複写機１００側からのリクエスト信号（ＲＥＱ）を“１”として画像処理装置１０１側に送出し、画像処理装置１０１側ではこれに対する応答として（ｔ＝ｔ１）アクノレッジ信号（ＡＣＫ）を“１”としてデジタル複写機１００に送出する。デジタル複写機１００は、ＲＥＱ“１”送信後のＡＣＫ受信“１”に対する応答として（ｔ＝ｔ２）１バイトの制御情報をＴＸＤとして送出する。画像処理装置１０１は、それに応答し（ｔ＝ｔ３）１バイトの制御情報をＲＸＤとして送出する。そして、通信終了時（ｔ＝ｔ４）にはデジタル複写機１００はＲＥＱとして“０”を送出し、画像処理装置１０１はＡＣＫとして“０”を送出する（ｔ＝ｔ５）。このようにして、１回の通信が終了する。
【０１０５】
ＴＸＤ、ＲＸＤは８ビットのデータに適宜パリティビットやストップビットが付加されている。また本実施例の通信は、同期用クロックを使用しない非同期通信、通信速度は９６００ｂｐｓとしている。
【０１０６】
次に以上のようなプロトコルに従うインタフェース部３７の制御情報送受信動作について説明する。
【０１０７】
（１）制御情報送信
図２１は本実施例に従うタイミング発生回路７１とＣＰＵシリアルインタフェース１５０の内部構成とコマンド／ストローブ発生回路７６への入出力データを示すブロック図である。なお、タイミング発生回路７１やコマンド／ストローブ発生回路７６への入出力データは第２実施例で示した構成と同じなので同じ参照番号を付し、ここでの説明は省略する。ここでは本実施例の特徴であるＣＰＵシリアルインタフェース１５０の動作について説明する。
【０１０８】
ＴＸＤはＤＦ−Ｆ１５１に入力される。そのＱ出力１６０はＣＬＫで同期されてＤＦ−Ｆ１５２、ＥＸＯＲ回路１５３及びＤＦ−Ｆ１５９に入力される。ＤＦ−Ｆ１５２の出力１６１はＥＸＯＲ回路１５３のもう一方の入力端子に入力される。ＥＸＯＲ回路１５３の出力１６２はＤＦ−Ｆ１５１とＤＦ−Ｆ１５２のレベルが異なる時、すなわちＴＸＤが変化すると“１”となる。同様に、ＤＦ−Ｆ１５４、ＤＦ−Ｆ１５５、ＥＸＯＲ回路１５６にてＲＥＱの変化を検出する。ＥＸＯＲ回路１５３とＥＸＯＲ回路１５６の出力はＮＯＲ回路１５７で負の論理和がとられ。その出力１６３はＤＦ−Ｆ１５８のクロック入力及びＤＦ−Ｆ１５９のクロック入力となる。ＮＯＲ回路１５７の出力１６３の立ち上がりでＤＦ−Ｆ１５８の出力は“１”となりＤＦ−Ｆ１１３に入力される。またこの時、ＤＦ−Ｆ１５９はＤＦ−Ｆ１５１及び１５４の出力をラッチする。
【０１０９】
ＤＦ−Ｆ１５９の出力はセレクタ７３に接続される。従って、ＴＸＤ或はＲＥＱどちらかの信号が変化すると、ＤＦ−Ｆ１５８の出力１２４は“１”となり、ＤＦ−Ｆ１５９は変化後のＴＸＤとＲＥＱとをラッチする。
【０１１０】
この後は、図１６で説明したのと同様にＴＸＤ及びＲＥＱが送信される。
【０１１１】
以上説明した各出力の関係をさらに図２２に示すタイムチャートを参照して詳細に説明する。ここでは、ＴＸＤが変化した場合を例にして説明する。
【０１１２】
まず時刻（ｔ＝ｔ０）でＴＸＤが“０”から“１”に変化すると、ｔ＝ｔ０に続くＣＬＫの立ち上がりで（ｔ＝ｔ１）、出力１６０及び１６２が“１”となり、出力１６３が“０”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ２）、出力１６１が“１”となるので出力１６２が“０”となり、出力１６３が“１”となる。またこの時出力１２４が“１”となり、ＤＦ−Ｆ１５９はＤＦ−Ｆ１５１及びＤＦ−Ｆ１５４の出力をラッチする。この後、図１７で説明したのと同様にＤＦ−Ｆ１５８の出力１２４は“０”にクリアされる。
【０１１３】
（２）制御情報受信
図２３は本実施例に従うタイミング発生回路８２とＣＰＵシリアルインタフェース１７０の内部構成とデコーダ８１からの出力データを示すブロック図である。なお、タイミング発生回路８２やデコーダ８１からの出力データは第２実施例で示した構成と同じなので同じ参照番号を付し、ここでの説明は省略する。ここでは本実施例の特徴であるＣＰＵシリアルインタフェース１５０の動作について説明する。図２３において、１４６はパラレル／シリアル変換回路８０から入力されるＤＡＴＡのＬＳＢ側２ビットである。
【０１１４】
第２実施例で図１８を参照してで説明した出力１４２に従って、ＤＦ−Ｆ１７１は出力１４２の立ち上がりのタイミングで受信したデータをラッチし、その出力はＲＸＤ、ＡＣＫとなりＣＰＵ３６へ入力される。
【０１１５】
ＴＸＤ、ＲＸＤのシリアルラインは９６００ｂｐｓであり、これと比べるなら１２．５ＭＨｚのＣＬＫは処理に充分なスピードと言える。
【０１１６】
従って本実施例に従えば、制御データをシリアルデータとするならより簡単な装置構成でＣＰＵ３６とインタフェース部３７との間でその制御データを送受信することができる。このような構成は、同一装置内に於てもＣＰＵとインタフェース部は離れて配置される構成において、配線を簡単にできるので有効である。また、ＴＸＤやＲＸＤの信号変化点を抽出することにより、必要な時のみ送信動作が行われるので伝送路の持つ帯域を有効に使うことができ、制御情報量が多い場合好適である。
【０１１７】
＜第４実施例（図２４）＞
第３実施例ではシリアルラインで送受されるＴＸＤとＲＸＤの変化点を検出して送受信制御を行ったたが、本実施例では一定の周期でシリアルデータを送受信を行なう場合について説明する。なお、一定の周期でシリアルデータを送受信する場合、受信側制御は第３実施例と同じなので、説明は省略し、ここでは送信制御についてのみ説明する。
【０１１８】
図２４は本実施例に従うＣＰＵシリアルインタフェース部１５０の詳細な構成を示すブロック図である。以下、図２４を参照して本実施例の特徴となるＣＰＵシリアルインタフェース部１５０の制御情報送信時の動作について説明する。
【０１１９】
ＴＸＤ及びＲＥＱはＤＦ−Ｆ１８０に入力されクロックＣＬＫで同期をとられた出力がセレクタ７３を経てパラレル／シリアル変換回路７４に入力される。そして、このデータがパラレル／シリアル変換回路７４からのＤＡＴＡの一部（ＬＳＢ側２ビット）となる。クロックＣＬＫを分周して所定の時間間隔で１パルス分の出力を出すタイマ回路１８１の出力１８３はＤＦ−Ｆ１８２のクロック端子に入力され、出力１８３の立ち上がりでＤＦ−Ｆ１８２のＱ出力１２４は“１”となる。出力１２４、１２５は図２１で説明したものと同じである。
【０１２０】
本実施例におけるＴＸＤの伝送速度は、９６００ｂｐｓであるから、その１６倍程度の１６０ＫＨｚでサンプリングしてやれば充分である。従って、タイマ回路１８１からの出力１８３であるクロックパルス時間間隔は６．２５μｓｅｃ でよい。このため、タイマ回路１８１はクロックＣＬＫ（１２．５ＭＨＺ） を７８分周する。一方、画像データは１２Ｍｂｙｔｅ／ｓｅｃで発生しており送受信速度は１２．５Ｍｂｙｔｅ／ｓｅｃである。従って、画像データの送受信速度（１２Ｍｂｙｔｅ／ｓｅｃ） とシリアルデータとなる制御情報の送受信速度（２×０．１６ＭＨＺ）を考慮しても、１２．５−（１２ ＋ ２×０．１６）＝０．１８（Ｍｂｙｔｅ／ｓｅｃ） 分余裕がある。
【０１２１】
従って本実施例によれば、一定の周期でシリアルデータを送受信しても、より簡単な装置構成でＣＰＵ３６とインタフェース部３７との間でその制御データを送受信することができる。このような構成は、同一装置内に於てもＣＰＵとインタフェース部は離れて配置される構成において、配線を簡単にできるので有効である。また、所定周期で常にデータをサンプリングして送信するので、ノイズに対して強いものとなる。
【０１２２】
さらに第３及び第４の実施例の特徴を組み合わせ、ＴＸＤとＲＸＤの変化点を抽出して、かつ、遅いレートでデータをサンプリングして送信しても良い。
【０１２３】
なお前述のすべての実施例において、伝送路１０３の伝送媒体として光ファイバを使用したが本発明はこれに限定されるものではない。例えば、伝送媒体として導線を使用しても良い。この場合、図７に示したＥ／Ｏ変換モジュール７５、Ｏ／Ｅ変換モジュール７９、光ファイバ１０３の部分を図２５に示すような構成の伝送媒体１９５を用いる。また、図２５には示されていないが実際の回路においては終端用の抵抗や波形用のフィルタを適宜追加する。また、機器間で絶縁の必要が無い場合は、図２５の構成からパルストランス１９１、１９２を省略してもよい。
【０１２４】
図２５に示す構成の場合、データ送信時にはパラレル／シリアル変換回路７４からの差動信号によりパルストランス１９１を駆動し、その２次側出力をコネクタ１９４を介して伝送媒体であるツイストペアケーブル又は同軸ケーブルに接続する。また、データ受信時にはツイストペアケーブル又は同軸ケーブルからの入力信号によりコネクタ１９４を介してパルストランス１９３が駆動され、その出力が等価器１９２に入力される。等価器１９２では伝送媒体１９５の周波数特性が補正されて、その出力がシリアル／パラレル変換回路８０に入力される。
【０１２５】
このような構成にすると、シリアルＥ／Ｏ変換器やＯ／Ｅ変換器等の比較的高価な構成要素の代わりに安価なトランスミッター、レシーバを使用できるので生産コストをさらに削減することができる。
【０１２６】
また前述のすべての実施例では送受信する画像データは１画素あたり８ビットとして説明したが、本発明はこれに限定されるものではなく、例えば、１画素１ビットの画像データにも適用することができる。
【０１２７】
図２６は１画素１ビットの画像データを扱う場合の画像処理部２５の詳細な構成を示すブロック図である。図２６において、図４に示す構成要素と同じものには同じ参照番号を付してある。
【０１２８】
このような構成の場合、画像補正部３１の出力は２値化回路４３に入力されて８ビットの画像データを１ビットの画像データに変換される。２値化回路４３における変換は入力画像データ値（Ａ）と所定の閾値（Ｂ）とを比較して、Ａ＞Ｂならば“１”、Ａ≦Ｂは“０”とするか、また、適宜ディザ法等の疑似中間調表現方法を用いてもよい。２値化回路４３の出力（１ビット）４０はインタフェース部３７に出力され、伝送路１０３を介して送出される。伝送路１０３を介して送られてきた画像データ（１画素１ビット）４１はセレクタ３２へ入力される。セレクタ３２では画像データ４０或は画像データ４１のどちらか一方を適宜選択しその出力を露光制御部１０に入力し半導体レーザ２１が画像データに応じて発光する。この発光レートは１２ＭＨｚである。
【０１２９】
図２７は１画素１ビットの画像データを扱うインタフェース部３７の詳細な構成を示すブロック図である。なお、図２７には図７に示したインタフェース部３７の構成の相違点のみが示されている。
【０１３０】
さて、図２７において、データ送信時には、１ビットの画像データ（ＶＤＡＴＡ）はシフトレジスタ（８ビット）２０１に入力され、ＶＣＬＫに従ってシフトされる。その出力（８ビット）はＶＣＬＫを分周器２０２で１／８分周したクロック２０４に従ってＦＩＦＯ７０に入力される。一方、データ受信時には、ＦＩＦＯ８３の出力はシフトレジスタ２０３に入力され、クロック２０４に従ってＦＩＦＯ８３からデータが読み出されシフトレジスタ（８ビット）２０３にロードされる。この８ビットの画像データはシフトレジスタ２０３でＶＣＬＫに従ってシフトされ１ビットのＩＭＤＡＴＡが生成される。
【０１３１】
パラレル／シリアル変換回路７４及びシリアル／パラレル変換回路８０の動作クロックはＣＬＫの周波数×８＞１２ＭＨｚを満たせば良い、即ち、１．５ＭＨｚ以上であれば良いが、制御データの伝送量を加味して２ＭＨｚと設定する。
【０１３２】
この場合、パラレル／シリアル変換回路７４のシリアル出力の伝送レートは、２（ＭＨｚ） ×８×１．２５（４Ｂ／５Ｂ変換のための係数）＝２０Ｍｂｐｓとなる。
【０１３３】
このようにして２値画像のデータと制御情報も送受信することができる。
【０１３４】
さらに、以上の実施例では、画像データをそのまま圧縮せずに送受信していたが、画像データが８ビット、或は、１ビットに係らず圧縮／伸張して送受信してもよい。この場合、圧縮後の画像データの伝送レートに対して送受信のレートを高く設定することは言うまでもない。
【０１３５】
さらにまた、以上の実施例では、画像データと制御データとを異なる装置間で送受信する場合について説明したが、同一装置内の異なる構成要素間での画像データと制御データの送受信に適用することもできる。
【０１３６】
さらにまた、以上の実施例では、伝送媒体として光ファイバやツイストペアケーブル、同軸ケーブルを用いるとして説明したが、その他の伝送手段、例えば、電波や空間の光伝送を用いることもできる。
【０１３７】
尚、本発明は、複数の機器から構成されるシステムに適用しても良いし、１つの機器から成る装置に適用しても良い。また、本発明はシステム或は装置にプログラムを供給することによって達成される場合にも適用できることは言うまでもない。
【０１３８】
【発明の効果】
以上説明したように本発明によれば、所定量の単位に分割された第１画像データの間にその画像データに係る第１制御データを挿入して第１シリアルデータとして第１画像データと第１制御データとを一対の伝送媒体の内の送信用の媒体を介して送信する一方、一対の伝送媒体の内の受信用の媒体を介して外部装置からの所定量の単位に分割された第２画像データとその画像データに係る第２制御データとを第２シリアルデータとして受信するので、送受信各々１つの伝送媒体を介して画像データの送受信が行えるという効果がある。
【０１３９】
これによって、少ない伝送路によってデータ送受信はできることになり、装置のコスト削減に資することになる。また、伝送媒体は少なくてすむために、対価格比性能を考慮すればコストコストが高いが伝送性能の良い伝送媒体を用いることも可能になる。
【図面の簡単な説明】
【図１】本発明の代表的なデジタル複写機が用いられるシステムの構成を示すブロック図である。
【図２】デジタル複写機１００の構成を示す側断面図である。
【図３】露光制御部１０の詳細な構成を示すブロック図である。
【図４】画像処理部２５の詳細な構成を示すブロック図である。
【図５】インタフェース部３７が扱う入出力データ及び制御信号の一部を示したタイムチャートである。
【図６】画像処理装置１０１の構成を示すブロック図である。
【図７】インタフェース部３７の詳細な構成を示すブロック図である。
【図８】第１実施例に従うタイミング発生回路７１の詳細な構成を示す論理回路図である。
【図９】制御情報及び画像データ出力時の各種制御信号を示すタイムチャートである。
【図１０】第１実施例に従うＣＰＵバスインタフェース７２、８３の詳細な構成を示す論理回路図である。
【図１１】４Ｂ／５Ｂ符号化方式に従うエンコードパターンを示す図である。デアル
【図１２】第１実施例に従うタイミング発生回路８２の詳細な構成を示す論理回路図である。
【図１３】ＶＬＥを基準として制御情報を送信する場合のタイミング発生回路７１の別の構成を示す論理回路図である。
【図１４】ＶＬＥを基準として制御情報を送受信する場合のＣＰＵバスインタフェース７２、８３の詳細な構成を示す論理回路図である。
【図１５】ＶＬＥを基準として制御情報を送受信する場合の制御情報及び画像データ出力時の各種制御信号を示すタイムチャートである。
【図１６】第２実施例に従うタイミング発生回路７１とＣＰＵバスインタフェース７２の詳細な構成を示す論理回路図である。
【図１７】第２実施例に従うインタフェース部３６の動作を説明するタイミングチャートである。
【図１８】第２実施例に従うタイミング発生回路８２とＣＰＵバスインタフェース８３の内部構成とデコーダ８１からの出力データを示すブロック図である。
【図１９】第２実施例に従うタイミング発生回路８２とＣＰＵバスインタフェース８３の動作を説明するタイムチャートである。
【図２０】第３実施例に従うＣＰＵ３６とインタフェース部３７との制御情報のシリアル通信を説明するタイムチャートである。
【図２１】第３実施例に従うタイミング発生回路７１とＣＰＵシリアルインタフェース１５０の詳細な構成を示す論理回路図である。
【図２２】第３実施例に従うＣＰＵシリアルインタフェース１５０の動作を説明するタイミングチャートである。
【図２３】第３実施例に従うタイミング発生回路８２とＣＰＵシリアルインタフェース１７０の内部構成とデコーダ８１からの出力データを示すブロック図である。
【図２４】第４実施例に従うＣＰＵシリアルインタフェース部１５０の詳細な構成を示すブロック図である。
【図２５】伝送路１０３の伝送媒体として導線を用いる場合の構成を示す図である。
【図２６】１画素１ビットの画像データを扱う場合の画像処理部２５の詳細な構成を示すブロック図である。
【図２７】１画素１ビットの画像データを扱うインタフェース部３７の詳細な構成を示すブロック図である。
【符号の説明】
３６ ＣＰＵ
３７ インタフェース部
７０、８４ ＦＩＦＯ
７１、８２ タイミング発生回路
７２、８３ ＣＰＵバスインタフェース
７３ セレクタ
７４ パラレル／シリアル変換回路
７５ Ｅ／Ｏモジュール
７６ コマンド／ストローブ発生回路
７９ Ｏ／Ｅ変換モジュール
８０ シリアル／パラレル変換回路
８１ デコーダ
１０３ 伝送路
１５０ ＣＰＵシリアルインタフェース
【産業上の利用分野】
本発明は画像処理装置及び画像処理装置の通信方法に関し、特に、外部装置と画像データの送受信を行なうことが可能なインタフェースを備えた、例えば、デジタル複写機のような画像処理装置及び画像処理装置の通信方法に関する。
【０００２】
【従来の技術】
近年のデジタル複写機の発達に伴い、その複写機で生成された画像データを、例えば、ファクシミリやプリンタの機能などを持つ画像処理装置に送信したり、或は、そうした装置から画像データを受信して画像形成を行なうことが可能になってきている。
【０００３】
この様な場合、デジタル複写機と画像処理装置との間で画像データや１ライン毎の同期を表わすライン同期信号等の同期信号や記録用紙や画像データのサイズ等の制御データを送受信する必要がある。
【０００４】
このようなデータ送受信には、従来より（１）これらのデータ信号各々を別の伝送媒体（例えば、それぞれ複数の通信線等）を用いてパラレル送受信を行う方法（パラレル転送）や、（２）一旦画像メモリに記録用紙１ページ分の画像データを記憶させた後、伝送媒体の伝送速度に合わせて画像データを送受信する方法（ページ単位転送）などが用いられてきた。
【０００５】
【発明が解決しようとする課題】
しかしながら上記従来例で示したパラレル転送では伝送媒体の数（通信線）が多くなり、特に光ファイバ等の高価な伝送媒体を使用することは生産コストの面から困難であった。また、上記従来例で示したページ単位転送では、記録用紙１ページ分の画像データを格納する画像メモリが必要な為、特に高解像度の画像形成出力が要求されるデジタル複写機に於ては、大容量の画像メモリを必要とするので、やはり装置のコストが高価なものになってしまうという欠点があった。
【０００６】
本発明は上記従来例に鑑みてなされたもので、安価でかつ信頼性の高いデータ送受信が可能なインタフェースを備えた画像処理装置及び画像処理装置の通信方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために本発明の画像処理装置は、以下のような構成からなる。即ち、外部装置と送受信各々に用いられる一対の伝送媒体を介して画像データの送受信を行うことが可能な画像処理装置であって、第１画像データを生成する画像生成手段と、前記第１画像データに係るタイミング情報を少なくとも含む第１制御データを生成する制御情報生成手段と、所定量の単位に分割された前記第１画像データの間に前記第１制御データが挿入された第１シリアルデータとして前記第１画像データと前記第１制御データとを前記一対の伝送媒体の送信用の媒体を介して送信する送信手段と、前記一対の伝送媒体の受信用の媒体を介して、前記外部装置からの前記所定量の単位に分割された第２画像データと該画像データに係る第２制御データとを第２シリアルデータとして受信する受信手段と、前記受信手段によって受信された前記第２シリアルデータを前記第２画像データと前記第２制御データとに分離する分離手段とを有し、前記送信手段は、第１の時間帯では、第１のビットパターンに従って前記第１画像データを符号化して出力し、第２の時間帯では、第２のビットパターンに従って前記第１制御データを符号化して出力し、前記第１画像データ及び前記第１制御データの両方が出力されない第３の時間帯では、特定ビット符号を前記第１シリアルデータに含ませて送信することを特徴とする画像処理装置を備える。
また、外部装置と送受信各々に用いられる一対の伝送媒体を介して画像データの送受信を行うことが可能な画像処理装置であって、第１画像データを生成する画像生成手段と、前記第１画像データに係る第１制御データを生成する制御情報生成手段と、所定量の単位に分割された前記第１画像データの間に前記第１制御データが挿入された第１シリアルデータとして前記第１画像データと前記第１制御データとを前記一対の伝送媒体の送信用の媒体を介して送信する送信手段と、前記一対の伝送媒体の受信用の媒体を介して、前記外部装置からの前記所定量の単位に分割された第２画像データと該画像データに係る第２制御データとを第２シリアルデータとして受信する受信手段と、前記受信手段によって受信された前記第２シリアルデータを前記第２画像データと前記第２制御データとに分離する分離手段と、前記第１画像データの送信より前記第１制御データの送信を優先するようデータ送信順序を調整する調整手段とを有することを特徴とする画像処理装置を備えても良い。
或いは、上記のような構成の画像処理装置と同様な特徴を備える画像処理装置の通信方法を備えても良い。
【０００８】
【作用】
以上の構成により本発明は、所定量の単位に分割された第１画像データの間にその画像データに係る第１制御データを挿入して第１シリアルデータとして第１画像データと第１制御データとを一対の伝送媒体の内の送信用の媒体を介して送信する一方、一対の伝送媒体の内の受信用の媒体を介して外部装置からの所定量の単位に分割された第２画像データとその画像データに係る第２制御データとを第２シリアルデータとして受信するが、第１シリアルデータの送信においては第１の時間帯では、第１のビットパターンに従って第１画像データを符号化して出力し、第２の時間帯では、第２のビットパターンに従って第１制御データを符号化して出力し、第１画像データ及び第１制御データの両方が出力されない第３の時間帯では、特定ビット符号を第１シリアルデータに含ませて送信するよう動作する。
【０００９】
【実施例】
以下添付図面を参照して本発明の好適な実施例を詳細に説明する。
【００１０】
＜共通実施例の説明＞
（１）システム概要（図１）
図１は以下のいくつかの実施例において共通的に用いられる画像処理装置が適用されるシステムの概略を示すブロック図である。図１に於て、１００はそれ自体で複写動作を行なうと共に読み取った画像のデータを伝送路を介して外部装置に転送したり、逆に外部装置から画像データを受信して画像形成出力を行うことができるデジタル複写機、１０１はファクシミリ機能やプリント機能を有しデジタル複写機１００から転送された画像データをファクシミリ形式に変換して回線網を通じてファクシミリ送信を行ったり、或は、ＴＩＦＦ等の形式にデータフォーマット変換してコンピュータにデータ通信をする画像処理装置、１０２はパーソナルコンピュータ（以下、ホストという）である。
【００１１】
また、１０３はデジタル複写機１００と画像処理装置１０１とを接続する双方向の伝送路、１０４は画像処理装置１０１がファクシミリ通信を行うための公衆回線、１０５は画像処理装置１０１とホスト１０２とを接続する伝送路である。伝送路１０３は１つの方向に対して１つの伝送媒体を待つ。例えば、ツイストペアケーブルなら２対のツイストペアケーブルで、光ファイバならば２本の光ファイバで構成する。
【００１２】
ホスト１０２で生成された画像データをプリント出力する場合、画像データはまず、ホスト１０２から画像処理装置１０１へと送られてビットマップ画像データに変換され、次にデジタル複写機１００へ伝送されてプリント出力が行なわれる。公衆回線１０４を介して送られてきたファクシミリデータが画像処理装置１０１で受信された場合には、そのデータは画像処理装置１０１でビットマップ画像データに変換されてデジタル複写機１００へ伝送されプリント出力が行なわれる。
【００１３】
（２）デジタル複写機１００の構成概要（図２〜図５）
図２はデジタル複写機１００の構成を示す側断面図である。デジタル複写機１００が実行する複写動作について、図２を参照しながら説明する。
【００１４】
原稿給送装置１上に積載された原稿は、１枚づつ順次、原稿台ガラス２面上に搬送される。原稿が搬送されると、スキャナ部分のランプ３が点灯し、かつスキャナユニット４が移動して原稿を照射する。原稿の反射光はミラー５，６，７を介してレンズ８を通過し、その後イメージセンサ部９に入力される。
【００１５】
イメージセンサ部９に入力された画像信号は、画像処理部２５において適当な画像処理がなされた後、露光制御部１０に入力される。処理された画像信号は露光制御部１０において光信号に変換され感光ドラム１１を照射する。照射光によって感光ドラム１１上に形成された潜像は、現像器１２、あるいは１３によって現像される。潜像形成とタイミングを併せて被転写紙積載部１４、あるいは１５より転写紙が搬送され、転写部１６に於て、現像器１２、あるいは１３によって現像されたトナー像が転写紙に転写される。転写されたトナー像は定着部１７にて転写紙に定着された後、排紙部１８より装置外部に排出される。
【００１６】
図３は露光制御部１０の詳細な構成を示すブロック図である。半導体レーザ２１より発せられた光ビームはコリメータレンズ２５及び絞り２２によりほぼ平行光にされて所定のビーム径で回転多面鏡２３に入射する。回転多面鏡２３は矢印の様な方向に等角速度の回転を行っており、この回転に伴って入射した光ビームが連続的に角度を変える偏向ビームと成って反射される。偏向ビームと成った光はｆ−θレンズ２４により集光作用を受ける。
【００１７】
一方、ｆ−θレンズ２４は同時に走査の時間的な直線性を保証するような歪曲収差の補正を行い、光ビームは感光ドラム１１の上に図の矢印の方向に等速で結像走査される。感光ドラム１１上へのデータの書き込みは半導体レーザ２１の光量制御によって行われる。
【００１８】
２８はＢＤセンサであり、感光体ドラム１１に画像情報を１ライン書き出すタイミングを検出する。このタイミングに基づいて、イメージセンサ部９では１ライン分の画像情報を読み出す。通常は一回の走査毎に光ビームの発光のタイミングをとるように走査領域外の位置にＢＤセンサ２８が配置されている。ＢＤセンサ２８で走査ビームを検知した時点から所定時間、ｔ秒後に書き出し信号を送っている。
【００１９】
図４は画像処理部２５の詳細な構成を示すブロック図である。
【００２０】
イメージセンサ部９により読み取られた画像データは８ビットのデジタルデータに変換されシェーディング補正回路３０にてシェーディング補正される。さらに画像補正部３１では変倍処理やエッジ強調等の補正を行なう。画像補正部３１の出力となる画像データ４０はセレクタ（ＳＥＬ）３２及びインタフェース部３７に送られ、伝送路１０３を介して送出される。一方、伝送路１０３を介して外部から送られてきた画像データ４１はセレクタ（ＳＥＬ）３２へ入力される。セレクタ（ＳＥＬ）３２では画像データ４０或は画像データ４１のどちらか一方を適宜選択しＬＯＧ変換部３３へと送出する。画像データはＬＯＧ変換部３３にて濃度データに変換され、ＰＷＭ部３４で８ビットのデータ値に応じたパルス幅の信号に変換される。ＰＷＭ部３４の出力は露光制御部１０へと出力され半導体レーザ２１が画像データに応じて発光する。
【００２１】
一方、ＢＤセンサ２８の出力はタイミング制御部３５へ入力される。タイミング制御部３５では画像形成に必要な種々のタイミング信号を発生する。その１部分の制御信号３９がインタフェース部３７に出力される。ＣＰＵ３６はデジタル複写機１００を制御するためのマイクロコンピュータである。画像処理装置１０１と転写紙サイズ等のステータス情報やプリント指令等のコマンド情報４２（以下制御情報と記す）はＣＰＵ３６からインタフェース部３７に出力される。
【００２２】
画像データ４０／４１、タイミング信号３９、及び制御情報４２はインタフェース部３７でパラレル／シリアル変換され、画像処理装置１０１との間で送受が行なわれる。
【００２３】
次に、図５に示すタイムチャートを用いて、タイミング信号３９及び画像データの関係について説明する。
【００２４】
図５において、３９−１，３９−２，３９−３，３９−４はタイミング信号３９に含まれる各種タイミング信号で、３９−１は画像の読み取りや種々の画像処理を実行するための１２ＭＨｚの画像クロック（ＶＣＬＫ）、３９−２はＢＤセンサ２８の出力より形成され１ライン毎に発生するライン同期信号（ＶＬＳＹＮＣ）、３９−３は画像データの主走査方向の有効データ領域を表す信号（ＶＬＥ）である。図６に示しているように、ＶＬＥ３９−３の立ち上がりエッジに同期して１ラインの最初の有効画像データ（Ｄ０ ）が、また、その立ち下がりエッジでそのラインの有効画像データ（ＤＮ ）が終了する。有効画像データ（ＶＤＡＴＡ）は画像データ４０／４１として入出力される。
【００２５】
また、ＶＤＡＴＡは８ビットの画像データでその有効領域はＶＬＥ３９−３により定められる（Ｄ０ 〜ＤＮ ）。ＶＰＳＹＮＣ３９−４は記録用紙１ページ毎の同期を取るための信号であり、１ページの最初の有効ラインの時に立ち上がり、１ページの最後の有効ラインの時に立ち下がる。尚、これらの信号はＶＣＬＫ３９−１に同期して動作する。
【００２６】
（３）画像処理装置１０１の構成概要（図６）
ここでは画像処理装置１０１の構成について、図６に示すブロック図を参照して説明する。
【００２７】
伝送線路１０３を介して送られてきた画像データ、タイミング信号、制御情報はインタフェース部３７′でシリアル／パラレル変換される。画像データ５６はページメモリ５０に送られ１ページ分の画像データが格納される。一方、タイミング信号５８はメモリ制御部５１へ入力され、タイミング信号５８から有効画像領域を判定して、ページメモリ５０のアドレス信号（不図示）を発生する。制御情報５９は画像処理装置１０１を制御するＣＰＵ５２へ入力される。
【００２８】
以下、画像処理装置１０１が実行する種々のデータ送受信について述べる。
【００２９】
・ファクシミリ送信を行なう場合
ページメモリ５０に記憶された画像データは画像データバス６０を介してファクシミリ部（ＦＡＸ）５３へ送られる。ファクシミリ部５３はその画像データをＧ３やＧ４等プロトコルに従うデータ形式に変換して送信する。
【００３０】
・ホスト１０２への画像データを出力
ページメモリ５０に記憶された画像データは画像データバス６０を介してリーダ／プリンタ部５４へ送られる。リーダ／プリンタ部５４はその画像データをＴＩＦＦ等のデータ形式に変換しコンピュータインタフェース部５５を介してホスト１０２に伝送する。コンピュータインタフェース部５５はＳＣＳＩやＲＳ２３２Ｃ等の標準インタフェースを含む構成としても良い。
【００３１】
・ファクシミリ受信データのデジタル複写機１００への転送
ファクシミリ部５３で受信したファクシミリデータを解像度４００ｄｐｉかつ１画素データ当たり８ビットの画像データに変換し、１ページ分の有効データをページメモリ５０に記憶させる。次に、タイミング信号５８に従ってメモリ制御部５１はアドレス信号を発生し、ページメモリ５０から画像データ５７が読み出されインタフェース部３７′送られる。
【００３２】
図６に示したタイミング信号５８及び画像データ５６／５７の関係は図５で示したタイムチャートに示す制御信号とほぼ同じであるが、データ送受信によってその信号の発生源が異なることがある。その点について以下に述べるが、デジタル複写機１００側の信号と区別するため、図５に示した制御信号に“′”（ダッシュ）を付して説明する。
【００３３】
ＶＬＳＹＮＣ′３９−２及びＶＰＳＹＮＣ′３９−４は常に、デジタル複写機１００側でのみ発生させられインタフェース部３７′から出力される。ＶＬＥ３９−３ＶＬＥ′は画像データの受信時にはインタフェース部３７′から出力し、画像データ送信時はメモリ制御部５１で出力する。ＶＣＬＫ′３９−１はメモリ制御部５１で生成されその周波数は１２ＭＨｚである。
【００３４】
（４）インタフェース部３７の詳細な構成（図７）
図７はインタフェース部３７の詳細な内部構成を示したブロック図である。
【００３５】
以下、図７に示す構成のインタフェース部３７が画像データ、タイミング信号、制御信号等を送信する場合を説明する。
【００３６】
８ビットの画像データＶＤＡＴＡと１ライン分の有効データ領域を示すＶＬＥは、ＦＩＦＯ７０にクロック信号ＶＣＬＫに同期して書き込まれ、さらにパラレル／シリアル変換回路７４が発生する１２．５ＭＨｚのクロック信号ＣＬＫに同期して読み出される。
【００３７】
ＦＩＦＯ７０は１ライン分のデータの書き込み及び読み出しが可能でライトイネーブル信号ＷＥ＊、リードイネーブル信号ＲＥ＊を用いることにより、そのアドレス制御を行うことが可能である。ライトイネーブル信号ＷＥ＊は、Ｄ型フリップフロップ回路７８（以下、ＤＦ−Ｆ回路と呼ぶ）とＮＯＲゲート７７を用いることにより（ＶＬＥ＋１）クロック分の信号を生成して、データ書き込みを行わせＶＬＥの立ち下がりの情報までＦＩＦＯ７０に記憶させる。
【００３８】
ＦＩＦＯ７０に書き込まれたＶＬＥを読み出した信号であるＬＥは、各ライン毎の開始を知らせるＶＬＳＹＮＣ、１ページ分の有効データ領域を示すＶＰＳＹＮＣと共にタイミング発生回路７１に入力される。また、ＣＰＵ４２からのＣＰＵバスを介して送られてきた制御情報はＣＰＵバスインタフェース７２を介してセレクタ７３に入力される。
【００３９】
タイミング発生回路７１によって生成された種々のタイミング信号はコマンド／ストローブ発生回路７６に入力され、回路内部の処理によってコマンド信号ＣＭＤとストローブ信号ＳＴＲＢを発生してパラレル／シリアル変換回路７４に入力される。実際のコマンド信号ＣＭＤは４本の信号線によって送られ、４本の信号線各々、或は、信号そのものをＣＭＤ０、ＣＭＤ１、ＣＭＤ２、ＣＭＤ３という。
【００４０】
また、ＦＩＦＯ７０から読み出された画像データＶＤＡＴＡおよびＣＰＵバスインタフェース７２からの制御情報はセレクタ７３により、タイミング発生回路７１によって作られたタイミング信号に同期してパラレル／シリアル変換回路７４に入力される。
【００４１】
パラレル／シリアル変換回路７４に入力された画像データ及び通信制御信号を含んだＤＡＴＡ、ストローブ信号ＳＴＲＢ、コマンド信号ＣＭＤは回路内部の処理によりシリアル信号に変換され、さらにＥ／Ｏ変換モジュール７５により電気−光変換され、光ファイバケーブルを介して送信される。
【００４２】
次に画像データ、タイミング信号、制御情報等を受信する場合を説明する。
【００４３】
光ファイバケーブルを介して送られてきた画像データ及び制御信号はまずＯ／Ｅ変換モジュール７９により光電変換され、デジタルのシリアル信号となり、シリアル／パラレル変換回路８０に入力される。
【００４４】
シリアル／パラレル変換回路８０は入力されたシリアルデータを復号し、画像データ及び制御情報を含んだＤＡＴＡ、コマンド信号ＣＭＤ、コマンドストローブ信号ＣＳＴＲＢを出力する。コマンド信号ＣＭＤ、コマンドストローブ信号ＣＳＴＢはデコーダ８１に入力されて種々のタイミング信号がデコードされる。
【００４５】
デコードされたタイミング信号はタイミング発生回路８２に入力され、各ライン毎の開始を示すＶＬＳＹＮＣ′、１ライン分の有効データ領域を示すＶＬＥ′が生成され、このタイミング信号によりＦＩＦＯ８４のアドレスを管理し、画像データをＦＩＦＯ８４に書き込む。
【００４６】
ＦＩＦＯ８４により書き込まれた画像データはクロック信号ＶＣＬＫに同期して、ＶＬＥ、ＶＬＳＹＮＣでアドレスが管理されて、読み出された画像データＩＭＤＡＴＡはセレクタ（ＳＥＬ）３２へと送られる。
【００４７】
また、制御情報はタイミング発生信号により作られたタイミング信号に同期して、ＣＰＵバスインタフェース８３を介してＣＰＵ３６に取り込まれる。
【００４８】
＜第１実施例（図８〜図１５）＞
ここでは、上記構成のデジタル複写機を共通構成装置として用いた図１の示すシステムにおける画像データの送受信処理について説明する。
【００４９】
（１）画像データの送信処理
図８は本実施例に従うタイミング発生回路７１の詳細な内部構成を示す回路図である。
【００５０】
最初に、画像データ送信時のタイミング制御のための制御信号発生について、図８に示すタイミング発生回路７１と図９に示す種々のタイミング信号のタイムチャートとを参照して説明する。
【００５１】
タイミング発生回路７１では、ＶＬＳＹＮＣはＤＦ−Ｆ（Ｄ型フリップフロップ）回路３０２に入力され、クロック信号ＣＬＫと同期がとられ、さらにＤＦ−Ｆ回路３０２の出力はＤＦ−Ｆ回路３０３に入力される。ＤＦ−Ｆ回路３０２のＱ出力とＤＦ−Ｆ３０３のＱの逆転出力はＡＮＤゲート３０４に入力され、ＡＮＤゲート３０４の出力はＶＬＳＹＮＣの立ち上がりに同期した１クロック分の信号（ＬＳＹＮＣ）となる。そして、ＡＮＤゲート３０４の出力はＤＦ−Ｆ回路３０５に入力され、その出力は順次、ＤＦ−Ｆ回路３０６〜３０９に入力され、ＤＦ−Ｆ回路３０９の出力はラインイネーブル開始信号（ＬＥＳＥＴ）となる。さらに、ＤＦ−Ｆ回路３０９の出力はＪＫＦ−Ｆ（ＪＫ型フリップフロップ）回路３１０に入力され、リードイネーブル信号（ＲＥ＊）が“０”となる。
【００５２】
さて、ＦＩＦＯ７０から読み出されたＬＥはＤＦ−Ｆ回路３１１に入力されクロック信号ＣＬＫと同期がとられ、そのＱ出力はＤＦ−Ｆ回路３１２及びＯＲゲート３１３に、また、Ｑの逆転出力はＡＮＤゲート３１４に入力される。そして、ＤＦ−Ｆ回路３１２の出力はＡＮＤゲート３１４に入力され、ＬＥの立ち下がりでラインイネーブル終了信号（ＬＥＲＳＴ）が出力される。また、ＡＮＤゲート３１３の出力はＪＫＦ−Ｆ回路３１０に入力され、これによりリードイネーブル信号（ＲＥ＊）が“１”となる。
【００５３】
また、ＶＰＳＹＮＣがＤＦ−Ｆ回路３１５に入力され、クロック信号ＣＬＫと同期がとられ、そのＱ出力はＤＦ−Ｆ回路３１６及びＡＮＤゲート３１７に、また、そのＱの逆転出力はＡＮＤゲート３１８に入力される。そして、ＤＦ−Ｆ回路３１６のＱ出力はＡＮＤゲート３１８に入力され、ＶＰＳＹＮＣの立ち上りでＤＦ−Ｆ回路３２０に入力され、ページ同期開始信号（ＰＳＹＳＥＴ）が生成される。さらに、ＤＦ−Ｆ回路３１６のＱの逆転出力はＡＮＤゲート３１７に入力され、ＶＰＳＹＮＣの立ち下がりをとって、ページ同期終了信号（ＰＳＹＲＳＴ）が生成される。
【００５４】
次に、制御情報の送信について説明する。
【００５５】
ＣＰＵバスインタフェースから送られてくる制御情報はＬＳＹＮＣに基づいて生成されたタイミング信号（ＬＳＹＮＣ２＊）により、送信される。即ち、ＬＳＹＮＣ２＊はセレクタ７３に入力され、そのタイミングで制御情報がパラレル−シリアル変換回路７４に入力される。
【００５６】
コマンド／ストローブ発生回路７６ではタイミング発生回路７１で生成された種々のセット信号、リセット信号、ＬＥ及びパラレル／シリアル変換回路７４から発生されるクロック信号ＣＬＫを用いた論理回路により、コマンド信号ＣＭＤ及びストローブ信号ＳＴＲＢを生成する。コマンド信号ＣＭＤ及びストローブ信号ＳＴＲＢは以下のような論理関係に従って生成される。また、表１は各タイミング信号とコマンドの対応表である。
【００５７】
ＳＴＲＢ＝（ＬＥ＃ＬＳＹＮＣ＃ＬＥＳＥＴ＃ＬＥＲＳＴ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）＆ＣＬＫ
ＣＭＤ０＝（ＬＥＲＳＴ＃ＬＳＹＮＣ＃ＰＳＹＲＳＴ）
ＣＭＤ１＝（ＬＥＳＥＴ＃ＬＥＲＳＴ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）
ＣＭＤ２＝（ＬＳＹＮＣ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）
ＣＭＤ３＝（ＬＳＹＮＣ＆ＬＥＳＥＴ＆ＬＥＲＳＴ＆ＰＳＹＳＥＴ＆ＰＳＹＲＳＴ）
上記の式において、＃は論理和（ＯＲ）を、＆は論理積（ＡＮＤ）を表す。
【００５８】
【００５９】
このような論理関係をＰＡＬ（プログラム・アレイ・ロジック）等を用いて構成し、生成されたコマンド信号ＣＭＤ及びストローブ信号ＳＴＲＢはパラレル／シリアル変換回路７４に入力される。
【００６０】
次に、ＣＰＵバスインタフェース７２について図１０に示すブロック図を参照して説明する。
【００６１】
ＣＰＵバスインタフェース７２はＣＳ回路８５とＤＦ−Ｆ回路８６、８７から構成され、ＣＰＵバスのある指定されたアドレスがＣＳ回路８５に入力された場合に信号を発生し、その信号に同期してデータがＤＦ−Ｆ回路８６によりラッチされ、さらにタイミング発生回路７１から発生するＬＳＹＮＣに同期してＤＦ−Ｆ回路８７からの出力がセレクタ７３に入力される。
【００６２】
セレクタ７３ではＦＩＦＯ７０から読み出された画像データとＤＦ−Ｆ回路８７の出力が入力され、タイミング発生回路７１から発生するＬＳＹＮＣ２＊に同期してＤＦ−Ｆ回路８７の出力がパラレル／シリアル変換回路７４に入力され、それ以外のときは画像データ（ＤＡＴＡ）がパラレル／シリアル変換回路７４に入力される。
【００６３】
次にパラレル／シリアル変換回路７４について説明する。
【００６４】
パラレル／シリアル変換回路７４は入力ラッチ、エンコーダ、パラレル／シリアルシフトレジスタ、乗算ＰＬＬ、及び、その他の制御回路から構成され、データは入力ラッチに入力され、シフトレジスタから設定されたデータレート（ここでは、１２５ＭＨｚ）で送り出される。使用しているデータ符号化方式は、ＡＮＳＩ．Ｘ３Ｔ９．５ ＦＤＤＩ仕様のため規定された４Ｂ／５Ｂ方式である。この符号化方式では、８ビットを２つの４ビットのニブルに分割し、各ニブルを５ビットのビットパターンに符号化する。このようにして符号化された１０ビットの符号データは、伝送媒体に出力するため、さらにＮＲＺＩ形式のデータストリームに変換される。この４Ｂ／５Ｂ符号化の効率は８０％であるので、１２５Ｍｂｉｔｓ／ｓｅｃの伝送レートを使用すると１００Ｍｂｐｓ でデータを伝送できる。図１１は４Ｂ／５Ｂ方式に従うエンコードパターンである。図１１（ａ）がデータに関する符号化のエンコードパターンであり、図１１（ｂ）がコマンド（ＣＭＤ）に関する符号化のエンコードパターンである。このように、４Ｂ／５Ｂ方式ではデータとコマンドの２種類の符号化が可能である。
【００６５】
図１１（ｂ）に示すように、パラレル／シリアル変換回路７４は、４ビットのコマンド（ＣＭＤ）入力が“０（１６進表現）”でない時に、ＳＴＲＢが印加された場合はデータ（ＤＡＴＡ）の状態に関係なくコマンドパターンを出力し、コマンドビットはデータと同じビット数の４Ｂ／５Ｂ符号でデータに使用されない特殊な符号に変換される。これに対して、コマンド（ＣＭＤ）入力が“０”の時にＳＴＲＢが印加されると入力データ（ＤＡＴＡ）である８ビットデータをシリアル変換し出力する。また、ＳＴＲＢが印加されていないと同期信号（ＪＫ）を出力する。
【００６６】
以上述べた処理を、本実施例ではＡＭＤ社のＴＡＸＩｃｈｉｐ（ＡＭＤ社の登録商標）等を用いて行うと、その差動シリアル出力は、図９に示すように、ＶＰＳＹＮＣの立ち上がりでＰＳＹＳＥＴのコマンド信号（ＣＭＤ）が、その２クロック後の立ち上がりで制御信号が、さらに制御信号より２クロック後の立ち上がりでＬＥＳＥＴのコマンド信号ＣＭＤが出力される。そして、ＬＥＳＥＴの次のクロックで１ライン分のデータ（ＶＤＡＴＡ）が出力され、ＶＤＡＴＡの最終出力の次のクロックでＬＥＲＳＴのコマンド信号（ＣＭＤ）が、さらにＶＰＳＹＮＣの立ち下がりに同期してＰＳＹＲＳＴのコマンド信号（ＣＭＤ）がそれぞれ出力される。そして、これらの差動シリアル出力はＥ／Ｏ変換モジュール７５により電気−光変換され、光ファイバケーブル（伝送路１０３）を介して送信される。
【００６７】
（２）画像データの受信処理
ここでは画像データ受信時の各回路の動作について詳しく説明する。
【００６８】
まず、光ファイバケーブル（伝送路１０３）を介して伝送されてきたデータはＯ／Ｅ変換モジュール７９により光−電気変換され、シリアル／パラレル変換回路８０に入力される。ここで、シリアル／パラレル変換回路８０は、符号化されたデータストリームをシリアル−パラレルコンバータに取り込み、それを復号化して出力する。さらに、内蔵したデータトラッキングＰＬＬは、受信したシリアルデータストリームから必要なクロックを抽出し、ＣＬＫ１として出力する。
【００６９】
復号化はＮＲＺＩ形式のデータストリームを逆変換した後、送信側と逆の符号化、即ち、５Ｂ／４Ｂ変換を行いデータ及びコマンドを復号化し、さらにそれに伴って８ビットのデータ（ＤＡＴＡ）、データストローブ信号（ＤＳＴＲＢ）、コマンドストローブ信号（ＣＳＴＲＢ）、及び、４ビットのコマンド（ＣＭＤ）を送信側と同様のタイミング、即ち、図９に示したシリアル出力と同じタイミングで出力する。本実施例では、この様な復号化処理を送信時と同じようにＡＭＤ社ＴＡＸＩｃｈｉｐ（ＡＭＤ社の登録商標）等を用いている。
【００７０】
そして、シリアル／パラレル変換回路８０から出力されたコマンド（ＣＭＤ）及びコマンドストローブ信号（ＣＳＴＲＢ）はデコーダ８１に入力される。
【００７１】
デコーダ８１ではＣＭＤ及びＣＳＴＲＢを用いて、以下のような論理関係に従って、符号化されたタイミング信号を復号化する。
【００７２】
ＬＥＳＥＴ′ ＝（！ＣＭＤ３＆！ＣＭＤ２＆ＣＭＤ１＆！ＣＭＤ０）＆ＣＳＴＲＢ
ＬＥＲＳＴ′ ＝（！ＣＭＤ３＆！ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＆ＣＳＴＲＢ
ＰＳＹＳＥＴ′＝（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆！ＣＭＤ０）＆ＣＳＴＲＢ
ＰＳＹＲＳＴ′＝（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＆ＣＳＴＲＢ
ＬＳＹＮＣ′ ＝（（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＃（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＃（！ＣＭＤ３＆ＣＭＤ２＆！ＣＭＤ２＆ＣＭＤ０））＆ＣＳＴＲＢ
なお、上記の式において、！は反転、＆は論理積（ＡＮＤ）、＃は論理和（ＯＲ）を表す。
【００７３】
以上の様な処理はＰＡＬ等を用いて行われ、その結果得られた上記の種々のタイミング信号はタイミング発生回路８２に入力される。
【００７４】
図１２はタイミング発生回路８２の内部構成を示すブロック図である。ここでは、デコーダ８１から送られてきた種々のタイミング信号及び制御情報を復号化している。ＬＥＳＥＴ′はＤＦ−Ｆ回路３３０、ＤＦ−Ｆ回路３３１で２クロック遅延されて、ＪＫＦ−Ｆ回路３３２に入力され、ライトイネーブル信号（ＷＥ１＊）を“０”とする。ＬＥＲＳＴ′はインバータ３３３により反転されて、ＪＫＦ−Ｆ回路３３２に入力され、これによりライトイネーブル信号（ＷＥ１＊）を“１”とする。ＷＥ１＊はＦＩＦＯ８４に入力される。ＰＳＹＳＥＴ′はＪＫＦ−Ｆ回路３３４に、ＰＳＹＲＳＴ′はインバータ３３５により反転されＪＫＦ−Ｆ回路３３４に入力されてページ同期信号（ＰＳＹＮＣ１）を生成する。ＬＳＹＮＣ′はＤＦ−Ｆ回路３３６に入力され、さらにその出力とＬＳＹＮＣ′とがＯＲゲート３３７で論理和がとられＬＳＹＮＣ１を生成する。また、ＤＦ−Ｆ回路３３６のＱの逆転出力はＣＰＵバスインタフェース８３に出力される。
【００７５】
さて、ＣＰＵバスインタフェース８３では、図１０に示すように、ＤＦ−Ｆ回路３３８において、ＬＳＹＮＣ′の１クロック遅れのＤＦ−Ｆ回路３３６のＱの逆転出力を得、シリアル／パラレル変換回路８０のデータ出力（ＤＡＴＡ）に含まれる制御情報をラッチし、そのＱ出力をバッファ８９に入力する。そして、指定されたアドレスがＣＳ回路８８に入力されるとデータ（ＤＡＴＡ）がＣＰＵバスに出力される。
【００７６】
以上のような処理を行うことにより、画像データ（ＩＭＤＡＴＡ）、制御情報が得られ、１ライン分のデータ有効領域を示すＶＬＥ、各ライン毎の開始を示すＶＬＳＹＮＣ、１ページ分の同期を示すＶＰＳＹＮＣが生成される。
【００７７】
従って本実施例に従えば、各ラインの画像データの間に制御信号を送受信することができるので、伝送路のもつ伝送帯域を有効に用い、少ない数の通信線を用いて画像データの送受信ができる。
【００７８】
なお本実施例では、制御情報はＶＬＳＹＮＣに基づいて送信されていたが、本発明は限定されるものではない。例えば、ＶＬＥの立ち下がりを基準として送信することもできる。
【００７９】
図１３はＶＬＥを基準として制御情報を送信するタイミング発生回路７１の別の構成を示す論理回路図である。図１３の回路において、ＬＥＳＥＴ、ＬＥＲＳＴ、ＰＳＹＳＥＴ、及び、ＰＳＹＲＳＴ信号は図８に示す回路と同様に生成される。また、図１４はＣＰＵバスインタフェース７２、８３の別の構成を示す論理回路図である。図１３に示すように、ＬＥＲＳＴをＤＦ−Ｆ回路３４０に入力することにより、ＤＦ−Ｆ回路３４０のＱの逆転出力をタイミング信号（ＬＥＲＳＴ２＊）として得る。このタイミング信号（ＬＥＲＳＴ２＊）に基づいて、図１４に示すように、制御情報がセレクタ７３から出力されるように制御される。さらに、受信側においても同様にして、受信した制御情報をバッファ８９から出力することが可能である。
【００８０】
図１５はＶＬＥを基準として制御情報を送信する場合のタイミングチャートである。このタイミングチャートの図９との相違点は、差動シリアル出力における制御情報がＬＥの立ち下がりを基準として出力される点である。また、受信側においても同様にして復号化され、ＣＰＵ３６に取り込まれる。
【００８１】
＜第２実施例（図１６〜図１９）＞
前述の実施例では制御情報を１ライン分の画像データ伝送の直前或は直後に伝送する例について説明したが本実施例ではこれとは異なる制御情報の送受信方法を用いた例について説明する。
【００８２】
（１）制御情報送信
図１６は本実施例に従うタイミング発生回路７１とＣＰＵバスインタフェース７２の内部構成とコマンド／ストローブ発生回路７６への入出力データを示すブロック図である。なお、タイミング発生回路７１は第１実施例で示した構成と比較してその相違点のみを示している。
【００８３】
ＣＰＵバスインタフェース７２では第１実施例と同様にＣＳ回路１１０によりアドレスをデコードし、そのデコード信号１２６によりＣＰＵ３６からの制御データを８ビット、ＤＦ−Ｆ１１２にラッチする。また、デコード信号１２６によりＤＦ−Ｆ１１１のＱ出力１２４に“１”にセットする。ＤＦ−Ｆ１１２の出力１２３はセレクタ７３に入力され、そして、セレクタ７３からパラレル／シリアル変換回路７４へと出力される。
【００８４】
また、Ｑ出力１２４は、ＤＦ−Ｆ１１３へ入力されてクロックＣＬＫで同期が取られ、ＤＦ−Ｆ１１３のＱ出力１２７としてＡＮＤ回路１１４に入力される。ＡＮＤ回路１１４のもう一方の入力１２２は、コマンド／ストローブ発生回路７６からの出力である。この入力１２２は、第１実施例で説明したＬＳＹＮＣ、ＬＥＳＥＴ、ＬＥＲＳＴ、ＰＳＹＳＥＴ、ＰＳＹＲＳＴ等の制御信号すべての論理和をとったものである。入力１２２が“０”、即ち、前述のＬＥＳＥＴ等の制御信号が発生していないとき出力１２１は“１”となる。
【００８５】
出力１２１が“１”となると、コマンド／ストローブ発生回路７６はパラレル／シリアル変換回路７４にコマンド（１０００Ｂ；制御データを示す）及びＳＴＲＢを出力する。さらに、出力１２１が“１”となると、次のＣＬＫの立ち上がりでＤＦ−Ｆ１１５のＱ出力１２０が“１”となる。Ｑ出力１２０はインバータ１１８に入力されて、その値が逆転されて出力１２５（“０”）となり、ＤＦ−Ｆ１１１及び１１３はクリアされる。
【００８６】
一方、出力１２０と１２１はＯＲ回路１１６にて論理和がとられ、その出力１２８がＡＮＤ回路１１７に入力される。ＡＮＤ回路１１７のもう一方の入力端子にはリードイネーブル信号（ＲＥ＊）と入力されて論理積の出力１１９が得られる。出力１１９はＦＩＦＯ７０に入力される。
【００８７】
以上説明した各出力の関係をさらに図１７に示すタイムチャートを参照して詳細に説明する。
【００８８】
ＣＳ回路の出力１２６の立ち上がりで（ｔ＝ｔ０）、制御データがＤＦ−Ｆ１１２にラッチされると共に出力１２４が“１”になる。ｔ＝ｔ０に続くＣＬＫの立ち上がりで（ｔ＝ｔ１）、出力１２７が“１”となり、この時出力１２２が“０”であると出力１２１も“１”になる。さらに、出力１２８も“１”となり、ＲＥ＊のレベルに係らず出力１１９も“１”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ２）で出力１２０が“１”となり、出力１２０の反転された出力１２５が“０”となるので、出力１２４、１２７、１２１は“０”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ３）出力１２０、１２８が“０”となり、出力１１９はＲＥ＊と同じ（ここでは０）となる。
【００８９】
以上の結果、パラレル／シリアル変換回路７４に入力される順序は、図１７に示すように、画像データ（ＤＮ−１ ）、画像データ（ＤＮ ）、コマンド”１０００Ｂ” 、制御データ、画像データ（ＤＮ＋１ ）となる。即ち、画像データの間に制御データが挿入されることになる。
【００９０】
次に、コマンド／ストローブ発生回路７６からの出力１２２が“１”であり（例えば、ＬＥＳＥＴが“１”のとき）、かつ、出力１２７が“１”となる時について考える。ここでは、図１７に示すように、ＣＳ回路の出力１２６の立ち上がりで（ｔ＝ｔ４）、出力１２４が“１”となったとしている。
【００９１】
この場合、ｔ＝ｔ４に続くＣＬＫの立ち上がりで（ｔ＝ｔ５）、出力１２７が“１”となるが、出力１２２が“１”であるので出力１２１は“０”のままである。次のＣＬＫの立ち上がりで（ｔ＝ｔ６）、出力１２２が“０”となると出力１２１が“１”となる。これと同時に、出力１２８も“１”となり、ＲＥ＊のレベルに係らず出力１１９も“１”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ７）、出力１２０が“１”となり、出力１２０の反転出力１２５が“０”となるので、出力１２４、１２７、１２１は“０”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ８）、出力１２０、１２８が“０”となり、出力１１９はＲＥ＊と同じ（ここでは１）となる。
【００９２】
以上の結果、パラレル／シリアル変換回路７４に入力される順序は図１７に示すように、コマンド（ＬＥＳＥＴ）、コマンド”１０００Ｂ” 、制御データとなる。即ち、ＬＥＳＥＴコマンドの次に制御データが挿入されることになる。
【００９３】
（２）制御情報受信
図１８は本実施例に従うタイミング発生回路８２とＣＰＵバスインタフェース８３の内部構成とデコーダ８１からの出力データを示すブロック図である。なお、タイミング発生回路８２は第１実施例で示した構成と比較してその相違点のみを、また、デコーダ８１の出力データは第１実施例で示した構成と比較してその相違点のみ（出力１３９）を示している。出力１３９はコマンド”１０００Ｂ” を検出すると“１”になる信号である。
【００９４】
出力１３９はタイミング発生回路８２に入力されると、ＤＦ−Ｆ１３０及びＯＲ回路１３１の１つの入力端子に入力される。ここで、出力１３９が“１”であるとＯＲ回路１３１の出力１４１が“１”になり、次のＣＬＫ１の立ち上がりでＤＦ−Ｆ１３０の出力１４０が“１”になる。出力１４０がインバータ１３３で反転された出力１４２は、８ビットのデータを同時に扱うＤＦ−Ｆ１３４のクロック入力端子に入力されると共に、ＤＦ−Ｆ１３６のセットＳ端子に接続されている。また、ＤＦ−Ｆ１３４のＤ入力端子にはシリアル／パラレル変換回路８０からの出力データであるＤＡＴＡ１４６が入力されている。このようにして、出力１４２の負のパルスでＤＦ−Ｆ１３４にＤＡＴＡ１４６がラッチされると共にＤＦ−Ｆ１３６のＱ出力が“１”となる。
【００９５】
さて、出力１４０が“１”となるとＯＲ回路の出力１４１も“１”となり、ＡＮＤ回路１３２の出力１４３はＷＥ１＊の値に係らず“１”となる。そして、出力１４３はＦＩＦＯ８３に接続される。
【００９６】
ＤＦ−Ｆ１３４の出力１４４はトライステートのバッファ１３５の入力につながり、その出力はＣＰＵバスのデータラインに接続される。ＤＦ−Ｆ１３６の出力１４７はトライステートのバッファ１３７の入力につながり、その出力はＣＰＵバスのデータラインに接続される。ＣＳ回路１３８はＣＰＵバスのアドレスラインから２つのアドレスを指示する情報を入力して２つのデコード出力ＣＳ１、ＣＳ２を生成する。
【００９７】
ＣＰＵ３６はＣＳ１を生成する元になるアドレスからＤＦ−Ｆ１３６のＱ出力を読み込むことで制御データを受信したかどうか判別できる。もし、Ｑ出力１４７が“１”ならば制御データを受信したこととみなし、ＣＳ２を生成する元になるアドレスからＤＦ−Ｆ１３４のＱ出力を読み込むことで制御データをＣＰＵ３６内部に取り込むことができる。また、この時ＤＦ−Ｆ１３６のリセットＲ端子が“０”となるのでＤＦ−Ｆ１３６の出力１４７は“０”となる。
【００９８】
以上説明した各出力の関係をさらに図１９に示すタイムチャートを参照して詳細に説明する。ここでは、送信側装置が図１７に示すようなデータストリームで画像データと制御情報を送信するとして考える。即ち、パラレル／シリアル変換回路８０の出力（ＤＡＴＡ）の順序は、図１９に示すように、ＣＬＫ１に同期して、画像データ（ＤＮ ）、コマンド”１０００Ｂ” 、制御データ、画像データ（ＤＮ＋１ ）、…となる。
【００９９】
まず、コマンド”１０００Ｂ” を検出した時刻（ｔ＝ｔ０）で、出力１３９が“１”となりこれと同時に出力１４１が“１”となるため出力１４３も“１”となる。次のＣＬＫ１の立ち上がりで（ｔ＝ｔ１）、出力１４０が“１”となり引き続き出力１４１及び１４３は“１”を維持する。またこの時（ｔ＝ｔ１）、出力１４２は“０”となり、出力１４７が“１”となるため、ＣＰＵ３６は制御データを受信したことを知ることができる。次のＣＬＫ１の立ち上がりで（ｔ＝ｔ２）、制御データがＤＦ−Ｆ１３４にラッチされると共に、出力１４０、１４３が“０”となり出力１４２は“１”となる。従って、出力１４３はｔ＝ｔ０〜ｔ２の２クロックの間“１”となり、ＦＩＦＯ８３への書き込みが禁止され、ＦＩＦＯ８３には画像データ（ＤＮ，ＤＮ＋１ ）が連続して書き込まれることになる。この後、ＣＰＵ３６がｔ＝ｔ３で、ＣＳ２を生成する元になるアドレスからＤＦ−Ｆ１３４のＱ出力１４４を読み込むとき、ＣＳ２が“０”となり、出力１４７は“０”となる。
【０１００】
従って本実施例に従えば、画像データより制御データが優先されるので、制御情報の送受信速度が速くすることができる。これは特に、制御情報の通信量が多い場合好適である。
【０１０１】
＜第３実施例（図２０〜図２３）＞
第２実施例では制御情報はＣＰＵバスによりＣＰＵ３６とインタフェース部３７との間でやりとりしていたが、本実施例では制御情報をシリアル形式でＣＰＵ３６とインタフェース部３７との間でやりとりする例について説明する。
【０１０２】
従って、本実施例では図４に示したＣＰＵ３６とインタフェース部３７との間で制御データをやりとりするために用いられるデータライン４２がシリアルラインであるとする。
【０１０３】
図２０は本実施例に従うシリアルデータの構成を示すタイムチャートである。図２０において、ＴＸＤは、ＣＰＵ３６（デジタル複写機１００側）から画像処理装置１０１に送るシリアルデータ、ＲＸＤはＴＸＤとは逆方向に送られるシリアルデータ、ＲＥＱとＡＣＫはシリアル通信のプロトコル制御のための制御信号であり、ＲＥＱはデジタル複写機１００側から、ＡＣＫは画像処理装置１０１から出力される。
【０１０４】
ＴＸＤ、ＲＸＤ、ＲＥＱ、ＡＣＫはインタフェース部３７を介して適宜送受信される。本実施例でのプロトコルでは、図２０に示すように、通信開始時（ｔ＝ｔ０）にはデジタル複写機１００側からのリクエスト信号（ＲＥＱ）を“１”として画像処理装置１０１側に送出し、画像処理装置１０１側ではこれに対する応答として（ｔ＝ｔ１）アクノレッジ信号（ＡＣＫ）を“１”としてデジタル複写機１００に送出する。デジタル複写機１００は、ＲＥＱ“１”送信後のＡＣＫ受信“１”に対する応答として（ｔ＝ｔ２）１バイトの制御情報をＴＸＤとして送出する。画像処理装置１０１は、それに応答し（ｔ＝ｔ３）１バイトの制御情報をＲＸＤとして送出する。そして、通信終了時（ｔ＝ｔ４）にはデジタル複写機１００はＲＥＱとして“０”を送出し、画像処理装置１０１はＡＣＫとして“０”を送出する（ｔ＝ｔ５）。このようにして、１回の通信が終了する。
【０１０５】
ＴＸＤ、ＲＸＤは８ビットのデータに適宜パリティビットやストップビットが付加されている。また本実施例の通信は、同期用クロックを使用しない非同期通信、通信速度は９６００ｂｐｓとしている。
【０１０６】
次に以上のようなプロトコルに従うインタフェース部３７の制御情報送受信動作について説明する。
【０１０７】
（１）制御情報送信
図２１は本実施例に従うタイミング発生回路７１とＣＰＵシリアルインタフェース１５０の内部構成とコマンド／ストローブ発生回路７６への入出力データを示すブロック図である。なお、タイミング発生回路７１やコマンド／ストローブ発生回路７６への入出力データは第２実施例で示した構成と同じなので同じ参照番号を付し、ここでの説明は省略する。ここでは本実施例の特徴であるＣＰＵシリアルインタフェース１５０の動作について説明する。
【０１０８】
ＴＸＤはＤＦ−Ｆ１５１に入力される。そのＱ出力１６０はＣＬＫで同期されてＤＦ−Ｆ１５２、ＥＸＯＲ回路１５３及びＤＦ−Ｆ１５９に入力される。ＤＦ−Ｆ１５２の出力１６１はＥＸＯＲ回路１５３のもう一方の入力端子に入力される。ＥＸＯＲ回路１５３の出力１６２はＤＦ−Ｆ１５１とＤＦ−Ｆ１５２のレベルが異なる時、すなわちＴＸＤが変化すると“１”となる。同様に、ＤＦ−Ｆ１５４、ＤＦ−Ｆ１５５、ＥＸＯＲ回路１５６にてＲＥＱの変化を検出する。ＥＸＯＲ回路１５３とＥＸＯＲ回路１５６の出力はＮＯＲ回路１５７で負の論理和がとられ。その出力１６３はＤＦ−Ｆ１５８のクロック入力及びＤＦ−Ｆ１５９のクロック入力となる。ＮＯＲ回路１５７の出力１６３の立ち上がりでＤＦ−Ｆ１５８の出力は“１”となりＤＦ−Ｆ１１３に入力される。またこの時、ＤＦ−Ｆ１５９はＤＦ−Ｆ１５１及び１５４の出力をラッチする。
【０１０９】
ＤＦ−Ｆ１５９の出力はセレクタ７３に接続される。従って、ＴＸＤ或はＲＥＱどちらかの信号が変化すると、ＤＦ−Ｆ１５８の出力１２４は“１”となり、ＤＦ−Ｆ１５９は変化後のＴＸＤとＲＥＱとをラッチする。
【０１１０】
この後は、図１６で説明したのと同様にＴＸＤ及びＲＥＱが送信される。
【０１１１】
以上説明した各出力の関係をさらに図２２に示すタイムチャートを参照して詳細に説明する。ここでは、ＴＸＤが変化した場合を例にして説明する。
【０１１２】
まず時刻（ｔ＝ｔ０）でＴＸＤが“０”から“１”に変化すると、ｔ＝ｔ０に続くＣＬＫの立ち上がりで（ｔ＝ｔ１）、出力１６０及び１６２が“１”となり、出力１６３が“０”となる。次のＣＬＫの立ち上がりで（ｔ＝ｔ２）、出力１６１が“１”となるので出力１６２が“０”となり、出力１６３が“１”となる。またこの時出力１２４が“１”となり、ＤＦ−Ｆ１５９はＤＦ−Ｆ１５１及びＤＦ−Ｆ１５４の出力をラッチする。この後、図１７で説明したのと同様にＤＦ−Ｆ１５８の出力１２４は“０”にクリアされる。
【０１１３】
（２）制御情報受信
図２３は本実施例に従うタイミング発生回路８２とＣＰＵシリアルインタフェース１７０の内部構成とデコーダ８１からの出力データを示すブロック図である。なお、タイミング発生回路８２やデコーダ８１からの出力データは第２実施例で示した構成と同じなので同じ参照番号を付し、ここでの説明は省略する。ここでは本実施例の特徴であるＣＰＵシリアルインタフェース１５０の動作について説明する。図２３において、１４６はパラレル／シリアル変換回路８０から入力されるＤＡＴＡのＬＳＢ側２ビットである。
【０１１４】
第２実施例で図１８を参照してで説明した出力１４２に従って、ＤＦ−Ｆ１７１は出力１４２の立ち上がりのタイミングで受信したデータをラッチし、その出力はＲＸＤ、ＡＣＫとなりＣＰＵ３６へ入力される。
【０１１５】
ＴＸＤ、ＲＸＤのシリアルラインは９６００ｂｐｓであり、これと比べるなら１２．５ＭＨｚのＣＬＫは処理に充分なスピードと言える。
【０１１６】
従って本実施例に従えば、制御データをシリアルデータとするならより簡単な装置構成でＣＰＵ３６とインタフェース部３７との間でその制御データを送受信することができる。このような構成は、同一装置内に於てもＣＰＵとインタフェース部は離れて配置される構成において、配線を簡単にできるので有効である。また、ＴＸＤやＲＸＤの信号変化点を抽出することにより、必要な時のみ送信動作が行われるので伝送路の持つ帯域を有効に使うことができ、制御情報量が多い場合好適である。
【０１１７】
＜第４実施例（図２４）＞
第３実施例ではシリアルラインで送受されるＴＸＤとＲＸＤの変化点を検出して送受信制御を行ったたが、本実施例では一定の周期でシリアルデータを送受信を行なう場合について説明する。なお、一定の周期でシリアルデータを送受信する場合、受信側制御は第３実施例と同じなので、説明は省略し、ここでは送信制御についてのみ説明する。
【０１１８】
図２４は本実施例に従うＣＰＵシリアルインタフェース部１５０の詳細な構成を示すブロック図である。以下、図２４を参照して本実施例の特徴となるＣＰＵシリアルインタフェース部１５０の制御情報送信時の動作について説明する。
【０１１９】
ＴＸＤ及びＲＥＱはＤＦ−Ｆ１８０に入力されクロックＣＬＫで同期をとられた出力がセレクタ７３を経てパラレル／シリアル変換回路７４に入力される。そして、このデータがパラレル／シリアル変換回路７４からのＤＡＴＡの一部（ＬＳＢ側２ビット）となる。クロックＣＬＫを分周して所定の時間間隔で１パルス分の出力を出すタイマ回路１８１の出力１８３はＤＦ−Ｆ１８２のクロック端子に入力され、出力１８３の立ち上がりでＤＦ−Ｆ１８２のＱ出力１２４は“１”となる。出力１２４、１２５は図２１で説明したものと同じである。
【０１２０】
本実施例におけるＴＸＤの伝送速度は、９６００ｂｐｓであるから、その１６倍程度の１６０ＫＨｚでサンプリングしてやれば充分である。従って、タイマ回路１８１からの出力１８３であるクロックパルス時間間隔は６．２５μｓｅｃ でよい。このため、タイマ回路１８１はクロックＣＬＫ（１２．５ＭＨＺ） を７８分周する。一方、画像データは１２Ｍｂｙｔｅ／ｓｅｃで発生しており送受信速度は１２．５Ｍｂｙｔｅ／ｓｅｃである。従って、画像データの送受信速度（１２Ｍｂｙｔｅ／ｓｅｃ） とシリアルデータとなる制御情報の送受信速度（２×０．１６ＭＨＺ）を考慮しても、１２．５−（１２ ＋ ２×０．１６）＝０．１８（Ｍｂｙｔｅ／ｓｅｃ） 分余裕がある。
【０１２１】
従って本実施例によれば、一定の周期でシリアルデータを送受信しても、より簡単な装置構成でＣＰＵ３６とインタフェース部３７との間でその制御データを送受信することができる。このような構成は、同一装置内に於てもＣＰＵとインタフェース部は離れて配置される構成において、配線を簡単にできるので有効である。また、所定周期で常にデータをサンプリングして送信するので、ノイズに対して強いものとなる。
【０１２２】
さらに第３及び第４の実施例の特徴を組み合わせ、ＴＸＤとＲＸＤの変化点を抽出して、かつ、遅いレートでデータをサンプリングして送信しても良い。
【０１２３】
なお前述のすべての実施例において、伝送路１０３の伝送媒体として光ファイバを使用したが本発明はこれに限定されるものではない。例えば、伝送媒体として導線を使用しても良い。この場合、図７に示したＥ／Ｏ変換モジュール７５、Ｏ／Ｅ変換モジュール７９、光ファイバ１０３の部分を図２５に示すような構成の伝送媒体１９５を用いる。また、図２５には示されていないが実際の回路においては終端用の抵抗や波形用のフィルタを適宜追加する。また、機器間で絶縁の必要が無い場合は、図２５の構成からパルストランス１９１、１９２を省略してもよい。
【０１２４】
図２５に示す構成の場合、データ送信時にはパラレル／シリアル変換回路７４からの差動信号によりパルストランス１９１を駆動し、その２次側出力をコネクタ１９４を介して伝送媒体であるツイストペアケーブル又は同軸ケーブルに接続する。また、データ受信時にはツイストペアケーブル又は同軸ケーブルからの入力信号によりコネクタ１９４を介してパルストランス１９３が駆動され、その出力が等価器１９２に入力される。等価器１９２では伝送媒体１９５の周波数特性が補正されて、その出力がシリアル／パラレル変換回路８０に入力される。
【０１２５】
このような構成にすると、シリアルＥ／Ｏ変換器やＯ／Ｅ変換器等の比較的高価な構成要素の代わりに安価なトランスミッター、レシーバを使用できるので生産コストをさらに削減することができる。
【０１２６】
また前述のすべての実施例では送受信する画像データは１画素あたり８ビットとして説明したが、本発明はこれに限定されるものではなく、例えば、１画素１ビットの画像データにも適用することができる。
【０１２７】
図２６は１画素１ビットの画像データを扱う場合の画像処理部２５の詳細な構成を示すブロック図である。図２６において、図４に示す構成要素と同じものには同じ参照番号を付してある。
【０１２８】
このような構成の場合、画像補正部３１の出力は２値化回路４３に入力されて８ビットの画像データを１ビットの画像データに変換される。２値化回路４３における変換は入力画像データ値（Ａ）と所定の閾値（Ｂ）とを比較して、Ａ＞Ｂならば“１”、Ａ≦Ｂは“０”とするか、また、適宜ディザ法等の疑似中間調表現方法を用いてもよい。２値化回路４３の出力（１ビット）４０はインタフェース部３７に出力され、伝送路１０３を介して送出される。伝送路１０３を介して送られてきた画像データ（１画素１ビット）４１はセレクタ３２へ入力される。セレクタ３２では画像データ４０或は画像データ４１のどちらか一方を適宜選択しその出力を露光制御部１０に入力し半導体レーザ２１が画像データに応じて発光する。この発光レートは１２ＭＨｚである。
【０１２９】
図２７は１画素１ビットの画像データを扱うインタフェース部３７の詳細な構成を示すブロック図である。なお、図２７には図７に示したインタフェース部３７の構成の相違点のみが示されている。
【０１３０】
さて、図２７において、データ送信時には、１ビットの画像データ（ＶＤＡＴＡ）はシフトレジスタ（８ビット）２０１に入力され、ＶＣＬＫに従ってシフトされる。その出力（８ビット）はＶＣＬＫを分周器２０２で１／８分周したクロック２０４に従ってＦＩＦＯ７０に入力される。一方、データ受信時には、ＦＩＦＯ８３の出力はシフトレジスタ２０３に入力され、クロック２０４に従ってＦＩＦＯ８３からデータが読み出されシフトレジスタ（８ビット）２０３にロードされる。この８ビットの画像データはシフトレジスタ２０３でＶＣＬＫに従ってシフトされ１ビットのＩＭＤＡＴＡが生成される。
【０１３１】
パラレル／シリアル変換回路７４及びシリアル／パラレル変換回路８０の動作クロックはＣＬＫの周波数×８＞１２ＭＨｚを満たせば良い、即ち、１．５ＭＨｚ以上であれば良いが、制御データの伝送量を加味して２ＭＨｚと設定する。
【０１３２】
この場合、パラレル／シリアル変換回路７４のシリアル出力の伝送レートは、２（ＭＨｚ） ×８×１．２５（４Ｂ／５Ｂ変換のための係数）＝２０Ｍｂｐｓとなる。
【０１３３】
このようにして２値画像のデータと制御情報も送受信することができる。
【０１３４】
さらに、以上の実施例では、画像データをそのまま圧縮せずに送受信していたが、画像データが８ビット、或は、１ビットに係らず圧縮／伸張して送受信してもよい。この場合、圧縮後の画像データの伝送レートに対して送受信のレートを高く設定することは言うまでもない。
【０１３５】
さらにまた、以上の実施例では、画像データと制御データとを異なる装置間で送受信する場合について説明したが、同一装置内の異なる構成要素間での画像データと制御データの送受信に適用することもできる。
【０１３６】
さらにまた、以上の実施例では、伝送媒体として光ファイバやツイストペアケーブル、同軸ケーブルを用いるとして説明したが、その他の伝送手段、例えば、電波や空間の光伝送を用いることもできる。
【０１３７】
尚、本発明は、複数の機器から構成されるシステムに適用しても良いし、１つの機器から成る装置に適用しても良い。また、本発明はシステム或は装置にプログラムを供給することによって達成される場合にも適用できることは言うまでもない。
【０１３８】
【発明の効果】
以上説明したように本発明によれば、所定量の単位に分割された第１画像データの間にその画像データに係る第１制御データを挿入して第１シリアルデータとして第１画像データと第１制御データとを一対の伝送媒体の内の送信用の媒体を介して送信する一方、一対の伝送媒体の内の受信用の媒体を介して外部装置からの所定量の単位に分割された第２画像データとその画像データに係る第２制御データとを第２シリアルデータとして受信するので、送受信各々１つの伝送媒体を介して画像データの送受信が行えるという効果がある。
【０１３９】
これによって、少ない伝送路によってデータ送受信はできることになり、装置のコスト削減に資することになる。また、伝送媒体は少なくてすむために、対価格比性能を考慮すればコストコストが高いが伝送性能の良い伝送媒体を用いることも可能になる。
【図面の簡単な説明】
【図１】本発明の代表的なデジタル複写機が用いられるシステムの構成を示すブロック図である。
【図２】デジタル複写機１００の構成を示す側断面図である。
【図３】露光制御部１０の詳細な構成を示すブロック図である。
【図４】画像処理部２５の詳細な構成を示すブロック図である。
【図５】インタフェース部３７が扱う入出力データ及び制御信号の一部を示したタイムチャートである。
【図６】画像処理装置１０１の構成を示すブロック図である。
【図７】インタフェース部３７の詳細な構成を示すブロック図である。
【図８】第１実施例に従うタイミング発生回路７１の詳細な構成を示す論理回路図である。
【図９】制御情報及び画像データ出力時の各種制御信号を示すタイムチャートである。
【図１０】第１実施例に従うＣＰＵバスインタフェース７２、８３の詳細な構成を示す論理回路図である。
【図１１】４Ｂ／５Ｂ符号化方式に従うエンコードパターンを示す図である。デアル
【図１２】第１実施例に従うタイミング発生回路８２の詳細な構成を示す論理回路図である。
【図１３】ＶＬＥを基準として制御情報を送信する場合のタイミング発生回路７１の別の構成を示す論理回路図である。
【図１４】ＶＬＥを基準として制御情報を送受信する場合のＣＰＵバスインタフェース７２、８３の詳細な構成を示す論理回路図である。
【図１５】ＶＬＥを基準として制御情報を送受信する場合の制御情報及び画像データ出力時の各種制御信号を示すタイムチャートである。
【図１６】第２実施例に従うタイミング発生回路７１とＣＰＵバスインタフェース７２の詳細な構成を示す論理回路図である。
【図１７】第２実施例に従うインタフェース部３６の動作を説明するタイミングチャートである。
【図１８】第２実施例に従うタイミング発生回路８２とＣＰＵバスインタフェース８３の内部構成とデコーダ８１からの出力データを示すブロック図である。
【図１９】第２実施例に従うタイミング発生回路８２とＣＰＵバスインタフェース８３の動作を説明するタイムチャートである。
【図２０】第３実施例に従うＣＰＵ３６とインタフェース部３７との制御情報のシリアル通信を説明するタイムチャートである。
【図２１】第３実施例に従うタイミング発生回路７１とＣＰＵシリアルインタフェース１５０の詳細な構成を示す論理回路図である。
【図２２】第３実施例に従うＣＰＵシリアルインタフェース１５０の動作を説明するタイミングチャートである。
【図２３】第３実施例に従うタイミング発生回路８２とＣＰＵシリアルインタフェース１７０の内部構成とデコーダ８１からの出力データを示すブロック図である。
【図２４】第４実施例に従うＣＰＵシリアルインタフェース部１５０の詳細な構成を示すブロック図である。
【図２５】伝送路１０３の伝送媒体として導線を用いる場合の構成を示す図である。
【図２６】１画素１ビットの画像データを扱う場合の画像処理部２５の詳細な構成を示すブロック図である。
【図２７】１画素１ビットの画像データを扱うインタフェース部３７の詳細な構成を示すブロック図である。
【符号の説明】
３６ ＣＰＵ
３７ インタフェース部
７０、８４ ＦＩＦＯ
７１、８２ タイミング発生回路
７２、８３ ＣＰＵバスインタフェース
７３ セレクタ
７４ パラレル／シリアル変換回路
７５ Ｅ／Ｏモジュール
７６ コマンド／ストローブ発生回路
７９ Ｏ／Ｅ変換モジュール
８０ シリアル／パラレル変換回路
８１ デコーダ
１０３ 伝送路
１５０ ＣＰＵシリアルインタフェース
Claims (8)
- 外部装置と送受信各々に用いられる一対の伝送媒体を介して画像データの送受信を行うことが可能な画像処理装置であって、
第１画像データを生成する画像生成手段と、
前記第１画像データに係るタイミング情報を少なくとも含む第１制御データを生成する制御情報生成手段と、
所定量の単位に分割された前記第１画像データの間に前記第１制御データが挿入された第１シリアルデータとして前記第１画像データと前記第１制御データとを前記一対の伝送媒体の送信用の媒体を介して送信する送信手段と、
前記一対の伝送媒体の受信用の媒体を介して、前記外部装置からの前記所定量の単位に分割された第２画像データと該画像データに係る第２制御データとを第２シリアルデータとして受信する受信手段と、
前記受信手段によって受信された前記第２シリアルデータを前記第２画像データと前記第２制御データとに分離する分離手段とを有し、
前記送信手段は、
第１の時間帯では、第１のビットパターンに従って前記第１画像データを符号化して出力し、
第２の時間帯では、第２のビットパターンに従って前記第１制御データを符号化して出力し、
前記第１画像データ及び前記第１制御データの両方が出力されない第３の時間帯では、特定ビット符号を前記第１シリアルデータに含ませて送信することを特徴とする画像処理装置。 - 外部装置と送受信各々に用いられる一対の伝送媒体を介して画像データの送受信を行うことが可能な画像処理装置であって、
第１画像データを生成する画像生成手段と、
前記第１画像データに係る第１制御データを生成する制御情報生成手段と、
所定量の単位に分割された前記第１画像データの間に前記第１制御データが挿入された第１シリアルデータとして前記第１画像データと前記第１制御データとを前記一対の伝送媒体の送信用の媒体を介して送信する送信手段と、
前記一対の伝送媒体の受信用の媒体を介して、前記外部装置からの前記所定量の単位に分割された第２画像データと該画像データに係る第２制御データとを第２シリアルデータとして受信する受信手段と、
前記受信手段によって受信された前記第２シリアルデータを前記第２画像データと前記第２制御データとに分離する分離手段と、
前記第１画像データの送信より前記第１制御データの送信を優先するようデータ送信順序を調整する調整手段とを有することを特徴とする画像処理装置。 - 前記送信手段による送信速度は、前記第１画像データの発生速度よりも速いことを特徴とする請求項１に記載の画像処理装置。
- 前記第１及び第２画像データを分割する前記所定量の単位とは１ラインであり、前記送信手段と前記受信手段とは各々、１ライン分の画像データを格納するバッファメモリを有することを特徴とする請求項１に記載の画像処理装置。
- 前記第１画像データ、或は、前記第２画像データに基づいて画像形成を行って画像出力する画像形成出力手段をさらに有することを特徴とする請求項２に記載の画像処理装置。
- 前記第１制御データは、画像データのサイズ、前記画像データによって形成される画像が転写される転写紙サイズの情報を含むことを特徴とする請求項２に記載の画像処理装置。
- 外部装置と送受信各々に用いられる一対の伝送媒体を介して画像データの送受信を行うことが可能な画像処理装置の通信方法であって、
第１画像データを生成する画像生成工程と、
前記第１画像データに係るタイミング情報を少なくとも含む第１制御データを生成する制御情報生成工程と、
所定量の単位に分割された前記第１画像データの間に前記第１制御データが挿入された第１シリアルデータとして前記第１画像データと前記第１制御データとを前記一対の伝送媒体の送信用の媒体を介して送信する送信工程と、
前記一対の伝送媒体の受信用の媒体を介して、前記外部装置からの前記所定量の単位に分割された第２画像データと該画像データに係る第２制御データとを第２シリアルデータとして受信する受信工程と、
前記受信工程において受信された前記第２シリアルデータを前記第２画像データと前記第２制御データとに分離する分離工程とを有し、
前記送信工程では、
第１の時間帯では、第１のビットパターンに従って前記第１画像データを符号化して出力し、
第２の時間帯では、第２のビットパターンに従って前記第１制御データを符号化して出力し、
前記第１画像データ及び前記第１制御データの両方が出力されない第３の時間帯では、特定ビット符号を前記第１シリアルデータに含ませて送信することを特徴とする画像処理装置の通信方法。 - 外部装置と送受信各々に用いられる一対の伝送媒体を介して画像データの送受信を行うことが可能な画像処理装置の通信方法であって、
第１画像データを生成する画像生成工程と、
前記第１画像データに係る第１制御データを生成する制御情報生成工程と、
所定量の単位に分割された前記第１画像データの間に前記第１制御データが挿入された第１シリアルデータとして前記第１画像データと前記第１制御データとを前記一対の伝送媒体の送信用の媒体を介して送信する送信工程と、
前記一対の伝送媒体の受信用の媒体を介して、前記外部装置からの前記所定量の単位に分割された第２画像データと該画像データに係る第２制御データとを第２シリアルデータとして受信する受信工程と、
前記受信工程において受信された前記第２シリアルデータを前記第２画像データと前記第２制御データとに分離する分離工程と、
前記第１画像データの送信より前記第１制御データの送信を優先するようデータ送信順序を調整する調整工程とを有することを特徴とする画像処理装置の通信方法。
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