JPH07212511A

JPH07212511A - 画像処理装置

Info

Publication number: JPH07212511A
Application number: JP260594A
Authority: JP
Inventors: Hidehiko Kinoshita; 秀彦木下; Hiroaki Takeda; 浩明武田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-01-14
Filing date: 1994-01-14
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】安価で、かつ信頼性の高いデータ送受信ができ
る画像処理装置を提供する。【構成】８ビットの画像データＶＤＡＴＡと１ライン分
の有効データ領域を示すＶＬＥは、ＦＩＦＯ７０に、ク
ロック信号ＶＣＬＫに同期して書き込まれ、各ラインの
画像データの間に制御信号を挿入した画像データ、つま
り、画像データ及び通信制御信号を含んだＤＡＴＡは、
電気−光変換後、複数の伝送媒体である光ファイバケー
ブル１０３−１〜１０３−Ｎを介して複数の外部装置に
送信される。また、光ファイバケーブル１０３−１〜１
０３−Ｎを介して外部装置から受信したデータについて
は、光−電気変換後、復号化処理を経て画像データＩＭ
ＤＡＴＡが生成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、特
に、外部装置と画像データの送受信を行なうことが可能
なインターフェイスを備えた、例えば、デジタル複写機
のような画像処理装置に関するものである。

【０００２】

【従来の技術】近年のデジタル複写機の発達に伴い、そ
の複写機で生成された画像データを、例えば、ファクシ
ミリやプリンタ等の機能を持つ画像処理装置に送信した
り、あるいは、この種の装置から画像データを受信して
画像形成を行なうことが可能になってきている。

【０００３】このような場合、デジタル複写機と画像処
理装置との間で、画像データや１ライン毎の同期を表わ
すライン同期信号等の同期信号、記録用紙や画像データ
のサイズ等の制御データを送受信する必要がある。

【０００４】そして、上記のようなデータ送受信には、
従来より、データ信号各々を別の伝送媒体（例えば、そ
れぞれ複数の通信線等）を用いてパラレル送受信を行な
う方法（パラレル転送）や、一旦、画像メモリに記録用
紙１ページ分の画像データを記憶させた後、伝送媒体の
伝送速度に合わせて画像データを送受信する方法（ペー
ジ単位転送）等が用いられ、さらに、その接続形態もほ
とんどの場合が１：１の形態であり、１：Ｎ接続の形態
は希である。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のパラレル転送では、伝送媒体の数（通信線）が多く
なり、特に、光ファイバー等の高価な伝送媒体を使用す
ることは、生産コストの面から困難である。また、ペー
ジ単位転送では、記録用紙１ページ分の画像データを格
納する画像メモリが必要なため、特に高解像度の画像形
成出力が要求されるデジタル複写機においては、画像メ
モリが大容量となるので、この場合も装置のコストが高
価なものになるという問題がある。

【０００６】さらに、１：Ｎの接続形態においては、Ｎ
個の送信／受信回路を備えなければならず、この形態も
コストアップにつながるという問題がある。

【０００７】本発明は、上述の問題に鑑みてなされたも
ので、その目的とするところは、安価で、かつ信頼性の
高いデータ送受信ができ、さらに、１：Ｎ接続を安価な
構成にて可能なインターフェイスを備えた画像処理装置
を提供することである。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、画像データを入力する入力手段を有し、
複数の外部装置との間で、複数の伝送媒体を介して該画
像データの送受信を行なう画像処理装置において、前記
入力手段より入力した画像データに係る第１の制御デー
タを生成する手段と、前記入力手段より入力した画像デ
ータを所定単位のデータに分割して第１の画像データを
生成する手段と、前記第１の画像データに前記第１の制
御データを挿入して第２の画像データを生成する手段
と、所定のタイミング信号を発生する手段と、前記タイ
ミング信号に応じて、前記第２の画像データのデータ形
式を変換する第１の変換手段と、前記第１の変換手段に
て変換後の画像データを、前記複数の伝送媒体を介して
前記複数の外部装置に送信する送信手段と、前記複数の
伝送媒体を介して、前記複数の外部装置から送られてく
る画像データを受信する受信手段と、前記受信手段にて
受信した画像データのデータ形式を変換する第２の変換
手段と、前記第２の変換手段にて変換後の画像データか
ら、第３の画像データ及び該第３の画像データに係る第
２の制御データを分離する分離手段と、前記第３の画像
データに基づいて画像形成を行なう手段とを備え、当該
画像処理装置と前記複数の外部装置は、前記第１の制御
データ及び前記第２の制御データをもとに画像データの
送受信を行なう。

【０００９】

【作用】以上の構成において、安価な構成で信頼性の高
い画像データの送受信を行なうよう機能する。

【００１０】

【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。［第１実施例］＜システム概要の説明＞図１は、本実施例に係る画像処
理装置が適用されるシステムの概略を示すブロック図で
ある。同図において、符号１００は、それ自体で複写動
作を行なうとともに、読み取った画像のデータを伝送路
を介して外部装置に転送したり、逆に、外部装置からの
画像データを受信して、画像形成出力を行なうデジタル
複写機である。また、符号１０１は、ファクシミリ機能
やプリント機能を有し、デジタル複写機１００から転送
された画像データをファクシミリ形式に変換して、それ
を回線網を通じてファクシミリ送信を行なったり、ある
いは、ＴＩＦＦ等の形式にデータフォーマット変換し
て、コンピュータに対してデータ通信を行なう画像処理
装置、１０２は、パーソナルコンピュータ（以下、ホス
トという）である。

【００１１】符号１０３−１〜１０３−Ｎは、デジタル
複写機１００と画像処理装置１０１とを接続する、複数
の双方向の伝送路、１０４は、画像処理装置１０１がフ
ァクシミリ通信を行なうための公衆回線、１０５は、画
像処理装置１０１とホスト１０２とを接続する伝送路で
ある。上記の複数の伝送路１０３−１〜１０３−Ｎは、
１つの方向に対して１つの伝送媒体を持つ。例えば、そ
れがツイストペアケーブルならば、２×Ｎ対のツイスト
ペアケーブルであり、光ファイバならば、２×Ｎ本の光
ファイバで構成する。

【００１２】ホスト１０２で生成された画像データをプ
リント出力する場合、画像データは、まず、ホスト１０
２から画像処理装置１０１へ送られ、そこでビットマッ
プ画像データに変換された後、デジタル複写機１００へ
伝送されてプリント出力が行なわれる。また、公衆回線
１０４を介して送られてきたファクシミリデータが画像
処理装置１０１にて受信された場合には、そのデータ
は、画像処理装置１０１でビットマップ画像データに変
換されてデジタル複写機１００へ伝送され、プリント出
力が行なわれる。＜デジタル複写機の構成概要＞図２は、本実施例に係る
デジタル複写機１００の構成を示す側断面図である。同
図に示すデジタル複写機１００では、複写動作として、
原稿給送装置１上に積載された原稿は、１枚ずつ、順
次、原稿台ガラス２面上に搬送される。原稿が搬送され
ると、スキャナ部分のランプ３が点灯し、かつ、スキャ
ナユニット４が移動して原稿を照射する。原稿からの反
射光は、ミラー５，６，７を介してレンズ８を通過し、
その後、イメージセンサ部９に入力される。

【００１３】イメージセンサ部９に入力された画像信号
は、画像処理部２５において所定の画像処理がなされた
後、露光制御部１０に入力される。この画像処理後の画
像信号は、露光制御部１０において光信号に変換され、
感光ドラム１１を照射する。そして、照射光によって感
光ドラム１１上に形成された潜像は、現像器１２、ある
いは現像器１３によって現像される。

【００１４】上記の潜像形成とタイミングを合わせて、
被転写紙積載部（１４あるいは１５）より転写紙が搬送
され、転写部１６において、現像器（１２あるいは１
３）によって現像されたトナー像が転写紙に転写され
る。この転写されたトナー像は、定着部１７にて転写紙
に定着された後、排紙部１８より本装置外部に排出され
る。

【００１５】図３は、露光制御部１０の詳細な構成を示
すブロック図である。同図において、半導体レーザ２１
より発せられた光ビームは、コリメータレンズ２５、及
び絞り２２により、ほぼ平行光にされて、所定のビーム
径で回転多面鏡２３に入射する。回転多面鏡２３は、図
中、矢印にて示す方向に等角速度の回転を行なってお
り、この回転に伴って、入射した光ビームが連続的にそ
の角度を変える偏向ビームとなって反射される。そし
て、偏向ビームとなった光は、ｆ−θレンズ２４により
集光作用を受ける。

【００１６】一方、ｆ−θレンズ２４は、同時に、走査
の時間的な直線性を保証するような歪曲収差の補正を行
ない、光ビームは、感光ドラム１１の上において、図中
の矢印の方向に等速で結像走査される。なお、感光ドラ
ム１１上へのデータの書き込みは、半導体レーザ２１の
光量制御によって行なわれる。

【００１７】また、符号２８はＢＤセンサであり、感光
体ドラム１１に画像情報を１ライン書き出すタイミング
を検出する。このタイミングに基づいて、イメージセン
サ部９では、１ライン部の画像情報を読み出す。通常
は、１回の走査毎に光ビームの発光のタイミングをとる
ように、走査領域外の位置にＢＤセンサ２８が配置され
ている。そして、このＢＤセンサ２８で走査ビームを検
知した時点から、所定時間ｔ秒後に書き出し信号を送っ
ている。

【００１８】図４は、画像処理部２５の詳細な構成を示
すブロック図である。同図において、イメージセンサ部
９により読み取られた画像データは、そこで、８ビット
のデジタルデータに変換され、シェーディング補正回路
３０にてシェーディング補正される。さらに、画像補正
部３１では、変倍処理やエッジ強調等の補正を行なう。
この画像補正部３１からの出力となる画像データ４０
は、セレクタ（ＳＥＬ）３２、及びインターフェイス部
３７に送られ、複数の伝送路１０３−１〜１０３−Ｎを
介して、画像処理部２５から送出される。

【００１９】一方、伝送路１０３−１〜１０３−Ｎを介
して、本画像処理部２５の外部から送られてきた画像デ
ータ４１は、セレクタ（ＳＥＬ）３２へ入力される。セ
レクタ（ＳＥＬ）３２では、画像データ４０あるいは画
像データ４１のどちらか一方を適宜、選択し、それをＬ
ＯＧ変換部３３へと送出する。入力された画像データ
は、ＬＯＧ変換部３３にて濃度データに変換され、ＰＷ
Ｍ部３４で、８ビットのデータ値に応じたパルス幅の信
号に変換される。このＰＷＭ部３４からの出力は、露光
制御部１０へ送られ、その後、半導体レーザ２１が画像
データに応じて発光する。

【００２０】他方、ＢＤセンサ２８からの出力は、タイ
ミング制御部３５へ入力される。このタイミング制御部
３５は、画像形成に必要な種々のタイミング信号を発生
する。その一部分の制御信号３９が、インターフェイス
部３７に出力される。また、ＣＰＵ３６は、デジタル複
写機１００を制御するためのマイクロコンピュータであ
り、画像処理装置１０１、転写紙サイズ等のステータス
情報や、プリント指令等のコマンド情報４２（以下、制
御情報と記す）は、このＣＰＵ３６からインターフェイ
ス部３７に出力される。

【００２１】画像データ４０，４１、タイミング信号３
９、及び制御情報４２は、インターフェイス部３７でパ
ラレル／シリアル変換され、これらは、画像処理装置１
０１との間で送受が行なわれる。

【００２２】次に、図５に示すタイムチャートを用い
て、本実施例におけるタイミング信号３９、及び画像デ
ータの関係について説明する。

【００２３】図５において、ＶＣＬＫ３９−１，ＶＬＳ
ＹＮＣ３９−２，ＶＬＥ３９−３，ＶＰＳＹＮＣ３９−
４は、タイミング信号３９に含まれる各種タイミング信
号である。これらの内、ＶＣＬＫ３９−１は、画像の読
み取りや種々の画像処理を実行するための１２ＭＨ_Z の
画像クロック、ＶＬＳＹＮＣ３９−２は、ＢＤセンサ２
８の出力より形成され、１ライン毎に発生するライン同
期信号、そして、ＶＬＥ３９−３は、画像データの主走
査方向の有効データ領域を表わす信号である。

【００２４】図５に示すように、ＶＬＥ３９−３の立ち
上がりエッジに同期して、１ラインの最初の有効画像デ
ータ（Ｄ₀ ）が出力され、また、その立ち下がりエッジ
で、そのラインの有効画像データ（Ｄ_N ）が終了する。
なお、この有効画像データ（ＶＤＡＴＡ）は、画像デー
タ４０，４１として入出力される。

【００２５】また、ＶＤＡＴＡは８ビットの画像データ
で、その有効領域は、ＶＬＥ３９−３により定められる
（Ｄ₀ 〜Ｄ_N ）。ＶＰＳＹＮＣ３９−４は、記録用紙１
ページ毎の同期を取るための信号であり、１ページの最
初の有効ラインのときに立ち上がり、１ページの最後の
有効ラインのときに立ち下がる。なお、これらの信号
は、ＶＣＬＫ３９−１に同期して動作する。＜画像処理装置の構成要素の説明＞以下、画像処理装置
１０１の構成について、図６に示すブロック図を参照し
て説明する。

【００２６】複数の伝送線路１０３−１〜１０３−Ｎを
介して送られてきた画像データ、タイミング信号、制御
情報は、インターフェイス部３７´でシリアル／パラレ
ル変換される。インターフェイス部３７´からの出力で
ある画像データ５６は、ページメモリ５０に送られ、そ
こでは、１ページ分の画像データが格納される。

【００２７】一方、タイミング信号５８は、メモリ制御
部５１へ入力され、そこで、タイミング信号５８から有
効画像領域を判定して、ページメモリ５０のアドレス信
号（不図示）を発生する。また、制御情報５９は、本画
像処理装置１０１を制御するＣＰＵ５２へ入力される。

【００２８】そこで、本画像処理装置１０１が実行する
種々のデータ送受信について述べる。「ファクシミリ送信を行なう場合」ページメモリ５０に
記憶された画像データは、画像データバス６０を介して
ファクシミリ部（ＦＡＸ）５３へ送られる。ファクシミ
リ部５３は、その画像データを、Ｇ３やＧ４等のプロト
コルに従うデータ形式に変換して送信する。「ホスト１０２への画像データを出力する場合」ページ
メモリ５０に記憶された画像データは、画像データバス
６０を介してリーダ／プリンタ部５４へ送られる。この
リーダ／プリンタ部５４は、その画像データをＴＩＦＦ
等のデータ形式に変換し、コンピュータインターフェイ
ス部５５を介してホスト１０２に伝送する。なお、コン
ピュータインターフェイス部５５は、ＳＣＳＩやＲＳ−
２３２Ｃ等の標準インターフェイスを含む構成としても
よい。「ファクシミリ受信データのデジタル複写機１００への
転送」ファクシミリ部５３で受信したファクシミリデー
タは、解像度４００ｄｐｉ、かつ、１画素データ当たり
８ビットの画像データに変換され、１ページ分の有効デ
ータは、ページメモリ５０に記憶される。そして、メモ
リ制御部５１は、タイミング信号５８に従ってアドレス
信号を発生し、ページメモリ５０から画像データ５７を
読み出して、それをインターフェイス部３７´に送る。

【００２９】図６に示したタイミング信号５８、及び画
像データ５６，５７の関係は、図５のタイムチャートに
示す制御信号とほぼ同じであるが、データ送受信によっ
て、その信号の発生源が異なることがある。その点につ
いて、以下に述べる。なお、ここでは、デジタル複写機
１００側の信号と区別するため、図５に示した制御信号
に符号「' 」（ダッシュ）を付して説明する。

【００３０】ＶＬＳＹＮＣ´３９−２、及びＶＰＳＹＮ
Ｃ´３９−４は、常に、デジタル複写機１００側でのみ
発生され、インターフェイス部３７´から出力される。
ＶＬＥ´３９−３は、画像データの受信時には、インタ
ーフェイス部３７´から出力され、画像データ送信時
は、メモリ制御部５１から出力する。また、ＶＣＬＫ´
３９−１はメモリ制御部５１で生成され、その周波数は
１２ＭＨ_Z である。＜インターフェイス部３７の構成の説明＞図７は、イン
ターフェイス部３７の詳細な内部構成を示すブロック図
である。ここでは、インターフェイス部３７が、画像デ
ータ、タイミング信号、制御信号等を送信する場合を説
明する。

【００３１】８ビットの画像データＶＤＡＴＡと１ライ
ン分の有効データ領域を示すＶＬＥは、ＦＩＦＯ７０
に、クロック信号ＶＣＬＫに同期して書き込まれ、さら
に、パラレル／シリアル変換回路７４が発生する１２．
５ＭＨ_Z のクロック信号ＣＬＫに同期して読み出され
る。

【００３２】ＦＩＦＯ７０は、５Ｋ×９ビット構成で、
１ライン分の画像データＶＤＡＴＡ及びＶＬＥ信号の書
き込み及び読み出しが可能で、ライトイネーブル信号Ｗ
Ｅ＊、リードイネーブル信号ＲＥ＊を用いることによ
り、そのアドレス制御を行なうことが可能である。この
ライトイネーブル信号ＷＥ＊は、Ｄ型フリップフロップ
回路７８（以下、ＤＦ−Ｆ回路と呼ぶ）とＮＯＲゲート
７７を用いることにより、（ＶＬＥ＋１）クロック分の
信号を生成して、データ書き込みを行なわせ、ＶＬＥの
立ち下がりの情報までＦＩＦＯ７０に記憶させる。

【００３３】信号ＬＥは、ＦＩＦＯ７０に書き込まれた
ＶＬＥを読み出した信号であり、各ライン毎の開始を知
らせるＶＬＳＹＮＣ、１ページ分の有効データ領域を示
すＶＰＳＹＮＣとともに、タイミング発生回路７１に入
力される。また、図４に示すＣＰＵ３６からの制御情報
は、制御情報インターフェイス７２を介してセレクタ７
３に入力される。

【００３４】タイミング発生回路７１によって生成され
た種々のタイミング信号は、コマンド／ストローブ発生
回路７６に入力され、その回路内部の処理によって、コ
マンド信号ＣＭＤとストローブ信号ＳＴＲＢを発生し
て、それらをパラレル／シリアル変換回路７４に入力す
る。

【００３５】また、ＦＩＦＯ７０から読み出された画像
データＶＤＡＴＡ及び制御情報は、セレクタ７３によ
り、タイミング発生回路７１によって作られたタイミン
グ信号に同期して、パラレル／シリアル変換回路７４に
入力される。このパラレル／シリアル変換回路７４に入
力された画像データ及び通信制御信号を含んだＤＡＴ
Ａ、ストローブ信号ＳＴＲＢ、コマンド信号ＣＭＤは、
その回路内部の処理によりシリアル信号に変換され、さ
らに、Ｅ／Ｏ変換モジュール７５−１〜７５−Ｎにより
電気−光変換された後、光ファイバケーブル１０３−１
〜１０３−Ｎを介して複数の外部装置に送信される。

【００３６】次に、画像データ、タイミング信号、制御
情報等を受信する場合を説明する。

【００３７】光ファイバケーブル１０３−１〜１０３−
Ｎを介して送られてきた画像データ及び制御信号は、ま
ず、Ｏ／Ｅ変換モジュール７９−１〜７９−Ｎにより光
電変換され、さらに、セレクタ８５により選択されてデ
ジタルのシリアル信号となり、シリアル／パラレル変換
回路８０に入力される。

【００３８】このシリアル／パラレル変換回路８０は、
入力されたシリアルデータを復号し、画像データ及び制
御情報を含んだＤＡＴＡ、コマンド信号ＣＭＤ、コマン
ドストローブ信号ＣＳＴＲＢを出力する。これらの内、
コマンド信号ＣＭＤ、コマンドストローブ信号ＣＳＴＲ
Ｂはデコーダ８１に入力されて、種々のタイミング信号
がデコードされる。

【００３９】デコードされたタイミング信号は、タイミ
ング発生回路８２に入力され、各ライン毎の開始を示す
ＶＬＳＹＮＣ´、１ライン分の有効データ領域を示すＶ
ＬＥ´が生成され、このタイミング信号によりＦＩＦＯ
８４のアドレスを管理し、画像データをＦＩＦＯ８４に
書き込む。ＦＩＦＯ８４により書き込まれた画像データ
は、クロック信号ＶＣＬＫに同期して、ＶＬＥ、ＶＬＳ
ＹＮＣでアドレスが管理され、そこから読み出された画
像データＩＭＤＡＴＡは、図４のセレクタ（ＳＥＬ）３
２へと送られる。

【００４０】また、制御情報は、タイミング発生回路に
より作られたタイミング信号に同期して、制御情報イン
ターフェイス８３を介してＣＰＵ３６に取り込まれる。

【００４１】次に、上記の構成をとるデジタル複写機を
共通構成装置として用いた、図１に示すシステムにおけ
る画像データの送受信処理について説明する。＜画像データの送信処理＞図８は、図７に示すタイミン
グ発生回路７１の詳細な内部構成を示す回路図であり、
図９は、種々のタイミング信号のタイムチャートであ
る。

【００４２】最初に、画像データ送信時のタイミング制
御のための制御信号発生について、図８に示すタイミン
グ発生回路７１と、図９に示す種々のタイミング信号の
タイムチャートとを参照して説明する。

【００４３】図８に示すタイミング発生回路７１では、
クロック信号ＣＬＫと同期がとられて、ＶＬＳＹＮＣが
ＤＦ−Ｆ（Ｄ型フリップフロップ）回路３０２に入力さ
れ、さらに、ＤＦ−Ｆ回路３０２の出力は、ＤＦ−Ｆ回
路３０３に入力される。このＤＦ−Ｆ回路３０２のＱ出
力とＤＦ−Ｆ３０３のＱの反転出力は、ＡＮＤゲート３
０４に入力され、ＡＮＤゲート３０４の出力は、ＶＬＳ
ＹＮＣの立ち上がりに同期した１クロック分の信号（Ｌ
ＳＹＮＣ）となる。

【００４４】また、ＡＮＤゲート３０４からの出力は、
ＤＦ−Ｆ回路３０５に入力され、その出力は、順次、Ｄ
Ｆ−Ｆ回路３０６〜３０９に入力されて、ＤＦ−Ｆ回路
３０９の出力は、ラインイネーブル開始信号（ＬＥＳＥ
Ｔ）となる。さらに、ＤＦ−Ｆ回路３０９の出力は、Ｊ
ＫＦ−Ｆ（ＪＫ型フリップフロップ）回路３１０に入力
され、その出力信号であるリードイネーブル信号（ＲＥ
＊）が“０”となる。

【００４５】一方、ＦＩＦＯ７０から読み出されたＬＥ
は、クロック信号ＣＬＫと同期がとられて、図８のＤＦ
−Ｆ回路３１１に入力される。そのＱ出力は、ＤＦ−Ｆ
回路３１２及びＯＲゲート３１３に入力され、また、Ｑ
の反転出力は、ＡＮＤゲート３１４の一方の端子に入力
される。そして、ＤＦ−Ｆ回路３１２の出力は、ＡＮＤ
ゲート３１４のもう一方の端子に入力され、ＬＥの立ち
下がりでラインイネーブル終了信号（ＬＥＲＳＴ）が出
力される。ＯＲゲート３１３の出力は、ＪＫＦ−Ｆ回路
３１０に入力され、これにより、リードイネーブル信号
（ＲＥ＊）が“１”となる。

【００４６】信号ＶＰＳＹＮＣは、ＤＦ−Ｆ回路３１５
に入力され、クロック信号ＣＬＫと同期がとられて、そ
のＱ出力は、ＤＦ−Ｆ回路３１６及びＡＮＤゲート３１
７に入力される。また、このＱの反転出力は、ＡＮＤゲ
ート３１８に入力される。そして、ＤＦ−Ｆ回路３１６
のＱ出力は、ＡＮＤゲート３１８に入力される。このＡ
ＮＤゲート３１８からの出力は、ＶＰＳＹＮＣの立ち上
りでＤＦ−Ｆ回路３２０に入力され、その結果、ページ
同期開始信号（ＰＳＹＳＥＴ）が生成される。

【００４７】さらに、ＤＦ−Ｆ回路３１６のＱの反転出
力は、ＡＮＤゲート３１７に入力され、ＶＰＳＹＮＣの
立ち下がりをとって、ページ同期終了信号（ＰＳＹＲＳ
Ｔ）が生成される。＜制御情報の送信処理＞図１０は、実施例に係るＣＰＵ
バスインタフェースである制御情報インタフェース７
２，８３の構成を示すブロック図である。

【００４８】図１０において、ＣＰＵバスインターフェ
イスから送られてくる制御情報は、ＬＳＹＮＣに基づい
て生成されたタイミング信号（ＬＳＹＮＣ２＊）により
送信される。すなわち、ＬＳＹＮＣ２＊はセレクタ７３
に入力され、そのタイミングで、制御情報がパラレル／
シリアル変換回路７４に入力される。

【００４９】コマンド／ストローブ発生回路７６では、
タイミング発生回路７１で生成された種々のセット信
号、リセット信号、ＬＥ、及びパラレル／シリアル変換
回路７４から発生されるクロック信号ＣＬＫを用いて、
論理回路により、コマンド信号ＣＭＤ、及びストローブ
信号ＳＴＲＢを生成する。

【００５０】これらコマンド信号ＣＭＤ及びストローブ
信号ＳＴＲＢは、以下に示す論理関係に従って生成され
る。また、表１はタイミング信号とコマンドの対応表で
ある。

【００５１】ＳＴＲＢ＝（ＬＥ＃ＬＳＹＮＣ＃ＬＥＳＥ
Ｔ＃ＬＥＲＳＴ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）＆ＣＬ
ＫＣＭＤ０＝（ＬＥＲＳＴ＃ＬＳＹＮＣ＃ＰＳＹＲＳＴ）ＣＭＤ１＝（ＬＥＳＥＴ＃ＬＥＲＳＴ＃ＰＳＹＳＥＴ＃
ＰＳＹＲＳＴ）ＣＭＤ２＝（ＬＳＹＮＣ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳ
Ｔ）ＣＭＤ３＝（ＬＳＹＮＣ＆ＬＥＳＥＴ＆ＬＥＲＳＴ＆Ｐ
ＳＹＳＥＴ＆ＰＳＹＲＳＴ）ただし、＃はＯＲ論理、＆はＡＮＤ論理を意味する。

【００５２】上記の表１では、データＬＥＳＥＴ，ＬＥＲＳＴ，ＬＳ
ＹＮＣ，ＰＳＹＳＥＴ，ＰＳＹＲＳＴが、各々“１”と
なったとき、コマンド信号ＣＭＤのそれぞれが、どのよ
うな値をとるかを示している。例えば、ＬＥＳＥＴが
“１”となったときには、ＣＭＤ３＝０，ＣＭＤ２＝
０，ＣＭＤ１＝１，ＣＭＤ０＝０となる。

【００５３】本実施例では、上記のような論理関係を、
ＰＡＬ（プログラム・アレイ・ロジック）等を用いて構
成し、生成されたコマンド信号ＣＭＤ及びストローブ信
号ＳＴＲＢが、パラレル／シリアル変換回路７４に入力
される。

【００５４】図１０において、制御情報インターフェイ
ス（ＣＰＵバスインターフェイス）７２は、ＣＳ回路８
５とＤＦ−Ｆ回路８６，８７にて構成され、ＣＰＵバス
を介して、ある指定されたアドレスがＣＳ回路８５に入
力された場合に、所定の信号を発生し、その信号に同期
して、データがＤＦ−Ｆ回路８６によりラッチされる。
さらに、タイミング発生回路７１にて発生するＬＳＹＮ
Ｃに同期して、ＤＦ−Ｆ回路８７からの出力が、図７の
セレクタ７３に入力される。

【００５５】セレクタ７３には、ＦＩＦＯ７０から読み
出された画像データとＤＦ−Ｆ回路８７からの出力が入
力され、タイミング発生回路７１から発生するＬＳＹＮ
Ｃ２に同期して、ＤＦ−Ｆ回路８７の出力がセレクタ７
３に入力され、それ以外のときは、画像データ（ＤＡＴ
Ａ）がパラレル／シリアル変換回路７４に入力される。

【００５６】他方、パラレル／シリアル変換回路７４
は、不図示の入力ラッチ、エンコーダ、パラレル／シリ
アルシフトレジスタ、乗算ＰＬＬ、及び、その他の制御
回路にて構成される。そして、データは入力ラッチに入
力され、シフトレジスタから、設定されたデータレート
（ここでは、１２５ＭＨ_Z ）で送り出される。ここで使
用しているデータ符号化方式は、ANSI.X3T9.5FDDI 仕様
のため規定された４Ｂ／５Ｂ方式である。この符号化方
式では、８ビットを２つの４ビットのニブルに分割し、
各ニブルを５ビットのビットパターンに符号化する。

【００５７】このようにして符号化された１０ビットの
符号データは、伝送媒体に出力するため、さらに、ＮＲ
ＺＩ形式のデータストリームに変換される。この４Ｂ／
５Ｂ方式の符号化効率は８０％であるので、１２５Ｍbi
ts/secの伝送レートを使用すると、１００Ｍbps でデー
タを伝送できる。

【００５８】図１１，図１２は、上記の４Ｂ／５Ｂ方式
に従うエンコードパターンである。図１１が、データに
関する符号化のエンコードパターンであり、図１２が、
コマンド（ＣＭＤ）に関する符号化のエンコードパター
ンである。このように、４Ｂ／５Ｂ方式では、データと
コマンドの２種類の符号化が可能である。

【００５９】図１２に示すように、パラレル／シリアル
変換回路７４は、４ビットのコマンド（ＣＭＤ）入力が
“０（１６進表現）”でないときに、ＳＴＲＢが印加さ
れた場合は、データ（ＤＡＴＡ）の状態に関係なくコマ
ンドパターンを出力し、コマンドビットは、データと同
じビット数の４Ｂ／５Ｂ符号でデータに使用されない特
殊な符号に変換される。これに対して、コマンド（ＣＭ
Ｄ）入力が“０”のときにＳＴＲＢが印加されると、入
力データ（ＤＡＴＡ）である８ビットデータをシリアル
変換し、出力する。また、ＳＴＲＢが印加されていない
と同期信号（ＪＫ）を出力する。

【００６０】本実施例では、以上述べた処理を、ＡＭＤ
社のTAXIchip（登録商標）を用いて行なう。そのときの
差動シリアル出力は、図９に示すように、ＶＰＳＹＮＣ
の立ち上りでＰＳＹＳＥＴのコマンド信号（ＣＭＤ）
が、その２クロック後の立ち上りで制御信号が、さら
に、制御信号より２クロック後の立ち上りでＬＥＳＥＴ
のコマンド信号ＣＭＤが出力される。

【００６１】そして、ＬＥＳＥＴの次のクロックで１ラ
イン分のデータ（ＶＤＡＴＡ）が出力され、ＶＤＡＴＡ
の最終出力の次のクロックで、ＬＥＲＳＴのコマンド信
号（ＣＭＤ）が、さらに、ＶＰＳＹＮＣの立ち下がりに
同期してＰＳＹＲＳＴのコマンド信号（ＣＭＤ）がそれ
ぞれ出力される。これらの差動シリアル出力は、Ｅ／Ｏ
変換モジュール７５により電気−光変換され、光ファイ
バケーブル（伝送路１０３）を介して送信される。＜画像データの受信処理＞ここでは、画像データ受信時
の各回路の動作について詳しく説明する。

【００６２】まず、光ファイバケーブル（伝送路１０３
−１〜１０３−Ｎ）を介して伝送されてきたデータは、
Ｏ／Ｅ変換モジュール７９−１〜７９−Ｎにより光−電
気変換され、ＣＰＵ３６からの情報により、変換後のデ
ータがセレクタ８５で選択された後、シリアル／パラレ
ル変換回路８０に入力される。

【００６３】ここで、シリアル／パラレル変換回路８０
は、符号化されたデータストリームを不図示のシリアル
−パラレルコンバータに取り込み、それを復号化して出
力する。さらに、内蔵されたデータトラッキングＰＬＬ
は、受信したシリアルデータストリームから必要なクロ
ックを抽出し、それをＣＬＫ１として出力する。

【００６４】上記の復号化は、ＮＲＺＩ形式のデータス
トリームを逆変換した後、送信側と逆の符号化、すなわ
ち、５Ｂ／４Ｂ変換を行ない、データ及びコマンドを復
号化する。さらに、それに伴って８ビットのデータ（Ｄ
ＡＴＡ）、データストローブ信号（ＤＳＴＲＢ）、コマ
ンドストローブ信号（ＣＳＴＲＢ）、及び、４ビットの
コマンド（ＣＭＤ）を、送信側と同様のタイミング、す
なわち、図９に示したシリアル出力と同じタイミングで
出力する。本実施例では、このような復号化処理を、送
信時における処理と同じように、ＡＭＤ社のTAXIchip
（登録商標）を用いて行なっている。

【００６５】シリアル／パラレル変換回路８０から出力
されたコマンド（ＣＭＤ）及びコマンド外路部信号（Ｃ
ＳＴＲＢ）は、デコーダ８１に入力される。このデコー
ダ８１では、ＣＭＤ及びＤＳＴＲＢを用いて、以下のよ
うな論理関係に従って、符号化されたタイミング信号を
復号化する。

【００６６】ＬＥＳＥＴ´＝（！ＣＭＤ３＆！ＣＭＤ２
＆ＣＭＤ１＆！ＣＭＤ０）＆ＣＳＴＲＢＬＥＲＳＴ´＝（！ＣＭＤ３＆！ＣＭＤ２＆ＣＭＤ１＆
ＣＭＤ０）＆ＣＳＴＲＢＰＳＹＳＥＴ´＝（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆
！ＣＭＤ０）＆ＣＳＴＲＢＰＳＹＲＳＴ´＝（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆
ＣＭＤ０）＆ＣＳＴＲＢＬＳＹＮＣ´＝（（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆
ＣＭＤ０）＃（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭ
Ｄ０）＃（！ＣＭＤ３＆ＣＭＤ２＆！ＣＭＤ２＆ＣＭＤ
０））＆ＣＳＴＲＢここで、符号！は反転、＆はＡＮＤ、＃はＯＲをそれぞ
れ意味する。

【００６７】上記のような処理は、ＰＡＬ等を用いて行
なわれ、その結果得られた上記の種々のタイミング信号
は、タイミング発生回路８２に入力される。

【００６８】図１３は、タイミング発生回路８２の内部
構成を示すブロック図である。同図に示す回路では、デ
コーダ８１から送られてきた種々のタイミング信号及び
制御情報を復号化する。

【００６９】図１３において、信号ＬＥＳＥＴ´は、Ｄ
Ｆ−Ｆ回路３３０、ＤＦ−Ｆ回路３３１にて２クロック
遅延され、ＪＫＦ−Ｆ回路３３２に入力されて、ライト
イネーブル信号（ＷＥ１＊）を“０”とする。また、Ｌ
ＥＲＳＴ´は、インバータ３３３により反転されて、Ｊ
ＫＦ−Ｆ回路３３２に入力される。これにより、ライト
イネーブル信号（ＷＥ１＊）を“１”とする。なお、上
記の信号ＷＥ１＊は、図７に示すＦＩＦＯ８４に入力さ
れる。

【００７０】ＰＳＹＳＥＴ´は、ＪＫＦ−Ｆ回路３３４
に、また、ＰＳＹＲＳＴ´は、インバータ３３５により
反転された後、ＪＫＦ−Ｆ回路３３４に入力されて、ペ
ージ同期信号（ＰＳＹＮＣ１）を生成する。さらに、Ｌ
ＳＹＮＣ´は、ＤＦ−Ｆ回路３３６に入力され、さら
に、その出力とＬＳＹＮＣ´とがＯＲゲート３３７で論
理和がとられ、ＬＳＹＮＣ１を生成する。また、ＤＦ−
Ｆ回路３３６のＱの反転出力は、図７の制御情報インタ
ーフェイス８３に出力される。

【００７１】制御情報インターフェイス８３では、図１
０に示すように、ＤＦ−Ｆ回路３３８において、ＬＳＹ
ＮＣ´の１クロック遅れのＤＦ−Ｆ回路３３６のＱの反
転出力を得、シリアル／パラレル変換回路８０からのデ
ータ出力（ＤＡＴＡ）に含まれる制御情報をラッチし、
そのＱ出力をバッファ８９に入力する。そして、指定さ
れたアドレスがＣＳ回路８８に入力されると、データ
（ＤＡＴＡ）がＣＰＵバスに出力される。

【００７２】このような処理を行なうことにより、画像
データ（ＩＭＤＡＴＡ）、制御情報が得られ、１ライン
分のデータ有効領域を示すＶＬＥ、各ライン毎の開始を
示すＶＬＳＹＮＣ、そして、１ページ分の同期を示すＶ
ＰＳＹＮＣが生成される。

【００７３】以上説明したように、本実施例によれば、
各ラインの画像データの間に制御信号を挿入した画像デ
ータを複数の伝送媒体を介して送受信することで、複数
の送信／受信回路を備えることなく、簡単な構成にて画
像データの送受信ができる。［第２実施例］以下、本発明に係る第２の実施例につい
て説明する。

【００７４】図１４は、本発明の第２の実施例に係る画
像処理装置が適用されるシステムの構成を示す図であ
り、図１５は、当該画像処理装置の構成を示すブロック
図である。

【００７５】図１４に示すシステムは、１：Ｎの接続形
態をとり、符号５００，５０１，５０２は、それ自体で
複写動作を行なうとともに、読み取った画像データを伝
送路を介して外部装置に転送したり、逆に、外部装置か
ら画像データを受信して画像形成出力を行なうデジタル
複写機である。また、５０３は画像処理装置であり、フ
ァクシミリ機能やプリント機能を有し、デジタル複写機
５００，５０１，５０２から転送された画像データをフ
ァクシミリ形式に変換して、回線網を通じてファクシミ
リ送信を行なったり、あるいは、ＴＩＦＦ等の形式にデ
ータフォーマット変換して、コンピュータにデータ通信
をする、そして、５０４は、パーソナルコンピュータ
（以下、ホストという）である。

【００７６】そこで、本実施例に係る画像処理装置の構
成について、図１５に示すブロック図を参照して説明す
る。なお、図１５に示す画像処理装置も、図６に示す、
上記第１の実施例に係る画像処理装置と同様、複数のチ
ャンネルを有する構成をとり、上記第１実施例に係る画
像処理装置と同一構成要素には同一符号を付し、ここで
は、図６と異なる部分、すなわち、複数のＣＰＵの処理
について簡単に説明する。

【００７７】図１５に示す画像処理装置において、複数
の伝送線路１０３−１〜１０３−Ｎを介して送られてき
た画像データ、タイミング信号、制御情報は、インター
フェイス部３７’でシリアル／パラレル変換される。こ
れらの内、画像データ５６はページメモリ５０に送ら
れ、そこで、１ページ分の画像データが格納される。

【００７８】一方、タイミング信号５８はメモリ制御部
５１へ入力され、メモリ制御部５１は、タイミング信号
５８からの有効画像領域を判定して、ページメモリ５０
のアドレス信号（不図示）を発生する。また、制御情報
５９−１〜５９−Ｎは、当該画像処理装置５０３全体を
制御するＣＰＵ５２−１〜５２−Ｎへ入力される。

【００７９】図１６は、本実施例に係る画像処理装置を
構成するインターフェイス部３７’の詳細な内部構成を
示したブロック図である。ここでも、図７に示す、上記
第１の実施例に係るインターフェイス部３７と同一構成
要素には同一符号を付してある。

【００８０】最初に、複数のチャンネルを有する構成を
とるインターフェイス部３７’が、画像データ、タイミ
ング信号、制御信号等を送信する場合について説明す
る。

【００８１】１〜Ｎチャンネルの画像データＶＤＡＴＡ
−１〜ＶＤＡＴＡ−Ｎと、１ライン分の有効データ領域
を示すＶＬＥ−１〜ＶＬＥ−Ｎは、セレクタ８７により
１チャンネル分の画像データ、例えば、ＶＤＡＴＡ−Ｎ
と有効データ領域ＶＬＥ−Ｎが選択され、選択されたデ
ータは、これらと同様にして選択されたクロック信号Ｖ
ＣＬＫ−Ｎに同期して、ＦＩＦＯ７０に書き込まれる。
そして、ＦＩＦＯ７０に書き込まれたデータは、パラレ
ル／シリアル変換回路７４が発生する１２．５ＭＨｚの
クロック信号ＣＬＫに同期して読み出される。

【００８２】ＦＩＦＯ７０は、５Ｋ×９ビット構成であ
り、１ライン分の画像データＶＤＡＴＡ−Ｎ及びＶＬＥ
−Ｎ信号の書き込み及び読み出しが可能である。また、
ライトイネーブル信号ＷＥ＊は、Ｄ型フリップフロップ
回路７８（ＤＦ−Ｆ回路）とＮＯＲゲート７７を用いる
ことにより、（ＶＬＥ＋１）クロック分の信号を生成し
てデータ書き込みを行なわせ、ＶＬＥの立ち下がりの情
報までＦＩＦＯ７０に記憶させる。

【００８３】ＦＩＦＯ７０に書き込まれたＶＬＥ−Ｎを
読み出した信号であるＬＥは、セレクタ８７により選択
された、各ライン毎の開始を知らせるＶＬＳＹＮＣ−
Ｎ、及び１ページ分の有効データ領域を示すＶＰＳＹＮ
Ｃ−Ｎとともにタイミング発生回路７１に入力される。
また、同様にして、セレクタ８７で選択されたＣＰＵ５
２−Ｎからの制御情報は、制御情報インターフェイス７
２を介してセレクタ７３に入力される。

【００８４】タイミング発生回路７１によって生成され
たそれぞれのタイミング信号は、コマンド／ストローブ
発生回路７６に入力され、その内部回路での処理によっ
て、コマンド信号ＣＭＤとストローブ信号ＳＴＲＢを発
生し、それらがパラレル／シリアル変換回路７４に入力
される。

【００８５】また、ＦＩＦＯ７０から読み出された画像
データＶＤＡＴＡ−Ｎ及び制御情報は、セレクタ７３に
より、タイミング発生回路７１によってつくられたタイ
ミング信号に同期してパラレル／シリアル変換回路７４
に入力される。パラレル／シリアル変換回路７４に入力
された画像データ及び通信制御信号を含んだＤＡＴＡ、
ストローブ信号ＳＴＲＢ、コマンド信号ＣＭＤは、回路
内部での処理によりシリアル信号に変換され、さらに、
セレクタ８６に入力されて、ここで、データを送信すべ
きＥ／Ｏ変換モジュール７５−１〜７５−Ｎが選択され
る。そして、選択されたモジュールにて信号が電気−光
変換され、光ファイバケーブルを介して複数の外部装置
（不図示）に送信される。

【００８６】次に、インターフェイス部３７’で画像デ
ータ、タイミング信号、制御情報等を受信する場合を説
明する。

【００８７】光ファイバケーブルを介して送られてきた
画像データ及び制御信号は、まず、Ｏ／Ｅ変換モジュー
ル７９−１〜７９−Ｎにより光−電気変換され、さら
に、セレクタ８５により所望のデータが選択されてデジ
タルのシリアル信号となり、シリアル／パラレル変換回
路８０に入力される。

【００８８】シリアル／パラレル変換回路８０は、入力
されたシリアルデータを復号し、画像データ及び制御情
報を含んだＤＡＴＡ、コマンド信号ＣＭＤ、コマンドス
トローブ信号ＣＳＴＲＢを出力する。これらのコマンド
信号ＣＭＤ、コマンドストローブ信号ＣＳＴＲＢは、デ
コーダ８１に入力されて、そこで、それぞれのタイミン
グ信号がデコードされる。

【００８９】デコーダ８１でデコードされたタイミング
信号は、タイミング発生回路８２に入力され、そこで、
各ライン毎の開始を示すＶＬＳＹＮＣ’、１ライン分の
有効領域データを示すＶＬＥ’が生成される。このタイ
ミング信号により、ＦＩＦＯ８４のアドレスが管理さ
れ、画像データがＦＩＦＯ８４に書き込まれる。

【００９０】ＦＩＦＯ８４に書き込まれた画像データ
は、セレクタ８７により選択されたクロック信号ＶＣＬ
Ｋ−Ｎに同期して読み出され、同様に、セレクタ８７に
より選択されたＶＬＥ−Ｎ，ＶＬＳＹＮＣ−Ｎでアドレ
スが管理される。そして、読み出された画像データＩＭ
ＤＡＴＡ−Ｎは、セレクタ（図４に示す、上記第１実施
例に係る画像処理装置を構成するセレクタ３２に相当）
へと送られる。

【００９１】また、制御情報は、タイミング発生回路に
よりつくられたタイミング信号に同期して、制御情報イ
ンターフェイス８３を介してＣＰＵ５２−Ｎに取り込ま
れる。なお、タイミング発生回路、コマンド／ストロー
ブ発生回路等については、上記第１の実施例と同様であ
るため、ここでは、その説明を省略する。

【００９２】以上説明したように、本実施例に係る画像
処理装置にても、複数の送信／受信回路を備えることな
く、複数のチャンネルデータの送信／受信が可能とな
り、装置自体が非常に安価な構成となる。［第３実施例］以下、本発明に係る第３の実施例につい
て説明する。なお、本実施例に係るシステムは、図１４
に示すように、上記第２の実施例と同様、１：Ｎの接続
形態をとる。

【００９３】図１７は、本実施例に係る画像処理装置５
０３の構成を示すブロック図である。なお、同図におい
て、図１５に示す第２実施例に係る画像処理装置と同一
構成要素には同一符号を付してある。

【００９４】ファクシミリ機能やプリンタ機能等、複数
の処理が可能である画像処理装置５０３は、複数のチャ
ンネルを持ち、所定の処理をする。

【００９５】すなわち、複数の伝送線路１０３−１〜１
０３−Ｎを介して送られてきた画像データ、タイミング
信号、制御情報は、インターフェイス部３７’でシリア
ル／パラレル変換される。画像データ５６−１〜５７−
１は、複数ページメモリ５０’に送られ、複数ページ分
の画像データが格納される。

【００９６】一方、タイミング信号５８−１〜５８−Ｎ
は、複数メモリ制御部５１’へ入力され、そこでは、タ
イミング信号５８−１〜５８−Ｎから有効画像領域を判
定して、複数ページメモリ５０’のアドレス信号（不図
示）を発生する。また、制御情報５９−１〜５９−Ｎ
は、本画像処理装置５０３を制御するＣＰＵ５２−１〜
５２−Ｎへ入力される。

【００９７】このようにして、画像処理装置５０３は、
チャンネルｃｈ１については、ファクシミリ送受信、チ
ャンネルｃｈＮについては、ホスト５０４への画像デー
タの出力を同時に行なうことが可能である。なお、ファ
クシミリ送受信、ホストへの画像データの出力方法につ
いては、第１の実施例と同様であるので、ここでは説明
を省略する。

【００９８】次に、本実施例に係る画像処理装置におけ
る送信処理について説明する。

【００９９】図１８は、本実施例に係る送信部の回路構
成を示す図である。同図に示す送信部では、チャンネル
ｃｈ１のデータであるＶＤＡＴＡ−１と、１ライン分の
有効データ領域を示すＶＬＥ−１は、クロック信号ＶＣ
ＬＫ−１に同期して、ＦＩＦＯ６００−１に書き込ま
れ、書き込まれたデータは、さらに、パラレル／シリア
ル変換回路６０６が発生する１２．５ＭＨｚのクロック
信号に同期して読み出される。

【０１００】ＦＩＦＯ６００−１は、５Ｋ×９ビット構
成で、１ライン分の画像データの書き込み及び読み出し
が可能である。そして、ライトイネーブル信号ＷＥ＊、
リードイネーブル信号ＲＥ＊を用いることにより、その
アドレス制御を行なう。

【０１０１】ＦＩＦＯ６００−１に書き込まれたＶＬＥ
−１を読み出した信号であるＬＥ−１は、各ライン毎の
開始を知らせるＶＬＳＹＮＣ−１、１ページ分の有効デ
ータ領域を示すＶＰＳＹＮＣ−１とともに、タイミング
発生回路６０１−１に入力される。また、ＣＰＵ５２−
１からの制御情報及びｃｈ１−ＩＤ信号は、制御情報イ
ンターフェイス６０２−１を介してセレクタ６０３−１
に入力される。

【０１０２】タイミング生成回路６０１−１によって生
成された各々のタイミング信号は、コマンド／ストロー
ブ発生回路６０４−１に入力され、そこで、回路内部の
処理によってコマンド信号ＩＣＭＤ−１とストローブ信
号ＩＳＴＲＢ−１を発生して、それらをマルチプレクサ
回路６０５に入力する。また、ＦＩＦＯ６００−１から
読み出された画像データＶＤＡＴＡ−１、制御情報、及
びｃｈ１−ＩＤ信号は、セレクタ６０３−１により、タ
イミング生成回路６０１−１によって作られたタイミン
グ信号に同期して、マルチプレクサ回路６０５に入力さ
れる。

【０１０３】マルチプレクサ回路６０５では、各チャン
ネルの画像データＶＤＡＴＡ−１〜ＶＤＡＴＡ−Ｎ、ス
トローブ信号ＩＳＴＲＢ−１〜ＩＳＴＲＢ−Ｎ、コマン
ド信号ＩＣＭＤ−１〜ＩＣＭＤ−Ｎを多重化して、それ
をパラレル／シリアル変換回路６０６に入力する。

【０１０４】また、パラレル／シリアル変換回路６０６
に入力された画像データ、ｃｈ−ＩＤ信号及び制御情報
を含んだＤＡＴＡ、ストローブ信号ＳＴＲＢ、コマンド
信号ＣＭＤは、回路内部での処理によりシリアル信号に
変換され、さらに、Ｏ／Ｅ変換モジュール６０７−１〜
６０７−Ｎにより電気−光変換されて、光ファイバケー
ブルを介して複数の外部装置に送信される。

【０１０５】なお、他のチャンネルについても、画像デ
ータの送信方法は、上記と同様である。

【０１０６】以下に、本実施例に係る画像処理装置にお
ける受信処理、すなわち、画像データ、タイミング信
号、制御情報等の受信について説明する。

【０１０７】図１９は、本実施例に係る受信部の回路構
成を示す図である。同図に示すように、光ファイバケー
ブルを介して送られてきた画像データ、制御信号及びｃ
ｈ−ＩＤ信号は、まず、Ｏ／Ｅ変換モジュール６１７−
１〜６１７−Ｎにより光−電気変換される。さらに、得
られた差動シリアルデータは、ＯＲ回路６１８，６１９
に入力され、デジタルのシリアル信号としてシリアル／
パラレル変換回路６１５に入力される。

【０１０８】シリアル／パラレル変換回路６１５は、入
力されたシリアルデータを復号し、画像データ及び通信
制御情報を含んだＤＡＴＡ、コマンド信号ＣＭＤ、コマ
ンドストローブ信号ＣＳＴＲＢを出力する。出力され
た、これらの画像データＤＡＴＡ、コマンド信号ＣＭ
Ｄ、コマンドストローブ信号ＣＳＴＲＢは、デマルチプ
レクサ回路６１４に入力される。このデマルチプレクサ
回路６１４では、ｃｈ−ＩＤ信号に基づき、多重化され
た画像データや制御情報等から、それぞれのチャンネル
が所望するデータや制御情報を取り出す。

【０１０９】このようにして取り出された画像データ
は、ＦＩＦＯ６１０−１〜６１０−Ｎに書き込まれ、コ
マンド信号やコマンドストローブ信号は、デコーダ６１
２−１〜６１２−Ｎに入力されて、それぞれのタイミン
グ信号がデコードされる。そして、デコードされたタイ
ミング信号は、タイミング生成回路６１１−１〜６１１
−Ｎに入力され、各ライン毎の開始を示すＶＬＳＹＮＣ
−１〜ＶＬＳＹＮＣ−Ｎ、１ライン分の有効データ領域
を示すＶＬＥ−１〜ＶＬＥ−Ｎが生成される。ここで
は、このタイミング信号により、ＦＩＦＯ６１０−１〜
６１０−Ｎのアドレスを管理し、画像データをＦＩＦＯ
に書き込む。

【０１１０】ＦＩＦＯ６１０−１〜６１０−Ｎに書き込
まれた画像データは、クロック信号ＶＤＬＫ−１〜ＶＣ
ＬＫ−Ｎに同期して、ＶＬＥ−１〜ＶＬＥ−Ｎ，ＶＬＳ
ＹＮＣ−１〜ＶＬＳＹＮＣ−Ｎでアドレスが管理され、
画像データＩＭＡＤＡＴＡ−１〜ＩＭＡＤＡＴＡ−Ｎが
読み出される。また、制御情報は、タイミング発生信号
により作られたタイミング信号に同期して、制御情報イ
ンターフェイス６１３−１〜６１３−Ｎを介してＣＰＵ
５２−１〜５２−Ｎに取り込まれる。

【０１１１】図２０は、本実施例に係るマルチプレクサ
回路６０５、及びデマルチプレクサ回路６１４で処理さ
れるデータのタイミングチャートである。

【０１１２】図１８に示すＤＡＴＡライン上には、制御
情報インタフェース６０２−１〜６０２−Ｎから、どの
チャンネルの信号であるかを示すＩＤ信号（ここでは、
図２０のｃｈ１−ＩＤ信号）が出力され、次に、ｃｈ１
の制御情報、ｃｈ１の１ライン分のデータ信号が出力さ
れる。そして、これらに続き、ｃｈ２−ＩＤ信号が出力
される。このようにして、ｃｈＮのデータ信号までが出
力されると、再度、ｃｈ１−ＩＤ信号が出力され、これ
らがパラレル／シリアル変換回路６０６に入力される。

【０１１３】また、ＣＭＤライン上には、ここでは、図
２０に示すように、１ライン分の画像データの直前と直
後にコマンドデータＣＭＤが出力され、それがパラレル
／シリアル変換回路６０６に入力される。そして、図２
０に示すシリアルデータ２００１が、パラレル／シリア
ル変換回路６０６で生成され、それが、Ｅ／Ｏ変換モジ
ュール６０７−１〜６０７−Ｎで電気−光変換された
後、伝送路を介してデジタル複写機に送信される。

【０１１４】次に、本実施例における、複数のデジタル
複写機から送信されるデータの送信方法について説明す
る。

【０１１５】例えば、ｃｈ１のデジタル複写機が、画像
処理装置５０３にデータを送信する場合は、上記に述べ
た方法と同様に、図１８に示す処理を行なうことにより
送信が可能であり、また、他のチャンネルの複写機も同
様である。

【０１１６】また、ｃｈ１のデジタル複写機が、画像処
理装置５０３からのデータを受信する場合においても、
上記と同様の方法で、図１９に示した処理を行なうこと
で受信が可能である。他のチャンネルのデジタル複写機
に関しても同様である。

【０１１７】このように、本実施例によれば、画像処理
装置内部にて複数の制御情報や画像データを多重化して
送受信することで、複数のチャンネルデータを複数のパ
ラレル／シリアル変換回路を用いずに、正確に誤りなく
各チャンネルのデータが各チャンネル回路に入力され、
安価な装置構成でデータの確実な送受信が可能になる。［第４実施例］以下、本発明に係る第４の実施例につい
て説明する。

【０１１８】図２１は、本発明の第４の実施例に係る帯
域変換回路の構成を示すブロック図であり、図２２は、
同帯域変換回路のビット構成を示す図である。

【０１１９】なお、ここでは、１台の画像処理装置に３
台のリーダ／プリンタが接続された場合の伝送帯域の割
り当てについて説明する。

【０１２０】３台のリーダ／プリンタが接続された場
合、３つのチャンネルｃｈ１，ｃｈ２，ｃｈ３が設定さ
れることになる。そして、それぞれのチャンネルデータ
を送信する場合、８ビットデータであるｃｈ１データ，
ｃｈ２データ，ｃｈ３データは、それぞれがＰ／Ｓ変換
回路７０１，７０２，７０３に入力され、そこで、シリ
アルデータに変換された後、さらに、各々が、Ｓ／Ｐ変
換回路７０４，７０５，７０６に入力される。

【０１２１】ここで、Ｓ／Ｐ変換回路７０４，７０５，
７０６は、ビット幅可変の変換回路であり、ここでは、
ｃｈ１データ，ｃｈ２データは３ビット幅に、そして、
ｃｈ３データは２ビット幅に変換される。その結果、セ
レクタ７０７の出力は、図２２に示すような８ビット構
成となって、Ｐ／Ｓ変換回路７０８に入力され、さら
に、Ｅ／Ｏ変換モジュール７０９により電気−光変換さ
れてから、光ファイバを介してリーダ／プリンタに送信
される。

【０１２２】これにより、１台の画像処理装置に複数の
リーダ／プリンタ等が接続された場合、伝送帯域を有効
に割り振ることにより、データを効率よく伝送すること
が可能になる。

【０１２３】なお、上記第４実施例では、チャンネルデ
ータ長を８ビットとしたが、ビット長は８ビットに限定
されず、リーダ／プリンタの接続台数が多数になって
も、ビット長を変えることにより、同様の効果が得られ
る。

【０１２４】上記のすべての実施例（第１〜第４）にお
いて、伝送路１０３の伝送媒体として光ファイバを使用
したが、これに限定されるものではない。

【０１２５】例えば、伝送媒体として導線を使用しても
良い。この場合、図７に示したＥ／Ｏ変換モジュール７
５−１〜７５−Ｎ、Ｏ／Ｅ変換モジュール７９−１〜７
９−Ｎ、光ファイバ１０３−１〜１０３−Ｎの部分は、
図２３に示すような構成の伝送媒体（例えば、ツイスト
ペアケーブルのような導線）１９５を用いる。

【０１２６】また、図２３には示されていないが、実際
の回路においては、終端用の抵抗や波形用のフィルター
を適宜追加する必要があることは言うまでもない。さら
に、機器間で絶縁の必要がない場合は、図２３に示す構
成からパルストランス１９１，１９２を省略してもよ
い。

【０１２７】図２３に示す構成の場合、データ送信時に
は、パラレル／シリアル変換回路７４からの差動信号に
よりパルストランス１９１を駆動し、その２次側出力
を、コネクタ１９４を介して、伝送媒体であるツイスト
ペアケーブル、または同軸ケーブルに接続する。

【０１２８】また、データ受信時には、ツイストペアケ
ーブル、または同軸ケーブルからの入力信号により、コ
ネクタ１９４を介してパルストランス１９３が駆動さ
れ、その出力が、等価器１９２に入力される。なお、こ
の等価器１９２では、伝送媒体１９５の周波数特性が補
正されて、その出力がシリアル／パラレル変換回路８０
に入力される。

【０１２９】このように、伝送媒体として導線を使用す
る構成にすると、Ｅ／Ｏ変換器やＯ／Ｅ変換器等、比較
的高価な構成要素の代わりに安価なトランスミッター、
レシーバを使用できるので、装置の生産コストをさらに
削減することができる。

【０１３０】また、上述のすべての実施例では、送受信
する画像データは、１画素あたり８ビットとしたが、本
発明はこれに限定されるものではなく、例えば、１画素
１ビットの画像データにも適用することができる。

【０１３１】図２４は、１画素１ビットの画像データを
扱う場合の画像処理部２５の詳細な構成を示すブロック
図である。なお、同図において、図４に示す、第１の実
施例に係る画像処理装置の構成要素と同じものには、同
じ参照番号を付してある。

【０１３２】図２４に示すような構成の場合、画像補正
部３１の出力は、２値化回路４３に入力されて、８ビッ
トの画像データが１ビットの画像データに変換される。
２値化回路４３における変換は、入力画像データ値
（Ａ）と所定の閾値（Ｂ）とを比較して、Ａ＞Ｂならば
“１”、Ａ≦Ｂは“０”とするか、または、適宜、ディ
ザ法等の擬似中間調表現方法を用いてもよい。

【０１３３】２値化回路４３の出力（１ビット）４０
は、インターフェイス３７に出力され、伝送路１０３−
１〜１０３−Ｎを介して送出される。

【０１３４】一方、伝送路１０３−１〜１０３−Ｎを介
して送られてきた画像データ（１画素１ビット）４１
は、セレクタ３２へ入力される。このセレクタ３２で
は、画像データ４０あるいは画像データ４１のどちらか
一方を適宜、選択し、その出力を露光制御部１０に入力
する。露光制御部１０内では、図３に示す半導体レーザ
２１が、入力画像データに応じて発光する。なお、この
半導体レーザ２１の発光レートは、１２ＭＨｚである。

【０１３５】図２５は、１画素１ビットの画像データを
扱うインターフェイス部３７の詳細な構成を示すブロッ
ク図である。なお、同図では、図７に示した、上記第１
実施例に係るインターフェイス部３７の構成との相違点
のみが示されている。

【０１３６】図２５において、データ送信時には、１ビ
ットの画像データ（ＶＤＡＴＡ）はシフトレジスタ（８
ビット）２０１に入力され、ＶＣＬＫに従ってシフトさ
れる。その出力（８ビット）は、ＶＣＬＫを分周器２０
２で１／８分周したクロック２０４に従って、ＦＩＦＯ
７０’に入力される。

【０１３７】一方、データ受信時には、ＦＩＦＯ８４’
の出力は、シフトレジスタ２０３に入力され、上記のク
ロック２０４に従って、ＦＩＦＯ８４’からデータが読
み出されて、シフトレジスタ（８ビット）２０３にロー
ドされる。そして、この８ビットの画像データは、シフ
トレジスタ２０３でＶＣＬＫに従ってシフトされ、１ビ
ットのＩＭＤＡＴＡが生成される。

【０１３８】ここでは、パラレル／シリアル変換回路７
４及びシリアル／パラレル変換回路８０の動作クロック
は、（ＣＬＫの周波数×８）＞１２ＭＨ_Z を満たせば良
い。すなわち、１．５ＭＨ_Z 以上であればよいが、制御
データの伝送量を加味して、２ＭＨｚと設定する。この
場合、パラレル／シリアル変換回路７４のシリアル出力
の伝送レートは、２（ＭＨｚ）×８×１．２５＝２０Ｍ
ｂｐｓ（１．２５は、４Ｂ／５Ｂ変換のための係数）と
なる。

【０１３９】このような構成をとることで、２値画像の
データと制御情報も送受信することができる。

【０１４０】さらに、上記の実施例では、画像データを
そのまま、圧縮せずに送受信しているが、画像データ
が、８ビット、あるいは１ビットにかかわらず圧縮／伸
張して送受信してもよい。この場合、圧縮後の画像デー
タの伝送レートに対して、送受信のレートを高く設定す
ることは言うまでもない。

【０１４１】さらにまた、上記の実施例では、画像デー
タと制御データとを異なる装置間で送受信する場合につ
いて説明したが、本発明は、同一装置内の異なる構成要
素間での画像データと制御データの送受信に適用するこ
ともできる。また、伝送媒体として光ファイバやツイス
トペアケーブル、同軸ケーブルを用いているが、その他
の伝送手段、例えば、電波や空間の光伝送を用いること
もできる。

【０１４２】本発明は、複数の機器から構成されるシス
テムに適用しても１つの機器から成る装置に適用しても
良い。また、本発明は、システムあるいは装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。

【０１４３】

【発明の効果】以上説明したように、本発明によれば、
複数のチャンネルデータを複数の送信／受信回路を備え
ることなく、安価な構成にて、複数の伝送媒体を介して
複数の外部装置に送受信することが可能となる。

【０１４４】また、複数のチャンネルデータを多重化し
て、同時に複数チャンネルのデータを処理して送信／受
信するように構成することで、複数の送信／受信回路を
備えずに画像データの送受信ができる。

【０１４５】さらに、複数の外部装置が接続される場
合、接続される外部装置の数により伝送路の帯域を有効
に割り振ることで、効率的なデータの送受信が可能にな
る。

【図面の簡単な説明】

【図１】本発明の実施例に係る画像処理装置が適用され
るシステムの概略を示すブロック図である。

【図２】デジタル複写機１００の構成を示す側断面図で
ある。

【図３】露光制御部１０の詳細な構成を示すブロック図
である。

【図４】第１実施例に係る画像処理部２５の詳細構成を
示すブロック図である。

【図５】実施例におけるタイミング信号３９及び画像デ
ータの関係を示すタイムチャートである。

【図６】画像処理装置１０１の構成を示すブロック図で
ある。

【図７】インターフェイス部３７の詳細な構成を示すブ
ロック図である。

【図８】タイミング発生回路７１の詳細な構成を示す回
路図である。

【図９】制御情報及び画像データ出力時の各種制御信号
を示すタイムチャートである。

【図１０】ＣＰＵバスインターフェイス７２，８３の詳
細構成を示すブロック図である。

【図１１】データに関する符号化のエンコードパターン
を示す図である。

【図１２】コマンド（ＣＭＤ）に関する符号化のエンコ
ードパターン４Ｂ／５Ｂ符号化方式に従うエンコードパ
ターンを示す図である。

【図１３】第２実施例に係るタイミング発生回路８２の
詳細構成を示すブロック図である。

【図１４】第２実施例に係る画像処理装置が適用される
システムの構成を示す図である。

【図１５】第２実施例に係る画像処理装置５０３の構成
を示すブロック図である。

【図１６】第２の実施例に従うインターフェイス部３
７’の詳細な内部構成を示すブロック図である。

【図１７】第３の実施例に従う画像処理装置５０３の詳
細な構成を示すブロック図である。

【図１８】第３実施例に係る画像処理装置５０３の送信
部の詳細構成を示すブロック図である。

【図１９】第３実施例に係る画像処理装置５０３の受信
部の詳細構成を示すブロック図である。

【図２０】第３実施例に係る画像処理装置５０３のマル
チプレクサ回路６０５及びデマルチプレクサ回路６１４
で処理されるデータのタイミングチャートである。

【図２１】第４の実施例に係る帯域変換回路の構成を示
すブロック図である。

【図２２】帯域変換回路のビット構成を示す図である。

【図２３】伝送媒体として導線を用いる場合の構成を示
すブロック図である。

【図２４】１画素１ビットの画像データを扱う場合の画
像処理部２５の詳細な構成を示すブロック図である。

【図２５】１画素１ビットの画像データを扱うインター
フェイス部３７の詳細な構成を示すブロック図である。

【符号の説明】

２５画像処理部３０シェーディング補正回路３１画像補正部３２セレクタ（ＳＥＬ）３３ＬＯＧ変換部３４ＰＷＭ部３５タイミング制御部３６ＣＰＵ３７インターフェイス部１００デジタル複写機１０１画像処理装置１０２パーソナルコンピュータ（ホスト）１０３−１〜１０３−Ｎ，１０５伝送路１０４公衆回線

Claims

【特許請求の範囲】

【請求項１】画像データを入力する入力手段を有し、
複数の外部装置との間で、複数の伝送媒体を介して該画
像データの送受信を行なう画像処理装置において、前記入力手段より入力した画像データに係る第１の制御
データを生成する手段と、前記入力手段より入力した画像データを所定単位のデー
タに分割して第１の画像データを生成する手段と、前記第１の画像データに前記第１の制御データを挿入し
て第２の画像データを生成する手段と、所定のタイミング信号を発生する手段と、前記タイミング信号に応じて、前記第２の画像データの
データ形式を変換する第１の変換手段と、前記第１の変換手段にて変換後の画像データを、前記複
数の伝送媒体を介して前記複数の外部装置に送信する送
信手段と、前記複数の伝送媒体を介して、前記複数の外部装置から
送られてくる画像データを受信する受信手段と、前記受信手段にて受信した画像データのデータ形式を変
換する第２の変換手段と、前記第２の変換手段にて変換後の画像データから、第３
の画像データ及び該第３の画像データに係る第２の制御
データを分離する分離手段と、前記第３の画像データに基づいて画像形成を行なう手段
とを備え、当該画像処理装置と前記複数の外部装置は、前記第１の
制御データ及び前記第２の制御データをもとに画像デー
タの送受信を行なうことを特徴とする画像処理装置。
【請求項２】さらに、複数単位の画像データを格納す
る格納手段と、前記格納手段に格納された画像データを多重化する手段
と、前記多重化された画像データの多重分離を行なう多重分
離手段とを備え、前記第１の変換手段は、前記多重化された画像データの
データ形式を変換し、また、前記多重分離手段は、前記
分離手段にて分離して得られた前記第３の画像データに
対して多重分離を行なうことを特徴とする請求項１に記
載の画像処理装置。
【請求項３】さらに、前記複数の外部装置の接続台数
を設定する手段と、前記接続台数に基づいて前記複数の伝送媒体の伝送帯域
を割り振る手段とを備え、前記第１の変換手段は、前記割り振りに応じて前記第２
の画像データのデータ形式及び該第２の画像データのデ
ータ長を変換することを特徴とする請求項１に記載の画
像処理装置。
【請求項４】前記第１の変換手段は、前記第２の画像
データについてパラレル形式からシリアル形式にデータ
形式を変換することを特徴とする請求項１に記載の画像
処理装置。
【請求項５】前記第２の変換手段は、前記受信手段に
て受信した画像データについてシリアル形式からパラレ
ル形式にデータ形式を変換することを特徴とする請求項
１に記載の画像処理装置。
【請求項６】前記複数の伝送媒体には、光ファイバ、
同軸ケーブル、ツイストペアケーブルが含まれることを
特徴とする請求項１に記載の画像処理装置。
【請求項７】前記複数の伝送媒体が光ファイバの場
合、前記送信手段は、さらに、電気信号を光信号に変換
する手段を有し、また、前記受信手段は、さらに、光信
号を電気信号に変換する手段を有することを特徴とする
請求項６に記載の画像処理装置。