JP3558695B2 - パケット交換装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、ＡＴＭセル（以下、セルと呼ぶ）と呼ばれる固定の長さであるパケットの交換処理を行うＡＴＭ交換装置に関わり、特に固定の長さであるパケットのそれぞれに付加されたヘッダと呼ばれる宛先情報に基づいて交換処理を行うためのパケット交換装置に関する。
【０００２】
【従来の技術】
パケット交換装置の一例としてＡＴＭ交換装置が従来から知られている。このＡＴＭ装置はセルを記憶するための記憶領域を有効に活用するために、通常各出力ポート当てのセルを蓄積しておく共通の記憶装置を設けて、この記憶装置に蓄積されたセルを交換処理する。このようなＡＴＭ交換装置は、異なる出力ポート当てのセルを共通のセル記憶装置に蓄積させて、この蓄積されたセルを交換処理することから共通バッファ型交換装置とも呼ばれている。
【０００３】
従来のＡＴＭ交換装置は、図４１に示されるように外部の各入力ポートから入力されたセルを多重化する多重化装置ＭＵＸと、多重化装置で多重化されたセルを記憶するセル記憶装置ＣＢと、セル記憶装置ＣＢに記憶されたセルを多重化出力して、この多重化出力されたセルを分離する分離装置ＤＭＵＸと、セル記憶装置ＣＢに記憶されているセルの記憶領域を示すアドレスを制御するアドレス制御装置ＡＣＮＴとで構成されている。
【０００４】
アドレス制御装置ＡＣＮＴは、セル記憶装置ＣＢに次に記憶するセルを書き込むための記憶領域を示したアドレスを記憶するために出力ポート毎に設けられた書き込みアドレスレジスタＷＡと、各書き込みアドレスレジスタＷＡを制御する書き込み制御装置ＷＣＮＴと、次に分離装置に出力するセルの読み出しアドレスを記憶するための出力ポート毎に設けられた読み出しアドレスレジスタＲＡと、各読み出しアドレスレジスタＲＡを制御する読み出し制御装置ＲＣＮＴと、書き込み制御装置ＷＣＮＴと読み出し制御装置ＲＣＮＴを制御する制御装置ＣＮＴと、空きアドレスを記憶している空きアドレス記憶装置ＥＭＥＭとで構成されている。
【０００５】
共通バッファ型交換装置は、通常各出力ポートごとに論理的なＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）を用いた共通バッファにより構成されている。共通バッファ型交換装置の共通バッファは、図４２に示すように、各出力ポート宛のセルを記憶した記憶領域を示すアドレスをポインタによって関連付けてチェーン状につなげた構成にしている。この構成を利用したアドレス制御装置の動作を説明する。各出力ポート毎にアドレスポインタチェーンで連結された次に出力するセルのアドレスは、各読み出しアドレスによって示される。すなわち、読み出しアドレスＲＡが指しているアドレスで指定された記憶領域に記憶されているが、対応する出力ポート行きのセルの中でも最も古いセルであり、次に出力されるセルとなる。
【０００６】
読み出しアドレスＲＡで示されたアドレスに記憶されているセルが出力されたとき、その次にアドレスに対応したアドレスポインタの値が読み出され、読み出しアドレスにこのアドレスポインタの値が入力され、これが次に読み出すセルのアドレスとなる。
【０００７】
また、新たに入力されたセルはセルのヘッダを書き込みアドレス制御装置ＡＣＮＴによって解析し、出力ポート宛に対応する書き込みアドレスポインタで示されたアドレスに対応する記憶領域に記憶される。この後、空きアドレス記憶装置から空きアドレスが読み出され、これが次に書き込みアドレスとなり、セル記憶装置と書き込みアドレスに記憶される。このようにして各出力ポートに対応した論理的なＦＩＦＯが形成される。
【０００８】
また、ＡＴＭ交換装置は、同報機能が必要となる。同報機能は入力ポートから入力されたセルを複数のポートに出力する機能である。前述したＡＴＭ交換装置で同報機能を実現するためには、入力ポートから入力されたセルを入力の際に複数にコピーしてセル記憶装置に記憶させる方法がある。この方法では、セル記憶装置への書き込み速度が同報機能がない場合のＮ（ポート数）倍になってしまうという問題がある。また、上記した従来のＡＴＭ交換装置は、セルを記憶した記憶領域を示すアドレスをアドレスポインタによりチェーン状につないだ方法を利用しているので、異なる出力ポートに同じセルを伝送するためにアドレスポインタを分岐されることは不可能となり、同報機能の実現が困難となるという問題があった。また、別の実現方法に従来では、異なる出力ポートへ出力する時に、複数回読み出して出力する方法がある。この方法の場合、セル記憶装置に記憶されているセルが読み出された回数を計算し、すべての複写先に出力された場合にそのセルを消去する。したがって、読み出された回数を計数するための計数手段が別個必要である。
【０００９】
また、ＡＴＭ交換装置ではそれぞれのセルがどれくらいセル記憶装置内に滞留しているかを知ることは重要なことである。例えば音声データのように、遅延時間の揺らぎが伝送品質に大きな影響を及ぼす通信は、伝送遅延揺らぎを小さくすることが要求される。従来、図７１に示したような遅延揺らぎの大きいセルを廃棄するための装置は、時刻を発生する計数装置１７８と、この計数装置１７８によって生成された時刻を各入力ポートから入力されたセルに付加するタイムスタンプ付加装置１７１〜１７３と、タイムスタンプ付加装置１７１〜１７３から出力されたセルの交換を行うセル交換装置１７４と、セル交換装置１７４から出力されたセルに付加されているタイムスタンプ情報と計数装置１７８から転送された現在の時刻との差を計算し、その結果に応じてセルの出力を制御するために各出力ポート毎に設けられたセル出力装置１７５〜１７７とで構成されていた。この装置に入力されたセルは、各入力ポート毎に設けられた各タイムスタンプ付加装置１７１〜１７３によって、計数装置１７８で生成された時刻が付加され、セル交換装置１７４へ転送される。セル交換装置１７４では、セルに付加されている宛先情報をもとに交換動作が行われ、各出力ポート毎に設けられた各セル出力制御装置１７５〜１７７へと転送される。各セル出力制御装置１７５〜１７７は、セルに付加されているタイムスタンプ情報と計数装置１７８によって生成された現在の時刻との差を求める。各セル出力制御装置１７５〜１７７は、その差が定められた値より大きかった場合は、遅延が上限値を越えたのでそのセルを廃棄する。このようにして、遅延の大きいセルを廃棄することが可能となる。
【００１０】
【発明が解決しようとする課題】
以上述べたように、アドレス制御装置をＦＩＦＯで実現した構成にすると、出力ポート毎にアドレスポインタを用いてチェーン状に連結されるための制御が必要となるばかりか、空きアドレスを一括管理する空きアドレス制御装置が別個必要になり、これらを合わせて制御するために制御が複雑になる問題点があった。
【００１１】
また、従来では、ＡＴＭ交換装置で生じた遅延の大きいセルは、セル出力制御装置に伝送されるまで廃棄されないので、廃棄されるべきセルもＡＴＭ交換装置のセル記憶装置内の記憶領域を占有してしまい、セルを記憶するための記憶領域を有効利用できないという問題点があった。
【００１２】
本発明のパケット交換装置はこのような課題に着目してなされたものであり、その第１の目的とするところは、同報機能を容易に実現できるパケット交換装置を提供することにある。
また、本発明の第２の目的は、遅延の大きいセルを廃棄する機能をもつパケット交換装置を提供することにある。
【００１３】
【課題を解決するための手段及び作用】
上記目的を達成するために、異なる複数の入力ポートから入力された宛先情報を付加した情報データで構成されるパケットそれぞれから得られる少なくとも情報データを記憶するための記憶手段と、各パケットから得られる宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、各宛先情報記憶手段それぞれに対応して設けられ、各宛先情報記憶手段に記憶されている宛先情報に対応する少なくとも情報データが記憶された記憶手段の記憶領域を示すアドレス情報を記憶するために設けられた複数のアドレス情報記憶手段と、宛先情報が入力された順に各宛先情報記憶手段を検索して、特定の出力ポートに対応する宛先情報を記憶している宛先情報記憶手段に対応するアドレス情報記憶手段に記憶されたアドレス情報を読み出し、このアドレス情報によって示された記憶手段の記憶領域に記憶されている少なくとも情報データを特定の出力ポートに出力するように制御すると共に、前記特定の出力ポートに出力した少なくとも情報データに対応する宛先情報記憶手段及びアドレス情報記憶手段より以降に記憶された宛先情報記憶手段及びアドレス情報記憶手段の内容を順次次に宛先情報記憶手段及びアドレス情報記憶手段にシフトさせた結果、空状態となった宛先情報手段及びアドレス情報記憶手段の内、少なくともアドレス情報記憶手段には読み出されたアドレス情報を記憶するように制御する制御手段とから構成されたパケット交換装置が提供される。
【００１４】
更に各宛先情報記憶手段に記憶された宛先情報は、出力ポートそれぞれに対応した少なくとも出力ポート数分のビット情報からなり各宛先情報記憶手段は各出力ポート宛の宛先情報を記憶するために少くとも前記出力ポート数分のビット情報が記憶できるビット情報記憶領域を有するように構成されているので、異なる出力ポートに同じ情報データが出力できるという同報機能が容易に実現できる。
【００１５】
また、更に上記パケット交換装置は、各宛先情報記憶手段及びアドレス記憶手段に対応して各宛先情報記憶手段に宛先情報が記憶されてからの時間をカウントするために複数の滞留時間カウンタを備え、制御手段は、更に予め定められた時間情報と各滞留時間カウンタの値とを比較して、予め定められた時間情報より各滞留時間のカウンタの値の方が大きい時に、この滞留時間カウンタに対応する宛先情報記憶手段及びアドレス情報記憶手段以降に記憶されている宛先情報記憶手段及びアドレス情報記憶手段の内容を順次次の宛先情報記憶手段及びアドレス情報記憶手段にシフトさせた結果、空状態となった宛先情報記憶手段及びアドレス情報記憶手段の少なくともアドレス記憶手段には読み出されたアドレス情報を記憶するように制御しているので、特定のパケットを優先的に出力する優先機能が実現できる。
【００１６】
また、宛先情報を付加した情報データで構成されるそれぞれのパケットを入力するための複数の入力ポートと、
少なくとも情報データを出力するための出力ポートと、複数の入力ポートから入力された各パケットを多重化する多重化手段と、多重化手段で多重化された各パケットから得られる少なくとも情報データを記憶するための記憶手段と、各パケットから得られる宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、各宛先情報記憶手段それぞれに対応して設けられ、各宛先情報記憶手段に記憶されている宛先情報に対応する少なくとも情報データが記憶された記憶手段の記憶領域を示すアドレス情報を記憶するための複数のアドレス情報記憶手段と、宛先情報が入力された順に各宛先情報記憶手段を検索して、特定の前記出力ポートに対応する宛先情報を記憶している宛先情報記憶手段に対応するアドレス情報記憶手段に記憶されたアドレス情報を読み出し、このアドレス情報によって示された記憶手段の記憶領域に記憶されている少なくとも情報データを読み出すように制御すると共に、特定の出力ポートに出力した少なくとも情報データに対応する宛先情報記憶手段及びアドレス情報記憶手段より以降に記憶された宛先情報記憶手段及びアドレス情報記憶手段の記憶内容を順次次の宛先情報記憶手段及びアドレス情報記憶手段にシフトさせた結果、空状態となった宛先情報記憶手段及びアドレス情報記憶手段のアドレス情報記憶手段に前記読み出されたアドレス情報を記憶するように制御する制御手段と、制御手段で読み出された特定の出力ポート宛の少なくとも情報データを特定の出力ポート宛に分離して出力するための分離手段と、
から構成されたことを特徴とするものである。
【００１７】
更に、宛先情報をそれぞれに付加した複数の情報データそれぞれから得られる少なくとも情報データを記憶するための記憶手段と、各情報データから得られる宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、
各宛先情報記憶手段それぞれに対応して設けられ、各宛先情報記憶手段に記憶されている宛先情報に対応する情報データが記憶された記憶手段の記憶領域を示すアドレス情報を記憶するための複数のアドレス情報記憶手段と、
宛先情報が入力された順に各宛先情報記憶手段を検索して、特定の宛先情報を記憶している宛先情報記憶手段に対応するアドレス情報記憶手段に記憶されたアドレス情報を読み出し、このアドレス情報によって示された記憶手段の記憶領域に記憶されている少なくとも情報データを読み出すように制御すると共に、読み出された少なくとも情報データに対応する宛先情報記憶手段及びアドレス情報記憶手段より以降に記憶されている宛先情報記憶手段及びアドレス情報記憶手段の記憶内容を順次次の宛先情報記憶手段及びアドレス情報記憶手段にシフトさせた結果、空状態となった宛先情報記憶手段及びアドレス情報記憶手段の内アドレス情報記憶手段には読み出されたアドレス情報を記憶するように制御する制御手段と、から構成されたことを特徴とするものである。
【００１８】
また、異なる複数の入力ポートから入力された宛先情報を付加した情報データで構成されるパケットそれぞれから得られる少なくとも情報データを記憶するための記憶手段と、各パケットから得られる宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、各宛先情報記憶手段それぞれに対応して設けられ、各宛先情報記憶手段に記憶されている宛先情報対応する情報データが記憶された記憶手段の記憶領域を示すアドレス情報を記憶するための複数のアドレス情報記憶手段と、記憶手段から読み出された少なくとも情報データを出力するための複数の出力ポートから構成されたパケット交換装置であって、宛先情報が入力された順に各宛先情報記憶手段を検索するステップと、特定の出力ポートに対応する宛先情報を記憶している宛先情報記憶手段に対応する前記アドレス情報記憶手段に記憶された前記アドレス情報を読み出すステップと、読み出すステップと読み出されたアドレス情報によって示された記憶手段の記憶領域に記憶されている少なくとも情報データを読み出すステップと、特定の出力ポートに出力した少なくとも情報データに対応する宛先情報記憶手段及びアドレス記憶手段より以降に記憶されている宛先情報記憶手段及びアドレス情報記憶手段の記憶内容を順次次の宛先情報記憶手段及びアドレス情報記憶手段にシフトするステップと、シフトするステップを実行した結果、空状態となった宛先情報記憶手段及びアドレス情報記憶手段のアドレス情報記憶手段に読み出されたアドレス情報を記憶するように制御するステップと、から構成されたことを特徴とするものである。
【００１９】
更に、宛先情報をそれぞれに付加した情報データをそれぞれから得られる少なくとも情報データを記憶するための記憶手段と、各情報データに付加された宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、各宛先情報記憶手段それぞれに対応して設けられ、各宛先情報記憶手段に記憶されている宛先情報に対応する情報データが記憶された記憶手段の記憶領域を示すアドレス情報を記憶するための複数のアドレス情報記憶手段とで構成されたバッファ装置であって、宛先情報が入力された順に各宛先情報記憶手段を検索するステップと、特定の宛先情報を記憶している宛先情報記憶手段に対応するアドレス情報記憶手段に記憶されたアドレス情報を読み出すステップと、このアドレス情報によって示された記憶手段の記憶領域に記憶されている少なくとも情報データを読み出すステップと、読み出すステップで読み出された少なくとも情報データに対応する宛先情報記憶手段及びアドレス情報記憶手段より以降に記憶されている宛先情報記憶手段及びアドレス情報記憶手段の記憶内容を順次次の宛先情報記憶手段及びアドレス情報記憶手段にシフトするステップと、シフトするステップを実行した結果、空状態となった宛先情報記憶手段及びアドレス情報記憶手段のアドレス情報記憶手段のアドレス記憶手段に読み出されたアドレス情報を記憶するように制御するステップと、から構成されたことを特徴とするものである。
【００２０】
【実施例】
以下に図面を参照して本発明の実施例を説明する。
図１は本発明のパケット交換装置の一例としてＡＴＭ交換装置の全体構成を示す図である。ＡＴＭ交換装置７は各入力ポート＃０〜＃Ｎ−１から入力されたセルを多重化する多重装置１と、多重化されたセルを記憶するセル記憶装置２と、セル記憶装置２から出力された多重化されたセルを分離する分離装置３と、分離装置３に接続された出力ポート＃０〜＃Ｎ−１と、セル記憶装置２に記憶されているセルの記憶領域を示したアドレスを制御するアドレス制御装置４とで構成されている。
【００２１】
アドレス制御装置４は、セル記憶装置２に記憶されたセルの読み出しアドレスおよび書き込みアドレスを生成するアドレス生成装置５と、多重装置１、分離装置３、セル記憶装置２、アドレス生成装置５を制御する制御装置６とで構成されている。アドレス生成装置５は、セルに付加されている宛先情報を格納する宛先情報レジスタ１１−１〜１１−Ｎと、各宛先情報レジスタ１１−１〜１１−Ｎに対応して設けられ、セル記憶装置２に記憶されたセルの記憶領域を示したアドレスが格納されている各アドレスポインタレジスタ１４−１〜１４−Ｎと、各宛先情報レジスタ１１−１〜１１−Ｎ及びアドレスポインタレジスタ１４−１〜１４−Ｎを一対としてそれぞれ制御するために設けられたカラム制御装置１２−１〜１２−Ｎとから構成されている。
【００２２】
図１で示されるＡＴＭ交換装置７の動作について説明する。入力ポート＃０〜Ｎ−１から入力されたセルは、多重装置１によって多重化される。このとき、セル付与された宛先情報をアドレス生成装置５へ転送する。アドレス生成装置５は、セルに付与された宛先情報を宛先情報レジスタ１１−１〜１１−Ｎの内空いている宛先情報レジスタに格納する。格納された宛先情報レジスタと対をなして設けられたアドレスポインタレジスタから出力されたセル記憶装置２のアドレスをセル記憶装置２に出力する。セル記憶装置２は、多重装置１から転送された多重化されたセルを、それぞれアドレス生成装置５のアドレスポインタレジスタで生成されたアドレスによって示された記憶領域に記憶する。セルを出力するときには、アドレス生成装置５が、まず出力すべき出力ポート宛てのセルを宛先情報レジスタを検索する。そして、アドレス生成装置５がこの宛先史情報レジスタに対応するアドレスポインタレジスタによって示されたセル記憶装置２のアドレスを生成して、生成された読み出しアドレスは、セル記憶装置２へ転送される。セル記憶装置２は、アドレス生成装置５で生成された読み出しアドレスに記憶されていたセルを出力し、分離装置３へ転送する。分離装置３では、セル記憶装置２から転送された多重化されたセルを分離し、各出力ポート＃０〜＃Ｎ−１へ出力する。 アドレス生成装置５の構成を図３に示す。アドレス生成装置５は、宛先情報レジスタ１１−１〜１１−Ｎと、アドレスポインタレジスタ１４−１〜１４−Ｎと、カラム制御装置１２−１〜１２−Ｎとで構成されるアドレス生成ユニット１５−１〜１５−Ｎを図３に示されるように接続したものである。アドレス生成装置５のアドレス生成ユニット１５−１〜１５−Ｎの位置は、セルの到着順序を意味する。図３に示された例では、下方にあるものほど古いセルであることを意味している。すなわち、入力されたセルの宛先情報は、到着順に下から格納される。この場合、アドレス生成ユニット１５−Ｎに格納される。また、セルを出力することによって宛先情報の空き領域ができると、宛先情報レジスタ１１−１〜１１−Ｎ及びアドレスポインタレジスタ１４−１〜１４−Ｎに格納されている情報が下方に向かってシフトしていくように接続されているので、下方にあるものほど古い情報であることを意味する。宛先情報レジスタ１１−１〜１１−Ｎは、アドレス制御装置４で抽出された宛先情報を記憶するレジスタである。宛先情報レジスタ１１−１〜１１−Ｎは、同報機能を実現するために、各出力ポートに対応したレジスタで構成されている。したがって、出力ポート数をＮとするとＮビットのレジスタで構成されている。
【００２３】
アドレスポインタレジスタ１４−１〜１４−Ｎは、セル記憶装置２に記憶されているセルの記憶領域を示すアドレスを記憶するレジスタである。アドレスポインタレジスタ１４−１〜１４−Ｎの各々は、セル記憶装置２のアドレスに１対１に対応するように初期化されている。例えば、セルの記憶されるアドレスが０〜Ｍ−１であった場合、アドレスポインタレジスタ１４−１〜１４−Ｎの値は図２の例のように、それぞれが、０〜Ｍ−１に初期化されている。
【００２４】
各カラム制御装置１２−１〜１２−Ｎは、制御装置６から転送される制御情報をもとに、各カラム制御装置１２−１〜１２−Ｎに対応する宛先情報レジスタ１１−１〜１１−Ｎ及びアドレスポインタレジスタ１４−１〜１４−Ｎの書き込み及び出力の制御を行うための装置である。
【００２５】
次のアドレス生成装置５の動作について説明する。セル記憶装置２は０，１，２，…Ｍ−１というアドレス空間を持つものとする。ここで、Ｍは、セル記憶装置２に記憶できるセルの個数である。アドレス生成装置５及びセル記憶装置２が図２のように初期化されているものとする。アドレス生成装置５は、宛先情報とアドレスポインタの値が対として記憶されている。セル記憶装置２はセルが記憶される。図２は宛先が０〜３の４出力（Ｎ＝４）の場合の例である。図中“−”は、内容が不定であることを意味する。初期状態では、セルは不定であるのですべてに“−”が記述されている。図２の例では、アドレスポインタレジスタ１４−１〜１４−Ｎの値は、下方から順番に０，１，２，…，Ｍ−１というように順序よく記憶されている。初期値はセル記憶装置２のアドレスとアドレスポインタレジスタ１４−１〜１４−Ｎの値が１対１に対応していれば順序関係はどんなものでも良い。宛先情報はセルが無いことを示す“００００”が記憶されている。
【００２６】
まず、書き込みアドレスを出力するときの動作について説明する。一例として、初期状態から、出力ポート０行きのＡというセルが入力され、次に、出力ポート０及び１行きのＢというセルが入力され、その後、出力ポート１，２および３行きのＣというセルが入力された場合の動作を説明する。まず、セルＡが入力された場合の動作について説明する。アドレス生成装置５には“１０００”（出力ポート行き）という宛先情報が転送される。アドレス生成装置５に送られた宛先情報は、宛先情報レジスタ１１−１〜１１−Ｎの下方から詰めて書き込まれる。初期状態では、宛先情報が１つも書き込まれていないので、入力された宛先情報は最下方に記憶される。書き込まれたカラムのアドレスポインタレジスタ１４−１〜１４−Ｎの値が、セル記憶装置２のセルの書き込みアドレスになる。従って、セルＡは、アドレス０に記憶される。宛先情報およびセルが書き込まれた後の状態を図４（ａ）に示す。次に、宛先情報として“１１００”という値（出力ポート０と１行き）を持つセルＢが入力されたときの動作を説明する。アドレス生成装置５には、“１１００”という値が転送され、宛先情報が空いている宛先情報レジスタ１１−１〜１１−Ｎの最下方に記憶される。アドレス生成装置５には、既に１つの宛先情報が書き込まれているので下から２カラム目の宛先情報レジスタ１１−Ｎ−１に“１１００”という値が書き込まれる。Ｂというセルは、このカラムのアドレスポインタレジスタ１４−Ｎ−１の値が示すアドレス、すなわち、アドレス１に書き込まれる。宛先情報およびセルが書き込まれた後の状態図を４（ｂ）に示す。宛先情報として“０１１１”という値（出力ポート１，２，および３行き）を持つセルＣが入力されたときの動作を説明する。アドレス生成装置５には、“０１１１”という値が転送され、宛先情報が空いている宛先情報レジスタ１１−１〜１１−Ｎの最下方に記憶される。アドレス生成装置５には、既に２つの宛先情報が書き込まれているので下から３カラム目の宛先情報レジスタ１１−Ｎ−２に“０１１１”という値が書き込まれる。Ｃというセルは、このカラムのアドレスポインタレジスタ１４−Ｎ−２の値が示すアドレス、すなわち、アドレス２に書き込まれる。宛先情報及びセルが書き込まれた後の状態図を図４（ｃ）に示す。読み出しアドレスを出力するときの動作を説明する。一例として、図４（ｃ）の状態から出力ポート０行きのセルを出力し、出力ポート１行きのセルを出力し、出力ポート２行きのセルを出力する場合の動作を説明する。セル出力のときは、出力ポートに向かうセルの中で、最も古いセルが出力される。アドレス生成装置５内では、古い宛先情報は、図４（ｃ）中の下方から到着順に記憶されている。まず、出力ポート０行きのセルを出力する場合の動作について説明する。出力ポート０行きのセルの中で最も古いセルは、最下の宛先情報レジスタ１１−Ｎによって示されたセル記憶装置２のアドレスに記憶されているセルである。従って、最下ユニットのアドレスポインタの値０をセル記憶装置２に転送する。セル記憶装置２は、送られてきたアドレス０に記憶されているセルＡを分離装置３を介して、出力ポート＃０に出力する。出力されたセルに対応する宛先情報の出力ポートに対応するビットは、０にリセットされる。もし、すべての出力ポートについて０が記憶されている場合、そのアドレス生成ユニットより上のアドレス生成ユニットに記憶されている情報は、それぞれ、１段下にシフトされ、そのアドレス生成ユニットの宛先情報およびアドレスポインタの値は、最上段のアドレス生成ユニットに移される。そして、詰められたところに記憶されていたアドレスポインタの値は最上部に入力される。したがって、宛先情報Ａのセルを出力した後では、アドレス生成装置５の内容は、図５（ａ）のように変更される。次に、出力ポート１行きのセルを出力する場合の動作について説明する。出力ポート０行きのセルを出力したので、アドレス生成装置５およびセル記憶装置２の内容は図５（ａ）のようになっている。この状態から出力ポート１行きのセルを出力するときは、アドレス生成ユニットの下方より上方に出力ポート１に対応したレジスタの値が１であるカラムを検索する。この場合、最下部のアドレス生成ユニットが選択される。アドレス生成装置５からセル記憶装置２に対し、最下部のアドレス生成ユニットのアドレスポインタの値すなわち１が転送される。セル記憶装置２ではアドレス１に記憶されているセルＢが出力される。この時、アドレス生成装置５では、出力ポート１に対応したレジスタが０にリセットされる。このセルは、まだ出力ポート０に出力しなければならないので詰められることはない。従って、出力ポート１行きのセルを出力した後では、それぞれの内容は図５（ｂ）のように変更される。次に、出力ポート２行きのセルを出力する場合の動作について説明する。出力ポート２行きで最も古いセルは、アドレス生成装置５の下から２つ目のユニットに対応するアドレスに記憶されているセルで、セル記憶装置２のアドレス２に記憶されているセルＣである。従って、アドレス生成装置５からは、下から２つ目のアドレスポインタの値２がセル記憶装置２に転送され、セル記憶装置２では、アドレス２に記憶されているセルＣが読み出され、セル分離装置に転送され出力ポート２から出力される。出力ポート２行きのセルを出力した後にそれぞれの内容は図５（ｃ）のように変更される。以上のように本発明によれば、パケット交換装置で容易に同報機能を実現することができる。
【００２７】
次に、宛先情報レジスタ１１の構成について説明する。宛先情報レジスタ１１−１〜１１−Ｎの構成を図６に示す。宛先情報レジスタ１１−１〜１１−Ｎは、図７に示される宛先情報レジスタユニットをＮ個並べたものである。宛先情報レジスタ１１−１〜１１−Ｎの内の各宛先情報レジスタユニット１１ａ，１１ｂ…１１ｎは、それぞれ出力ポートに対応している。したがって、宛先情報レジスタユニット１１ａ，１１ｂ…１１ｎは、出力ポートの数と同じＮ個必要である。セル記憶装置２内のセルの有無は、宛先情報レジスタ１１−１〜１１−Ｎの各ビットの論理和（Ｎビット）を計算することで検出される。論理和が１の場合、セルが存在し、０の場合は存在しないことが検出できる。更に宛先情報レジスタ１１−１〜１１−Ｎには、セルの有無を示すビットを追加することもできる。セルの有無を示すビットを用いた場合は、セルの有無を検出するための回路が不要になり、また、検出のための処理時間を省くことができるという利点がある。セルの有無を示すビットを用いなかった場合には、セルの有無を示すためのレジスタが不要になり、ハード規模を小さくすることができるという利点がある。宛先情報レジスタユニット１１ａ，１１ｂ，１１ｃ，…１１ｎは、図７に示されるように、セレクタ２２とフリップフロップ２１で構成されている。図７において、ＳＩＮは、シフト動作時の宛先情報入力、ＲＩＮは、セル入力時の宛先情報入力バス１０からの入力、ＲＳＥＬは、ＲＩＮとＳＩＮの切り替え信号、ＲＯＵＴは、フリップフロップ２１の出力、ＲＲＥＳは、フリップフロップ２１のリセット信号、ＲＥＮＢは、フリップフロップ２１の書き込み許可信号である。セレクタ２２は、カラム制御装置１２からの指示にしたがって、入力バスからの信号ＲＩＮと隣接する宛先情報レジスタからの信号ＳＩＮの切り替えを行う。フリップフロップ２１はカラム制御装置１２からの指示にしたがって、セレクタ２２によって切り替えられた信号を記憶する。セル入力のときは、セレクタ２２は入力バスからの信号を出力するようにカラム制御装置１２に指示される。セル入力でない時は、セレクタ２２はＳＩＮを出力するように指示される。
【００２８】
次にアドレスポインタレジスタ１４の構成について説明する。アドレスポインタレジスタ１４の構成を図８に示す。アドレスポインタレジスタ１４は図９に示されるアドレスポインタレジスタユニット１４ａ，１４ｂ，…１４ｌをＬ個並べたものである。セル記憶装置２のアドレス空間の大きさをＭとするとＬの値は、ｌｏｇ^２ Ｍである。アドレスポインタレジスタユニット１４ａ，１４ｂ，…１４ｌは、アドレスの値を記憶するフリップフロップ２３と、アドレスの値をアドレスポインタ出力バスへ出力する制御を行うトライステートバッファ２４とで構成される。フリップフロップ２３への書き込みおよび、トライステートバッファ２４の出力制御は、カラム制御装置１２によって行われる。フリップフロップ２３への書き込みはセル出力時に該当するユニット（該当するユニットを含む）より古いユニットのアドレスポインタの指すセルが出力され、かつ、シフト動作を伴うときに行われる。トライステートバッファ２４の出力許可は、セル入力時および出力時に、該当するカラムが検索された時に行われる。カラム制御装置１２の構成を図１０に示す。
【００２９】
カラム制御装置１２は、宛先情報レジスタ１１の宛先情報と出力する宛先情報との比較を行う比較器２５と、自ユニットに対応するアドレスにセルが記憶されているかどうかを判定する有無判定器２６と、宛先情報レジスタ１１に記憶されているｌの値の残り１つであることを判定する残りｌ判定器２７と、比較器２５、有無判定器２６、残り１判定器２７、カラム制御バス１３および隣接ユニットから転送される情報から、宛先情報レジスタとアドレスポインタレジスタ１４の制御情報隣接カラムへの情報を生成する演算装置２８とで構成されている。以下にこの演算装置２８の動作を説明する。セル入力時は、該当するユニットより下方のユニットに対応するアドレスにセルが記憶されていて、自ユニットに対応するアドレスにセルが記憶されていなかった場合に、宛先情報レジスタ１１に入力バスから入力された宛先情報を書き込み、アドレスポインタの値をアドレスポインタ出力バス１６に出力する。セル出力時は、制御装置６から転送される出力すべき宛先情報の値と、宛先情報レジスタ１１に記憶されている宛先情報の値を比較し、一致した場合で、且つ、該当するユニットより下方のユニットで検出されていない時にアドレスポインタレジスタ１４に記憶されている値をアドレスポインタ出力バス１６に出力する。このとき、宛先情報レジスタ１１に記憶されている１の個数が２以上の場合、出力した出力ポートに対応したレジスタを０にリセットする。宛先情報レジスタ１１に記憶されているｌの個数が１の場合、アドレスポインタの値を出力すると同時に、出力したユニットより上方のアドレスポインタレジスタ１４および宛先情報レジスタ１１のシフト動作を行う。
【００３０】
これらの動作を実現するためのカラム制御装置１２の詳細な構成の例を図１１に示す。図１１中において、ＲＥＮＢは、宛先情報レジスタ１１の書き込み許可信号、ＲＳＥＬは、宛先情報レジスタ１１の入力切り替え信号、ＲＲＥＳは、宛先情報レジスタ１１のリセット信号、ＲＯＵＴは、宛先情報レジスタ１１の値、ＡＰＷＥは、アドレスポイントレジスタ１４の書き込み許可信号、ＡＰＯＥは、アドレスポインタレジスタ１４の出力許可信号、ＯＵＴＣは、出力する宛先情報の値、ＯＭは、出力モードであることを示す信号、ＩＭは、入力モードであることを示す信号、ＥＸＩは、自ユニットより下方のユニットに対応するアドレスにセルが記憶されていることを示す信号、ＥＸＯは、自ユニット対応するアドレスにセルが記憶されていることを示す信号、ＦＤＩは、自ユニットより下方のユニットに出力する宛先情報が検出されたことを示す信号、ＦＤＯは、自ユニット以下のユニットに出力する宛先情報が検出されたことを示す信号、ＳＦＩは、自ユニットより下方のカラムに出力する宛先情報が検出され、かつ、そのユニットが空きになるのでそれ以降のユニットをシフトすることを指示する信号、ＳＦＯは、自ユニット以下のユニットに出力する宛先情報が検出され、かつ、そのカラムが空きになるのでそれ以降のカラムをシフトすることを指示する信号、ＥＱは、自ユニットの宛先情報と出力する宛先情報が一致したことを示す信号、ＩＮＰＵＴは、入力時に自ユニットに宛先情報を記憶することを示す信号、ＦＩＮＤは、出力時に自カラムがアドレスポインタの値を出力するように指定されたことを示す信号である。 残りｌ判定器２７はそのユニットの宛先情報レジスタ１１に記憶されている宛先がただ１つであることの検出を行う回路である。デコーダ２９は、宛先情報レジスタ１１の制御信号を生成する。デコーダ２９は入力時に自ユニットに宛先情報を記憶する場合は宛先情報レジスタ１１のすべてのビットに宛先情報入力バスからの情報を記憶するためにすべての宛先情報レジスタユニットに書き込み許可を示す信号を転送する。セル出力時は、自ユニットが検出されてシフト動作を行わない場合、デコーダ２９は宛先情報レジスタ１１の出力すべき宛先に対応する１ビットのみをリセットするために、特定のビットのみに書き込み許可を示す信号を転送し、同時に、特定のビットのみにリセットを指示する。セル出力時は、自ユニットが検出されシフトを動作を行う場合、デコーダ２９はすべてのビットに１断上のカラムの宛先情報レジスタ１１の内容を記憶するためにすべてのビットに書き込み許可信号を転送する。以上のような構成カラム制御装置１２の制御により動作するアドレス生成装置５を用いることにより、容易に同報機能を実現することが可能となる。
【００３１】
以下に上記した第１実施例の第１変形例を説明する。第１実施例ではアドレスポインタを出力する時に、出力と同時にシフトする方式について述べた。この第１変形例ではアドレスポインタ出力時にシフトせず、別のタイミングでまとめてシフトする方式について述べる。セル入力時の動作は第１実施例と同じである。セル出力時は、出力すべき宛先情報の検索を行い、検出したユニットのアドレスポインタレジスタ１４の値を出力する。この時、検索された宛先情報レジスタ１１の対応するビットのみをリセットする。出力時にシフト動作は行わない。したがって、セルを出力したあとで、アドレス生成装置５は、ところどころ宛先情報レジスタ１１の値が空になっているカラムが存在する。この空き領域を詰める動作がシフト動作である。シフト動作時は、宛先情報レジスタ１１が空であるユニットの検索を行う。検索されたユニットのアドレスポインタの値は、アドレスポインタ出力バスに出力される。また、検索されたユニット以降（検索されたユニットも含む）のユニットに対してシフト動作を行う。アドレスポインタ出力バスに出力されたアドレスポインタは、最上部ユニットに入力され、検索されたユニット以降の値は１ユニットがシフトする。この動作を繰り返すことによってアドレス生成装置５の途中にできた空き領域を詰めることができる。
【００３２】
上述した動作を図１２に示したアドレス生成装置５とセル記憶装置２の記憶内容例を用いて説明する。
図１２（ａ）は、アドレス生成装置５のアドレス生成ユニットの下から１番目に出力ポート０行きのセルが記憶されており、アドレス生成ユニットの下から２番目に出力ポート０，１行きのセルが記憶されており、アドレス生成ユニットの下から３番目に出力ポート２行きのセルが記憶されており、アドレス生成ユニットの下から４番目に出力ポート１，３行きのセルが記憶されている状態である。
【００３３】
この状態から、出力ポート０、出力ポート１、出力ポート２、出力ポート３の順番でセルを出力するものとする。
この場合、それぞれ下から１番目、下から２番目、下から３番目、下から３番目に対応したアドレスポインタの値がセル記憶装置２に転送される。すなわち、転送されるアドレスポインタの値は、それぞれ０，１，２，２である。セル記憶装置２からは、それぞれ、Ａ，Ｂ，Ｃ，Ｃ，のセルが、それぞれ、出力ポート０，１，２，３から出力される。
【００３４】
このようにセルを出力した後では、出力した宛先情報レジスタ１１がリセットされるので、図１２（ｂ）の状態になる。
シフト動作は、このようにすき間のできたアドレス生成装置５を詰める動作である。図１２（ｂ）の状態は、下から１番目と下から３番目が空いている状態である。シフト動作では、詰められた宛先情報の値は消去され、アドレスポインタの値は最上部へ移される。この例の場合では、まず、１番下のユニットの内容が最上部へ移され、次に下から３番目のユニットの内容が最上部に移される。したがって、シフト動作が行われた後では、アドレス生成装置５およびセル記憶装置２は、図１２（ｃ）の状態に変化する。
【００３５】
このような動作を行うためのカラム制御装置１２の構成を図１３に示す。
図中においてＲＥＮＢは、宛先情報レジスタ１１の書き込み許可信号、ＲＳＥＬは、宛先情報レジスタ１１の入力切り替え信号、ＲＲＥＳは、宛先情報レジスタ１１のリセット信号、ＲＯＵＴは、宛先情報レジスタ１１の値、ＡＰＷＥは、アドレスポインタレジスタ１４の書き込み許可信号、ＡＰＯＥは、アドレスポインタレジスタ１４の出力許可信号、ＯＵＴＣは、出力する宛先情報の値、ＯＭは、出力モードであることを示す信号、ＩＭは、入力モードであることを示す信号、ＳＭは、シフト動作モードであることを示す信号、ＥＸＩは、下方のユニットに対応するアドレスにセルが記憶されていることを示す信号、ＥＸＯは、自ユニットに対応するアドレスにセルが記憶されていることを示す信号、ＦＤＩは、自ユニットより前に出力する宛先情報が検出されたことを示す信号、ＦＤＯは、自ユニット前に出力する宛先情報が検出されたことを示す信号、ＥＱは、自ユニットの宛先情報と出力する宛先情報が一致したことを示す信号、ＳＨＩＦＴは、シフト動作を行うことを示す信号、ＬＯＡＤは、入力時に宛先情報入力バスからの宛先情報を書き込むことを指示する信号、ＲＥＳＥＴは、セル出力時に読みだした宛先情報の値をリセットすることを示す信号である。
【００３６】
デコーダ２９は、ＬＯＡＤ信号または、ＳＨＩＦＴ信号がＨのときは、すべての宛先情報レジスタユニットに書き込み許可を転送し、ＲＥＳＥＴ信号がＨのとき、出力すべき宛先情報に対応するビットのみをリセットする信号を転送する。
【００３７】
このような構成のカラム制御装置１２を用いることで、入力動作、出力動作、シフト動作の３つの動作モードをもつアドレス生成装置５を構成することが可能となる。
【００３８】
シフト動作モードを持つアドレス生成装置５では、第１実施例で述べた残りｌ判定器が不要になり、カラム制御装置のハードウェア規模を小さくすることができる。
【００３９】
以下に第１実施例の第２変形例を説明する。
第１実施例およびその第１変形例では、最も古いセルを検索するのに、図１４で示されるシーケンシャル検索回路を使用していた。この検索回路は、ＯＲゲート２０ａ，２０ｂ…２０ｍを直列に接続した簡単な構成であるが、検索に要する時間が長くなる。図１４に示した検索回路では、検索時間はユニット数Ｍに比例する。
【００４０】
第２変形例では、検索に階層構造の構成を用いた方式について説明する。また、同様の階層的な構成が、アドレスポインタの出力についても使用できるので、併せて説明する。
【００４１】
セル出力時は、同じ宛先に行くセルの中で最も古いセルが出力される。したがって、セル出力時において、各ユニットに必要な情報は、自カラムより下方のユニット（古いユニット）の中に、出力すべきセルがあるかどうかである。
【００４２】
下からｉ番目のユニット（ｉ＝０，１，…，Ｍ−１）で出力すべき宛先情報に一致したかどうか示す信号ａ（０，ｉ）と記述すると、ｉ番目のカラムより下方のユニットですでに一致していたかどうか知るためには、Ｓ（ｉ−１）＝ａ（０，０）＋ａ（０，１）＋…＋ａ（０，ｉ−１）を計算すれば良い。（ここで、＋は論理和を意味する）
図１５に示されるように、ａ（０，０）とａ（０，１）の論理和をとる論理和回路３０ａと、ａ（０，２）とａ（０，３）の論理和をとる論理和回路３０ｂと、ａ（０，４）とａ（０，５）の論理和をとる論理和回路３０ｄと、ａ（０，６）とａ（０，７）の論理和をとる論理和回路３０ｅと、ａ（０，８）とａ（０，９）の論理和をとる論理和回路３０ｇと、ａ（０，１０）とａ（０，１１）の論理和をとる論理和回路３０ｈと、ａ（０，１２）とａ（０，１３）の論理和をとる論理和回路３０ｊと、ａ（０，１４）とａ（０，１５）の論理和をとる論理和回路３０ｋと、論理和回路３０ａ，３０ｂの出力ａ（１，０），ａ（１，１）の論理和をとる論理和回路３０ｃと、論理和回路３０ｄ，３０ｅの出力ａ（１，２），ａ（１，３）の論理和をとる論理和回路の３０ｆと、論理和回路３０ｇ，３０ｈの出力ａ（１，４），ａ（１，５）の論理和をとる論理和回路３０ｉと、論理和回路３０ｊ，３０ｋの出力ａ（１，６），ａ（１，７）の論理和をとる論理和回路３０ｌと、論理和回路３０ｃ，３０ｆの出力ａ（２，０），ａ（２，１）の論理和をとる論理和回路３０ｍと、論理和回路３０ｉ，３０ｌの出力ａ（２，２），ａ（２，３）の論理和をとる論理和３０ｍと、論理和３０ｍ，３０ｎの出力の論理和をとる論理和回路３０ｏとからなる論理和回路を界相的に接続した場合の各階層での値は、ａ（ｉ，ｊ）＝ａ（ｉ−１，２ｊ）＋ａ（ｉ−１，２ｊ＋１）である。これを考慮してＳ（ｉ）を変形すると、以下のようになる。
【００４３】
【数１】

【００４４】
これをＫ＝４（Ｍ−１６）の場合について計算すると表１のようになる。
ｉ番目のカラムで必要な値は、Ｓ（ｉ−１）である。したがって、各カラムで必要な値は、表２のようになる。
【００４５】
これを実現するための検索回路の構成を図１６に示す。図１６に示した構成は、図１７に示されるユニットをツリー上に接続したものである。図１６の説明に代え、図１７の構成を説明する。基本的には２つの論理和回路３１ａ，３１ｂでユニット３２は構成されている。ａ（ｉ−１，２ｊ＋１）とａ（ｉ−１，２ｊ）とを論理和回路３１ｂで論理和演算し、ａ（ｉ，ｊ）の出力を得る。一方、ａ（ｉ−２，２ｊ）と次段ユニットからの出力Ｓ（ｉ，ｊ）及びＳ（ｉ−１，２ｊ）との論理和が論理和演算回路３１ａでとられ、Ｓ（ｉ−１，２ｊ＋１）の出力を得る。これが基本ユニット３２の構成である。図１７は、
ａ（ｉ，ｊ）＝ａ（ｉ−１，２ｊ）＋ａ（ｉ−１，２ｊ＋１）
ｓ（ｉ−１，２ｊ）＝ｓ（ｉ，ｊ）
【００４６】
【表１】

【００４７】
【表２】

【００４８】
ｓ（ｉ−１，２ｊ＋１）＝ｓ（ｉ，ｊ）＋ａ（ｉ−１，２ｊ）
ｓ（Ｋ，０）＝０ ……（２）
ｓ（ｊ）＝ｓ（０，ｊ−１） ……（３）
となるように接続されている。この例は、Ｍ＝１６のものについて示したものであるが、Ｍの値によらず容易に拡張可能である。
【００４９】
また、アドレスポインタを出力するときに、バスと、それに接続されているトライステートバッファを利用して出力していた。この構成では、バスに対するアクセスが遅いという欠点がある。アドレスポインタの出力を高速にするために、セレクタを階層的に接続した構成について述べる。
【００５０】
図１８は、バスを用いたアドレスポインタ出力回路の概念図である。図１８に示したように、アドレスポインタレジスタ１４−１，…１４−Ｍのアドレスはバッファ２４−１，…２４−Ｍにそれぞれ一担蓄積された後、各カラムに制御装置１２−１，…１２−Ｍからの制御信号によりアドレスポインタ出力バス１６に出力される構成である。
【００５１】
この構成は、各カラムのアドレスポインタの値を各カラムのカラム制御装置１２で生成する出力制御信号にしたがってバスに出力する回路である。これはＭ→１のセレクタと等価である。一般的に、このような構成の場合、バスの負荷およびバスヘの出力回路の負荷が大きくなり、高速動作の実現が困難である。
【００５２】
図１９に階層的な検索回路に階層的セレクタを付加した出力選択回路を示す。図中において、Ｏ（ｉ）は、ｉ番目のカラムのアドレスポインタの値、Ａ（ｉ）は、ｉ番目のカラムが出力すべき宛先情報を有しているかどうかを示す信号、Ｓ（ｉ）は、ｉ番目のカラムより古いカラムに出力すべき宛先情報を有しているかどうかを示す信号、ＡＰＯは、出力するアドレスポインタの値、ＦＩＮＤは、出力すべき宛先情報を持つセルが存在することを示す信号である。図１６の階層的な検索回路として論理回路３１ａ，ｂと３１ｃ，ｄと３１ｅ，ｆと３１ｇ，ｈと３１ｉ，ｊと３１ｋ，ｌと３１ｍ，ｎの組のユニットにそれぞれセレクタ（ＳＥＬ）３４ａ〜３４ｇを接続した構成であり、図に示したようにセレクタ（ＳＥＬ）をつけ加えることで、所望の動作を実現することができる。このセレクタは、２→１のセレクタで、下方に出力すべきアドレスポインタがあった場合は、下方を選択し、そうでなかった場合は、上方を選択する。このようにすることで、下方のアドレスポインタを優先的に出力することができる。
【００５３】
この回路を用いたアドレス生成装置の構成を図２０に示す。
図中において、Ｏ（ｉ）は、ｉ番目のカラムのアドレスポインタの値、Ａ（ｉ）は、ｉ番目のカラムが出力すべき宛先情報を有しているかどうかを示す信号、Ｓ（ｉ）は、ｉ番目のカラムより古いカラムに出力すべき宛先情報を有しているセルが記憶されているかどうかを示す信号、ＡＰＯは、検索によって出力されるアドレスポインタの値、ＯＵＴＲは、出力する宛先情報の値、ＩＮＲは、入力されたセルに付与された宛先情報の値、ＯＭは、出力モードであることを示す信号、ＩＭは、入力モードであることを示す信号、ＳＭは、シフトモードであることを示す信号、ＲＥＳＥＴは、出力モード時に該当するカラムのアドレスポインタ値を出力するので、ＯＵＴＲに対応するレジスタを０にリセットするための信号、ＬＯＡＤは、入力モード時に該当するカラムにＩＮＲからの宛先情報を書き込みための信号、ＳＨＩＦＴは、シフトモード時に該当するカラムがシフト動作を行うことを指示するめたの信号である。
【００５４】
また、ＲＴＲは、宛先情報レジスタ、ＡＰＲはアドレスポインタレジスタ、ＣＯＭＰは、宛先情報レジスタの値と出力すべき宛先情報の値を比較する比較器、ＥＭＰＴＹは、宛先情報レジスタに有意な宛先情報が記憶されていないことを検出する空き検出回路、ＳＥＬは２→１セレクタＤＥＣは、ＳＨＩＦＴ，ＬＯＡＤ，ＲＥＳＥＴおよびＯＵＴＲの信号から宛先情報レジスタＲＴＲの各ビットごとにリセットや書き込みなどの信号を生成する回路である。
【００５５】
検索回路４０は、Ｓ（ｉ）＝Ａ（０）＋Ａ（１）＋…＋Ａ（ｉ−１）の値を計算し、Ａ（０）＝Ｌ，Ａ（１）＝Ｌ，…Ａ（ｊ−１）＝ＬでＡ（ｊ）＝Ｈの時に、Ｏ（ｊ）の値をＡＰＯに出力する。ＡＰＯは、アドレスポインタ出力はバスに相当する。
【００５６】
Ａ（ｉ）の値は、セル入力時にｉカラムに宛先情報が記憶されていないとき、または、セル出力時にｉカラムの宛先情報の値が、出力すべき宛先情報の値と一致した場合にＨレベルになる。Ａ（ｉ）は、検索回路４０に入力される。
【００５７】
セル入力時はＡ（ｉ）の値は、ｉカラムに宛先情報が記憶されていないことを示す。セル入力時において、０からｉ−１カラムまでに宛先情報の値が空でない場合、なすわち、Ｓ（ｉ）の値がＬの場合は、ｉカラムに宛先情報入力バスからの値を記憶し、ｉカラムのアドレスポインタの値をＡＰＯに出力する。ＡＰＯの値は、セル記憶装置ＣＢに転送され、対応するアドレスにセルが記憶される。セル出力時は、Ａ（ｉ）の値は、ｉカラムに出力すべき宛先情報の値と同じ値の宛先情報が記憶されていることを示す。したがって、Ｓ（ｉ）の値は、０からｉ−１カラムに出力すべき宛先情報がを持つカラムがあるかどうかを示している。Ｓ（ｉ）の値がＬでＡ（ｉ）の値がＨの場合にｉカラムのアドレスポインタの値ＡＰＯに出力し、ｉからＭ−１カラムまで宛先情報とアドレスポインタの値をシフトする。ＡＰＯの値は、セル記憶装置に転送され、対応するアドレスに記憶されていたセルが出力される。
【００５８】
図１４に示した検索回路の検索時間がＭに比例するのに対し、図１５で示した検索回路を用いると、検索時間はｌｏｇ_２ Ｍに比例する。したがって、検索時間の高速化が実現できる。
【００５９】
以下に、第１実施例の第３変形例を説明する。この変形例はトランクグルーピングを実現するためのスイッチの構成である。
トランクグルーピングとは、複数の回線をあたかも１つの回線のように扱う技術である。
【００６０】
図２１にトランクグルーピング機能を実現するための装置の例を示す。この装置は、入力されたセル流を分離するセル分離装置４１と、分離されたセルを交換するセル交換装置４２と、セル順序整列回路４３と、セル多重装置４４とで構成されている。図に示した装置は、４入力４出力のセル交換装置を用いて、２入力２出力のセル交換装置４２を実現した例である。Ｉ０，Ｉ１は、セル交換装置インターフェースの２倍の速度を持つ入力インターフェースであり、Ｏ０，Ｏ１は、セル交換装置４２のインターフェースの２倍の速度を持つ出力インターフェースである。ｉ０，ｉ１，ｉ２，ｉ３は、セル交換装置４２の入力インターフェースであり、ｏ１，ｏ２，ｏ３は、セル交換装置４２の出力インターフェースである。
【００６１】
この装置の動作を説明するために、図２２（ａ）のようにセルが入力された場合について説明する。
この例では、入力Ｉ０から、出力Ｏ０行きのＡというセル、出力Ｏ０行きのＢというセル、出力Ｏ０行きのＣというセル、出力Ｏ０行きのＤというセルが順番に入力され、入力Ｉ１から、出力Ｏ０の行きのａというセル、出力Ｏ１行きのｂというセル、出力Ｏ１行きのｃというセル、出力Ｏ１行きのｄというセルが順番に入力されている。このように入力されたセル流は、セル分離装置４１によって、２つに分離され、図２２（ｂ）のようになる。セル分離装置４１によって分離されたセル流は、セル交換装置４２によって、各行き先ごとに交換され、図２２（ｃ）のようになる。このように交換されたセルを単純にセル多重装置４４に入力すると、図２２（ｃ）のようになり、セルＣとセルＤの順序が入れ替わってしまう。
【００６２】
このようなセルの入れ替わりを避けるために、セル順序整列回路４３を用いる。セル順序整列回路４３はセルを一時蓄えておき、例えば、タイムスタンプなどの情報からセルの順序を整列させる装置である。
【００６３】
この方式では、余分な回路が必要で、順序を整列させるためにセルを保存しておかなければらなず、遅延時間が大きくなってしまうという問題がある。
本実施例はセル交換装置４２にトランクグルーピング機能を実現するものである。
【００６４】
同じトランクグループから入力されたセルは、順序を入れ替えないように交換されなければならない。図２３を用いて、トランクグルーピングを実現したときのアドレス生成装置５の動作を説明する。
【００６５】
この動作例は、出力ポート０と出力ポート１が出力グループ０にグルーピングされており、出力ポート２と出力ポート３がグルーピングされていない場合の動作を示す例である。
【００６６】
初期状態として、図２３（ａ）の状態を仮定する。すなわち、最も古いセルＡは、出力グループ０行きで、２番目に古いセルＢは、出力グループ０に行きおよび出力ポート３行きで、３番目に古いセルＣは、出力ポート２行きで、４番目に古いセルＤは、出力ポート２行きである。
【００６７】
トランクグルーピングされた出力へ向かうセルの宛先情報は、グルーピンクされた出力ポートの両方のビットに１が書かれる。したがって、出力グループ０行きのセルの宛先情報は、“１１００”となる。
【００６８】
この状態から、出力グループ０、出力グループ０、出力ポート２、出力ポート３の順番にセルを出力した時の動作が示されている。
最初に、出力グループ０行きのセルを出力する場合の動作について説明する。出力グループ０行きの中で最も古いセルは、アドレス生成装置５の最下ユニットに記載されているセルである。したがって、最下ユニットが検索され、アドレス生成装置５からセル記憶装置２にアドレス０が転送され、セル記憶装置２からセルＡが出力され、これが出力ポート０から出力される。このとき、アドレス生成装置５の宛先情報レジスタ１１の出力グループ０に対応したビットがリセットされる（図２３（ｂ））。
【００６９】
次に、出力グループ０行きのセルを出力する場合の動作について説明する。出力グループ０行きのセルの中で最も古いセルは、アドレス生成装置５の下から２番目のカラムに記憶されているセルである。したがって、下から２番目のカラムが検索され、アドレス生成装置５からセル記憶装置２にアドレス１が転送されて、セル記憶装置２からセルＢが出力され、これが出力ポート１から出力される。これとき、アドレス生成装置５の宛先情報レジスタ１１の出力グループ０に対応したビットがリセットされる。（図２３（ｃ））。
【００７０】
次に出力ポート２行きのセルを出力する場合の動作について説明する。出力ポート２行きのセルの中で最も古いセルは、アドレス生成装置５の下から３番目のカラムに記憶されているセルである。したがって、下から３番目のカラムが検索され、アドレス生成装置５からセル記憶装置２にアドレス２が転送され、セル記憶装置２からセルＣが出力され、これが出力ポート２から出力される。このとき、アドレス生成装置５の宛先情報レジスタ１１の出力ポート２に対応したビットがリセットされる。（図２３（ｄ）。
【００７１】
次に、出力ポート３行きのセルを出力する場合の動作について説明する。出力ポート３行きのセルの中で最も古いセルは、アドレス生成装置５の下から２番目のユニットに記憶されているセルである。したがって、下から２番目のユニットが検索され、アドレス生成装置５からセル記憶装置２にアドレス１が転送され、セル記憶装置２からセルＢが出力され、これが出力ポート３から出力される。このとき、アドレス生成装置５の宛先情報レジスタ１１の出力ポート３に対応したビットがリセットされる（図２３（ｅ））。
【００７２】
この状態から、空いたユニットが詰められ、図２３（ｆ）の状態に変化する。このような動作を実現するためのアドレス生成装置５の１ユニットの構成例を図２４に示す。
【００７３】
この実施例は４入力４出力のセル交換装置４２のアドレス生成装置５の１例を表している。図の装置は２つのトランクグループを実現した例である。
トランクグループを行わないアドレス生成装置５とは、比較器のＣＯＭＰと宛先情報レジスタの制御信号を生成するデコーダＤＥＣの構成が異なる。
【００７４】
トランクグループを行わない場合の比較器の構成例を図２５に示す。図２５に示した構成は、ＡＮＤ回路４つとこの出力をＯＲ回路に入力させたものである。ＲＴＯ０，ＲＴＯ１，ＲＴＯ２，ＲＴＯ３，はそれぞれ、宛先情報レジスタの出力ポート０，１，２，３に対応したレジスタの出力であり、ＯＨ０，ＯＨ１，ＯＨ２，ＯＨ３は、それぞれ、出力すべきポートの番号を示す信号である。ＥＱは、このカラムに記憶されている宛先情報の中に出力すべき宛先と一致した宛先のセルが記憶されていることを示す信号である。例えば、出力ポート０行きのセルを出力する時は、ＯＨ０がＨレベルになる。このとき、ＲＴＯ０にＨが記憶されている、すなわち、０行きのセルが記憶されている場合は、ＥＱがＨになり、このユニットに０行きのセルが記憶されていることを示す。
【００７５】
トランクグループを行った場合の比較器の構成例を図２６に示す。この比較器は、０行きおよび１行きがグループ０としてグルーピングされており、２行きおよび３行きがグループ１としてグルーピングされている場合の構成例である。ＯＧ０，ＯＧ１は、それぞれ、出力すべきトランクグループの番号を示す信号である。例えば、トランクグループ０行きのセルを出力するときは、ＯＧ０がＨレベルになる。このとき、ＲＴＯ０またはＲＴＯ０がＨの時にトランクグループ０行きのセルが記憶されていることを示し、ＥＱがＨレベルになる。
【００７６】
トランクグループを行わない場合のデコーダの構成例を図２７に示す。図中において、ＳＨＩＦＴは、シフト動作モード時に該当するカラムにシフト動作をさせることを指示する信号であり、ＬＯＡＤは、データ入力モード時に該当するカラムに宛先情報を書き込むことを指示する信号であり、ＲＥＳＥＴは、出力モード時に該当するユニットに出力するセルがあり、出力ポートに対応したビットをリセットさせることを指示する信号であり、ＥＮＢは、宛先情報レジスタの書き込み許可信号であり、ＲＥＳ０，ＲＥＳ１，ＲＥＳ２，ＲＥＳ３は、それぞれ出力ポート０，１，２，３に対応したレジスタのリセット信号である。シフト動作時あるいは宛先情報入力時は、宛先情報レジスタのすべてのビットに書き込みを行うので、書き込み許可信号ＥＮＢがＨレベルになる。出力動作は、出力すべき宛先情報のビットのみをリセットする。例えば、出力ポート１行きのセルを出力したときは、出力ポート１に対応するビットのみをリセットするので、ＲＥＳ１がＨレベルになる。
【００７７】
トランクグループを行った場合のデコーダの構成例を図２８に示す。この例の場合、ＲＥＳ０は、出力ポート０またはトランクグループ０を出力するときにＨレベルになり、ＲＥＳ１は、出力ポート１またはトランクグループ０を出力するときにＨレベルになり、ＲＥＳ２は、出力ポート２またはトランクグループ１を出力するときにＨレベルになり、ＲＥＳ３は、出力ポート３またはトランクグループ１を出力するときにＨレベルになる。
【００７８】
このような比較器およびデコーダを用いることで、容易にトランクグループ機能を実現することが可能となる。
以下に第１実施例の第４変形例を説明する。この変形例はセル出力時のアドレス出力を並列に行う場合の例である。
【００７９】
前記した第１実施例及びその変形例ではセル出力時のアドレス出力は、シーケンシャルに行っていた。この方法では、すべての出力ポートにセルを読み出すためのアドレスを出力するのにＮ回の検索を行わなければならない。
【００８０】
第４変形例ではアドレス出力を並列に行うことを可能とするアドレス生成装置５の構成を説明する。
このアドレス生成装置５の構成を図２９に示す。
【００８１】
このアドレス生成装置５は、各出力ポートに対応した検索回路４０２と、それに接続された宛先情報レジスタユニットＲＴＲＵと、カラム制御装置ＣＣＵと、アドレスポインタレジスタＡＰＲと、カラム制御装置ＣＣＵとによって構成されている。
【００８２】
検索回路４０２は例えば第２変形例で述べた検索回路を用いる。
宛先情報レジスタユニットの構成を図３０に示す。ＲＯＵＴ（ｊ）は、出力ポートｊ行きのセルを出力したときにＨレベルになる。このときＲＴＲＵ（ｉ，ｊ）の値がＨであれば、検索回路Ａ（ｉ，ｊ）にＨを入力する。検索回路は、他のユニットからの値を用いて最も古いセルを検索する。検索結果はＳ（ｉ，ｊ）によって与えられる。Ｓ（ｉ，ｊ）は、ｉユニットより古いユニット（下方のユニット）にすでに出力するセルが存在したときにＨになり、そうでないときにＬになる。したがって、Ａ（ｉ，ｊ）の値がＨでＳ（ｉ，ｊ）の値がＬのとき、ｉカラムが最も古いユニットであることになる。ｉカラムのアドレスポイントレジスタの値ＡＰＲ（ｉ）が入力され、ｉユニットが最も古いセルであるときにＡＰＲＯ（ｉ）の値が出力すべきセルのアドレスとしてアドレス生成装置からセル記憶装置に転送される。そして、アドレスを出力したので、宛先情報レジスタの出力ポートｊに対応する宛先情報レジスタユニットの値はリセットされる。
【００８３】
入力モード時は、セレクタは、切り替え信号ＳＥＬによって、ＲＩＮ（ｊ）側に切り替えられ、カラム制御装置によって生成されるＥＮＢ（ｉ）信号によってＲＩＮ（ｊ）の値が書き込まれる。ＲＩＮは、入力されたセルの宛先情報を示す値である。
【００８４】
シフトモード時は、セレクタは、切り替え信号ＳＥＬによって、ＲＴＲＵ（ｉ，ｊ）側に切り替えられ、カラム制御装置によって生成されるＥＮＢ（ｉ）信号によって、ＲＴＲＵ（ｉ，ｊ）の値が書き込まれる。ＲＴ０は１段上のカラムの宛先情報レジスタの値（ＲＴＯ（ｉ＋１．ｊ））である。
【００８５】例として、図４６（ｃ）の状態から出力ポート０行きのセルを出力し、出力ポート行きのセルを出力する場合の動作を説明する。セル出力のときは、出力ポートに向かうセルの中で、最も古いセルが出力される。アドレス生成装置５内では、古い宛先情報は、図中の下方から到着順に記憶されている。まず、出力ポート０行きのセルを出力する場合の動作について説明する。出力ポート０行きのセルの中で最も古いセルは、最下ユニットに記憶されているセルである。したがって、最下ユニットのアドレスポインタの値０をセル記憶装置に転送する。セル記憶装置は送られてきたアドレス０に記憶されているセルＡを出力する。検索されたユニットの宛先情報レジスタは、´Ｎｕ１１´にリセットされる。また、同時に滞留時間カウンタ１０２の値は、´０´にリセットされる。アドレス生成装置５の内容は、図４７（ａ）のように変更される。次に出力ポート１行きのセルを出力する場合の動作について説明する。出力ポート０行きのセルを出力したので、アドレス生成装置５およびセル記憶装置２の内容は、図４７（ａ）のようになっている。この状態から出力ポート１行きのセルを出力するときは、下方より上方に出力ポート１に対応したレジスタの値が１であるユニットを検索する。この場合、下から２番目のユニットが選択される。アドレス生成装置５からセル記憶装置２に対し、最下部のユニットのアドレスポインタの値すなわち１が転送される。セル記憶装置２ではアドレス１に記憶されているセルＢが出力される。検索されたユニットの宛先情報レジスタ１０１は、´Ｎｕ１１´にリセットされる。また、同時に滞留時間カウンタ１０２の値は、´０´にリセットされる。したがって、出力ポート１行きのセルを出力した後では、それぞれの内容は図４７（ｂ）のように変更される。次にシフト動作について説明する。読みだし動作の後では、図４７（ｂ）のように途中に空きユニットが発生する。図４７（ｂ）では、下から１番目と下から２番目のユニットが空きである。シフト動作は、読みだし動作などによって生じた空きユニットを詰める動作である。シフト動作時は、空きユニットのアドレスポインタの値をバスを介して最上部のユニットに入力し、空きユニットより上のユニットの宛先情報レジスタの値、滞留時間カウンタ１０２の値、アドレスポインタレジスタ１０６の値を下へシフトする。
【００８６】
シフトモード時は、自ユニットが空きであるか、あるいは自ユニットより古いカラムで空きが検出されたときにシフト動作を行うので、宛先情報レジスタとアドレスポインタレジスタに隣接したカラムの値を書き込む。
【００８７】
このような動作を行うためのカラム制御装置の構成を図３１に示す。
図中において、ＩＭは、入力モードであることを示す信号、ＳＭは、シフトモードであることを示す信号、ＲＴＯ（ｉ，ｊ）は、ｉカラム目の宛先情報レジスタの出力ポートｊに対応するビットの出力値、ＡＰＥ（ｉ）は、アドレスポインタの出力レポートｊに対応するビットの出力値、ＡＰＥ（ｉ）は、アドレスポイタレジスタの書き込み許可信号、ＡＰＲＯ（ｉ）は、アドレスポインタレジスタの値、ＥＮＢ（ｉ）は、宛先情報レジスタの書き込み許可信号、Ａ（ｉ）は、検索回路５１の出力である。
【００８８】
このように、検索回路を複数持つことで、出力時のアドレス出力を並列に行うことが可能となり、アドレス生成の動作速度を向上させることができる。
以下に本発明の第５変形例を説明する。
【００８９】
ＡＴＭ通信では、いろいろな品質のセルが多重されてセル交換装置に入力される。各品質クラスごとに要求された品質を保証するために、セル交換装置には、優先制御機能が必要される。
【００９０】
優先制御機能は、セルに付与された優先クラス識別子によって、特定の優先クラスを優先的に出力する機能である。
図３２を用いて、優先制御機能を実現するためのアドレス生成装置の動作を説明する。
【００９１】
この図において、Ｐは、優先クラスを表す値である。
アドレス生成装置およびセル記憶装置が、図３２（ａ）の状態にあったとする。すなわち、最も古いセルＡは、アドレス０に記憶されており、その出力は、出力ポート０，１，２で、優先クラスは、０である。２番目に古いセルＢは、アドレス１に記憶されており、その出力先、出力ポート１，３で、優先クラスは、１である。３番目に古いセルＣはアドレス２に記憶されており、その出力先は、出力ポート０で、優先クラスは、１である。
【００９２】
図中において、優先クラスは、０と１が書かれているが、この例では、１が優先されるものとする。
この状態から出力ポート０行き、出力ポート１行き、出力ポート２行きのセルを順番に出力する場合について説明する。
【００９３】
まず、出力ポート０行きのセルを出力する場合の動作について説明する。出力ポート０行きのセルは、１番下のカラムと下から３番目のカラムに記憶されている。１番下のカラムのセルの優先クラスは、０であり、下から３番目のセルの優先クラスは、１である。したがって、この場合、下から３番目のカラムのセルが優先的に出力される。下から３番目のセルを出力した後では、アドレス生成装置およびセル記憶装置の内容は、図３２（ｂ）のように変化する。
【００９４】
次に、主力ポート１行きのセルを出力する場合の動作について説明する。出力ポート１行きのセルは、１番下のユニットと下から２番目のカラムに記憶されている。１番下のユニットセルの優先クラスは、０であり、下から２番目のセルの優先クラスは、１である。したがって、この場合、下から２番目のユニットのセルが優先的に出力される。下から２番目のセルを出力した後では、アドレス生成装置およびセル記憶装置の内容は、図３２（ｃ）のように変化する。
【００９５】
次に、出力ポート２行きのセルを出力する場合の動作について説明する。出力ポート１行きのセルは、１番下のカラムに記憶されている。１番下のユニットのセルの優先クラスは、０であるが、優先クラスが１であるセルが他に記憶されていないので、このセルが選択される。したがって、この場合、１番下のユニットのセルがし出力される。アドレス生成装置および記憶装置の内容は、図３２（ｄ）のように変化する。
【００９６】
以上のような動作を実現するためのアドレス生成装置の構成を図３３に示す。この装置は、優先情報レジスタＰＲＲと宛先情報レジスタＲＴＲとカラム制御装置ＣＣＵとアドレスポインタレジスタとで構成されるアドレス生成ユニットを複数接続したものと、検索回路と、各優先クラスに対応した検索回路から出力されるアドレスポインタの値（ＡＰＯ）から最も優先度の高いクラスの値を選択するためのセレクタと、各検索回路から出力されるＦＩＮＤの値から優先度の最も高いクラスの値をデコードするデコーダとで構成されている。
【００９７】
宛先情報レジスタおよびアドレスポインタレジスタの構成は、第１実施例で述べたものと同じ構成である。検索回路は第３変形例で述べた検索回路が使用できる。検索回路の個数は、優先クラスの個数と同じである。
【００９８】
優先情報レジスタユニット６０ａ…６０ｋからなる優先情報レジスタの構成を図３４に示す。優先情報レジスタは、図３５に示される優先情報レジスタユニット６０をＫ個並べたものである。Ｋは優先クラスを表示するのに必要なビット数である。優先クラスの個数をＰとすると、Ｋはｌｏｇ_２ Ｐ以上必要である。優先情報レジスタは、図３５に示すようにセレクタ６３とフリップフロップ６２で構成されている。セレクタ６３は、セルに付加された優先情報を入力するための優先情報入力バスからの入力と隣接する優先情報レジスタからの優先情報の切り替えをカラム制御装置の指示によって行う。フリップフロップ６２はそのユニットに記憶されているセルに該当する値が記憶されている。
【００９９】
カラム制御装置の構成を図３６に示す。このカラム制御装置は、優先クラスが０と１の２クラスの場合の例のものである。
図中において、ＣＯＭＰは、宛先情報レジスタに記憶されいてる宛先情報の中にＲＯＵＴで示される出力すべき宛先があるかどうかを調べる比較器、ＥＭＰＴＹは、宛先情報レジスタに有意な情報が記憶されているかどうかを調べる有無判定器、ＳＥＬは、セレクタであり、また、ＲＳは、宛先情報レジスタの特定の１ビットに対しリセットを指示する信号、ＥＮは、優先情報レジスタおよび宛先情報レジスタの書き込み許可信号、ＳＬは、優先情報レジスタおよび宛先情報レジスタの入力切り替えを指示する信号、ＲＯは、宛先情報レジスタの出力値、ＰＯは、優先情報レジスタの出力値、ＡＥは、アドレスポインタレジスタの書き込み許可信号、Ｓ０は、優先クラス０に対応した検索回路の出力信号でこのユニットより下方のユニットに有意なセルが記憶されいることを示す信号、Ａ０は、優先クラス０に対応した検索回路の入力信号でこのユニットに有意なセルが記憶されていることを示す信号、Ｓ１は、優先クラス１に対応した検索回路の出力信号でこのユニットより下方のユニットに有意なセルが記憶されていることを示す信号、Ａ１は、優先クラス１に対応した検索回路の入力信号でこのユニットに有意なセルが記憶されていることを示す信号、ＲＯＵＴは、出力すべきセルの出力ポートを指示する信号、ＯＭは、出力モードであることを示す信号、ＩＭは、入力モードであることを示す信号、ＳＭは、シフトモードであることを示す信号、ＰＯＵＴは、検索されたセルの中で、最も優先度の高い優先クラスを示す信号である。
【０１００】
入力モードおよびシフトモード時の動作は、第１実施例および前記した変形例と同じなので省略する。ここでは、出力モード時の動作について説明する。
セルを出力する場合は、ＲＯＵＴに出力する出力ポートの値が示される。各ユニットのカラム制御装置は、この値と各ユニットに記憶されている宛先情報レジスタの値を比較する。比較結果がＥＱによって示され、もし、そのカラムの宛先情報レジスタに、出力すべきポートの値のセルが記憶されていた場合はＥＱの値は、１（Ｈレベル）になる。この値がクラス０対応の検索回路の入力Ａ０に入力される。このユニットに優先クラス１のセルが記憶されていた場合は、ＥＱの値と優先クラスが１であることを示す信号の論理積が、クラス１対応の検索回路に入力Ａ１に入力される。各クラスの検索結果は、それぞれ、Ｓ０，Ｓ１に示される。Ｓ０の値は、このユニットより下方のユニットに記憶されているセルの中で出力するポートに等しいセルがあることを示す。すなわち、Ｓ０の値が０（Ｌレベル）であるならば、このユニットより下方のユニットには、出力するポートに等しい宛先のセルがないことを示し、Ｓ０の値が１（Ｈレベル）であるならば、このユニットより下方のユニットに出力するポートに等しい宛先のセルがすでに存在することを示す。また、Ｓ１の値は、優先クラス１に対応した検索回路の出力で、優先クラス１のセルに対して、このユニットより下方のユニットに出力するポートに等しい宛先のセルがすでに存在することを示す。したがって、Ａの値が１で、Ｓの値が０のときに、このユニットに記憶されているセルが出力されるセルである。
【０１０１】
また、ＰＯＵＴは、出力する出力ポートに一致したセルの中で最も優先度の高い優先クラスが示される。優先クラス０のユニットが検出されても、他に優先クラスの高いセルがあった場合には、そのユニットは選択されない。これは、ＰＯＵＴによって知ることができる。したがって、ＰＯＵＴによって示される値と同じ優先クラスの検索結果からの出力値によって出力されるセルが記憶されているユニットが選択される。この結果より、宛先情報レジスタの出力ポートに対応したビットがリセットされる。
【０１０２】
このような構成のアドレス生成装置を用いることで、優先制御機能を実現できる。
また、図３７に、検索回路を優先クラスの個数＋１個用いた場合のアドレス生成装置の例を示す。
【０１０３】
この例のアドレス生成装置は、各優先クラスの出力用の検索回路と、入力モードおよびシフトモード時の検索を行う検索回路を有している。
このアドレス生成装置に用いられるカラム制御装置の構成を図３８に示す。
【０１０４】
図中において、ＣＯＭＰは、宛先情報レジスタに記憶されている宛先情報の中にＲＯＵＴで示される出力すべき宛先があるかどうかを調べる比較器、ＥＭＰＴＹは、宛先情報レジスタに有意な情報が記憶されているかどうかを調べる有無判定器、ＳＥＬは、セレクタ、ＤＥＣは、優先情報の値を優先クラスごとにデコードするデコーダであり、また、ＲＳは、宛先情報レジスタの特定の１ビットに対しリセットを指示する信号、ＥＮは、優先情報レジスタおよび宛先情報レジスタの書き込み許可信号、ＳＬは、優先情報レジスタおよび宛先情報レジスタの入力切り替えを指示する信号、ＲＯは、宛先情報レジスタの出力値、ＰＯは、優先情報レジスタの出力値、ＡＥは、アドレスポインタレジスタの書き込み許可信号、Ｓ０は、優先クラス０に対応した検索回路の出力信号でこのユニットより下方のユニットに有意なセルが記憶されていることを示す信号、Ａ０は、優先クラス０に対応した検索回路の入力信号でこのユニットに有意なセルが記憶されていることを示す信号、Ｓ１は、優先クラス１に対応した検索回路の出力信号でこのユニットより下方のユニットに有意なセルが記憶されていることを示す信号、Ａ１は、優先クラス１に対応した検索回路の入力信号でこのユニットに有意なセルが記憶されていることを示す信号、Ｓ２は、優先クラス２に対応した検索回路の出力信号でこのユニットより下方のユニットに有意なセルが記憶されていることを示す信号、Ａ２は優先クラス２に対応した検索回路の入力信号でこのユニットに有意なセルが記憶されていることを示す信号、Ｓは、入力モードおよびシフトモード時に使用する検索回路の出力信号でこのカラムより下方のユニットに有意なセルが記憶されていることを示す信号、Ａは、入力モードおよびシフトモード時に使用する検索回路の入力信号でこのユニットに有意なセルが記憶されていることを示す信号、ＲＯＵＴは、出力すべきセルの出力ポートを指示する信号、ＯＭは、出力モードであることを示す信号、ＩＭは、入力モードであることを示す信号、ＳＭは、シフトモードであることを示す信号、ＰＯＵＴは、検索されたセルの中で、最も優先度の高い優先クラスを示す信号である。
【０１０５】
このカラム制御装置は、３クラスの優先クラスに対応した場合の例であるが、任意の数の優先クラスに対応させることは容易に実現できる。
次に、セルバッファがいっぱいになり、セルを廃棄しなければならない時の優先制御、すなわち、廃棄優先を行うためのアドレス生成措置の例を述べる。
【０１０６】
優先制御の方法の一つに、セルバッファ内のセル数にしきい値を定め、これを越えた場合に、低優先のセルを廃棄する方法がある。
この動作を実現するためのアドレス生成装置の構成を図３９に、カラム制御装置の構成を図４０に示す。この装置では、ＰＲＯがＨのときに優先的に廃棄されるものとする。ＤＭは、セルの廃棄を行うモードを示す信号である。セル廃棄モード時には、ＰＲＯがＨであるものが検索される。この例の装置では、下（古いセル）から検索されるが、上（新しいセル）から検索を行う検索回路を用いることも可能である。下方から検索を行って最初に検索されたユニットの宛先情報は、消去され、アドレスポインタの値は、最上部のカラムに移動される。
【０１０７】
セル廃棄を指示する信号ＤＭは、制御装置から送られるタイミング信号が、セル廃棄モードであり、しきい値を越えたときにＨになる。
また、入力されたセルの優先情報の値を判断してから廃棄するセルの個数を決定することも可能である。
【０１０８】
さらに、このアドレス生成装置と図３３、図３７に示される装置と組み合わせることも可能である。
これらの構成のアドレス生成装置を用いることで、容易に優先制御機能を実現することが可能となる。
【０１０９】
以下に本発明の第２実施例を説明する。
図４３は第２実施例の全体構成図である。セル交換装置は、入力されたセルを多重する多重装置１と、多重されたセルを記憶するセル記憶装置２と、多重されたセルを分離する分離装置３と、セル記憶装置２のアドレスを制御するアドレス制御装置４とで構成されている。
【０１１０】
アドレス制御装置４は、セル記憶装置２に記憶されたセルの読みだしアドレスおよび書き込みアドレスを生成するアドレス生成装置５と、アドレス生成装置５を制御する制御装置６とで構成されている。
【０１１１】
図４３で示されるセル交換装置の動作について説明する。
入力ポートから入力されたセルは多重装置１によって多重される。このとき、セル付与された宛先情報をアドレス生成装置５へ転送する。アドレス生成装置５では、多重装置１から転送された宛先情報からセルの書き込みアドレスを生成し、セル記憶装置２へ転送する。セル記憶装置２では、多重装置１から転送された多重化されたセルをアドレス生成装置５で生成された書き込みアドレスに記憶する。
【０１１２】
セルを出力するときは、アドレス生成装置５は、読みだしアドレスを生成する。生成された読みだしアドレスは、セル記憶装置２へ転送される。セル記憶装置２では、アドレス生成装置５で生成された読みだしアドレスに記憶されていたセルを出力し、分離装置３へ転送する。分離装置３では、セル記憶装置２から転送された多重化されたセルを分離し、出力ポートへ出力する。
【０１１３】
アドレス生成装置５の構成を図４５に示す。アドレス生成装置５は、宛先情報レジスタ１０１と、アドレスポインタレジスタ１０６と、滞留時間カウンタ１０２と、カラム制御装置１０３とで構成されるアドレス生成ユニット１０７を図４３に示されるように接続したものである。
【０１１４】
アドレス生成装置５において、アドレス生成ユニット１０７の位置は、セルの到着順序を意味する。図４５に示された例では、下方にあるものほど古いセルであることを意味している。すなわち、入力されたセルの宛先情報は、到着順にアドレス生成ユニット１０７の下から格納される。また、セルを出力することによって宛先情報に空き領域ができると、宛先情報レジスタ１０１、および、アドレスポインタレジスタ１０６が下方に向かってシフトしていくように接続されているので、下方にあるものほど古い情報であることを意味する。
【０１１５】
宛先情報レジスタ１０１は、宛先情報抽出装置から転送された宛先情報を記憶するレジスタである。
アドレスポインタレジスタ１０６は、セルの記憶されているアドレスを記憶するレジスタである。アドレスポインタレジスタ１０６の各々は、セル記憶装置２のアドレスに１対１に対応するように初期化されている。例えば、セルの記憶されるアドレスが０〜Ｍ−１であった場合、アドレスポインタレジスタ１０６の値は、図４４の例のようにそれぞれが、０〜Ｍ−１に初期化されている。
【０１１６】
滞留時間カウンタ１０２はセル交換装置内に記憶されているセルの滞留時間を計数するためのカウンタである。
カラム制御装置１０３は、制御装置から転送される制御情報をもとに、宛先情報レジスタ１０１、アドレスポインタレジスタ１０６および滞留時間カウンタ１０２の制御を行うための装置である。
【０１１７】
アドレス生成装置５の動作について説明する。
セル記憶装置２は０，１，２…，Ｍ−１というアドレス空間を持つものとする。ここで、Ｍはセル記憶装置２に記憶できるセルの個数である。
【０１１８】
アドレス生成装置５およびセル記憶装置２が図４４のように初期化されているものとする。
アドレス生成装置５には、宛先情報とアドレスポインタレジスタ１０６の値と滞留時間カウンタ１０２の値が対として記憶されており、セル記憶装置２には、セルが記憶される。図中で“−”は、内容が不定であることを意味する。
【０１１９】
初期状態では、セルは、不定であるのですべてに“−”が記述されている。
図の例では、アドレスポインタレジスタ１０６の値は、下方から順番に０，１，２，…Ｍ−１，というように順序よく記憶されている。初期値は、セル記憶装置２のアドレスとアドレスポインタレジスタ１０６の値が１対１に対応していれば順序関係は、どんなものでも良い。
【０１２０】
宛先情報は、セルが無いことを示す´Ｎｕ１１´が記憶されている。
まず、書き込みアドレスを出力するときの動作について説明する。
セルがセル交換装置７に入力され、セルバッファへ書き込みを行うときは、アドレス生成装置５の空きである。（宛先情報の値が´Ｎｕ１１´であるか、または、滞留時間カウンタ１０２の値が０である）ユニットの最下方のユニットに、セルに付加された宛先情報が記憶され、滞留時間カウンタ１０２の値が´１´にセットされ、そのユニットのアドレスポインタの値がセル記憶装置２に転送され、そのアドレスに入力されたセルが書き込まれる。
【０１２１】
例として、初期状態から、出力ポート０行きのＡというセルが入力され、次に、出力ポート１行きのＢというセルが入力され、その後、出力ポート０行きのＣというセルが入力された場合の動作を説明する。
【０１２２】
まず、セルＡが入力された場合の動作について説明する。
アドレス生成装置５には、´０´という宛先情報が転送される。アドレス生成装置５に送られた宛先情報は、宛先情報レジスタ１０１の下方から詰めて書き込まれる。初期状態では、宛先情報が１つも書き込まれていないので、入力された宛先情報は、最下方のカラムに記憶される。書き込まれたカラムのアドレスポインタレジスタ１０６の値がセルの書き込みアドレスになる。したがって、セルＡは、アドレス０に記憶される。このとき、滞留時間カウンタ１０２の値が´１´にセットされる。宛先情報およびセルが書き込まれた後の状態を図４６（ａ）に示す。
【０１２３】
次に、宛先情報として´１´という値を持つセルＢが入力されたときの動作を説明する。
アドレス生成装置５には、´１´という値が転送され、宛先情報が空いているるユニットの最下方に記憶される。アドレス生成装置５には、すでに１つの宛先情報が書き込まれているので下から２つ目のユニットの宛先情報レジスタ´１´という値が書き込まれる。このとき、滞留時間カウンタ１０２の値が´１´にセットされる。Ｂというセルは、このユニットのアドレスポインタレジスタ１０６の値が示すアドレス、すなわち、アドレス１に書き込まれる。宛先情報およびセルが書き込まれた後の状態を図４６（ｂ）に示す。
【０１２４】
次に宛先情報として´０´という値を持つセルＣが入力されたときの動作を説明する。
アドレス生成装置５には´０´という値が転送され、宛先情報が空いているユニットの最下方に記憶される。アドレス生成装置５には、すでに２つの宛先情報が書き込まれているので下から３つ目のユニットの宛先情報レジスタ１０１に´０´という値が書き込まれる。このとき、滞留時間カウンタ１０２の値が´１´にセットされる。Ｃというセルは、このカラムのアドレスポインタレジスタ１０６の値が示すアドレス、すなわち、アドレス２に書き込まれる。宛先情報およびセルが書き込まれた後の状態を図４６（ｃ）に示す。
【０１２５】
次に、読みだしアドレスを出力するときの動作を説明する。
セルをセルバッファから読みだし、セル交換装置から出力するときは、アドレス生成装置５から、宛先情報レジスタ１０１の内容が、出力する出力ポート番号と一致するカラムを下方から上方へ検索していき、最初に一致したカラムのアドレスポインタの値をセルバッファに転送し、そのアドレスに記憶されているセルを出力する。このとき、検索されたカラムの宛先情報の値は´Ｎｕ１１´にリセットされ、滞留時間カウンタ１０２の値は´０´にリセットされる。
【０１２６】
例として、図４６（ｃ）の状態から出力ポート０湯のセルを出力し、出力ポート行きのセルを出力する場合の動作を説明する。セル出力のときは、出力ポートに向かうセルの中で、最も古いセルが出力される。アドレス生成装置５内では、古い宛先情報は、図中の下方から到着順に記憶されている。
【０１２７】
まず、出力ポート０行きのセルを出力する場合の動作について説明する。
出力ポート０行きのセルの中で最も古いセルは、最下ユニットに記憶されているセルである。したがって、最下ユニットのアドレスポインタの値０をセル記憶装置に転送する。セル記憶装置は送られてきたアドレス０に記憶されているセルＡを出力する。
【０１２８】
検索されたユニットの宛先情報レジスタは、´Ｎｕ１１´にリセットされる。また、同時に滞留時間カウンタ１０２の値は、´０´にリセットされる。アドレス生成装置５の内容は、図４７（ａ）のように変更される。
【０１２９】
次に出力ポート１行きのセルを出力する場合の動作について説明する。
出力ポート０行きのセルを出力したので、アドレス生成装置５およびセル記憶装置２の内容は、図４７（ａ）のようになっている。
【０１３０】
この状態から出力ポート１行きのセルを出力するときは、下方より上方に出力ポート１に対応したレジスタの値が１であるユニットを検索する。この場合、下から２番目のユニットが選択される。アドレス生成装置５からセル記憶装置２に対し、最下部のユニットのアドレスポインタの値すなわち１が転送される。セル記憶装置２ではアドレス１に記憶されているセルＢが出力される。
【０１３１】
検索されたユニットの宛先情報レジスタ１０１は、´Ｎｕ１１´にリセットされる。また、同時に滞留時間カウンタ１０２の値は、´０´にリセットされる。したがって、出力ポート１行きのセルを出力した後では、それぞれの内容は図４７（ｂ）のように変更される。
【０１３２】
次にシフト動作について説明する。
読みだし動作の後では、図４７（ｂ）のように途中に空きユニットが発生する。図４７（ｂ）では、下から１番目と下から２番目のユニットが空きである。シフト動作は、読みだし動作などによって生じた空きユニットを詰める動作である。
【０１３３】
シフト動作時は、空きユニットのアドレスポインタの値をバスを介して最上部のユニットに入力し、空きユニットより上のユニットの宛先情報レジスタの値、滞留時間カウンタ１０２の値、アドレスポインタレジスタ１０６の値を下へシフトする。
【０１３４】
例として図４７（ｂ）の状態から空きユニットを詰めるときの動作を説明する。
最初に、下から１番目のユニットを詰めるときの動作を説明する。
【０１３５】
シフト動作時は、下方から空きユニットを検索し、最初に発見された空きユニットのアドレスポインタの値をアドレスポインタ出力バスに出力する。またそのユニットより上にあるユニットの宛先情報、滞留時間カウンタ１０２、アドレスポインタレジスタ１０６の値は、それぞれ１段下のユニットへシフトされ、最上部のユニットへは、アドレスポインタ出力バスに出力されたアドレスポインタの値が入力される。したがって、図４７（ｂ）の場合、１番下のユニットが空きユニットであるので、１番下のユニットのアドレスポインタの値が最上部のユニットに入力され、２番目より上のユニットの宛先情報、滞留時間カウンタ１０２、アドレスポインタレジスタ１０６の値が１段下のユニットにシフトされ、図４８（ａ）の状態になる。図４８（ａ）の状態では、また、１番下のユニットが空きユニットであり、このユニットも詰められなければならない、このユニットが詰められた後では、図４８（ｂ）のように変化する。すなわち最下ユニットのアドレスポインタの値１が最上部のユニットに移され、２番目以上のユニットの値が１段下のユニットに移される。この動作を繰り返すことで、空きユニットがなくなり、バッファに記憶されているセルに対応する宛先情報、滞留時間カウンタ１０２、アドレスポインタレジスタ１０６値が下に詰められて記憶されるようになる。
【０１３６】
次に滞留時間カウンタ１０２のカウントアップ動作について説明する。空でないユニットの滞留時間カウンタ１０２の値は、セルが入力されると´１´にセットされる。その後は、周期的にカウンタの値を増加していく。例えば、１セルサイクルが終了する毎にカウンタの値を１づつ増加していく。
【０１３７】
例として、図４９（ａ）に示されるような状態から次のセルサイクルで、出力ポート１行きのセルＥが入力され、出力ポート１行きのセルが出力された場合の変化を図４９（ｂ）に示す。
【０１３８】
前のセルサイクルの終了時にカウンタの値はそれぞれ１づつインクリメントされている。図４９（ａ）の下から２番目のユニットに記憶されていたセルは、出力され、図４９（ｂ）の下から４番目に新たに入力されたセルが記憶されている。 同様に、図４９（ｂ）の状態から次のセルサイクルで、出力ポート１行きのセルＦが入力され、出力ポート０行きのセルが出力された場合の変化を図４９（ｃ）に示す。
【０１３９】
つまり、図４９（ａ）の状態では、Ａ，Ｂ，Ｃ，Ｄのセルが入力されており、次のセルサイクル（図４９（ｂ））でセルＢが出力され、セルＥが入力され次のセルサイクル（図４９（ｃ））で、セルＡが出力され、セルＦが入力されている。
【０１４０】
したがって、セルＣ、セルＤは、３セルサイクルの間、セル交換装置に滞留しており、セルＥは、２セルサイクルの間、滞留しており、セルＦは、１セルサイクルの間、滞留している。
【０１４１】
次にセル廃棄動作について説明する。セル交換装置内に滞留している時間が定められた値より大きくなったとき、帯域の有効利用をするために、そのセルは、廃棄されなければならない。滞留時間の大きいセルを廃棄する動作がセル廃棄動作である。
【０１４２】
セル廃棄動作のときは、滞留時間カウンタ１０２の値と滞留時間の上限値との比較を行い、滞留時間カウンタ１０２の値が上限値より大きかった場合は、廃棄される。このとき、宛先情報レジスタの値は´Ｎｕ１１´に、カウンタの値は´０´にリセットされる。このように廃棄されたユニットは、シフト動作時に詰められる。
【０１４３】
次に宛先情報レジスタの構成について説明する。
宛先情報レジスタユニット１０１ａ，１０１ｂ…１０１Ｎからなる宛先情報レジスタ１０１の構成を図４８に示す。宛先情報レジスタ１０１は、図５１に示される宛先情報レジスタユニットをＮ個並べたものである。
【０１４４】
宛先情報レジスタユニットは図５１に示されるように、セレクタ１１０とフリップフロップ１１１で構成されている。
図中において、ＳＩＮは、シフト動作時の宛先情報入力、ＲＩＮは、セル入力時の宛先情報入力、ＲＳＬは、ＲＩＮとＳＩＮの切り替え信号、ＲＴＯは、フリップフロップ１１１の出力、ＲＲＳは、フリップフロップ１１１のリセット信号、ＲＷＥは、フリップフロップ１１１の書き込み許可信号である。
【０１４５】
セレクタ１１０は、カラム制御装置からの指示にしたがって、入力バスからの信号ＲＩＮと隣接する宛先情報レジスタからの信号ＳＩＮ切り替えを行う。フリップフロップ１１１は、カラム制御装置からの指示にしたがって、セレクタ１１０によって切り替えられた信号を記憶する。
【０１４６】
セル入力のときは、セレクタ１１０は、入力バスからの信号を出力するようにカラム制御装置に指示される。セル入力でないときは、セレクタ１１０は、ＳＩＮを出力するように指示される。
【０１４７】
次にアドレスポインタレジスタ１０６の構成について説明する。
アドレスポインタレジスタ１０６の構成を図５２に示す。アドレスポインタレジスタ１０６は、図５２に示されるアドレスポインタレジスタユニット１０６ａ、１０６ｂ…１０６ＬをＬ個並べたものである。
【０１４８】
アドレスポインタレジスタユニットは、アドレスの値を記憶するフリップフロップ１１２と、アドレスの値をアドレスポインタ出力バスへ出力する制御を行うトライステートバッファ１１３とで構成される。
【０１４９】
図中において、ＳＩＮは、シフト動作時のアドレスポインタ入力、ＡＰＯは、フリップフロップ１１２の出力、ＡＯＥは、バスヘの出力許可信号、ＡＷＥは、フリップフロップ１１２の書き込み許可信号である。
【０１５０】
フリップフロップ１１２への書き込みおよび、トライステートバッファ１１３の出力制御は、カラム制御装置によって行われる。
滞留時間カウンタ１０２、図５４に示されるような構成を持つ。すなわち、滞留時間カウンタユニットＣＴＲＵをＫ個接続したものである。対流時間カウンタユニットは、図５５に示されるセレクタ１１４とフリップフロップ１１５の構成を持つ。
【０１５１】
滞留時間カウンタユニットは図７０の論理表を満たすように設計されている。すなわち、リセット信号ＲＳが“Ｈ”の場合は、他の入力に依存せずにフリップフロップ１１５の出力値Ｑは、“Ｌ”にセットされ、ＲＳが“Ｌ”で、かつ、ロード信号ＬＤが“Ｈ”の場合は、データ入力ＤＩの値がＱにセットされ、ＲＳとＬＤが“Ｌ”で、かつ、インクリメント信号ＩＣが“Ｈ”の場合、フリップフロップ１１５に記憶された値の反転信号がセットされる。
【０１５２】
このような滞留時間カウンタユニットを図５４のように接続するＫビットの２進カウンタを構成することができる。
本実施例では、カウント動作とリセット動作とロード動作ができればどのような構成のカウンタを用いても良い。
【０１５３】
カウント動作とは、インクリメント信号がイネーブルになったときにカウンタの値を１増加する動作で、リセット動作は、リセット信号がイネーブルになったときにカウンタの値を０にリセットする動作で、ロード動作は、ロード信号がイネーブルになったときにデータ入力ＡＤＩの値をカウンタにセットする動作である。
【０１５４】
次にカラム制御装置１０３の構成を図５６に示す。
カラム制御装置１０３の動作を説明する。
セル入力時は、該当するユニットより下方のユニットに対応するアドレスにセルが記憶されていて、自ユニットに対応するアドレスにセルが記憶されていなかった場合、入力バスから宛先情報レジスタに宛先情報を書き込み、カウンタの値を“０”から“１”にインクリメントし、アドレスポインタレジスタの値をアドレスポインタ出力バスに出力する。
【０１５５】
セル入力時は、制御装置６から転送される出力すべき宛先情報の値と、宛先情報レジスタに記憶されている宛先情報の値を比較し、一致した場合で、且つ、該当するユニットより下方のユニットで検出されていない時にアドレスポインタレジスタに記憶されている値をアドレスポインタレジスタ出力バスに出力する。このとき、宛先情報レジスタ１０１および滞留時間カウンタ１０２の値は、それぞれ、“Ｎｕｌｌ”、“０”にリセットされる。
【０１５６】
シフト動作時は、下方のユニットより、空きユニットであるユニットを検索し、検索された空きユニットのアドレスポインタの値をアドレスポインタ出力バスに出力し、同時に、そのユニットより上のユニットの値をそれぞれ、１段下のユニットにシフトし、最上段のユニットには、アドレスポインタ出力バスの値を入力する。
【０１５７】
カウントアップ動作時は、滞留時間カウンタ１０２の値を１増加する。
セル廃棄動作時は、滞留時間カウンタ１０２の値と、滞留時間の上限値との比較を行い、滞留時間カウンタ１０２の値が上限値より大きかった場合に、宛先情報レジスタ１０１および滞留時間カウンタ１０２の値をそれぞれ“Ｎｕｌｌ”，“０”にリセットする。
【０１５８】
これらの動作を実現するためのカラム制御装置１０３の詳細な構成の例を図５６に示す。
図中において、ＯＭは、出力動作モードであることを示す信号、ＩＭは、入力動作モードであることを示す信号、ＳＭは、シフト動作モードであることを示す信号、ＣＭは、カウントアップ動作モードであることを示す信号、ＤＭは、セル廃棄動作モードであることを示す信号、ＲＯＵＴは、出力する出力ポートの値、ＣＤＥＬは、滞留時間の上限の値、ＲＴＯは、宛先情報レジスタ１０１の値、ＣＴＯは、滞留時間カウンタ１０２の値、ＲＷＥは、宛先情報レジスタ１０１の書き込み許可信号、ＲＳＬは、宛先情報レジスタ１０１の入力切り替え信号、ＲＲＳは、宛先情報レジスタ１０１のリセット信号、ＡＷＥは、アドレスポインタレジスタ１０６の書き込み許可信号、ＡＯＥは、アドレスポインタレジスタ１０６の出力許可信号、ＣＬＤは、滞留時間カウンタ１０２のロード信号、ＣＲＳは、滞留時間カウンタ１０２のセット信号、ＣＩＣは、滞留時間カウンタ１０２のインクリメント信号、ＦＤＩは、検索を行うときに、下方のユニットですでに検索されたことを示す信号、ＦＤＯは、検索を行う時に、そのユニットを含む下方ユニットですでに検索されたことを示す信号、ＥＱは、宛先情報レジスタ１０１の値と出力する出力レポートの値が等しいことを示す信号、ＧＥは、滞留時間カウンタ１０２の値が、滞留時間の上限値以上であることを示す信号である。また、ＣＯＭＰは、比較を行う回路、ＥＭＰＴＹは、宛先情報に記録されている内容が“Ｎｕｌｌ”であることを検出する回路である。
【０１５９】
以上のような構成のアドレス生成装置５を用いることにより、滞留時間の大きいセル交換装置内で廃棄することができ、帯域の有効利用を行うことが可能となる。
【０１６０】
以下に第２実施例の第１変形例を説明する。
第１変形例では図５７に示すように、ＡＴＭ交換装置９５ａ，９５ｂ，９５ｃ，９５ｄを多段に接続した場合に、セルに滞留時間を記録する領域（以後、滞留時間フィールドと呼ぶ）を設け、各ＡＴＭ交換装置９５ａ，９５ｂ，９５ｃ，９５ｄでは、セルに書き込まれた滞留時間と、各ＡＴＭ交換装置９５ａ，９５ｂ，９５ｃ，９５ｄで計数された滞留時間を加算して、滞留時間フィールドに書き込み行うＡＴＭ交換装置９５について述べる。
【０１６１】
滞留時間フィールドに、ＡＴＭ交換装置９５で計数された滞留時間を加算するために、セル交換装置９５の構成は、図５８（ａ）、（ｂ）のようになる。図５８（ａ）に示されるＡＴＭ交換装置は、セル記憶装置２と分離装置３の間に滞留時間加算装置５０を付加したもので、図５８に示されるＡＴＭ交換装置は、分離装置３の出力に滞留時間加算装置５０ａ…５０ｎを付加したものである。
【０１６２】
このような構成のＡＴＭ交換装置に使用されるアドレス生成装置５は、図５９に示されるように、滞留時間カウンタ１０２の値を出力するための滞留時間出力バス１２７が設けられる。このバス１２７には、セル出力時に選択されたユニットの滞留時間カウンタ１０２の値が出力され、滞留時間加算装置へと転送される。滞留時間出力バスへの出力制御は、各ユニットの制御装置１０３によってなされる。また、滞留時間カウンタ１０２は、滞留時間カウンタ１０２の値を滞留時間出力バスへ出力するために、図６０に示される構成をとる。滞留時間カウンタ１０２は、図６０に示されるように、図６１に示される滞留時間カウンタユニット（セレクタ１３０とフリップフロップ１３１から構成される）をＫ個接続したものである。滞留時間カウンタユニットは、図５５に示される滞留時間カウンタユニットにバスへ出力するためのトライステートバッファを接続したものである。このような構成の滞留時間カウンタ１０２を制御するために、カラム制御装置１０３は図６２の構成を取る。図中の記号は、第２実施例で説明した図５６と同じであるが、ＣＯＥが、追加されている。ＣＯＥは、滞留時間カウンタ１０２の値を滞留時間出力バスへ出力するための出力許可信号である。
【０１６３】
滞留時間加算装置では、アドレス生成装置５から転送された滞留時間と、セル記憶装置あるいは分離装置から出力されたセルの滞留時間とフィールドの値を加算し、出力する。
【０１６４】
このような構成のＡＴＭ交換装置を用いることで、各ＡＴＭ交換装置での滞留時間の値を次々加算し、セル交換装置を多段に接続した場合でも、滞留時間の総和を計数することが可能となる。
【０１６５】
以下に第２実施例の第２変形例を説明する。第２変形例ではＡＴＭ交換装置を多段に接続したときに、加算器を用いること無しに各ＡＴＭ交換装置での滞留時間を加算する方法について述べる。
【０１６６】
この装置では、セル書き込まれた滞留時間フィールドは、多重化装置によって抜き出され、アドレス生成装置５へと転送される。
アドレス生成装置５では、多重装置から転送された滞留時間フィールドの値を滞留時間カウンタロードする。滞留時間カウンタ１０２は、この値を初期値として、セルサイクル毎にインクリメントしていく。したがって、滞留時間カウンタ１０２の値は、前のＡＴＭ交換装置の滞留時間の値に、このＡＴＭ交換装置での滞留時間を加えたものになる。この値をセルを出力するときに滞留時間フィールドに加えれば、滞留時間フィールドは、各ＡＴＭ交換装置での滞留時間の総和になる。
【０１６７】
このような動作を実現するためのセル交換装置の構成は、図６３に示したものとなる。すなわち、セル記憶装置２の出力または分離装置３の出力に、滞留時間フィールドを追記する追記装置５１，５１ａ…５１ｎが付加される。
【０１６８】
アドレス生成装置５は、図６４に示されるように、図５９の装置に、滞留時間入力バスが付加される。また、滞留時間カウンタ１０２は、図６５に示されるように、図６７に示される滞留時間カウンタユニットを接続したものである。滞留時間カウンタユニットは、滞留時間入力バスからの入力と、１段上の滞留時間カウンタ１０２からの入力を切り替えるセレクタ１５１，１５２が付加されている。セレクタ１５１，１５２の切り替え制御は、図６６に示されるカラム制御装置によって行われる。すなわち、セル入力時（ＩＭがイネーブルのとき）は、セレクタを滞留時間入力バス側に切り替え、そのカラムが検索されたときに、滞留時間カウンタのロード信号をイネーブルにする。その他の動作は、第２実施例と同じである。図中の記号は、第１変形例で説明した図６０と同じであるが、ＣＳＬが、追加されている。ＣＳＬは、カウンタの値をロードするときに、１段上の滞留時間カウンタの値と滞留時間入力バスの値とを切り替えるための切り替え制御信号である。
【０１６９】
このような構成のＡＴＭ交換装置により、ＡＴＭ交換装置を多段に接続した場合でも、各セル交換装置での滞留時間の総和を計算することが可能となる。
以下に第２実施例の第３変形例を説明する。
【０１７０】
第３変形例では、ＡＴＭ交換装置に入力されるセルにあらかじめ、滞留時間の上限値を書き込んでおき、この値をセル交換装置でセルサイクルが増加する毎に１づつ減じ、この値が０になったら、そのセルを廃棄するセル交換装置について述べる。
【０１７１】
第２実施例及びその第１、第２の変形例では、各セルの滞留時間の上限は、共通であったが、低遅延が要求されるセルと、そうでないセルの両方がある。また、低遅延のセルでも、滞留時間の上限値は、いろいろな値を持つ可能性がある。第２実施例及びその第１、第２変形例では、この値がすべてのセルで共通であった。
【０１７２】
各セル毎に、遅延時間の上限値を設定できるようにするために図６８に示すように、セル交換装置に入力される前に、セルの滞留時間フィールドに滞留時間の上限値を書き込む上限値書き込み装置１６１，１６２，１６３を設ける。
【０１７３】
上限値書き込み装置滞留時間上限値は、例えば、呼ごとに設定する、あるいは、セル交換装置１６４の状態に応じて設定するなどの方法がある。
セル交換装置１６４のアドレス生成装置５では、滞留時間フィールドの値を滞留時間カウンタにロードする。滞留時間フィールドには、滞留時間の上限値が書き込まれているので、滞留時間カウンタは、セルサイクルごとに滞留時間カウンタの値を１づつ減じていく。このように、カウントダウンしていき、滞留時間カウンタの値が０になったときに、対応するセルを消去する。
【０１７４】
このような構成により、各セルごとに最大滞留時間を設定することが可能となる。
以下に第４変形例を図６９を用いて説明する。
【０１７５】
第２実施例及びその第１乃至第３変形例では、滞留時間の上限値に達したセルは、消去されていた。第４変形例では、滞留時間の上限値に達したセルを優先的に出力するためのセル交換装置について述べる。
【０１７６】
上限値に達したセルを優先的に出力するためには、各出力ポート行きのセルの中で、上限値に達したセルがあるかどうかを検索する。もし、上限値に達したセルがあった場合は、そのセルを出力する。上限値に達したセルがなかった場合は、各出力ポート行きのセルの中で最も古いセルを出力する。
【０１７７】
図中において、ＯＭは、出力動作モードであることを示す信号、ＩＭは、入力動作モードであることを信号、ＣＭは、カウントアップ動作モードであることを示す信号、ＲＯＵＴは、出力する出力ポートの値、ＲＴＯは、宛先情報レジスタの値、ＣＴＯは、滞留時間カウンタの値、ＲＷＥは、宛先情報レジスタの書き込み許可信号、ＲＳＬは、宛先情報レジスタの入力切り替え信号、ＲＲＳは、宛先情報レジスタのリセット信号、ＡＷＥは、アドレスポインタレジスタの書き込み信号、ＡＯＥは、アドレスポインタレジスタの出力許可信号、ＣＬＤは、滞留時間カウンタのロード信号、ＣＲＳは、滞留時間カウンタのリセット信号、ＣＤＣは、滞留時間カウンタのデクリメント信号、ＦＤＩ１は、滞留時間カウンタの値が０で、かつ、出力するポート番号に一致したユニットが、このユニットより下方のユニットで検索されたことを示す信号、ＦＤＯ０は、滞留時間カウンタの値が０で、かつ、出力するポート番号に一致したユニットが、このユニット、または、このユニットより下方のユニットで検索されたことを示す信号、ＦＤＩ１は、出力するポーチ番号に一致したユニットが、このユニット、または、このユニットより下方のユニットで検索されたことを示す信号、ＦＤＩ２は、セル入力時に、空きユニットがこのユニットより下方のユニット検索されたことを示す信号、ＦＤＯ２は、セル入力時に、空きユニットがこのユニット、または、このユニットより下方のユニットで検索されたことを示す信号、ＦＤＩ３は、シフト動作時に、空きユニットがこのユニットより下方のユニットで検索されたことを示す信号、ＦＤＯ３はユニット、シフト動作時に、空きユニットがこのユニット、または、このユニットより下方のユニットで検索されたことを示す信号、ＥＱは、宛先情報レジスタの値と出力する出力ポートの値が等しいことを示す信号である。また、ＣＯＭＰは、比較を行う回路、ＥＭＰＴＹは、宛先情報に記憶されている内容が“Ｎｕｌｌ”であることを検出する回路、ＤＥＴＯは、滞留時間カウンタの値が０であることを検出する回路である。
このような構成のカラム制御装置を用いることで、滞留時間カウンタ値により、優先的に出力する機能を持つセル交換装置を実現することが可能となる。
【０１７８】
【発明の効果】
以上のように、本発明によれば、パケット交換装置において容易に同報機能を実現することが可能となる。
また、本発明によれば、パケット交換装置において容易にセル滞留時間を計算することが可能となる。
【図面の簡単な説明】
【図１】第１実施例の全体構成を示す図である。
【図２】初期状態動作を示す図である。
【図３】アドレス管理装置の構成を示す図である。
【図４】書き込み動作の例を示す図である。
【図５】読みだし動作の例を示す図である。
【図６】宛先情報レジスタの構成を示す図である。
【図７】宛先情報レジスタユニットの構成を示す図である。
【図８】アドレスポインタレジスタの構成を示す図である。
【図９】アドレスポインタレジスタユニットの構成を示す図である。
【図１０】カラム制御装置の構成を示す図である。
【図１１】カラム制御装置により詳細な構成を示す図である。
【図１２】シフト動作モードを説明するための図である。
【図１３】シフト動作モードを実現するためのカラム制御装置の構成を示す図である。
【図１４】シーケンシャルな検索回路を示す図である。
【図１５】ツリー状の論理和回路を示す図である。
【図１６】ツリー状の検索回路を示す図である。
【図１７】ツリー状の検索回路の基本要素を示す図である。
【図１８】出力バスアクセス回路を示す図である。
【図１９】階層的なバス出力回路を示す図である。
【図２０】階層的な検索回路とバス出力回路を用いたアドレス生成装置の構成を示す図である。
【図２１】トランクグループ機能の実現例を示す図である。
【図２２】トランクグループ動作の説明を示す図である。
【図２３】トランクグループ時のアドレス生成装置の動作を示す図である。
【図２４】トランクグループ動作を実現するためのアドレス生成ユニットの構成を示す図である。
【図２５】比較器の構成（トランクグループ機能なしの場合）を示す図である。
【図２６】比較器の構成（トランクグループ機能ありの場合）を示す図である。
【図２７】デコーダの構成（トランクグループ機能なしの場合）を示す図である。
【図２８】デコーダの構成（トランクグループ機能ありの場合）を示す図である。
【図２９】並列検索を行うためのアドレス生成装置の構成を示す図である。
【図３０】並列検索を行うための宛先情報レジスタユニットの構成を示す図である。
【図３１】並列検索を行うためのカラム制御装置の構成を示す図である。
【図３２】優先制御機能の動作の説明を示す図である。
【図３３】優先制御機能を実現するためのアドレス生成装置の構成１を示す図である。
【図３４】優先制御機能を実現するための優先制御レジスタの構成を示す図である。
【図３５】優先制御機能を実現するための優先制御レジスタユニットの構成を示す図である。
【図３６】優先制御機能を実現するためのカラム制御装置の構成１を示す図である。
【図３７】優先制御機能を実現するためのアドレス生成装置の構成２を示す図である。
【図３８】優先制御機能を実現するためのカラム制御装置の構成２を示す図である。
【図３９】優先制御機能を実現するためのアドレス生成装置の構成３を示す図である。
【図４０】優先制御機能を実現するためのカラム制御装置の構成３を示す図である。
【図４１】従来例を示す図である。
【図４２】従来例で用いられるアドレス制御方法を説明するための図である。
【図４３】第２実施例の全体構成を示す図である。
【図４４】初期状態動作を示す図である。
【図４５】アドレス管理装置の構成を示す図である。
【図４６】書き込み動作の例を示す図である。
【図４７】読みだし動作の例を示す図である。
【図４８】シフト動作モードを説明するための図である。
【図４９】カウントアップ動作の例を示す図である。
【図５０】宛先情報レジスタの構成を示す図である。
【図５１】宛先情報レジスタユニットの構成を示す図である。
【図５２】アドレスポインタレジスタの構成を示す図である。
【図５３】アドレスポインタレジスタユニットの構成を示す図である。
【図５４】滞留時間カウンタの構成を示す図である。
【図５５】滞留時間カウンタユニットの構成を示す図である。
【図５６】カラム制御装置の構成を示す図である。
【図５７】セル交換装置を多段に接続した構成図である。
【図５８】滞留時間加算機能のあるセル交換装置の構成図である。
【図５９】滞留時間出力機能のあるアドレス生成装置の構成図である。
【図６０】滞留時間出力機能のある滞留時間カウンタの構成図である。
【図６１】滞留時間出力機能のある滞留時間カウンタユニットの構成図である。
【図６２】滞留時間出力機能のあるカラム制御装置の構成図である。
【図６３】滞留時間入出力機能のあるセル交換装置の構成図である。
【図６４】滞留時間入出力機能のあるアドレス生成装置の構成図である。
【図６５】滞留時間入出力機能のある滞留時間カウンタの構成図である。
【図６６】滞留時間入出力機能のあるカラム制御装置の構成図である。
【図６７】滞留時間入出力機能のある滞留時間カウンタユニットの構成図である。
【図６８】セルごとに滞留時間の上限値を設定するためのセル交換装置の構成図である。
【図６９】滞留時間カウンタの値により優先的に出力するためのカラム制御装置の構成図である。
【図７０】論理構成を示す図である。
【図７１】従来例を示す構成図である。
【符号の説明】
ＭＵＸ…多重装置
ＣＢ…セル記憶装置
ＤＭＵＸ…分離装置
ＡＧＥＮ…アドレス生成装置
ＡＣＮＴ…アドレス制御装置
１０…宛先情報入力バス
１１…宛先情報レジスタ
１２…カラム制御装置
１３…制御バス
１４…アドレスポインタレジスタ
１５…アドレス生成ユニット
１６…アドレスポインタ出力バス。

Claims (8)

1. 異なる複数の入力ポートから入力された宛先情報を付加した情報データで構成されるパケットそれぞれから得られる少なくとも情報データを記憶するための記憶手段と、
   前記各パケットから得られる宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、
   前記各宛先情報記憶手段それぞれに対応して設けられ、前記各宛先情報記憶手段に記憶されている宛先情報に対応する少なくとも情報データが記憶された前記記憶手段の記憶領域を示すアドレス情報を記憶するために設けられた複数のアドレス情報記憶手段と、
   宛先情報が入力された順に前記各宛先情報記憶手段を検索して、特定の出力ポートに対応する宛先情報を記憶している前記宛先情報記憶手段に対応する前記アドレス情報記憶手段に記憶された前記アドレス情報を読み出し、このアドレス情報によって示された前記記憶手段の記憶領域に記憶されている少なくとも情報データを前記特定の出力ポートに出力するように制御すると共に、前記特定の出力ポートに出力した少なくとも情報データに対応する前記宛先情報記憶手段及びアドレス情報記憶手段より以降に記憶された前記宛先情報手段及びアドレス情報記憶手段の記憶内容を順次次の前記宛先情報記憶手段及びアドレス情報記憶手段にシフトさせた結果、空状態となった前記宛先情報記憶手段及びアドレス情報記憶手段の内、少なくとも前記アドレス情報記憶手段には前記読み出されたアドレス情報を記憶させるように制御する制御手段と、
   から構成されたことを特徴とする異なる出力ポート向けのパケットを蓄積して交換処理させるパケット交換装置。
2. 請求項１記載のパケット交換装置は、更に前記各宛先情報記憶手段及び各アドレス情報記憶手段に対応して前記各宛先情報記憶手段に前記宛先情報が記憶されてからの時間をカウントするために複数の滞留時間カウンタを備え、前記制御手段は、更に予め定められた時間情報と前記各滞留時間カウンタの値とを比較して、予め定められた時間情報より前記各滞留時間カウンタの値の方が大きい時に、この滞留時間カウンタに対応する宛先情報記憶手段及びアドレス情報記憶手段以降に記憶されている宛先情報記憶手段及びアドレス情報記憶手段の記憶内容を順次次の宛先情報記憶手段及びアドレス情報記憶手段にシフトさせた結果、空状態となった前記宛先情報記憶手段及びアドレス情報記憶手段のアドレス情報記憶手段に前記読み出されたアドレス情報を記憶するように制御することを特徴とする請求項１記載のパケット交換装置。
3. 宛先情報を付加した情報データで構成されるそれぞれのパケットを入力するための複数の入力ポートと、
   少なくとも前記情報データを出力すための出力ポートと、前記複数の入力ポートから入力された前記各パケットを多重化する多重化手段と、
   前記多重化手段で多重化された前記各パケットから得られる少なくとも情報データを記憶するための記憶手段と、
   前記各パケットから得られる宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、
   前記各宛先情報記憶手段それぞれに対応して設けられ、前記各宛先情報記憶手段に記憶されている前記宛先情報に対応する少なくとも情報データが記憶された前記記憶手段の記憶領域を示すアドレス情報を記憶するための複数のアドレス情報記憶手段と、
   前記宛先情報が入力された順に前記各宛先情報記憶手段を検索して、特定の前記出力ポートに対応する前記宛先情報を記憶している前記宛先情報記憶手段に対応する前記アドレス情報記憶手段に記憶されたアドレス情報を読み出し、このアドレス情報によって示された前記記憶手段の記憶領域に記憶されている少なくとも情報データを読み出すように制御すると共に、前記特定の出力ポートに出力した少なくとも情報データに対応する前記宛先情報記憶手段及びアドレス情報記憶手段より以降に記憶された前記宛先情報記憶手段及びアドレス情報記憶手段の記憶内容を順次次の宛先情報記憶手段及びアドレス情報記憶手段にシフトさせた結果、空状態となった宛先情報記憶手段及びアドレス情報記憶手段のアドレス情報記憶手段に前記読み出されたアドレス情報を記憶するように制御する制御手段と、前記制御手段で読み出された前記特定の出力ポート宛の少なくとも情報データを前記特定の出力ポート宛に分離して出力するための分離手段と、
   から構成されたことを特徴とする異なる出力ポート向けのパケットを蓄積して交換処理するパケット交換装置。
4. 宛先情報をそれぞれに付加した複数の情報データそれぞれから得られる少なくとも情報データを記憶するための記憶手段と、
   前記各情報データから得られる宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、
   前記各宛先情報記憶手段それぞれに対応して設けられ、前記各宛先情報記憶手段に記憶されている宛先情報に対応する情報データが記憶された前記記憶手段の記憶領域を示すアドレス情報を記憶するための複数のアドレス情報記憶手段と、
   宛先情報が入力された順に前記各宛先情報記憶手段を検索して、特定の宛先情報を記憶している前記宛先情報記憶手段に対応する前記アドレス情報記憶手段に記憶されたアドレス情報を読み出し、このアドレス情報によって示された前記記憶手段の記憶領域に記憶されている少なくとも情報データを読み出すように制御すると共に、前記読み出された少なくとも情報データに対応する前記宛先情報記憶手段及びアドレス情報記憶手段より以降に記憶されている前記宛先情報記憶手段及びアドレス情報記憶手段の記憶内容順次次の前記宛先情報記憶手段及びアドレス情報記憶手段にシフトさせた結果、空状態となった前記宛先情報記憶手段及びアドレス情報記憶手段の内アドレス情報記憶手段には前記読み出されたアドレス情報を記憶するように制御する制御手段と、
   から構成されたことを特徴とするバッファ装置。
5. 異なる複数の入力ポートから入力された宛先情報を付加した情報データで構成されるパケットそれぞれから得られる少なくとも情報データを記憶するための記憶手段と、前記各パケットから得られる宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、前記各宛先情報記憶手段それぞれに対応して設けられ、前記各宛先情報記憶手段に記憶されている宛先情報に対応する情報データが記憶された前記記憶手段の記憶領域を示すアドレス情報を記憶するための複数のアドレス記憶手段と、前記記憶手段から読み出された少なくとも情報データを出力するための複数の出力ポートから構成されたパケット交換装置であって、
   （ａ） 前記宛先情報が入力された順に前記各宛先情報記憶手段を検索するステップと、
   （ｂ） 特定の前記出力ポートに対応する宛先情報を記憶している前記宛先情報記憶手段に対応する前記アドレス情報記憶手段に記憶された前記アドレス情報を読み出すステップと、
   （ｃ） 前記読み出されたアドレス情報によって示された前記記憶手段の記憶領域に記憶されている前記少なくとも情報データを読み出すステップと、
   （ｄ） 前記特定の出力ポートに出力した前記少なくとも情報データに対応する前記宛先情報記憶手段及びアドレス記憶手段より以降に記憶されている前記宛先情報記憶手段及びアドレス情報記憶手段の記憶内容を順次次の前記宛先情報記憶手段及びアドレス情報記憶手段にシフトするステップと、
   （ｅ） 前記シフトするステップを実行した結果、空状態となった前記宛先情報記憶手段及びアドレス情報記憶手段のアドレス情報記憶手段に前記読み出されたアドレス情報を記憶するように制御するステップと、
   から構成されたことを特徴とするパケット交換装置の情報データ記憶管理制御方法。
6. 宛先情報をそれぞれに付加した情報データそれぞれから得られる少なくとも情報データを記憶するための記憶手段と、前記各情報データに付加された宛先情報それぞれを入力された順に記憶するために接続された複数の宛先情報記憶手段と、前記各宛先情報記憶手段それぞれに対応して設けられ、前記各宛先情報記憶手段に記憶されている宛先情報に対応する情報データが記憶された前記記憶手段の記憶領域を示すアドレス情報を記憶するための複数のアドレス情報記憶手段とで構成されたバッファ装置であって、
   （ａ） 前記宛先情報が入力された順に前記各宛先情報記憶手段を検索するステップと、
   （ｂ） 特定の宛先情報を記憶している宛先情報記憶手段に対応するアドレス情報記憶手段に記憶されたアドレス情報を読み出すステップと、
   （ｃ） このアドレス情報によって示された前記記憶手段の記憶領域に記憶されている少なくとも情報データを読み出すステップと、
   （ｄ） 前記読み出すステップで読み出された少なくとも情報データに対応する前記宛先情報記憶手段及びアドレス情報記憶手段より以降に記憶されている前記宛先情報記憶手段及びアドレス情報記憶手段の記憶内容を順次次の前記宛先情報記憶手段及びアドレス情報記憶手段にシフトするステップと、
   （ｅ） 前記シフトするステップを実行した結果、空状態となった前記宛先情報記憶手段及びアドレス情報記憶手段のアドレス記憶手段に前記読み出されたアドレス情報を記憶するように制御するステップと、
   から構成されたことを特徴とするバッファ装置のバッファ制御方法。
7. 前記宛先情報を付加した情報データで構成されるパケットは、固定長のパケットであることを特徴とする、請求項１または請求項３に記載のパケット交換装置
8. 前記宛先情報記憶手段は、各出力ポート宛ての宛先情報を記憶するために少なくとも前記出力ポート数分のビット情報が記憶できるビット情報記憶領域を有するように構成され、更に前記制御手段は、特定の出力ポートに出力しようとするとき少なくとも出力ポート数分の前記ビット情報を比較し、前記宛先情報記憶手段に記憶された前記特定の出力ポートに相当するビット情報を持つ前記宛先情報記憶手段に記憶された少なくとも情報データを選択するように構成された、請求項１または請求項３に記載のパケット交換装置。

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