JPH07235932A - パケット交換装置 - Google Patents

Abstract

(57)【要約】 【目的】容易に同報機能を実現できるアドレス制御装置
を提供する。 【構成】複数のセルを各々記憶するための複数のセル記
憶部を有するセル記憶装置と、このセル記憶装置の各セ
ル記憶部に記憶されたセルの読み出しアドレス及び書き
込みアドレスを生成する複数のアドレス生成ユニット１
５それぞれ伝送路を介してループ状に接続されたアドレ
ス生成装置とを具備し、このアドレス生成装置が、各セ
ルに付加された宛先情報を記憶する複数の宛先情報レジ
スタ１１と、複数の宛先情報レジスタ１１及び複数のセ
ル記憶部に対応して設けられ、セルが記憶されるアドレ
スを記憶する複数のアドレスポインタレジスタ１４と、
宛先情報レジスタ１１とアドレスポインタレジスタ１４
の制御を行うカラム制御装置１２とを具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭセル（以下、セ
ルと呼ぶ）と呼ばれる固定の長さであるパケットの交換
処理を行うＡＴＭ交換装置に関わり、特に固定の長さで
あるパケットのそれぞれに付加されたヘッダと呼ばれる
宛先情報に基づいて交換処理を行うためのパケット交換
装置に関する。

【０００２】

【従来の技術】パケット交換装置の一例としてＡＴＭ交
換装置が従来から知られている。このＡＴＭ装置はセル
を記憶するための記憶領域を有効に活用するために、通
常各出力ポート当てのセルを蓄積しておく共通の記憶装
置を設けて、この記憶装置に蓄積されたセルを交換処理
する。このようなＡＴＭ交換装置は、異なる出力ポート
当てのセルを共通のセル記憶装置に蓄積させて、この蓄
積されたセルを交換処理することから共通バッファ型交
換装置とも呼ばれている。

【０００３】従来のＡＴＭ交換装置は、図４１に示され
るように外部の各入力ポートから入力されたセルを多重
化する多重化装置ＭＵＸと、多重化装置で多重化された
セルを記憶するセル記憶装置ＣＢと、セル記憶装置ＣＢ
に記憶されたセルを多重化出力して、この多重化出力さ
れたセルを分離する分離装置ＤＭＵＸと、セル記憶装置
ＣＢに記憶されているセルの記憶領域を示すアドレスを
制御するアドレス制御装置ＡＣＮＴとで構成されてい
る。

【０００４】アドレス制御装置ＡＣＮＴは、セル記憶装
置ＣＢに次に記憶するセルを書き込むための記憶領域を
示したアドレスを記憶するために出力ポート毎に設けら
れた書き込みアドレスレジスタＷＡと、各書き込みアド
レスレジスタＷＡを制御する書き込み制御装置ＷＣＮＴ
と、次に分離装置に出力するセルの読み出しアドレスを
記憶するための出力ポート毎に設けられた読み出しアド
レスレジスタＲＡと、各読み出しアドレスレジスタＲＡ
を制御する読み出し制御装置ＲＣＮＴと、書き込み制御
装置ＷＣＮＴと読み出し制御装置ＲＣＮＴを制御する制
御装置ＣＮＴと、空きアドレスを記憶している空きアド
レス記憶装置ＥＭＥＭとで構成されている。

【０００５】共通バッファ型交換装置は、通常各出力ポ
ートごとに論理的なＦＥＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉ
ｒｓｔ Ｏｕｔ）を用いた共通バッファにより構成され
ている。共通バッファ型交換装置の共通バッファは、図
４２に示すように、各出力ポート宛のセルを記憶した記
憶領域を示すアドレスをポインタによって関連付けてチ
ェーン状につなげた構成にしている。この構成を利用し
たアドレス制御装置の動作を説明する。各出力ポート毎
にアドレスポインタチェーンで連結された次に出力する
セルのアドレスは、各読み出しアドレスによって示され
る。すなわち、読み出しアドレスＲＡが指しているアド
レスで指定された記憶領域に記憶されているが、対応す
る出力ポート行きのセルの中でも最も古いセルであり、
次に出力されるセルとなる。

【０００６】読み出しアドレスＲＡで示されたアドレス
に記憶されているセルが出力されたとき、その次にアド
レスに対応したアドレスポインタの値が読み出され、読
み出しアドレスにこのアドレスポインタの値が入力さ
れ、これが次に読み出すセルのアドレスとなる。

【０００７】また、新たに入力されたセルはセルのヘッ
ダを書き込みアドレス制御装置ＡＣＮＴによって解析
し、出力ポート宛に対応する書き込みアドレスポインタ
で示されたアドレスに対応する記憶領域に記憶される。
この後、空きアドレス記憶装置から空きアドレスが読み
出され、これが次に書き込みアドレスとなり、セル記憶
装置と書き込みアドレスに記憶される。このようにして
各出力ポートに対応した論理的なＦＩＦＯが形成され
る。

【０００８】また、ＡＴＭ交換装置は、同報機能が必要
となる。同報機能は入力ポートから入力されたセルを複
数のポートに出力する機能である。前述したＡＴＭ交換
装置で同報機能を実現するためには、入力ポートから入
力されたセルを入力の際に複数にコピーしてセル記憶装
置に記憶させる方法がある。この方法では、セル記憶装
置への書き込み速度が同報機能がない場合のＮ（ポート
数）倍になってしまうという問題がある。また、上記し
た従来のＡＴＭ交換装置は、セルを記憶した記憶領域を
示すアドレスをアドレスポインタによりチェーン状につ
ないだ方法を利用しているので、異なる出力ポートに同
じセルを伝送するためにアドレスポインタを分岐される
ことは不可能となり、同報機能の実現が困難となるとい
う問題があった。また、別の実現方法に従来では、異な
る出力ポートへ出力する時に、複数回読み出して出力す
る方法がある。この方法の場合、セル記憶装置に記憶さ
れているセルが読み出された回数を計算し、すべての複
写先に出力された場合にそのセルを消去する。したがっ
て、読み出された回数を計数するための計数手段が別個
必要である。

【０００９】また、ＡＴＭ交換装置ではそれぞれのセル
がどれくらいセル記憶装置内に滞留しているかを知るこ
とは重要なことである。例えば音声データのように、遅
延時間の揺らぎが伝送品質に大きな影響を及ぼす通信
は、伝送遅延揺らぎを小さくすることが要求される。従
来、図７１に示したような遅延揺らぎの大きいセルを廃
棄するための装置は、時刻を発生する計数装置１７８
と、この計数装置１７８によって生成された時刻を各入
力ポートから入力されたセルに付加するタイムスタンプ
付加装置１７１〜１７３と、タイムスタンプ付加装置１
７１〜１７３から出力されたセルの交換を行うセル交換
装置１７４と、セル交換装置１７４から出力されたセル
に付加されているタイムスタンプ情報と計数装置１７８
から転送された現在の時刻との差を計算し、その結果に
応じてセルの出力を制御するために各出力ポート毎に設
けられたセル出力装置１７５〜１７７とで構成されてい
た。この装置に入力されたセルは、各入力ポート毎に設
けられた各タイムスタンプ付加装置１７１〜１７３によ
って、計数装置１７８で生成された時刻が付加され、セ
ル交換装置１７４へ転送される。セル交換装置１７４で
は、セルに付加されている宛先情報をもとに交換動作が
行われ、各出力ポート毎に設けられた各セル出力制御装
置１７５〜１７７へと転送される。各セル出力制御装置
１７５〜１７７は、セルに付加されているタイムスタン
プ情報と計数装置１７８によって生成された現在の時刻
との差を求める。各セル出力制御装置１７５〜１７７
は、その差が定められた値より大きかった場合は、遅延
が上限値を越えたのでそのセルを廃棄する。このように
して、遅延の大きいセルを廃棄することが可能となる。

【００１０】

【発明が解決しようとする課題】以上述べたように、ア
ドレス制御装置をＦＩＦＯで実現した構成にすると、出
力ポート毎にアドレスポインタを用いてチェーン状に連
結されるための制御が必要となるばかりか、空きアドレ
スを一括管理する空きアドレス制御装置が別個必要にな
り、これらを合わせて制御するために制御が複雑になる
問題点があった。

【００１１】また、従来では、ＡＴＭ交換装置で生じた
遅延の大きいセルは、セル出力制御装置に伝送されるま
で廃棄されないので、廃棄されるべきセルもＡＴＭ交換
装置のセル記憶装置内の記憶領域を占有してしまい、セ
ルを記憶するための記憶領域を有効利用できないという
問題点があった。

【００１２】本発明のパケット交換装置はこのような課
題に着目してなされたものであり、その第１の目的とす
るところは、同報機能を容易に実現できるパケット交換
装置を提供することにある。

【００１３】また、本発明の第２の目的は、遅延の大き
いセルを廃棄する機能をもつパケット交換装置を提供す
ることにある。

【００１４】

【課題を解決するための手段及び作用】上記目的を達成
するために、異なる複数の入力ポートから入力された宛
先情報を付加した情報データで構成されるパケットそれ
ぞれから得られる少なくとも情報データを記憶するため
の記憶手段と、各パケットから得られる宛先情報それぞ
れを入力された順に記憶するために接続された複数の宛
先情報記憶手段と、各宛先情報記憶手段それぞれに対応
して設けられ、各宛先情報記憶手段に記憶されている宛
先情報に対応する少なくとも情報データが記憶された記
憶手段の記憶領域を示すアドレス情報を記憶するために
設けられた複数のアドレス情報記憶手段と、宛先情報が
入力された順に各宛先情報記憶手段を検索して、特定の
出力ポートに対応する宛先情報を記憶している宛先情報
記憶手段に対応するアドレス情報記憶手段に記憶された
アドレス情報を読み出し、このアドレス情報によって示
された記憶手段の記憶領域に記憶されている少なくとも
情報データを特定の出力ポートに出力するように制御す
ると共に、前記特定の出力ポートに出力した少なくとも
情報データに対応する宛先情報記憶手段及びアドレス情
報記憶手段より以降に記憶された宛先情報記憶手段及び
アドレス情報記憶手段の内容を順次次に宛先情報記憶手
段及びアドレス情報記憶手段にシフトさせた結果、空状
態となった宛先情報手段及びアドレス情報記憶手段の
内、少なくともアドレス情報記憶手段には読み出された
アドレス情報を記憶するように制御する制御手段とから
構成されたパケット交換装置が提供される。

【００１５】更に各宛先情報記憶手段に記憶された宛先
情報は、出力ポートそれぞれに対応した少なくとも出力
ポート数分のビット情報からなり各宛先情報記憶手段は
各出力ポート宛の宛先情報を記憶するために少くとも前
記出力ポート数分のビット情報が記憶できるビット情報
記憶領域を有するように構成されているので、異なる出
力ポートに同じ情報データが出力できるという同報機能
が容易に実現できる。

【００１６】また、更に上記パケット交換装置は、各宛
先情報記憶手段及びアドレス記憶手段に対応して各宛先
情報記憶手段に宛先情報が記憶されてからの時間をカウ
ントするために複数の滞留時間カウンタを備え、制御手
段は、更に予め定められた時間情報と各滞留時間カウン
タの値とを比較して、予め定められた時間情報より各滞
留時間のカウンタの値の方が大きい時に、この滞留時間
カウンタに対応する宛先情報記憶手段及びアドレス情報
記憶手段以降に記憶されている宛先情報記憶手段及びア
ドレス情報記憶手段の内容を順次次の宛先情報記憶手段
及びアドレス情報記憶手段にシフトさせた結果、空状態
となった宛先情報記憶手段及びアドレス情報記憶手段の
少なくともアドレス記憶手段には読み出されたアドレス
情報を記憶するように制御しているので、特定のパケッ
トを優先的に出力する優先機能が実現できる。

【００１７】また、宛先情報を付加した情報データで構
成されるそれぞれのパケットを入力するための複数の入
力ポートと、少なくとも情報データを出力するための出
力ポートと、複数の入力ポートから入力された各パケッ
トを多重化する多重化手段と、多重化手段で多重化され
た各パケットから得られる少なくとも情報データを記憶
するための記憶手段と、各パケットから得られる宛先情
報それぞれを入力された順に記憶するために接続された
複数の宛先情報記憶手段と、各宛先情報記憶手段それぞ
れに対応して設けられ、各宛先情報記憶手段に記憶され
ている宛先情報に対応する少なくとも情報データが記憶
された記憶手段の記憶領域を示すアドレス情報を記憶す
るための複数のアドレス情報記憶手段と、宛先情報が入
力された順に各宛先情報記憶手段を検索して、特定の前
記出力ポートに対応する宛先情報を記憶している宛先情
報記憶手段に対応するアドレス情報記憶手段に記憶され
たアドレス情報を読み出し、このアドレス情報によって
示された記憶手段の記憶領域に記憶されている少なくと
も情報データを読み出すように制御すると共に、特定の
出力ポートに出力した少なくとも情報データに対応する
宛先情報記憶手段及びアドレス情報記憶手段より以降に
記憶された宛先情報記憶手段及びアドレス情報記憶手段
の記憶内容を順次次の宛先情報記憶手段及びアドレス情
報記憶手段にシフトさせた結果、空状態となった宛先情
報記憶手段及びアドレス情報記憶手段のアドレス情報記
憶手段に前記読み出されたアドレス情報を記憶するよう
に制御する制御手段と、制御手段で読み出された特定の
出力ポート宛の少なくとも情報データを特定の出力ポー
ト宛に分離して出力するための分離手段と、から構成さ
れたことを特徴とするものである。

【００１８】更に、宛先情報をそれぞれに付加した複数
の情報データそれぞれから得られる少なくとも情報デー
タを記憶するための記憶手段と、各情報データから得ら
れる宛先情報それぞれを入力された順に記憶するために
接続された複数の宛先情報記憶手段と、各宛先情報記憶
手段それぞれに対応して設けられ、各宛先情報記憶手段
に記憶されている宛先情報に対応する情報データが記憶
された記憶手段の記憶領域を示すアドレス情報を記憶す
るための複数のアドレス情報記憶手段と、宛先情報が入
力された順に各宛先情報記憶手段を検索して、特定の宛
先情報を記憶している宛先情報記憶手段に対応するアド
レス情報記憶手段に記憶されたアドレス情報を読み出
し、このアドレス情報によって示された記憶手段の記憶
領域に記憶されている少なくとも情報データを読み出す
ように制御すると共に、読み出された少なくとも情報デ
ータに対応する宛先情報記憶手段及びアドレス情報記憶
手段より以降に記憶されている宛先情報記憶手段及びア
ドレス情報記憶手段の記憶内容を順次次の宛先情報記憶
手段及びアドレス情報記憶手段にシフトさせた結果、空
状態となった宛先情報記憶手段及びアドレス情報記憶手
段の内アドレス情報記憶手段には読み出されたアドレス
情報を記憶するように制御する制御手段と、から構成さ
れたことを特徴とするものである。

【００１９】また、異なる複数の入力ポートから入力さ
れた宛先情報を付加した情報データで構成されるパケッ
トそれぞれから得られる少なくとも情報データを記憶す
るための記憶手段と、各パケットから得られる宛先情報
それぞれを入力された順に記憶するために接続された複
数の宛先情報記憶手段と、各宛先情報記憶手段それぞれ
に対応して設けられ、各宛先情報記憶手段に記憶されて
いる宛先情報対応する情報データが記憶された記憶手段
の記憶領域を示すアドレス情報を記憶するための複数の
アドレス情報記憶手段と、記憶手段から読み出された少
なくとも情報データを出力するための複数の出力ポート
から構成されたパケット交換装置であって、宛先情報が
入力された順に各宛先情報記憶手段を検索するステップ
と、特定の出力ポートに対応する宛先情報を記憶してい
る宛先情報記憶手段に対応する前記アドレス情報記憶手
段に記憶された前記アドレス情報を読み出すステップ
と、読み出すステップと読み出されたアドレス情報によ
って示された記憶手段の記憶領域に記憶されている少な
くとも情報データを読み出すステップと、特定の出力ポ
ートに出力した少なくとも情報データに対応する宛先情
報記憶手段及びアドレス記憶手段より以降に記憶されて
いる宛先情報記憶手段及びアドレス情報記憶手段の記憶
内容を順次次の宛先情報記憶手段及びアドレス情報記憶
手段にシフトするステップと、シフトするステップを実
行した結果、空状態となった宛先情報記憶手段及びアド
レス情報記憶手段のアドレス情報記憶手段に読み出され
たアドレス情報を記憶するように制御するステップと、
から構成されたことを特徴とするものである。

【００２０】更に、宛先情報をそれぞれに付加した情報
データをそれぞれから得られる少なくとも情報データを
記憶するための記憶手段と、各情報データに付加された
宛先情報それぞれを入力された順に記憶するために接続
された複数の宛先情報記憶手段と、各宛先情報記憶手段
それぞれに対応して設けられ、各宛先情報記憶手段に記
憶されている宛先情報に対応する情報データが記憶され
た記憶手段の記憶領域を示すアドレス情報を記憶するた
めの複数のアドレス情報記憶手段とで構成されたバッフ
ァ装置であって、宛先情報が入力された順に各宛先情報
記憶手段を検索するステップと、特定の宛先情報を記憶
している宛先情報記憶手段に対応するアドレス情報記憶
手段に記憶されたアドレス情報を読み出すステップと、
このアドレス情報によって示された記憶手段の記憶領域
に記憶されている少なくとも情報データを読み出すステ
ップと、読み出すステップで読み出された少なくとも情
報データに対応する宛先情報記憶手段及びアドレス情報
記憶手段より以降に記憶されている宛先情報記憶手段及
びアドレス情報記憶手段の記憶内容を順次次の宛先情報
記憶手段及びアドレス情報記憶手段にシフトするステッ
プと、シフトするステップを実行した結果、空状態とな
った宛先情報記憶手段及びアドレス情報記憶手段のアド
レス情報記憶手段のアドレス記憶手段に読み出されたア
ドレス情報を記憶するように制御するステップと、から
構成されたことを特徴とするものである。

【００２１】

【実施例】以下に図面を参照して本発明の実施例を説明
する。

【００２２】図１は本発明のパケット交換装置の一例と
してＡＴＭ交換装置の全体構成を示す図である。ＡＴＭ
交換装置７は各入力ポート＃０〜＃Ｎ−１から入力され
たセルを多重化する多重装置１と、多重化されたセルを
記憶するセル記憶装置２と、セル記憶装置２から出力さ
れた多重化されたセルを分離する分離装置３と、分離装
置３に接続された出力ポート＃０〜＃Ｎ−１と、セル記
憶装置２に記憶されているセルの記憶領域を示したアド
レスを制御するアドレス制御装置４とで構成されてい
る。

【００２３】アドレス制御装置４は、セル記憶装置２に
記憶されたセルの読み出しアドレスおよび書き込みアド
レスを生成するアドレス生成装置５と、多重装置１、分
離装置３、セル記憶装置２、アドレス生成装置５を制御
する制御装置６とで構成されている。アドレス生成装置
５は、セルに付加されている宛先情報を格納する宛先情
報レジスタ１１−１〜１１−Ｎと、各宛先情報レジスタ
１１−１〜１１−Ｎに対応して設けられ、セル記憶装置
２に記憶されたセルの記憶領域を示したアドレスが格納
されている各アドレスポインタレジスタ１４−１〜１４
−Ｎと、各宛先情報レジスタ１１−１〜１１−Ｎ及びア
ドレスポインタレジスタ１４−１〜１４−Ｎを一対とし
てそれぞれ制御するために設けられたカラム制御装置１
２−１〜１２−Ｎとから構成されている。

【００２４】図１で示されるＡＴＭ交換装置７の動作に
ついて説明する。入力ポート＃０〜Ｎ−１から入力され
たセルは、多重装置１によって多重化される。このと
き、セル付与された宛先情報をアドレス生成装置５へ転
送する。アドレス生成装置５は、セルに付与された宛先
情報を宛先情報レジスタ１１−１〜１１−Ｎの内空いて
いる宛先情報レジスタに格納する。格納された宛先情報
レジスタと対をなして設けられたアドレスポインタレジ
スタから出力されたセル記憶装置２のアドレスをセル記
憶装置２に出力する。セル記憶装置２は、多重装置１か
ら転送された多重化されたセルを、それぞれアドレス生
成装置５のアドレスポインタレジスタで生成されたアド
レスによって示された記憶領域に記憶する。セルを出力
するときには、アドレス生成装置５が、まず出力すべき
出力ポート宛てのセルを宛先情報レジスタを検索する。
そして、アドレス生成装置５がこの宛先史情報レジスタ
に対応するアドレスポインタレジスタによって示された
セル記憶装置２のアドレスを生成して、生成された読み
出しアドレスは、セル記憶装置２へ転送される。セル記
憶装置２は、アドレス生成装置５で生成された読み出し
アドレスに記憶されていたセルを出力し、分離装置３へ
転送する。分離装置３では、セル記憶装置２から転送さ
れた多重化されたセルを分離し、各出力ポート＃０〜＃
Ｎ−１へ出力する。 アドレス生成装置５の構成を図３
に示す。アドレス生成装置５は、宛先情報レジスタ１１
−１〜１１−Ｎと、アドレスポインタレジスタ１４−１
〜１４−Ｎと、カラム制御装置１２−１〜１２−Ｎとで
構成されるアドレス生成ユニット１５−１〜１５−Ｎを
図３に示されるように接続したものである。アドレス生
成装置５のアドレス生成ユニット１５−１〜１５−Ｎの
位置は、セルの到着順序を意味する。図３に示された例
では、下方にあるものほど古いセルであることを意味し
ている。すなわち、入力されたセルの宛先情報は、到着
順に下から格納される。この場合、アドレス生成ユニッ
ト１５−Ｎに格納される。また、セルを出力することに
よって宛先情報の空き領域ができると、宛先情報レジス
タ１１−１〜１１−Ｎ及びアドレスポインタレジスタ１
４−１〜１４−Ｎに格納されている情報が下方に向かっ
てシフトしていくように接続されているので、下方にあ
るものほど古い情報であることを意味する。宛先情報レ
ジスタ１１−１〜１１−Ｎは、アドレス制御装置４で抽
出された宛先情報を記憶するレジスタである。宛先情報
レジスタ１１−１〜１１−Ｎは、同報機能を実現するた
めに、各出力ポートに対応したレジスタで構成されてい
る。したがって、出力ポート数をＮとするとＮビットの
レジスタで構成されている。

【００２５】アドレスポインタレジスタ１４−１〜１４
−Ｎは、セル記憶装置２に記憶されているセルの記憶領
域を示すアドレスを記憶するレジスタである。アドレス
ポインタレジスタ１４−１〜１４−Ｎの各々は、セル記
憶装置２のアドレスに１対１に対応するように初期化さ
れている。例えば、セルの記憶されるアドレスが０〜Ｍ
−１であった場合、アドレスポインタレジスタ１４−１
〜１４−Ｎの値は図２の例のように、それぞれが、０〜
Ｍ−１に初期化されている。

【００２６】各カラム制御装置１２−１〜１２−Ｎは、
制御装置６から転送される制御情報をもとに、各カラム
制御装置１２−１〜１２−Ｎに対応する宛先情報レジス
タ１１−１〜１１−Ｎ及びアドレスポインタレジスタ１
４−１〜１４−Ｎの書き込み及び出力の制御を行うため
の装置である。

【００２７】次のアドレス生成装置５の動作について説
明する。セル記憶装置２は０，１，２，…Ｍ−１という
アドレス空間を持つものとする。ここで、Ｍは、セル記
憶装置２に記憶できるセルの個数である。アドレス生成
装置５及びセル記憶装置２が図２のように初期化されて
いるものとする。アドレス生成装置５は、宛先情報とア
ドレスポインタの値が対として記憶されている。セル記
憶装置２はセルが記憶される。図２は宛先が０〜３の４
出力（Ｎ＝４）の場合の例である。図中“−”は、内容
が不定であることを意味する。初期状態では、セルは不
定であるのですべてに“−”が記述されている。図２の
例では、アドレスポインタレジスタ１４−１〜１４−Ｎ
の値は、下方から順番に０，１，２，…，Ｍ−１という
ように順序よく記憶されている。初期値はセル記憶装置
２のアドレスとアドレスポインタレジスタ１４−１〜１
４−Ｎの値が１対１に対応していれば順序関係はどんな
ものでも良い。宛先情報はセルが無いことを示す“００
００”が記憶されている。

【００２８】まず、書き込みアドレスを出力するときの
動作について説明する。一例として、初期状態から、出
力ポート０行きのＡというセルが入力され、次に、出力
ポート０及び１行きのＢというセルが入力され、その
後、出力ポート１，２および３行きのＣというセルが入
力された場合の動作を説明する。まず、セルＡが入力さ
れた場合の動作について説明する。アドレス生成装置５
には“１０００”（出力ポート行き）という宛先情報が
転送される。アドレス生成装置５に送られた宛先情報
は、宛先情報レジスタ１１−１〜１１−Ｎの下方から詰
めて書き込まれる。初期状態では、宛先情報が１つも書
き込まれていないので、入力された宛先情報は最下方に
記憶される。書き込まれたカラムのアドレスポインタレ
ジスタ１４−１〜１４−Ｎの値が、セル記憶装置２のセ
ルの書き込みアドレスになる。従って、セルＡは、アド
レス０に記憶される。宛先情報およびセルが書き込まれ
た後の状態を図４（ａ）に示す。次に、宛先情報として
“１１００”という値（出力ポート０と１行き）を持つ
セルＢが入力されたときの動作を説明する。アドレス生
成装置５には、“１１００”という値が転送され、宛先
情報が空いている宛先情報レジスタ１１−１〜１１−Ｎ
の最下方に記憶される。アドレス生成装置５には、既に
１つの宛先情報が書き込まれているので下から２カラム
目の宛先情報レジスタ１１−Ｎ−１に“１１００”とい
う値が書き込まれる。Ｂというセルは、このカラムのア
ドレスポインタレジスタ１４−Ｎ−１の値が示すアドレ
ス、すなわち、アドレス１に書き込まれる。宛先情報お
よびセルが書き込まれた後の状態図を４（ｂ）に示す。
宛先情報として“０１１１”という値（出力ポート１，
２，および３行き）を持つセルＣが入力されたときの動
作を説明する。アドレス生成装置５には、“０１１１”
という値が転送され、宛先情報が空いている宛先情報レ
ジスタ１１−１〜１１−Ｎの最下方に記憶される。アド
レス生成装置５には、既に２つの宛先情報が書き込まれ
ているので下から３カラム目の宛先情報レジスタ１１−
Ｎ−２に“０１１１”という値が書き込まれる。Ｃとい
うセルは、このカラムのアドレスポインタレジスタ１４
−Ｎ−２の値が示すアドレス、すなわち、アドレス２に
書き込まれる。宛先情報及びセルが書き込まれた後の状
態図を図４（ｃ）に示す。読み出しアドレスを出力する
ときの動作を説明する。一例として、図４（ｃ）の状態
から出力ポート０行きのセルを出力し、出力ポート１行
きのセルを出力し、出力ポート２行きのセルを出力する
場合の動作を説明する。セル出力のときは、出力ポート
に向かうセルの中で、最も古いセルが出力される。アド
レス生成装置５内では、古い宛先情報は、図４（ｃ）中
の下方から到着順に記憶されている。まず、出力ポート
０行きのセルを出力する場合の動作について説明する。
出力ポート０行きのセルの中で最も古いセルは、最下の
宛先情報レジスタ１１−Ｎによって示されたセル記憶装
置２のアドレスに記憶されているセルである。従って、
最下ユニットのアドレスポインタの値０をセル記憶装置
２に転送する。セル記憶装置２は、送られてきたアドレ
ス０に記憶されているセルＡを分離装置３を介して、出
力ポート＃０に出力する。出力されたセルに対応する宛
先情報の出力ポートに対応するビットは、０にリセット
される。もし、すべての出力ポートについて０が記憶さ
れている場合、そのアドレス生成ユニットより上のアド
レス生成ユニットに記憶されている情報は、それぞれ、
１段下にシフトされ、そのアドレス生成ユニットの宛先
情報およびアドレスポインタの値は、最上段のアドレス
生成ユニットに移される。そして、詰められたところに
記憶されていたアドレスポインタの値は最上部に入力さ
れる。したがって、宛先情報Ａのセルを出力した後で
は、アドレス生成装置５の内容は、図５（ａ）のように
変更される。次に、出力ポート１行きのセルを出力する
場合の動作について説明する。出力ポート０行きのセル
を出力したので、アドレス生成装置５およびセル記憶装
置２の内容は図５（ａ）のようになっている。この状態
から出力ポート１行きのセルを出力するときは、アドレ
ス生成ユニットの下方より上方に出力ポート１に対応し
たレジスタの値が１であるカラムを検索する。この場
合、最下部のアドレス生成ユニットが選択される。アド
レス生成装置５からセル記憶装置２に対し、最下部のア
ドレス生成ユニットのアドレスポインタの値すなわち１
が転送される。セル記憶装置２ではアドレス１に記憶さ
れているセルＢが出力される。この時、アドレス生成装
置５では、出力ポート１に対応したレジスタが０にリセ
ットされる。このセルは、まだ出力ポート０に出力しな
ければならないので詰められることはない。従って、出
力ポート１行きのセルを出力した後では、それぞれの内
容は図５（ｂ）のように変更される。次に、出力ポート
２行きのセルを出力する場合の動作について説明する。
出力ポート２行きで最も古いセルは、アドレス生成装置
５の下から２つ目のユニットに対応するアドレスに記憶
されているセルで、セル記憶装置２のアドレス２に記憶
されているセルＣである。従って、アドレス生成装置５
からは、下から２つ目のアドレスポインタの値２がセル
記憶装置２に転送され、セル記憶装置２では、アドレス
２に記憶されているセルＣが読み出され、セル分離装置
に転送され出力ポート２から出力される。出力ポート２
行きのセルを出力した後にそれぞれの内容は図５（ｃ）
のように変更される。以上のように本発明によれば、パ
ケット交換装置で容易に同報機能を実現することができ
る。

【００２９】次に、宛先情報レジスタ１１の構成につい
て説明する。宛先情報レジスタ１１−１〜１１−Ｎの構
成を図６に示す。宛先情報レジスタ１１−１〜１１−Ｎ
は、図７に示される宛先情報レジスタユニットをＮ個並
べたものである。宛先情報レジスタ１１−１〜１１−Ｎ
の内の各宛先情報レジスタユニット１１ａ，１１ｂ…１
１ｎは、それぞれ出力ポートに対応している。したがっ
て、宛先情報レジスタユニット１１ａ，１１ｂ…１１ｎ
は、出力ポートの数と同じＮ個必要である。セル記憶装
置２内のセルの有無は、宛先情報レジスタ１１−１〜１
１−Ｎの各ビットの論理和（Ｎビット）を計算すること
で検出される。論理和が１の場合、セルが存在し、０の
場合は存在しないことが検出できる。更に宛先情報レジ
スタ１１−１〜１１−Ｎには、セルの有無を示すビット
を追加することもできる。セルの有無を示すビットを用
いた場合は、セルの有無を検出するための回路が不要に
なり、また、検出のための処理時間を省くことができる
という利点がある。セルの有無を示すビットを用いなか
った場合には、セルの有無を示すためのレジスタが不要
になり、ハード規模を小さくすることができるという利
点がある。宛先情報レジスタユニット１１ａ，１１ｂ，
１１ｃ，…１１ｎは、図７に示されるように、セレクタ
２２とフリップフロップ２１で構成されている。図７に
おいて、ＳＩＮは、シフト動作時の宛先情報入力、ＲＩ
Ｎは、セル入力時の宛先情報入力バス１０からの入力、
ＲＳＥＬは、ＲＩＮとＳＩＮの切り替え信号、ＲＯＵＴ
は、フリップフロップ２１の出力、ＲＲＥＳは、フリッ
プフロップ２１のリセット信号、ＲＥＮＢは、フリップ
フロップ２１の書き込み許可信号である。セレクタ２２
は、カラム制御装置１２からの指示にしたがって、入力
バスからの信号ＲＩＮと隣接する宛先情報レジスタから
の信号ＳＩＮの切り替えを行う。フリップフロップ２１
はカラム制御装置１２からの指示にしたがって、セレク
タ２２によって切り替えられた信号を記憶する。セル入
力のときは、セレクタ２２は入力バスからの信号を出力
するようにカラム制御装置１２に指示される。セル入力
でない時は、セレクタ２２はＳＩＮを出力するように指
示される。

【００３０】次にアドレスポインタレジスタ１４の構成
について説明する。アドレスポインタレジスタ１４の構
成を図８に示す。アドレスポインタレジスタ１４は図９
に示されるアドレスポインタレジスタユニット１４ａ，
１４ｂ，…１４ｌをＬ個並べたものである。セル記憶装
置２のアドレス空間の大きさをＭとするとＬの値は、ｌ
ｏｇ² Ｍである。アドレスポインタレジスタユニット１
４ａ，１４ｂ，…１４ｌは、アドレスの値を記憶するフ
リップフロップ２３と、アドレスの値をアドレスポイン
タ出力バスへ出力する制御を行うトライステートバッフ
ァ２４とで構成される。フリップフロップ２３への書き
込みおよび、トライステートバッファ２４の出力制御
は、カラム制御装置１２によって行われる。フリップフ
ロップ２３への書き込みはセル出力時に該当するユニッ
ト（該当するユニットを含む）より古いユニットのアド
レスポインタの指すセルが出力され、かつ、シフト動作
を伴うときに行われる。トライステートバッファ２４の
出力許可は、セル入力時および出力時に、該当するカラ
ムが検索された時に行われる。カラム制御装置１２の構
成を図１０に示す。

【００３１】カラム制御装置１２は、宛先情報レジスタ
１１の宛先情報と出力する宛先情報との比較を行う比較
器２５と、自ユニットに対応するアドレスにセルが記憶
されているかどうかを判定する有無判定器２６と、宛先
情報レジスタ１１に記憶されているｌの値の残り１つで
あることを判定する残りｌ判定器２７と、比較器２５、
有無判定器２６、残り１判定器２７、カラム制御バス１
３および隣接ユニットから転送される情報から、宛先情
報レジスタとアドレスポインタレジスタ１４の制御情報
隣接カラムへの情報を生成する演算装置２８とで構成さ
れている。以下にこの演算装置２８の動作を説明する。
セル入力時は、該当するユニットより下方のユニットに
対応するアドレスにセルが記憶されていて、自ユニット
に対応するアドレスにセルが記憶されていなかった場合
に、宛先情報レジスタ１１に入力バスから入力された宛
先情報を書き込み、アドレスポインタの値をアドレスポ
インタ出力バス１６に出力する。セル出力時は、制御装
置６から転送される出力すべき宛先情報の値と、宛先情
報レジスタ１１に記憶されている宛先情報の値を比較
し、一致した場合で、且つ、該当するユニットより下方
のユニットで検出されていない時にアドレスポインタレ
ジスタ１４に記憶されている値をアドレスポインタ出力
バス１６に出力する。このとき、宛先情報レジスタ１１
に記憶されている１の個数が２以上の場合、出力した出
力ポートに対応したレジスタを０にリセットする。宛先
情報レジスタ１１に記憶されているｌの個数が１の場
合、アドレスポインタの値を出力すると同時に、出力し
たユニットより上方のアドレスポインタレジスタ１４お
よび宛先情報レジスタ１１のシフト動作を行う。

【００３２】これらの動作を実現するためのカラム制御
装置１２の詳細な構成の例を図１１に示す。図１１中に
おいて、ＲＥＮＢは、宛先情報レジスタ１１の書き込み
許可信号、ＲＳＥＬは、宛先情報レジスタ１１の入力切
り替え信号、ＲＲＥＳは、宛先情報レジスタ１１のリセ
ット信号、ＲＯＵＴは、宛先情報レジスタ１１の値、Ａ
ＰＷＥは、アドレスポイントレジスタ１４の書き込み許
可信号、ＡＰＯＥは、アドレスポインタレジスタ１４の
出力許可信号、ＯＵＴＣは、出力する宛先情報の値、Ｏ
Ｍは、出力モードであることを示す信号、ＩＭは、入力
モードであることを示す信号、ＥＸＩは、自ユニットよ
り下方のユニットに対応するアドレスにセルが記憶され
ていることを示す信号、ＥＸＯは、自ユニット対応する
アドレスにセルが記憶されていることを示す信号、ＦＤ
Ｉは、自ユニットより下方のユニットに出力する宛先情
報が検出されたことを示す信号、ＦＤＯは、自ユニット
以下のユニットに出力する宛先情報が検出されたことを
示す信号、ＳＦＩは、自ユニットより下方のカラムに出
力する宛先情報が検出され、かつ、そのユニットが空き
になるのでそれ以降のユニットをシフトすることを指示
する信号、ＳＦＯは、自ユニット以下のユニットに出力
する宛先情報が検出され、かつ、そのカラムが空きにな
るのでそれ以降のカラムをシフトすることを指示する信
号、ＥＱは、自ユニットの宛先情報と出力する宛先情報
が一致したことを示す信号、ＩＮＰＵＴは、入力時に自
ユニットに宛先情報を記憶することを示す信号、ＦＩＮ
Ｄは、出力時に自カラムがアドレスポインタの値を出力
するように指定されたことを示す信号である。 残りｌ
判定器２７はそのユニットの宛先情報レジスタ１１に記
憶されている宛先がただ１つであることの検出を行う回
路である。デコーダ２９は、宛先情報レジスタ１１の制
御信号を生成する。デコーダ２９は入力時に自ユニット
に宛先情報を記憶する場合は宛先情報レジスタ１１のす
べてのビットに宛先情報入力バスからの情報を記憶する
ためにすべての宛先情報レジスタユニットに書き込み許
可を示す信号を転送する。セル出力時は、自ユニットが
検出されてシフト動作を行わない場合、デコーダ２９は
宛先情報レジスタ１１の出力すべき宛先に対応する１ビ
ットのみをリセットするために、特定のビットのみに書
き込み許可を示す信号を転送し、同時に、特定のビット
のみにリセットを指示する。セル出力時は、自ユニット
が検出されシフトを動作を行う場合、デコーダ２９はす
べてのビットに１断上のカラムの宛先情報レジスタ１１
の内容を記憶するためにすべてのビットに書き込み許可
信号を転送する。以上のような構成カラム制御装置１２
の制御により動作するアドレス生成装置５を用いること
により、容易に同報機能を実現することが可能となる。

【００３３】以下に上記した第１実施例の第１変形例を
説明する。第１実施例ではアドレスポインタを出力する
時に、出力と同時にシフトする方式について述べた。こ
の第１変形例ではアドレスポインタ出力時にシフトせ
ず、別のタイミングでまとめてシフトする方式について
述べる。セル入力時の動作は第１実施例と同じである。
セル出力時は、出力すべき宛先情報の検索を行い、検出
したユニットのアドレスポインタレジスタ１４の値を出
力する。この時、検索された宛先情報レジスタ１１の対
応するビットのみをリセットする。出力時にシフト動作
は行わない。したがって、セルを出力したあとで、アド
レス生成装置５は、ところどころ宛先情報レジスタ１１
の値が空になっているカラムが存在する。この空き領域
を詰める動作がシフト動作である。シフト動作時は、宛
先情報レジスタ１１が空であるユニットの検索を行う。
検索されたユニットのアドレスポインタの値は、アドレ
スポインタ出力バスに出力される。また、検索されたユ
ニット以降（検索されたユニットも含む）のユニットに
対してシフト動作を行う。アドレスポインタ出力バスに
出力されたアドレスポインタは、最上部ユニットに入力
され、検索されたユニット以降の値は１ユニットがシフ
トする。この動作を繰り返すことによってアドレス生成
装置５の途中にできた空き領域を詰めることができる。

【００３４】上述した動作を図１２に示したアドレス生
成装置５とセル記憶装置２の記憶内容例を用いて説明す
る。

【００３５】図１２（ａ）は、アドレス生成装置５のア
ドレス生成ユニットの下から１番目に出力ポート０行き
のセルが記憶されており、アドレス生成ユニットの下か
ら２番目に出力ポート０，１行きのセルが記憶されてお
り、アドレス生成ユニットの下から３番目に出力ポート
２行きのセルが記憶されており、アドレス生成ユニット
の下から４番目に出力ポート１，３行きのセルが記憶さ
れている状態である。

【００３６】この状態から、出力ポート０、出力ポート
１、出力ポート２、出力ポート３の順番でセルを出力す
るものとする。

【００３７】この場合、それぞれ下から１番目、下から
２番目、下から３番目、下から３番目に対応したアドレ
スポインタの値がセル記憶装置２に転送される。すなわ
ち、転送されるアドレスポインタの値は、それぞれ０，
１，２，２である。セル記憶装置２からは、それぞれ、
Ａ，Ｂ，Ｃ，Ｃ，のセルが、それぞれ、出力ポート０，
１，２，３から出力される。

【００３８】このようにセルを出力した後では、出力し
た宛先情報レジスタ１１がリセットされるので、図１２
（ｂ）の状態になる。

【００３９】シフト動作は、このようにすき間のできた
アドレス生成装置５を詰める動作である。図１２（ｂ）
の状態は、下から１番目と下から３番目が空いている状
態である。シフト動作では、詰められた宛先情報の値は
消去され、アドレスポインタの値は最上部へ移される。
この例の場合では、まず、１番下のユニットの内容が最
上部へ移され、次に下から３番目のユニットの内容が最
上部に移される。したがって、シフト動作が行われた後
では、アドレス生成装置５およびセル記憶装置２は、図
１２（ｃ）の状態に変化する。

【００４０】このような動作を行うためのカラム制御装
置１２の構成を図１３に示す。

【００４１】図中においてＲＥＮＢは、宛先情報レジス
タ１１の書き込み許可信号、ＲＳＥＬは、宛先情報レジ
スタ１１の入力切り替え信号、ＲＲＥＳは、宛先情報レ
ジスタ１１のリセット信号、ＲＯＵＴは、宛先情報レジ
スタ１１の値、ＡＰＷＥは、アドレスポインタレジスタ
１４の書き込み許可信号、ＡＰＯＥは、アドレスポイン
タレジスタ１４の出力許可信号、ＯＵＴＣは、出力する
宛先情報の値、ＯＭは、出力モードであることを示す信
号、ＩＭは、入力モードであることを示す信号、ＳＭ
は、シフト動作モードであることを示す信号、ＥＸＩ
は、下方のユニットに対応するアドレスにセルが記憶さ
れていることを示す信号、ＥＸＯは、自ユニットに対応
するアドレスにセルが記憶されていることを示す信号、
ＦＤＩは、自ユニットより前に出力する宛先情報が検出
されたことを示す信号、ＦＤＯは、自ユニット前に出力
する宛先情報が検出されたことを示す信号、ＥＱは、自
ユニットの宛先情報と出力する宛先情報が一致したこと
を示す信号、ＳＨＩＦＴは、シフト動作を行うことを示
す信号、ＬＯＡＤは、入力時に宛先情報入力バスからの
宛先情報を書き込むことを指示する信号、ＲＥＳＥＴ
は、セル出力時に読みだした宛先情報の値をリセットす
ることを示す信号である。

【００４２】デコーダ２９は、ＬＯＡＤ信号または、Ｓ
ＨＩＦＴ信号がＨのときは、すべての宛先情報レジスタ
ユニットに書き込み許可を転送し、ＲＥＳＥＴ信号がＨ
のとき、出力すべき宛先情報に対応するビットのみをリ
セットする信号を転送する。

【００４３】このような構成のカラム制御装置１２を用
いることで、入力動作、出力動作、シフト動作の３つの
動作モードをもつアドレス生成装置５を構成することが
可能となる。

【００４４】シフト動作モードを持つアドレス生成装置
５では、第１実施例で述べた残りｌ判定器が不要にな
り、カラム制御装置のハードウェア規模を小さくするこ
とができる。

【００４５】以下に第１実施例の第２変形例を説明す
る。

【００４６】第１実施例およびその第１変形例では、最
も古いセルを検索するのに、図１４で示されるシーケン
シャル検索回路を使用していた。この検索回路は、ＯＲ
ゲート２０ａ，２０ｂ…２０ｍを直列に接続した簡単な
構成であるが、検索に要する時間が長くなる。図１４に
示した検索回路では、検索時間はユニット数Ｍに比例す
る。

【００４７】第２変形例では、検索に階層構造の構成を
用いた方式について説明する。また、同様の階層的な構
成が、アドレスポインタの出力についても使用できるの
で、併せて説明する。

【００４８】セル出力時は、同じ宛先に行くセルの中で
最も古いセルが出力される。したがって、セル出力時に
おいて、各ユニットに必要な情報は、自カラムより下方
のユニット（古いユニット）の中に、出力すべきセルが
あるかどうかである。

【００４９】下からｉ番目のユニット（ｉ＝０，１，
…，Ｍ−１）で出力すべき宛先情報に一致したかどうか
示す信号ａ（０，ｉ）と記述すると、ｉ番目のカラムよ
り下方のユニットですでに一致していたかどうか知るた
めには、Ｓ（ｉ−１）＝ａ（０，０）＋ａ（０，１）＋
…＋ａ（０，ｉ−１）を計算すれば良い。（ここで、＋
は論理和を意味する） 図１５に示されるように、ａ（０，０）とａ（０，１）
の論理和をとる論理和回路３０ａと、ａ（０，２）とａ
（０，３）の論理和をとる論理和回路３０ｂと、ａ
（０，４）とａ（０，５）の論理和をとる論理和回路３
０ｄと、ａ（０，６）とａ（０，７）の論理和をとる論
理和回路３０ｅと、ａ（０，８）とａ（０，９）の論理
和をとる論理和回路３０ｇと、ａ（０，１０）とａ
（０，１１）の論理和をとる論理和回路３０ｈと、ａ
（０，１２）とａ（０，１３）の論理和をとる論理和回
路３０ｊと、ａ（０，１４）とａ（０，１５）の論理和
をとる論理和回路３０ｋと、論理和回路３０ａ，３０ｂ
の出力ａ（１，０），ａ（１，１）の論理和をとる論理
和回路３０ｃと、論理和回路３０ｄ，３０ｅの出力ａ
（１，２），ａ（１，３）の論理和をとる論理和回路の
３０ｆと、論理和回路３０ｇ，３０ｈの出力ａ（１，
４），ａ（１，５）の論理和をとる論理和回路３０ｉ
と、論理和回路３０ｊ，３０ｋの出力ａ（１，６），ａ
（１，７）の論理和をとる論理和回路３０ｌと、論理和
回路３０ｃ，３０ｆの出力ａ（２，０），ａ（２，１）
の論理和をとる論理和回路３０ｍと、論理和回路３０
ｉ，３０ｌの出力ａ（２，２），ａ（２，３）の論理和
をとる論理和３０ｍと、論理和３０ｍ，３０ｎの出力の
論理和をとる論理和回路３０ｏとからなる論理和回路を
界相的に接続した場合の各階層での値は、ａ（ｉ，ｊ）
＝ａ（ｉ−１，２ｊ）＋ａ（ｉ−１，２ｊ＋１）であ
る。これを考慮してＳ（ｉ）を変形すると、以下のよに
なる。

【００５０】

【数１】 これをＫ＝４（Ｍ−１６）の場合について計算すると表
１のようになる。

【００５１】ｉ番目のカラムで必要な値は、Ｓ（ｉ−
１）である。したがって、各カラムで必要な値は、表２
のようになる。

【００５２】これを実現するための検索回路の構成を図
１６に示す。図１６に示した構成は、図１７に示される
ユニットをツリー上に接続したものである。図１６の説
明に代え、図１７の構成を説明する。基本的には２つの
論理和回路３１ａ，３１ｂでユニット３２は構成されて
いる。ａ（ｉ−１，２ｊ＋１）とａ（ｉ−１，２ｊ）と
を論理和回路３１ｂで論理和演算し、ａ（ｉ，ｊ）の出
力を得る。一方、ａ（ｉ−２，２ｊ）と次段ユニットか
らの出力Ｓ（ｉ，ｊ）及びＳ（ｉ−１，２ｊ）との論理
和が論理和演算回路３１ａでとられ、Ｓ（ｉ−１，２ｊ
＋１）の出力を得る。これが基本ユニット３２の構成で
ある。図１７は、 ａ（ｉ，ｊ）＝ａ（ｉ−１，２ｊ）＋ａ（ｉ−１，２ｊ
＋１） ｓ（ｉ−１，２ｊ）＝ｓ（ｉ，ｊ）

【００５３】

【表１】

【００５４】

【表２】 ｓ（ｉ−１，２ｊ＋１）＝ｓ（ｉ，ｊ）＋ａ（ｉ−１，２ｊ） ｓ（Ｋ，０）＝０ ……（２） ｓ（ｊ）＝ｓ（０，ｊ−１） ……（３） となるように接続されている。この例は、Ｍ＝１６のも
のについて示したものであるが、Ｍの値によらず容易に
拡張可能である。

【００５５】また、アドレスポインタを出力するとき
に、バスと、それに接続されているトライステートバッ
ファを利用して出力していた。この構成では、バスに対
するアクセスが遅いという欠点がある。アドレスポイン
タの出力を高速にするために、セレクタを階層的に接続
した構成について述べる。

【００５６】図１８は、バスを用いたアドレスポインタ
出力回路の概念図である。図１８に示したように、アド
レスポインタレジスタ１４−１，…１４−Ｍのアドレス
はバッファ２４−１，…２４−Ｍにそれぞれ一担蓄積さ
れた後、各カラムに制御装置１２−１，…１２−Ｍから
の制御信号によりアドレスポインタ出力バス１６に出力
される構成である。

【００５７】この構成は、各カラムのアドレスポインタ
の値を各カラムのカラム制御装置１２で生成する出力制
御信号にしたがってバスに出力する回路である。これは
Ｍ→１のセレクタと等価である。一般的に、このような
構成の場合、バスの負荷およびバスヘの出力回路の負荷
が大きくなり、高速動作の実現が困難である。

【００５８】図１９に階層的な検索回路に階層的セレク
タを付加した出力選択回路を示す。図中において、Ｏ
（ｉ）は、ｉ番目のカラムのアドレスポインタの値、Ａ
（ｉ）は、ｉ番目のカラムが出力すべき宛先情報を有し
ているかどうかを示す信号、Ｓ（ｉ）は、ｉ番目のカラ
ムより古いカラムに出力すべき宛先情報を有しているか
どうかを示す信号、ＡＰＯは、出力するアドレスポイン
タの値、ＦＩＮＤは、出力すべき宛先情報を持つセルが
存在することを示す信号である。図１６の階層的な検索
回路として論理回路３１ａ，ｂと３１ｃ，ｄと３１ｅ，
ｆと３１ｇ，ｈと３１ｉ，ｊと３１ｋ，ｌと３１ｍ，ｎ
の組のユニットにそれぞれセレクタ（ＳＥＬ）３４ａ〜
３４ｇを接続した構成であり、図に示したようにセレク
タ（ＳＥＬ）をつけ加えることで、所望の動作を実現す
ることができる。このセレクタは、２→１のセレクタ
で、下方に出力すべきアドレスポインタがあった場合
は、下方を選択し、そうでなかった場合は、上方を選択
する。このようにすることで、下方のアドレスポインタ
を優先的に出力することができる。

【００５９】この回路を用いたアドレス生成装置の構成
を図２０に示す。

【００６０】図中において、Ｏ（ｉ）は、ｉ番目のカラ
ムのアドレスポインタの値、Ａ（ｉ）は、ｉ番目のカラ
ムが出力すべき宛先情報を有しているかどうかを示す信
号、Ｓ（ｉ）は、ｉ番目のカラムより古いカラムに出力
すべき宛先情報を有しているセルが記憶されているかど
うかを示す信号、ＡＰＯは、検索によって出力されるア
ドレスポインタの値、ＯＵＴＲは、出力する宛先情報の
値、ＩＮＲは、入力されたセルに付与された宛先情報の
値、ＯＭは、出力モードであることを示す信号、ＩＭ
は、入力モードであることを示す信号、ＳＭは、シフト
モードであることを示す信号、ＲＥＳＥＴは、出力モー
ド時に該当するカラムのアドレスポインタ値を出力する
ので、ＯＵＴＲに対応するレジスタを０にリセットする
ための信号、ＬＯＡＤは、入力モード時に該当するカラ
ムにＩＮＲからの宛先情報を書き込みための信号、ＳＨ
ＩＦＴは、シフトモード時に該当するカラムがシフト動
作を行うことを指示するめたの信号である。

【００６１】また、ＲＴＲは、宛先情報レジスタ、ＡＰ
Ｒはアドレスポインタレジスタ、ＣＯＭＰは、宛先情報
レジスタの値と出力すべき宛先情報の値を比較する比較
器、ＥＭＰＴＹは、宛先情報レジスタに有意な宛先情報
が記憶されていないことを検出する空き検出回路、ＳＥ
Ｌは２→１セレクタＤＥＣは、ＳＨＩＦＴ，ＬＯＡＤ，
ＲＥＳＥＴおよびＯＵＴＲの信号から宛先情報レジスタ
ＲＴＲの各ビットごとにリセットや書き込みなどの信号
を生成する回路である。

【００６２】検索回路４０は、Ｓ（ｉ）＝Ａ（０）＋Ａ
（１）＋…＋Ａ（ｉ−１）の値を計算し、Ａ（０）＝
Ｌ，Ａ（１）＝Ｌ，…Ａ（ｊ−１）＝ＬでＡ（ｊ）＝Ｈ
の時に、Ｏ（ｊ）の値をＡＰＯに出力する。ＡＰＯは、
アドレスポインタ出力はバスに相当する。

【００６３】Ａ（ｉ）の値は、セル入力時にｉカラムに
宛先情報が記憶されていないとき、または、セル出力時
にｉカラムの宛先情報の値が、出力すべき宛先情報の値
と一致した場合にＨレベルになる。Ａ（ｉ）は、検索回
路４０に入力される。

【００６４】セル入力時はＡ（ｉ）の値は、ｉカラムに
宛先情報が記憶されていないことを示す。セル入力時に
おいて、０からｉ−１カラムまでに宛先情報の値が空で
ない場合、なすわち、Ｓ（ｉ）の値がＬの場合は、ｉカ
ラムに宛先情報入力バスからの値を記憶し、ｉカラムの
アドレスポインタの値をＡＰＯに出力する。ＡＰＯの値
は、セル記憶装置ＣＢに転送され、対応するアドレスに
セルが記憶される。セル出力時は、Ａ（ｉ）の値は、ｉ
カラムに出力すべき宛先情報の値と同じ値の宛先情報が
記憶されていることを示す。したがって、Ｓ（ｉ）の値
は、０からｉ−１カラムに出力すべき宛先情報がを持つ
カラムがあるかどうかを示している。Ｓ（ｉ）の値がＬ
でＡ（ｉ）の値がＨの場合にｉカラムのアドレスポイン
タの値ＡＰＯに出力し、ｉからＭ−１カラムまで宛先情
報とアドレスポインタの値をシフトする。ＡＰＯの値
は、セル記憶装置に転送され、対応するアドレスに記憶
されていたセルが出力される。

【００６５】図１４に示した検索回路の検索時間がＭに
比例するのに対し、図１５で示した検索回路を用いる
と、検索時間はｌｏｇ₂ Ｍに比例する。したがって、検
索時間の高速化が実現できる。

【００６６】以下に、第１実施例の第３変形例を説明す
る。この変形例はトランクグルーピングを実現するため
のスイッチの構成である。

【００６７】トランクグルーピングとは、複数の回線を
あたかも１つの回線のように扱う技術である。

【００６８】図２１にトランクグルーピング機能を実現
するための装置の例を示す。この装置は、入力されたセ
ル流を分離するセル分離装置４１と、分離されたセルを
交換するセル交換装置４２と、セル順序整列回路４３
と、セル多重装置４４とで構成されている。図に示した
装置は、４入力４出力のセル交換装置を用いて、２入力
２出力のセル交換装置４２を実現した例である。Ｉ０，
Ｉ１は、セル交換装置インターフェースの２倍の速度を
持つ入力インターフェースであり、Ｏ０，Ｏ１は、セル
交換装置４２のインターフェースの２倍の速度を持つ出
力インターフェースである。ｉ０，ｉ１，ｉ２，ｉ３
は、セル交換装置４２の入力インターフェースであり、
ｏ１，ｏ２，ｏ３は、セル交換装置４２の出力インター
フェースである。

【００６９】この装置の動作を説明するために、図２２
（ａ）のようにセルが入力された場合について説明す
る。

【００７０】この例では、入力Ｉ０から、出力Ｏ０行き
のＡというセル、出力Ｏ０行きのＢというセル、出力Ｏ
０行きのＣというセル、出力Ｏ０行きのＤというセルが
順番に入力され、入力Ｉ１から、出力Ｏ０の行きのａと
いうセル、出力Ｏ１行きのｂというセル、出力Ｏ１行き
のｃというセル、出力Ｏ１行きのｄというセルが順番に
入力されている。このように入力されたセル流は、セル
分離装置４１によって、２つに分離され、図２２（ｂ）
のようになる。セル分離装置４１によって分離されたセ
ル流は、セル交換装置４２によって、各行き先ごとに交
換され、図２２（ｃ）のようになる。このように交換さ
れたセルを単純にセル多重装置４４に入力すると、図２
２（ｃ）のようになり、セルＣとセルＤの順序が入れ替
わってしまう。

【００７１】このようなセルの入れ替わりを避けるため
に、セル順序整列回路４３を用いる。セル順序整列回路
４３はセルを一時蓄えておき、例えば、タイムスタンプ
などの情報からセルの順序を整列させる装置である。

【００７２】この方式では、余分な回路が必要で、順序
を整列させるためにセルを保存しておかなければらな
ず、遅延時間が大きくなってしまうという問題がある。
本実施例はセル交換装置４２にトランクグルーピング機
能を実現するものである。

【００７３】同じトランクグループから入力されたセル
は、順序を入れ替えないように交換されなければならな
い。図２３を用いて、トランクグルーピングを実現した
ときのアドレス生成装置５の動作を説明する。

【００７４】この動作例は、出力ポート０と出力ポート
１が出力グループ０にグルーピングされており、出力ポ
ート２と出力ポート３がグルーピングされていない場合
の動作を示す例である。

【００７５】初期状態として、図２３（ａ）の状態を仮
定する。すなわち、最も古いセルＡは、出力グループ０
行きで、２番目に古いセルＢは、出力グループ０に行き
および出力ポート３行きで、３番目に古いセルＣは、出
力ポート２行きで、４番目に古いセルＤは、出力ポート
２行きである。

【００７６】トランクグルーピングされた出力へ向かう
セルの宛先情報は、グルーピンクされた出力ポートの両
方のビットに１が書かれる。したがって、出力グループ
０行きのセルの宛先情報は、“１１００”となる。

【００７７】この状態から、出力グループ０、出力グル
ープ０、出力ポート２、出力ポート３の順番にセルを出
力した時の動作が示されている。

【００７８】最初に、出力グループ０行きのセルを出力
する場合の動作について説明する。出力グループ０行き
の中で最も古いセルは、アドレス生成装置５の最下ユニ
ットに記載されているセルである。したがって、最下ユ
ニットが検索され、アドレス生成装置５からセル記憶装
置２にアドレス０が転送され、セル記憶装置２からセ

【００７８】最初に、出力グループ０行きのセルを出力
する場合の動作について説明する。出力グループ０行き
の中で最も古いセルは、アドレス生成装置５の最下ユニ
ットに記載されているセルである。したがって、最下ユ
ニットが検索され、アドレス生成装置５からセル記憶装
置２にアドレス０が転送され、セル記憶装置２からセル
Ａが出力され、これが出力ポート０から出力される。こ
のとき、アドレス生成装置５の宛先情報レジスタ１１の
出力グループ０に対応したビットがリセットされる（図
２３（ｂ）。次に、出力グループ０行きのセルを出力す
る場合の動作について説明する。出力グループ０行きの
セルの中で最も古いセルは、アドレス生成装置５の下か
ら２番目のカラムに記憶されているセルである。したが
って、下から２番目のカラムが検索され、アドレス生成
装置５からセル記憶装置２にアドレス１が転送されて、
セル記憶装置２からセルＢが出力され、これが出力ポー
ト１から出力される。これとき、アドレス生成装置５の
宛先情報レジスタ１１の出力グループ０に対応したビッ
トがリセットされる。（図２３（ｃ））。次に出力ポー
ト２行きのセルを出力する場合の動作について説明す
る。出力ポート２行きのセルの中で最も古いセルは、ア
ドレス生成装置５の下から３番目のカラムに記憶されて
いるセルである。したがって、下から３番目のカラムが
検索され、アドレス生成装置５からセル記憶装置２にア
ドレス２が転送され、セル記憶装置２からセルＣが出力
され、これが出力ポート２から出力される。このとき、
アドレス生成装置５の宛先情報レジスタ１１の出力ポー
ト２に対応したビットがリセットされる。（図２３
（ｄ）。次に、出力ポート３行きのセルを出力する場合
の動作について説明する。出力ポート３行きのセルの中
で最も古いセルは、アドレス生成装置５の下から２番目
のユニットに記憶されているセルである。したがって、
下から２番目のユニットが検索され、アドレス生成装置
５からセル記憶装置２にアドレス１が転送され、セル記
憶装置２からセルＢが出力され、これが出力ポート３か
ら出力される。このとき、アドレス生成装置５の宛先情
報レジスタ１１の出力ポート３に対応したビットがリセ
ットされる（図２３（ｅ））。この状態から、空いたユ
ニットが詰められ、図２３（ｆ）の状態に変化する。

【００７９】このような動作を実現するためのアドレス
生成装置５の１ユニットの構成例を図２４に示す。この
実施例は４入力４出力のセル交換装置４２のアドレス生
成装置５の１例を表している。図の装置は２つのトラン
クグループを実現した例である。トランクグループを行
わないアドレス生成装置５とは、比較器のＣＯＭＰと宛
先情報レジスタの制御信号を生成するデコーダＤＥＣの
構成が異なる。トランクグループを行わない場合の比較
器の構成例を図２５に示す。図２５に示した構成は、Ａ
ＮＤ回路４つとこの出力をＯＲ回路に入力させたもので
ある。ＲＴＯ０，ＲＴＯ１，ＲＴＯ２，ＲＴＯ３，はそ
れぞれ、宛先情報レジスタの出力ポート０，１，２，３
に対応したレジスタの出力であり、ＯＨ０，ＯＨ１，Ｏ
Ｈ２，ＯＨ３は、それぞれ、出力すべきポートの番号を
示す信号である。ＥＱは、このカラムに記憶されている
宛先情報の中に出力すべき宛先と一致した宛先のセルが
記憶されていることを示す信号である。例えば、出力ポ
ート０行きのセルを出力する時は、ＯＨ０がＨレベルに
なる。このとき、ＲＴＯ０にＨが記憶されている、すな
わち、０行きのセルが記憶されている場合は、ＥＱがＨ
になり、このユニットに０行きのセルが記憶されている
ことを示す。トランクグループを行った場合の比較器の
構成例を図２６に示す。この比較器は、０行きおよび１
行きがグループ０としてグルーピングされており、２行
きおよび３行きがグループ１としてグルーピングされて
いる場合の構成例である。ＯＧ０，ＯＧ１は、それぞ
れ、出力すべきトランクグループの番号を示す信号であ
る。例えば、トランクグループ０行きのセルを出力する
ときは、ＯＧ０がＨレベルになる。このとき、ＲＴＯ０
またはＲＴＯ０がＨの時にトランクグループ０行きのセ
ルが記憶されていることを示し、ＥＱがＨレベルにな
る。トランクグループを行わない場合のデコーダの構成
例を図２７に示す。図中において、ＳＨＩＦＴは、シフ
ト動作モード時に該当するカラムにシフト動作をさせる
ことを指示する信号であり、ＬＯＡＤは、データ入力モ
ード時に該当するカラムに宛先情報を書き込むことを指
示する信号であり、ＲＥＳＥＴは、出力モード時に該当
するユニットに出力するセルがあり、出力ポートに対応
したビットをリセットさせることを指示する信号であ
り、ＥＮＢは、宛先情報レジスタの書き込み許可信号で
あり、ＲＥＳ０，ＲＥＳ１，ＲＥＳ２，ＲＥＳ３は、そ
れぞれ出力ポート０，１，２，３に対応したレジスタの
リセット信号である。シフト動作時あるいは宛先情報入
力時は、宛先情報レジスタのすべてのビットに書き込み
を行うので、書き込み許可信号ＥＮＢがＨレベルにな
る。出力動作は、出力すべき宛先情報のビットのみをリ
セットする。例えば、出力ポート１行きのセルを出力し
たときは、出力ポート１に対応するビットのみをリセッ
トするので、ＲＥＳ１がＨレベルになる。トランクグル
ープを行った場合のデコーダの構成例を図２８に示す。
この例の場合、ＲＥＳ０は、出力ポート０またはトラン
クグループ０を出力するときにＨレベルになり、ＲＥＳ
１は、出力ポート１またはトランクグループ０を出力す
るときにＨレベルになり、ＲＥＳ２は、出力ポート２ま
たはトランクグループ１を出力するときにＨレベルにな
り、ＲＥＳ３は、出力ポート３またはトランクグループ
１を出力するときにＨレベルになる。このような比較器
およびデコーダを用いることで、容易にトランクグルー
プ機能を実現することが可能となる。

【００８０】以下に第１実施例の第４変形例を説明す
る。この変形例はセル出力時のアドレス出力を並列に行
う場合の例である。前記した第１実施例及びその変形例
ではセル出力時のアドレス出力は、シーケンシャルに行
っていた。この方法では、すべての出力ポートにセルを
読み出すためのアドレスを出力するのにＮ回の検索を行
わなければならない。第４変形例ではアドレス出力を並
列に行うことを可能とするアドレス生成装置５の構成を
説明する。このアドレス生成装置５の構成を図２９に示
す。このアドレス生成装置５は、各出力ポートに対応し
た検索回路４０２と、それに接続された宛先情報レジス
タユニットＲＴＲＵと、カラム制御装置ＣＣＵと、アド
レスポインタレジスタＡＰＲと、カラム制御装置ＣＣＵ
とによって構成されている。検索回路４０２は例えば第
２変形例で述べた検索回路を用いる。宛先情報レジスタ
ユニットの構成を図３０に示す。ＲＯＵＴ（ｊ）は、出
力ポートｊ行きのセルを出力したときにＨレベルにな
る。このときＲＴＲＵ（ｉ，ｊ）の値がＨであれば、検
索回路Ａ（ｉ，ｊ）にＨを入力する。検索回路は、他の
ユニットからの値を用いて最も古いセルを検索する。検
索結果はＳ（ｉ，ｊ）によって与えられる。Ｓ（ｉ，
ｊ）は、ｉユニットより古いユニット（下方のユニッ
ト）にすでに出力するセルが存在したときにＨになり、
そうでないときにＬになる。したがって、Ａ（ｉ，ｊ）
の値がＨでＳ（ｉ，ｊ）の値がＬのとき、ｉカラムが最
も古いユニットであることになる。ｉカラムのアドレス
ポイントレジスタの値ＡＰＲ（ｉ）が入力され、ｉユニ
ットが最も古いセルであるときにＡＰＲＯ（ｉ）の値が
出力すべきセルのアドレスとしてアドレス生成装置から
セル記憶装置に転送される。そして、アドレスを出力し
たので、宛先情報レジスタの出力ポートｊに対応する宛
先情報レジスタユニットの値はリセットされる。入力モ
ード時は、セレクタは、切り替え信号ＳＥＬによって、
ＲＩＮ（ｊ）側に切り替えられ、カラム制御装置によっ
て生成されるＥＮＢ（ｉ）信号によってＲＩＮ（ｊ）の
値が書き込まれる。ＲＩＮは、入力されたセルの宛先情
報を示す値である。シフトモード時は、セレクタは、切
り替え信号ＳＥＬによって、ＲＴＲＵ（ｉ，ｊ）側に切
り替えられ、カラム制御装置によって生成されるＥＮＢ
（ｉ）信号によって、ＲＴＲＵ（ｉ，ｊ）の値が書き込
まれる。ＲＴ０は１段上のカラムの宛先情報レジスタの
値（ＲＴＯ（ｉ＋１．ｊ））である。カラム制御装置
は、入力モード時は、および、シフトモード時に宛先情
報レジスタとアドレスポインタレジスタの制御を行う。
入力モード時は、自ユニットが空きで、自ユニットより
古いユニットにセルが記憶されているときに、このユニ
ットに入力されたセルの宛先情報を書き込む。シフトモ
ード時は、自ユニットが空きであるか、あるいは自ユニ
ットより古いカラムで空きが検出されたときにシフト動
作を行うので、宛先情報レジスタとアドレスポインタレ
ジスタに隣接したカラムの値を書き込む。このような動
作を行うためのカラム制御装置の構成を図３１に示す。
図中において、ＩＭは、入力モードであることを示す信
号、ＳＭは、シフトモードであることを示す信号、ＲＴ
Ｏ（ｉ，ｊ）は、ｉカラム目の宛先情報レジスタの出力
ポートｊに対応するビットの出力値、ＡＰＥ（ｉ）は、
アドレスポインタの出力レポートｊに対応するビットの
出力値、ＡＰＥ（ｉ）は、アドレスポイタレジスタの書
き込み許可信号、ＡＰＲＯ（ｉ）は、アドレスポインタ
レジスタの値、ＥＮＢ（ｉ）は、宛先情報レジスタの書
き込み許可信号、Ａ（ｉ）は、検索回路５１の出力であ
る。このように、検索回路を複数持つことで、出力時の
アドレス出力を並列に行うことが可能となり、アドレス
生成の動作速度を向上させることができる。

【００８１】以下に本発明の第５変形例を説明する。Ａ
ＴＭ通信では、いろいろな品質のセルが多重されてセル
交換装置に入力される。各品質クラスごとに要求された
品質を保証するために、セル交換装置には、優先制御機
能が必要される。優先制御機能は、セルに付与された優
先クラス識別子によって、特定の優先クラスを優先的に
出力する機能である。図３２を用いて、優先制御機能を
実現するためのアドレス生成装置の動作を説明する。こ
の図において、Ｐは、優先クラスを表す値である。アド
レス生成装置およびセル記憶装置が、図３２（ａ）の状
態にあったとする。すなわち、最も古いセルＡは、アド
レス０に記憶されており、その出力は、出力ポート０，
１，２で、優先クラスは、０である。２番目に古いセル
Ｂは、アドレス１に記憶されており、その出力先、出力
ポート１，３で、優先クラスは、１である。３番目に古
いセルＣはアドレス２に記憶されており、その出力先
は、出力ポート０で、優先クラスは、１である。図中に
おいて、優先クラスは、０と１が書かれているが、この
例では、１が優先されるものとする。この状態から出力
ポート０行き、出力ポート１行き、出力ポート２行きの
セルを順番に出力する場合について説明する。まず、出
力ポート０行きのセルを出力する場合の動作について説
明する。出力ポート０行きのセルは、１番下のカラムと
下から３番目のカラムに記憶されている。１番下のカラ
ムのセルの優先クラスは、０であり、下から３番目のセ
ルの優先クラスは、１である。したがって、この場合、
下から３番目のカラムのセルが優先的に出力される。下
から３番目のセルを出力した後では、アドレス生成装置
およびセル記憶装置の内容は、図３２（ｂ）のように変
化する。次に、主力ポート１行きのセルを出力する場合
の動作について説明する。出力ポート１行きのセルは、
１番下のユニットと下から２番目のカラムに記憶されて
いる。１番下のユニットセルの優先クラスは、０であ
り、下から２番目のセルの優先クラスは、１である。し
たがって、この場合、下から２番目のユニットのセルが
優先的に出力される。下から２番目のセルを出力した後
では、アドレス生成装置およびセル記憶装置の内容は、
図３２（ｃ）のように変化する。次に、出力ポート２行
きのセルを出力する場合の動作について説明する。出力
ポート１行きのセルは、１番下のカラムに記憶されてい
る。１番下のユニットのセルの優先クラスは、０である
が、優先クラスが１であるセルが他に記憶されていない
ので、このセルが選択される。したがって、この場合、
１番下のユニットのセルがし出力される。アドレス生成
装置および記憶装置の内容は、図３２（ｄ）のように変
化する。以上のような動作を実現するためのアドレス生
成装置の構成を図３３に示す。この装置は、優先情報レ
ジスタＰＲＲと宛先情報レジスタＲＴＲとカラム制御装
置ＣＣＵとアドレスポインタレジスタとで構成されるア
ドレス生成ユニットを複数接続したものと、検索回路
と、各優先クラスに対応した検索回路から出力されるア
ドレスポインタの値（ＡＰＯ）から最も優先度の高いク
ラスの値を選択するためのセレクタと、各検索回路から
出力されるＦＩＮＤの値から優先度の最も高いクラスの
値をデコードするデコーダとで構成されている。宛先情
報レジスタおよびアドレスポインタレジスタの構成は、
第１実施例で述べたものと同じ構成である。検索回路は
第３変形例で述べた検索回路が使用できる。検索回路の
個数は、優先クラスの個数と同じである。優先情報レジ
スタユニット６０ａ…６０ｋからなる優先情報レジスタ
の構成を図３４に示す。優先情報レジスタは、図３５に
示される優先情報レジスタユニット６０をＫ個並べたも
のである。Ｋは優先クラスを表示するのに必要なビット
数である。優先クラスの個数をＰとすると、Ｋはｌｏｇ
₂ Ｐ以上必要である。優先情報レジスタは、図３５に示
すようにセレクタ６３とフリップフロップ６２で構成さ
れている。セレクタ６３は、セルに付加された優先情報
を入力するための優先情報入力バスからの入力と隣接す
る優先情報レジスタからの優先情報の切り替えをカラム
制御装置の指示によって行う。フリップフロップ６２は
そのユニットに記憶されているセルに該当する値が記憶
されている。カラム制御装置の構成を図３６に示す。こ
のカラム制御装置は、優先クラスが０と１の２クラスの
場合の例のものである。図中において、ＣＯＭＰは、宛
先情報レジスタに記憶されいてる宛先情報の中にＲＯＵ
Ｔで示される出力すべき宛先があるかどうかを調べる比
較器、ＥＭＰＴＹは、宛先情報レジスタに有意な情報が
記憶されているかどうかを調べる有無判定器、ＳＥＬ
は、セレクタであり、また、ＲＳは、宛先情報レジスタ
の特定の１ビットに対しリセットを指示する信号、ＥＮ
は、優先情報レジスタおよび宛先情報レジスタの書き込
み許可信号、ＳＬは、優先情報レジスタおよび宛先情報
レジスタの入力切り替えを指示する信号、ＲＯは、宛先
情報レジスタの出力値、ＰＯは、優先情報レジスタの出
力値、ＡＥは、アドレスポインタレジスタの書き込み許
可信号、Ｓ０は、優先クラス０に対応した検索回路の出
力信号でこのユニットより下方のユニットに有意なセル
が記憶されいることを示す信号、Ａ０は、優先クラス０
に対応した検索回路の入力信号でこのユニットに有意な
セルが記憶されていることを示す信号、Ｓ１は、優先ク
ラス１に対応した検索回路の出力信号でこのユニットよ
り下方のユニットに有意なセルが記憶されていることを
示す信号、Ａ１は、優先クラス１に対応した検索回路の
入力信号でこのユニットに有意なセルが記憶されている
ことを示す信号、ＲＯＵＴは、出力すべきセルの出力ポ
ートを指示する信号、ＯＭは、出力モードであることを
示す信号、ＩＭは、入力モードであることを示す信号、
ＳＭは、シフトモードであることを示す信号、ＰＯＵＴ
は、検索されたセルの中で、最も優先度の高い優先クラ
スを示す信号である。入力モードおよびシフトモード時
の動作は、第１実施例および前記した変形例と同じなの
で省略する。ここでは、出力モード時の動作について説
明する。セルを出力する場合は、ＲＯＵＴに出力する出
力ポートの値が示される。各ユニットのカラム制御装置
は、この値と各ユニットに記憶されている宛先情報レジ
スタの値を比較する。比較結果がＥＱによって示され、
もし、そのカラムの宛先情報レジスタに、出力すべきポ
ートの値のセルが記憶されていた場合はＥＱの値は、１
（Ｈレベル）になる。この値がクラス０対応の検索回路
の入力Ａ０に入力される。このユニットに優先クラス１
のセルが記憶されていた場合は、ＥＱの値と優先クラス
が１であることを示す信号の論理積が、クラス１対応の
検索回路に入力Ａ１に入力される。各クラスの検索結果
は、それぞれ、Ｓ０，Ｓ１に示される。Ｓ０の値は、こ
のユニットより下方のユニットに記憶されているセルの
中で出力するポートに等しいセルがあることを示す。す
なわち、Ｓ０の値が０（Ｌレベル）であるならば、この
ユニットより下方のユニットには、出力するポートに等
しい宛先のセルがないことを示し、Ｓ０の値が１（Ｈレ
ベル）であるならば、このユニットより下方のユニット
に出力するポートに等しい宛先のセルがすでに存在する
ことを示す。また、Ｓ１の値は、優先クラス１に対応し
た検索回路の出力で、優先クラス１のセルに対して、こ
のユニットより下方のユニットに出力するポートに等し
い宛先のセルがすでに存在することを示す。したがっ
て、Ａの値が１で、Ｓの値が０のときに、このユニット
に記憶されているセルが出力されるセルである。また、
ＰＯＵＴは、出力する出力ポートに一致したセルの中で
最も優先度の高い優先クラスが示される。優先クラス０
のユニットが検出されても、他に優先クラスの高いセル
があった場合には、そのユニットは選択されない。これ
は、ＰＯＵＴによって知ることができる。したがって、
ＰＯＵＴによって示される値と同じ優先クラスの検索結
果からの出力値によって出力されるセルが記憶されてい
るユニットが選択される。この結果より、宛先情報レジ
スタの出力ポートに対応したビットがリセットされる。
このような構成のアドレス生成装置を用いることで、優
先制御機能を実現できる。

【００８２】また、図３７に、検索回路を優先クラスの
個数＋１個用いた場合のアドレス生成装置の例を示す。
この例のアドレス生成装置は、各優先クラスの出力用の
検索回路と、入力モードおよびシフトモード時の検索を
行う検索回路を有している。このアドレス生成装置に用
いられるカラム制御装置の構成を図３８に示す。図中に
おいて、ＣＯＭＰは、宛先情報レジスタに記憶されてい
る宛先情報の中にＲＯＵＴで示される出力すべき宛先が
あるかどうかを調べる比較器、ＥＭＰＴＹは、宛先情報
レジスタに有意な情報が記憶されているかどうかを調べ
る有無判定器、ＳＥＬは、セレクタ、ＤＥＣは、優先情
報の値を優先クラスごとにデコードするデコーダであ
り、また、ＲＳは、宛先情報レジスタの特定の１ビット
に対しリセットを指示する信号、ＥＮは、優先情報レジ
スタおよび宛先情報レジスタの書き込み許可信号、ＳＬ
は、優先情報レジスタおよび宛先情報レジスタの入力切
り替えを指示する信号、ＲＯは、宛先情報レジスタの出
力値、ＰＯは、優先情報レジスタの出力値、ＡＥは、ア
ドレスポインタレジスタの書き込み許可信号、Ｓ０は、
優先クラス０に対応した検索回路の出力信号でこのユニ
ットより下方のユニットに有意なセルが記憶されている
ことを示す信号、Ａ０は、優先クラス０に対応した検索
回路の入力信号でこのユニットに有意なセルが記憶され
ていることを示す信号、Ｓ１は、優先クラス１に対応し
た検索回路の出力信号でこのユニットより下方のユニッ
トに有意なセルが記憶されていることを示す信号、Ａ１
は、優先クラス１に対応した検索回路の入力信号でこの
ユニットに有意なセルが記憶されていることを示す信
号、Ｓ２は、優先クラス２に対応した検索回路の出力信
号でこのユニットより下方のユニットに有意なセルが記
憶されていることを示す信号、Ａ２は優先クラス２に対
応した検索回路の入力信号でこのユニットに有意なセル
が記憶されていることを示す信号、Ｓは、入力モードお
よびシフトモード時に使用する検索回路の出力信号でこ
のカラムより下方のユニットに有意なセルが記憶されて
いることを示す信号、Ａは、入力モードおよびシフトモ
ード時に使用する検索回路の入力信号でこのユニットに
有意なセルが記憶されていることを示す信号、ＲＯＵＴ
は、出力すべきセルの出力ポートを指示する信号、ＯＭ
は、出力モードであることを示す信号、ＩＭは、入力モ
ードであることを示す信号、ＳＭは、シフトモードであ
ることを示す信号、ＰＯＵＴは、検索されたセルの中
で、最も優先度の高い優先クラスを示す信号である。こ
のカラム制御装置は、３クラスの優先クラスに対応した
場合の例であるが、任意の数の優先クラスに対応させる
ことは容易に実現できる。次に、セルバッファがいっぱ
いになり、セルを廃棄しなければならない時の優先制
御、すなわち、廃棄優先を行うためのアドレス生成措置
の例を述べる。優先制御の方法の一つに、セルバッファ
内のセル数にしきい値を定め、これを越えた場合に、低
優先のセルを廃棄する方法がある。この動作を実現する
ためのアドレス生成装置の構成を図３９に、カラム制御
装置の構成を図４０に示す。この装置では、ＰＲＯがＨ
のときに優先的に廃棄されるものとする。ＤＭは、セル
の廃棄を行うモードを示す信号である。セル廃棄モード
時には、ＰＲＯがＨであるものが検索される。この例の
装置では、下（古いセル）から検索されるが、上（新し
いセル）から検索を行う検索回路を用いることも可能で
ある。下方から検索を行って最初に検索されたユニット
の宛先情報は、消去され、アドレスポインタの値は、最
上部のカラムに移動される。セル廃棄を指示する信号Ｄ
Ｍは、制御装置から送られるタイミング信号が、セル廃
棄モードであり、しきい値を越えたときにＨになる。ま
た、入力されたセルの優先情報の値を判断してから廃棄
するセルの個数を決定することも可能である。さらに、
このアドレス生成装置と図３３、図３７に示される装置
と組み合わせることも可能である。これらの構成のアド
レス生成装置を用いることで、容易に優先制御機能を実
現することが可能となる。

【００８３】以下に本発明の第２実施例を説明する。図
４３は第２実施例の全体構成図である。セル交換装置
は、入力されたセルを多重する多重装置１と、多重され
たセルを記憶するセル記憶装置２と、多重されたセルを
分離する分離装置３と、セル記憶装置２のアドレスを制
御するアドレス制御装置４とで構成されている。アドレ
ス制御装置４は、セル記憶装置２に記憶されたセルの読
みだしアドレスおよび書き込みアドレスを生成するアド
レス生成装置５と、アドレス生成装置５を制御する制御
装置６とで構成されている。図４３で示されるセル交換
装置の動作について説明する。入力ポートから入力され
たセルは多重装置１によって多重される。このとき、セ
ル付与された宛先情報をアドレス生成装置５へ転送す
る。アドレス生成装置５では、多重装置１から転送され
た宛先情報からセルの書き込みアドレスを生成し、セル
記憶装置２へ転送する。セル記憶装置２では、多重装置
１から転送された多重化されたセルをアドレス生成装置
５で生成された書き込みアドレスに記憶する。セルを出
力するときは、アドレス生成装置５は、読みだしアドレ
スを生成する。生成された読みだしアドレスは、セル記
憶装置２へ転送される。セル記憶装置２では、アドレス
生成装置５で生成された読みだしアドレスに記憶されて
いたセルを出力し、分離装置３へ転送する。分離装置３
では、セル記憶装置２から転送された多重化されたセル
を分離し、出力ポートへ出力する。アドレス生成装置５
の構成を図４５に示す。アドレス生成装置５は、宛先情
報レジスタ１０１と、アドレスポインタレジスタ１０６
と、滞留時間カウンタ１０２と、カラム制御装置１０３
とで構成されるアドレス生成ユニット１０７を図４３に
示されるように接続したものである。アドレス生成装置
５において、アドレス生成ユニット１０７の位置は、セ
ルの到着順序を意味する。図４５に示された例では、下
方にあるものほど古いセルであることを意味している。
すなわち、入力されたセルの宛先情報は、到着順にアド
レス生成ユニット１０７の下から格納される。また、セ
ルを出力することによって宛先情報に空き領域ができる
と、宛先情報レジスタ１０１、および、アドレスポイン
タレジスタ１０６が下方に向かってシフトしていくよう
に接続されているので、下方にあるものほど古い情報で
あることを意味する。宛先情報レジスタ１０１は、宛先
情報抽出装置から転送された宛先情報を記憶するレジス
タである。アドレスポインタレジスタ１０６は、セルの
記憶されているアドレスを記憶するレジスタである。ア
ドレスポインタレジスタ１０６の各々は、セル記憶装置
２のアドレスに１対１に対応するように初期化されてい
る。例えば、セルの記憶されるアドレスが０〜Ｍ−１で
あった場合、アドレスポインタレジスタ１０６の値は、
図４４の例のようにそれぞれが、０〜Ｍ−１に初期化さ
れている。滞留時間カウンタ１０２はセル交換装置内に
記憶されているセルの滞留時間を計数するためのカウン
タである。カラム制御装置１０３は、制御装置から転送
される制御情報をもとに、宛先情報レジスタ１０１、ア
ドレスポインタレジスタ１０６および滞留時間カウンタ
１０２の制御を行うための装置である。アドレス生成装
置５の動作について説明する。セル記憶装置２は０，
１，２…，Ｍ−１というアドレス空間を持つものとす
る。ここで、Ｍはセル記憶装置２に記憶できるセルの個
数である。アドレス生成装置５およびセル記憶装置２が
図４４のように初期化されているものとする。アドレス
生成装置５には、宛先情報とアドレスポインタレジスタ
１０６の値と滞留時間カウンタ１０２の値が対として記
憶されており、セル記憶装置２には、セルが記憶され
る。図中で“−”は、内容が不定であることを意味す
る。初期状態では、セルは、不定であるのですべてに
“−”が記述されている。図の例では、アドレスポイン
タレジスタ１０６の値は、下方から順番に０，１，２，
…Ｍ−１，というように順序よく記憶されている。初期
値は、セル記憶装置２のアドレスとアドレスポインタレ
ジスタ１０６の値が１対１に対応していれば順序関係
は、どんなものでも良い。宛先情報は、セルが無いこと
を示す´Ｎｕ１１´が記憶されている。

【００８４】まず、書き込みアドレスを出力するときの
動作について説明する。セルがセル交換装置７に入力さ
れ、セルバッファへ書き込みを行うときは、アドレス生
成装置５の空きである。（宛先情報の値が´Ｎｕ１１´
であるか、または、滞留時間カウンタ１０２の値が０で
ある）ユニットの最下方のユニットに、セルに付加され
た宛先情報が記憶され、滞留時間カウンタ１０２の値が
´１´にセットされ、そのユニットのアドレスポインタ
の値がセル記憶装置２に転送され、そのアドレスに入力
されたセルが書き込まれる。例として、初期状態から、
出力ポート０行きのＡというセルが入力され、次に、出
力ポート１行きのＢというセルが入力され、その後、出
力ポート０行きのＣというセルが入力された場合の動作
を説明する。まず、セルＡが入力された場合の動作につ
いて説明する。アドレス生成装置５には、´０´という
宛先情報が転送される。アドレス生成装置５に送られた
宛先情報は、宛先情報レジスタ１０１の下方から詰めて
書き込まれる。初期状態では、宛先情報が１つも書き込
まれていないので、入力された宛先情報は、最下方のカ
ラムに記憶される。書き込まれたカラムのアドレスポイ
ンタレジスタ１０６の値がセルの書き込みアドレスにな
る。したがって、セルＡは、アドレス０に記憶される。
このとき、滞留時間カウンタ１０２の値が´１´にセッ
トされる。宛先情報およびセルが書き込まれた後の状態
を図４６（ａ）に示す。次に、宛先情報として´１´と
いう値を持つセルＢが入力されたときの動作を説明す
る。アドレス生成装置５には、´１´という値が転送さ
れ、宛先情報が空いているるユニットの最下方に記憶さ
れる。アドレス生成装置５には、すでに１つの宛先情報
が書き込まれているので下から２つ目のユニットの宛先
情報レジスタ´１´という値が書き込まれる。このと
き、滞留時間カウンタ１０２の値が´１´にセットされ
る。Ｂというセルは、このユニットのアドレスポインタ
レジスタ１０６の値が示すアドレス、すなわち、アドレ
ス１に書き込まれる。宛先情報およびセルが書き込まれ
た後の状態を図４６（ｂ）に示す。次に宛先情報として
´０´という値を持つセルＣが入力されたときの動作を
説明する。アドレス生成装置５には´０´という値が転
送され、宛先情報が空いているユニットの最下方に記憶
される。アドレス生成装置５には、すでに２つの宛先情
報が書き込まれているので下から３つ目のユニットの宛
先情報レジスタ１０１に´０´という値が書き込まれ
る。このとき、滞留時間カウンタ１０２の値が´１´に
セットされる。Ｃというセルは、このカラムのアドレス
ポインタレジスタ１０６の値が示すアドレス、すなわ
ち、アドレス２に書き込まれる。宛先情報およびセルが
書き込まれた後の状態を図４６（ｃ）に示す。次に、読
みだしアドレスを出力するときの動作を説明する。セル
をセルバッファから読みだし、セル交換装置から出力す
るときは、アドレス生成装置５から、宛先情報レジスタ
１０１の内容が、出力する出力ポート番号と一致するカ
ラムを下方から上方へ検索していき、最初に一致したカ
ラムのアドレスポインタの値をセルバッファに転送し、
そのアドレスに記憶されているセルを出力する。このと
き、検索されたカラムの宛先情報の値は´Ｎｕ１１´に
リセットされ、滞留時間カウンタ１０２の値は´０´に
リセットされる。

【００８５】例として、図４６（ｃ）の状態から出力ポ
ート０湯のセルを出力し、出力ポート行きのセルを出力
する場合の動作を説明する。セル出力のときは、出力ポ
ートに向かうセルの中で、最も古いセルが出力される。
アドレス生成装置５内では、古い宛先情報は、図中の下
方から到着順に記憶されている。まず、出力ポート０行
きのセルを出力する場合の動作について説明する。出力
ポート０行きのセルの中で最も古いセルは、最下ユニッ
トに記憶されているセルである。したがって、最下ユニ
ットのアドレスポインタの値０をセル記憶装置に転送す
る。セル記憶装置は送られてきたアドレス０に記憶され
ているセルＡを出力する。検索されたユニットの宛先情
報レジスタは、´Ｎｕ１１´にリセットされる。また、
同時に滞留時間カウンタ１０２の値は、´０´にリセッ
トされる。アドレス生成装置５の内容は、図４７（ａ）
のように変更される。次に出力ポート１行きのセルを出
力する場合の動作について説明する。出力ポート０行き
のセルを出力したので、アドレス生成装置５およびセル
記憶装置２の内容は、図４７（ａ）のようになってい
る。この状態から出力ポート１行きのセルを出力すると
きは、下方より上方に出力ポート１に対応したレジスタ
の値が１であるユニットを検索する。この場合、下から
２番目のユニットが選択される。アドレス生成装置５か
らセル記憶装置２に対し、最下部のユニットのアドレス
ポインタの値すなわち１が転送される。セル記憶装置２
ではアドレス１に記憶されているセルＢが出力される。
検索されたユニットの宛先情報レジスタ１０１は、´Ｎ
ｕ１１´にリセットされる。また、同時に滞留時間カウ
ンタ１０２の値は、´０´にリセットされる。したがっ
て、出力ポート１行きのセルを出力した後では、それぞ
れの内容は図４７（ｂ）のように変更される。次にシフ
ト動作について説明する。読みだし動作の後では、図４
７（ｂ）のように途中に空きユニットが発生する。図４
７（ｂ）では、下から１番目と下から２番目のユニット
が空きである。シフト動作は、読みだし動作などによっ
て生じた空きユニットを詰める動作である。シフト動作
時は、空きユニットのアドレスポインタの値をバスを介
して最上部のユニットに入力し、空きユニットより上の
ユニットの宛先情報レジスタの値、滞留時間カウンタ１
０２の値、アドレスポインタレジスタ１０６の値を下へ
シフトする。

【００８６】例として図４７（ｂ）の状態から空きユニ
ットを詰めるときの動作を説明する。最初に、下から１
番目のユニットを詰めるときの動作を説明する。シフト
動作時は、下方から空きユニットを検索し、最初に発見
された空きユニットのアドレスポインタの値をアドレス
ポインタ出力バスに出力する。またそのユニットより上
にあるユニットの宛先情報、滞留時間カウンタ１０２、
アドレスポインタレジスタ１０６の値は、それぞれ１段
下のユニットへシフトされ、最上部のユニットへは、ア
ドレスポインタ出力バスに出力されたアドレスポインタ
の値が入力される。したがって、図４７（ｂ）の場合、
１番下のユニットが空きユニットであるので、１番下の
ユニットのアドレスポインタの値が最上部のユニットに
入力され、２番目より上のユニットの宛先情報、滞留時
間カウンタ１０２、アドレスポインタレジスタ１０６の
値が１段下のユニットにシフトされ、図４８（ａ）の状
態になる。図４８（ａ）の状態では、また、１番下のユ
ニットが空きユニットであり、このユニットも詰められ
なければならない、このユニットが詰められた後では、
図４８（ｂ）のように変化する。すなわち最下ユニット
のアドレスポインタの値１が最上部のユニットに移さ
れ、２番目以上のユニットの値が１段下のユニットに移
される。この動作を繰り返すことで、空きユニットがな
くなり、バッファに記憶されているセルに対応する宛先
情報、滞留時間カウンタ１０２、アドレスポインタレジ
スタ１０６値が下に詰められて記憶されるようになる。
次に滞留時間カウンタ１０２のカウントアップ動作につ
いて説明する。空でないユニットの滞留時間カウンタ１
０２の値は、セルが入力されると´１´にセットされ
る。その後は、周期的にカウンタの値を増加していく。
例えば、１セルサイクルが終了する毎にカウンタの値を
１づつ増加していく。例として、図４９（ａ）に示され
るような状態から次のセルサイクルで、出力ポート１行
きのセルＥが入力され、出力ポート１行きのセルが出力
された場合の変化を図４９（ｂ）に示す。前のセルサイ
クルの終了時にカウンタの値はそれぞれ１づつインクリ
メントされている。図４９（ａ）の下から２番目のユニ
ットに記憶されていたセルは、出力され、図４９（ｂ）
の下から４番目に新たに入力されたセルが記憶されてい
る。 同様に、図４９（ｂ）の状態から次のセルサイク
ルで、出力ポート１行きのセルＦが入力され、出力ポー
ト０行きのセルが出力された場合の変化を図４９（ｃ）
に示す。つまり、図４９（ａ）の状態では、Ａ，Ｂ，
Ｃ，Ｄのセルが入力されており、次のセルサイクル（図
４９（ｂ））でセルＢが出力され、セルＥが入力され次
のセルサイクル（図４９（ｃ））で、セルＡが出力さ
れ、セルＦが入力されている。したがって、セルＣ、セ
ルＤは、３セルサイクルの間、セル交換装置に滞留して
おり、セルＥは、２セルサイクルの間、滞留しており、
セルＦは、１セルサイクルの間、滞留している。

【００８７】次にセル廃棄動作について説明する。セル
交換装置内に滞留している時間が定められた値より大き
くなったとき、帯域の有効利用をするために、そのセル
は、廃棄されなければならない。滞留時間の大きいセル
を廃棄する動作がセル廃棄動作である。セル廃棄動作の
ときは、滞留時間カウンタ１０２の値と滞留時間の上限
値との比較を行い、滞留時間カウンタ１０２の値が上限
値より大きかった場合は、廃棄される。このとき、宛先
情報レジスタの値は´Ｎｕ１１´に、カウンタの値は´
０´にリセットされる。このように廃棄されたユニット
は、シフト動作時に詰められる。次に宛先情報レジスタ
の構成について説明する。宛先情報レジスタユニット１
０１ａ，１０１ｂ…１０１Ｎからなる宛先情報レジスタ
１０１の構成を図４８に示す。宛先情報レジスタ１０１
は、図５１に示される宛先情報レジスタユニットをＮ個
並べたものである。宛先情報レジスタユニットは図５１
に示されるように、セレクタ１１０とフリップフロップ
１１１で構成されている。図中において、ＳＩＮは、シ
フト動作時の宛先情報入力、ＲＩＮは、セル入力時の宛
先情報入力、ＲＳＬは、ＲＩＮとＳＩＮの切り替え信
号、ＲＴＯは、フリップフロップ１１１の出力、ＲＲＳ
は、フリップフロップ１１１のリセット信号、ＲＷＥ
は、フリップフロップ１１１の書き込み許可信号であ
る。セレクタ１１０は、カラム制御装置からの指示にし
たがって、入力バスからの信号ＲＩＮと隣接する宛先情
報レジスタからの信号ＳＩＮ切り替えを行う。フリップ
フロップ１１１は、カラム制御装置からの指示にしたが
って、セレクタ１１０によって切り替えられた信号を記
憶する。セル入力のときは、セレクタ１１０は、入力バ
スからの信号を出力するようにカラム制御装置に指示さ
れる。セル入力でないときは、セレクタ１１０は、ＳＩ
Ｎを出力するように指示される。次にアドレスポインタ
レジスタ１０６の構成について説明する。アドレスポイ
ンタレジスタ１０６の構成を図５２に示す。アドレスポ
インタレジスタ１０６は、図５２に示されるアドレスポ
インタレジスタユニット１０６ａ、１０６ｂ…１０６Ｌ
をＬ個並べたものである。アドレスポインタレジスタユ
ニットは、アドレスの値を記憶するフリップフロップ１
１２と、アドレスの値をアドレスポインタ出力バスへ出
力する制御を行うトライステートバッファ１１３とで構
成される。図中において、ＳＩＮは、シフト動作時のア
ドレスポインタ入力、ＡＰＯは、フリップフロップ１１
２の出力、ＡＯＥは、バスヘの出力許可信号、ＡＷＥ
は、フリップフロップ１１２の書き込み許可信号であ
る。フリップフロップ１１２への書き込みおよび、トラ
イステートバッファ１１３の出力制御は、カラム制御装
置によって行われる。滞留時間カウンタ１０２、図５４
に示されるような構成を持つ。すなわち、滞留時間カウ
ンタユニットＣＴＲＵをＫ個接続したものである。対流
時間カウンタユニットは、図５５に示されるセレクタ１
１４とフリップフロップ１１５の構成を持つ。滞留時間
カウンタユニットは図７０の論理表を満たすように設計
されている。すなわち、リセット信号ＲＳが“Ｈ”の場
合は、他の入力に依存せずにフリップフロップ１１５の
出力値Ｑは、“Ｌ”にセットされ、ＲＳが“Ｌ”で、か
つ、ロード信号ＬＤが“Ｈ”の場合は、データ入力ＤＩ
の値がＱにセットされ、ＲＳとＬＤが“Ｌ”で、かつ、
インクリメント信号ＩＣが“Ｈ”の場合、フリップフロ
ップ１１５に記憶された値の反転信号がセットされる。
このような滞留時間カウンタユニットを図５４のように
接続するＫビットの２進カウンタを構成することができ
る。本実施例では、カウント動作とリセット動作とロー
ド動作ができればどのような構成のカウンタを用いても
良い。カウント動作とは、インクリメント信号がイネー
ブルになったときにカウンタの値を１増加する動作で、
リセット動作は、リセット信号がイネーブルになったと
きにカウンタの値を０にリセットする動作で、ロード動
作は、ロード信号がイネーブルになったときにデータ入
力ＡＤＩの値をカウンタにセットする動作である。

【００８８】次にカラム制御装置１０３の構成を図５６
に示す。カラム制御装置１０３の動作を説明する。セル
入力時は、該当するユニットより下方のユニットに対応
するアドレスにセルが記憶されていて、自ユニットに対
応するアドレスにセルが記憶されていなかった場合、入
力バスから宛先情報レジスタに宛先情報を書き込み、カ
ウンタの値を“０”から“１”にインクリメントし、ア
ドレスポインタレジスタの値をアドレスポインタ出力バ
スに出力する。セル入力時は、制御装置６から転送され
る出力すべき宛先情報の値と、宛先情報レジスタに記憶
されている宛先情報の値を比較し、一致した場合で、且
つ、該当するユニットより下方のユニットで検出されて
いない時にアドレスポインタレジスタに記憶されている
値をアドレスポインタレジスタ出力バスに出力する。こ
のとき、宛先情報レジスタ１０１および滞留時間カウン
タ１０２の値は、それぞれ、“Ｎｕｌｌ”、“０”にリ
セットされる。シフト動作時は、下方のユニットより、
空きユニットであるユニットを検索し、検索された空き
ユニットのアドレスポインタの値をアドレスポインタ出
力バスに出力し、同時に、そのユニットより上のユニッ
トの値をそれぞれ、１段下のユニットにシフトし、最上
段のユニットには、アドレスポインタ出力バスの値を入
力する。カウントアップ動作時は、滞留時間カウンタ１
０２の値を１増加する。セル廃棄動作時は、滞留時間カ
ウンタ１０２の値と、滞留時間の上限値との比較を行
い、滞留時間カウンタ１０２の値が上限値より大きかっ
た場合に、宛先情報レジスタ１０１および滞留時間カウ
ンタ１０２の値をそれぞれ“Ｎｕｌｌ”，“０”にリセ
ットする。これらの動作を実現するためのカラム制御装
置１０３の詳細な構成の例を図５６に示す。図中におい
て、ＯＭは、出力動作モードであることを示す信号、Ｉ
Ｍは、入力動作モードであることを示す信号、ＳＭは、
シフト動作モードであることを示す信号、ＣＭは、カウ
ントアップ動作モードであることを示す信号、ＤＭは、
セル廃棄動作モードであることを示す信号、ＲＯＵＴ
は、出力する出力ポートの値、ＣＤＥＬは、滞留時間の
上限の値、ＲＴＯは、宛先情報レジスタ１０１の値、Ｃ
ＴＯは、滞留時間カウンタ１０２の値、ＲＷＥは、宛先
情報レジスタ１０１の書き込み許可信号、ＲＳＬは、宛
先情報レジスタ１０１の入力切り替え信号、ＲＲＳは、
宛先情報レジスタ１０１のリセット信号、ＡＷＥは、ア
ドレスポインタレジスタ１０６の書き込み許可信号、Ａ
ＯＥは、アドレスポインタレジスタ１０６の出力許可信
号、ＣＬＤは、滞留時間カウンタ１０２のロード信号、
ＣＲＳは、滞留時間カウンタ１０２のセット信号、ＣＩ
Ｃは、滞留時間カウンタ１０２のインクリメント信号、
ＦＤＩは、検索を行うときに、下方のユニットですでに
検索されたことを示す信号、ＦＤＯは、検索を行う時
に、そのユニットを含む下方ユニットですでに検索され
たことを示す信号、ＥＱは、宛先情報レジスタ１０１の
値と出力する出力レポートの値が等しいことを示す信
号、ＧＥは、滞留時間カウンタ１０２の値が、滞留時間
の上限値以上であることを示す信号である。また、ＣＯ
ＭＰは、比較を行う回路、ＥＭＰＴＹは、宛先情報に記
録されている内容が“Ｎｕｌｌ”であることを検出する
回路である。以上のような構成のアドレス生成装置５を
用いることにより、滞留時間の大きいセル交換装置内で
廃棄することができ、帯域の有効利用を行うことが可能
となる。

【００８９】以下に第２実施例の第１変形例を説明す
る。第１変形例では図５７に示すように、ＡＴＭ交換装
置９５ａ，９５ｂ，９５ｃ，９５ｄを多段に接続した場
合に、セルに滞留時間を記録する領域（以後、滞留時間
フィールドと呼ぶ）を設け、各ＡＴＭ交換装置９５ａ，
９５ｂ，９５ｃ，９５ｄでは、セルに書き込まれた滞留
時間と、各ＡＴＭ交換装置９５ａ，９５ｂ，９５ｃ，９
５ｄで計数された滞留時間を加算して、滞留時間フィー
ルドに書き込み行うＡＴＭ交換装置９５について述べ
る。滞留時間フィールドに、ＡＴＭ交換装置９５で計数
された滞留時間を加算するために、セル交換装置９５の
構成は、図５８（ａ）、（ｂ）のようになる。図５８
（ａ）に示されるＡＴＭ交換装置は、セル記憶装置２と
分離装置３の間に滞留時間加算装置５０を付加したもの
で、図５８に示されるＡＴＭ交換装置は、分離装置３の
出力に滞留時間加算装置５０ａ…５０ｎを付加したもの
である。このような構成のＡＴＭ交換装置に使用される
アドレス生成装置５は、図５９に示されるように、滞留
時間カウンタ１０２の値を出力するための滞留時間出力
バス１２７が設けられる。このバス１２７には、セル出
力時に選択されたユニットの滞留時間カウンタ１０２の
値が出力され、滞留時間加算装置へと転送される。滞留
時間出力バスへの出力制御は、各ユニットの制御装置１
０３によってなされる。また、滞留時間カウンタ１０２
は、滞留時間カウンタ１０２の値を滞留時間出力バスへ
出力するために、図６０に示される構成をとる。滞留時
間カウンタ１０２は、図６０に示されるように、図６１
に示される滞留時間カウンタユニット（セレクタ１３０
とフリップフロップ１３１から構成される）をＫ個接続
したものである。滞留時間カウンタユニットは、図５５
に示される滞留時間カウンタユニットにバスへ出力する
ためのトライステートバッファを接続したものである。
このような構成の滞留時間カウンタ１０２を制御するた
めに、カラム制御装置１０３は図６２の構成を取る。図
中の記号は、第２実施例で説明した図５６と同じである
が、ＣＯＥが、追加されている。ＣＯＥは、滞留時間カ
ウンタ１０２の値を滞留時間出力バスへ出力するための
出力許可信号である。滞留時間加算装置では、アドレス
生成装置５から転送された滞留時間と、セル記憶装置あ
るいは分離装置から出力されたセルの滞留時間とフィー
ルドの値を加算し、出力する。このような構成のＡＴＭ
交換装置を用いることで、各ＡＴＭ交換装置での滞留時
間の値を次々加算し、セル交換装置を多段に接続した場
合でも、滞留時間の総和を計数することが可能となる。
以下に第２実施例の第２変形例を説明する。第２変形例
ではＡＴＭ交換装置を多段に接続したときに、加算器を
用いること無しに各ＡＴＭ交換装置での滞留時間を加算
する方法について述べる。この装置では、セル書き込ま
れた滞留時間フィールドは、多重化装置によって抜き出
され、アドレス生成装置５へと転送される。アドレス生
成装置５では、多重装置から転送された滞留時間フィー
ルドの値を滞留時間カウンタロードする。滞留時間カウ
ンタ１０２は、この値を初期値として、セルサイクル毎
にインクリメントしていく。したがって、滞留時間カウ
ンタ１０２の値は、前のＡＴＭ交換装置の滞留時間の値
に、このＡＴＭ交換装置での滞留時間を加えたものにな
る。この値をセルを出力するときに滞留時間フィールド
に加えれば、滞留時間フィールドは、各ＡＴＭ交換装置
での滞留時間の総和になる。このような動作を実現する
ためのセル交換装置の構成は、図６３に示したものとな
る。すなわち、セル記憶装置２の出力または分離装置３
の出力に、滞留時間フィールドを追記する追記装置５
１，５１ａ…５１ｎが付加される。アドレス生成装置５
は、図６４に示されるように、図５９の装置に、滞留時
間入力バスが付加される。また、滞留時間カウンタ１０
２は、図６５に示されるように、図６７に示される滞留
時間カウンタユニットを接続したものである。滞留時間
カウンタユニットは、滞留時間入力バスからの入力と、
１段上の滞留時間カウンタ１０２からの入力を切り替え
るセレクタ１５１，１５２が付加されている。セレクタ
１５１，１５２の切り替え制御は、図６６に示されるカ
ラム制御装置によって行われる。すなわち、セル入力時
（ＩＭがイネーブルのとき）は、セレクタを滞留時間入
力バス側に切り替え、そのカラムが検索されたときに、
滞留時間カウンタのロード信号をイネーブルにする。そ
の他の動作は、第２実施例と同じである。図中の記号
は、第１変形例で説明した図６０と同じであるが、ＣＳ
Ｌが、追加されている。ＣＳＬは、カウンタの値をロー
ドするときに、１段上の滞留時間カウンタの値と滞留時
間入力バスの値とを切り替えるための切り替え制御信号
である。このような構成のＡＴＭ交換装置により、ＡＴ
Ｍ交換装置を多段に接続した場合でも、各セル交換装置
での滞留時間の総和を計算することが可能となる。

【００９０】以下に第２実施例の第３変形例を説明す
る。第３変形例では、ＡＴＭ交換装置に入力されるセル
にあらかじめ、滞留時間の上限値を書き込んでおき、こ
の値をセル交換装置でセルサイクルが増加する毎に１づ
つ減じ、この値が０になったら、そのセルを廃棄するセ
ル交換装置について述べる。第２実施例及びその第１、
第２の変形例では、各セルの滞留時間の上限は、共通で
あったが、低遅延が要求されるセルと、そうでないセル
の両方がある。また、低遅延のセルでも、滞留時間の上
限値は、いろいろな値を持つ可能性がある。第２実施例
及びその第１、第２変形例では、この値がすべてのセル
で共通であった。各セル毎に、遅延時間の上限値を設定
できるようにするために図６８に示すように、セル交換
装置に入力される前に、セルの滞留時間フィールドに滞
留時間の上限値を書き込む上限値書き込み装置１６１，
１６２，１６３を設ける。上限値書き込み装置滞留時間
上限値は、例えば、呼ごとに設定する、あるいは、セル
交換装置１６４の状態に応じて設定するなどの方法があ
る。セル交換装置１６４のアドレス生成装置５では、滞
留時間フィールドの値を滞留時間カウンタにロードす
る。滞留時間フィールドには、滞留時間の上限値が書き
込まれているので、滞留時間カウンタは、セルサイクル
ごとに滞留時間カウンタの値を１づつ減じていく。この
ように、カウントダウンしていき、滞留時間カウンタの
値が０になったときに、対応するセルを消去する。この
ような構成により、各セルごとに最大滞留時間を設定す
ることが可能となる。

【００９１】以下に第４変形例を図６９を用いて説明す
る。第２実施例及びその第１乃至第３変形例では、滞留
時間の上限値に達したセルは、消去されていた。第４変
形例では、滞留時間の上限値に達したセルを優先的に出
力するためのセル交換装置について述べる。上限値に達
したセルを優先的に出力するためには、各出力ポート行
きのセルの中で、上限値に達したセルがあるかどうかを
検索する。もし、上限値に達したセルがあった場合は、
そのセルを出力する。上限値に達したセルがなかった場
合は、各出力ポート行きのセルの中で最も古いセルを出
力する。図中において、ＯＭは、出力動作モードである
ことを示す信号、ＩＭは、入力動作モードであることを
信号、ＣＭは、カウントアップ動作モードであることを
示す信号、ＲＯＵＴは、出力する出力ポートの値、ＲＴ
Ｏは、宛先情報レジスタの値、ＣＴＯは、滞留時間カウ
ンタの値、ＲＷＥは、宛先情報レジスタの書き込み許可
信号、ＲＳＬは、宛先情報レジスタの入力切り替え信
号、ＲＲＳは、宛先情報レジスタのリセット信号、ＡＷ
Ｅは、アドレスポインタレジスタの書き込み信号、ＡＯ
Ｅは、アドレスポインタレジスタの出力許可信号、ＣＬ
Ｄは、滞留時間カウンタのロード信号、ＣＲＳは、滞留
時間カウンタのリセット信号、ＣＤＣは、滞留時間カウ
ンタのデクリメント信号、ＦＤＩ１は、滞留時間カウン
タの値が０で、かつ、出力するポート番号に一致したユ
ニットが、このユニットより下方のユニットで検索され
たことを示す信号、ＦＤＯ０は、滞留時間カウンタの値
が０で、かつ、出力するポート番号に一致したユニット
が、このユニット、または、このユニットより下方のユ
ニットで検索されたことを示す信号、ＦＤＩ１は、出力
するポーチ番号に一致したユニットが、このユニット、
または、このユニットより下方のユニットで検索された
ことを示す信号、ＦＤＩ２は、セル入力時に、空きユニ
ットがこのユニットより下方のユニット検索されたこと
を示す信号、ＦＤＯ２は、セル入力時に、空きユニット
がこのユニット、または、このユニットより下方のユニ
ットで検索されたことを示す信号、ＦＤＩ３は、シフト
動作時に、空きユニットがこのユニットより下方のユニ
ットで検索されたことを示す信号、ＦＤＯ３はユニッ
ト、シフト動作時に、空きユニットがこのユニット、ま
たは、このユニットより下方のユニットで検索されたこ
とを示す信号、ＥＱは、宛先情報レジスタの値と出力す
る出力ポートの値が等しいことを示す信号である。ま
た、ＣＯＭＰは、比較を行う回路、ＥＭＰＴＹは、宛先
情報に記憶されている内容が“Ｎｕｌｌ”であることを
検出する回路、ＤＥＴＯは、滞留時間カウンタの値が０
であることを検出する回路である。このような構成のカ
ラム制御装置を用いることで、滞留時間カウンタ値によ
り、優先的に出力する機能を持つセル交換装置を実現す
ることが可能となる。

【００９２】

【発明の効果】以上のように、本発明によれば、パケッ
ト交換装置において容易に同報機能を実現することが可
能となる。また、本発明によれば、パケット交換装置に
おいて容易にセル滞留時間を計算することが可能とな
る。

【図面の簡単な説明】

【図１】 第１実施例の全体構成を示す図である。

【図２】 初期状態動作を示す図である。

【図３】 アドレス管理装置の構成を示す図である。

【図４】 書き込み動作の例を示す図である。

【図５】 読みだし動作の例を示す図である。

【図６】 宛先情報レジスタの構成を示す図である。

【図７】 宛先情報レジスタユニットの構成を示す図で
ある。

【図８】 アドレスポインタレジスタの構成を示す図で
ある。

【図９】 アドレスポインタレジスタユニットの構成を
示す図である。

【図１０】 カラム制御装置の構成を示す図である。

【図１１】 カラム制御装置により詳細な構成を示す図
である。

【図１２】 シフト動作モードを説明するための図であ
る。

【図１３】 シフト動作モードを実現するためのカラム
制御装置の構成を示す図である。

【図１４】 シーケンシャルな検索回路を示す図であ
る。

【図１５】 ツリー状の論理和回路を示す図である。

【図１６】 ツリー状の検索回路を示す図である。

【図１７】 ツリー状の検索回路の基本要素を示す図で
ある。

【図１８】 出力バスアクセス回路を示す図である。

【図１９】 階層的なバス出力回路を示す図である。

【図２０】 階層的な検索回路とバス出力回路を用いた
アドレス生成装置の構成を示す図である。

【図２１】 トランクグループ機能の実現例を示す図で
ある。

【図２２】 トランクグループ動作の説明を示す図であ
る。

【図２３】 トランクグループ時のアドレス生成装置の
動作を示す図である。

【図２４】 トランクグループ動作を実現するためのア
ドレス生成ユニットの構成を示す図である。

【図２５】 比較器の構成（トランクグループ機能なし
の場合）を示す図である。

【図２６】 比較器の構成（トランクグループ機能あり
の場合）を示す図である。

【図２７】 デコーダの構成（トランクグループ機能な
しの場合）を示す図である。

【図２８】 デコーダの構成（トランクグループ機能あ
りの場合）を示す図である。

【図２９】 並列検索を行うためのアドレス生成装置の
構成を示す図である。

【図３０】 並列検索を行うための宛先情報レジスタユ
ニットの構成を示す図である。

【図３１】 並列検索を行うためのカラム制御装置の構
成を示す図である。

【図３２】 優先制御機能の動作の説明を示す図であ
る。

【図３３】 優先制御機能を実現するためのアドレス生
成装置の構成１を示す図である。

【図３４】 優先制御機能を実現するための優先制御レ
ジスタの構成を示す図である。

【図３５】 優先制御機能を実現するための優先制御レ
ジスタユニットの構成を示す図である。

【図３６】 優先制御機能を実現するためのカラム制御
装置の構成１を示す図である。

【図３７】 優先制御機能を実現するためのアドレス生
成装置の構成２を示す図である。

【図３８】 優先制御機能を実現するためのカラム制御
装置の構成２を示す図である。

【図３９】 優先制御機能を実現するためのアドレス生
成装置の構成３を示す図である。

【図４０】 優先制御機能を実現するためのカラム制御
装置の構成３を示す図である。

【図４１】 従来例を示す図である。

【図４２】 従来例で用いられるアドレス制御方法を説
明するための図である。

【図４３】 第２実施例の全体構成を示す図である。

【図４４】 初期状態動作を示す図である。

【図４５】 アドレス管理装置の構成を示す図である。

【図４６】 書き込み動作の例を示す図である。

【図４７】 読みだし動作の例を示す図である。

【図４８】 シフト動作モードを説明するための図であ
る。

【図４９】 カウントアップ動作の例を示す図である。

【図５０】 宛先情報レジスタの構成を示す図である。

【図５１】 宛先情報レジスタユニットの構成を示す図
である。

【図５２】 アドレスポインタレジスタの構成を示す図
である。

【図５３】 アドレスポインタレジスタユニットの構成
を示す図である。

【図５４】 滞留時間カウンタの構成を示す図である。

【図５５】 滞留時間カウンタユニットの構成を示す図
である。

【図５６】 カラム制御装置の構成を示す図である。

【図５７】 セル交換装置を多段に接続した構成図であ
る。

【図５８】 滞留時間加算機能のあるセル交換装置の構
成図である。

【図５９】 滞留時間出力機能のあるアドレス生成装置
の構成図である。

【図６０】 滞留時間出力機能のある滞留時間カウンタ
の構成図である。

【図６１】 滞留時間出力機能のある滞留時間カウンタ
ユニットの構成図である。

【図６２】 滞留時間出力機能のあるカラム制御装置の
構成図である。

【図６３】 滞留時間入出力機能のあるセル交換装置の
構成図である。

【図６４】 滞留時間入出力機能のあるアドレス生成装
置の構成図である。

【図６５】 滞留時間入出力機能のある滞留時間カウン
タの構成図である。

【図６６】 滞留時間入出力機能のあるカラム制御装置
の構成図である。

【図６７】 滞留時間入出力機能のある滞留時間カウン
タユニットの構成図である。

【図６８】 セルごとに滞留時間の上限値を設定するた
めのセル交換装置の構成図である。

【図６９】 滞留時間カウンタの値により優先的に出力
するためのカラム制御装置の構成図である。

【図７０】 論理構成を示す図である。

【図７１】 従来例を示す構成図である。

【符号の説明】

ＭＵＸ…多重装置 ＣＢ…セル記憶装置 ＤＭＵＸ…分離装置 ＡＧＥＮ…アドレス生成装置 ＡＣＮＴ…アドレス制御装置 １０…宛先情報入力バス １１…宛先情報レジスタ １２…カラム制御装置 １３…制御バス １４…アドレスポインタレジスタ １５…アドレス生成ユニット １６…アドレスポインタ出力バス。

【手続補正書】

【提出日】平成７年４月１４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の詳細な説明

【補正方法】変更

【補正内容】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭセル（以下、セ
ルと呼ぶ）と呼ばれる固定の長さであるパケットの交換
処理を行うＡＴＭ交換装置に関わり、特に固定の長さで
あるパケットのそれぞれに付加されたヘッダと呼ばれる
宛先情報に基づいて交換処理を行うためのパケット交換
装置に関する。

【０００２】

【従来の技術】パケット交換装置の一例としてＡＴＭ交
換装置が従来から知られている。このＡＴＭ装置はセル
を記憶するための記憶領域を有効に活用するために、通
常各出力ポート当てのセルを蓄積しておく共通の記憶装
置を設けて、この記憶装置に蓄積されたセルを交換処理
する。このようなＡＴＭ交換装置は、異なる出力ポート
当てのセルを共通のセル記憶装置に蓄積させて、この蓄
積されたセルを交換処理することから共通バッファ型交
換装置とも呼ばれている。

【０００３】従来のＡＴＭ交換装置は、図４１に示され
るように外部の各入力ポートから入力されたセルを多重
化する多重化装置ＭＵＸと、多重化装置で多重化された
セルを記憶するセル記憶装置ＣＢと、セル記憶装置ＣＢ
に記憶されたセルを多重化出力して、この多重化出力さ
れたセルを分離する分離装置ＤＭＵＸと、セル記憶装置
ＣＢに記憶されているセルの記憶領域を示すアドレスを
制御するアドレス制御装置ＡＣＮＴとで構成されてい
る。

【０００４】アドレス制御装置ＡＣＮＴは、セル記憶装
置ＣＢに次に記憶するセルを書き込むための記憶領域を
示したアドレスを記憶するために出力ポート毎に設けら
れた書き込みアドレスレジスタＷＡと、各書き込みアド
レスレジスタＷＡを制御する書き込み制御装置ＷＣＮＴ
と、次に分離装置に出力するセルの読み出しアドレスを
記憶するための出力ポート毎に設けられた読み出しアド
レスレジスタＲＡと、各読み出しアドレスレジスタＲＡ
を制御する読み出し制御装置ＲＣＮＴと、書き込み制御
装置ＷＣＮＴと読み出し制御装置ＲＣＮＴを制御する制
御装置ＣＮＴと、空きアドレスを記憶している空きアド
レス記憶装置ＥＭＥＭとで構成されている。

【０００５】共通バッファ型交換装置は、通常各出力ポ
ートごとに論理的なＦＥＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉ
ｒｓｔ Ｏｕｔ）を用いた共通バッファにより構成され
ている。共通バッファ型交換装置の共通バッファは、図
４２に示すように、各出力ポート宛のセルを記憶した記
憶領域を示すアドレスをポインタによって関連付けてチ
ェーン状につなげた構成にしている。この構成を利用し
たアドレス制御装置の動作を説明する。各出力ポート毎
にアドレスポインタチェーンで連結された次に出力する
セルのアドレスは、各読み出しアドレスによって示され
る。すなわち、読み出しアドレスＲＡが指しているアド
レスで指定された記憶領域に記憶されているが、対応す
る出力ポート行きのセルの中でも最も古いセルであり、
次に出力されるセルとなる。

【０００６】読み出しアドレスＲＡで示されたアドレス
に記憶されているセルが出力されたとき、その次にアド
レスに対応したアドレスポインタの値が読み出され、読
み出しアドレスにこのアドレスポインタの値が入力さ
れ、これが次に読み出すセルのアドレスとなる。

【０００７】また、新たに入力されたセルはセルのヘッ
ダを書き込みアドレス制御装置ＡＣＮＴによって解析
し、出力ポート宛に対応する書き込みアドレスポインタ
で示されたアドレスに対応する記憶領域に記憶される。
この後、空きアドレス記憶装置から空きアドレスが読み
出され、これが次に書き込みアドレスとなり、セル記憶
装置と書き込みアドレスに記憶される。このようにして
各出力ポートに対応した論理的なＦＩＦＯが形成され
る。

【０００８】また、ＡＴＭ交換装置は、同報機能が必要
となる。同報機能は入力ポートから入力されたセルを複
数のポートに出力する機能である。前述したＡＴＭ交換
装置で同報機能を実現するためには、入力ポートから入
力されたセルを入力の際に複数にコピーしてセル記憶装
置に記憶させる方法がある。この方法では、セル記憶装
置への書き込み速度が同報機能がない場合のＮ（ポート
数）倍になってしまうという問題がある。また、上記し
た従来のＡＴＭ交換装置は、セルを記憶した記憶領域を
示すアドレスをアドレスポインタによりチェーン状につ
ないだ方法を利用しているので、異なる出力ポートに同
じセルを伝送するためにアドレスポインタを分岐される
ことは不可能となり、同報機能の実現が困難となるとい
う問題があった。また、別の実現方法に従来では、異な
る出力ポートへ出力する時に、複数回読み出して出力す
る方法がある。この方法の場合、セル記憶装置に記憶さ
れているセルが読み出された回数を計算し、すべての複
写先に出力された場合にそのセルを消去する。したがっ
て、読み出された回数を計数するための計数手段が別個
必要である。

【０００９】また、ＡＴＭ交換装置ではそれぞれのセル
がどれくらいセル記憶装置内に滞留しているかを知るこ
とは重要なことである。例えば音声データのように、遅
延時間の揺らぎが伝送品質に大きな影響を及ぼす通信
は、伝送遅延揺らぎを小さくすることが要求される。従
来、図７１に示したような遅延揺らぎの大きいセルを廃
棄するための装置は、時刻を発生する計数装置１７８
と、この計数装置１７８によって生成された時刻を各入
力ポートから入力されたセルに付加するタイムスタンプ
付加装置１７１〜１７３と、タイムスタンプ付加装置１
７１〜１７３から出力されたセルの交換を行うセル交換
装置１７４と、セル交換装置１７４から出力されたセル
に付加されているタイムスタンプ情報と計数装置１７８
から転送された現在の時刻との差を計算し、その結果に
応じてセルの出力を制御するために各出力ポート毎に設
けられたセル出力装置１７５〜１７７とで構成されてい
た。この装置に入力されたセルは、各入力ポート毎に設
けられた各タイムスタンプ付加装置１７１〜１７３によ
って、計数装置１７８で生成された時刻が付加され、セ
ル交換装置１７４へ転送される。セル交換装置１７４で
は、セルに付加されている宛先情報をもとに交換動作が
行われ、各出力ポート毎に設けられた各セル出力制御装
置１７５〜１７７へと転送される。各セル出力制御装置
１７５〜１７７は、セルに付加されているタイムスタン
プ情報と計数装置１７８によって生成された現在の時刻
との差を求める。各セル出力制御装置１７５〜１７７
は、その差が定められた値より大きかった場合は、遅延
が上限値を越えたのでそのセルを廃棄する。このように
して、遅延の大きいセルを廃棄することが可能となる。

【００１０】

【発明が解決しようとする課題】以上述べたように、ア
ドレス制御装置をＦＩＦＯで実現した構成にすると、出
力ポート毎にアドレスポインタを用いてチェーン状に連
結されるための制御が必要となるばかりか、空きアドレ
スを一括管理する空きアドレス制御装置が別個必要にな
り、これらを合わせて制御するために制御が複雑になる
問題点があった。

【００１１】また、従来では、ＡＴＭ交換装置で生じた
遅延の大きいセルは、セル出力制御装置に伝送されるま
で廃棄されないので、廃棄されるべきセルもＡＴＭ交換
装置のセル記憶装置内の記憶領域を占有してしまい、セ
ルを記憶するための記憶領域を有効利用できないという
問題点があった。

【００１２】本発明のパケット交換装置はこのような課
題に着目してなされたものであり、その第１の目的とす
るところは、同報機能を容易に実現できるパケット交換
装置を提供することにある。また、本発明の第２の目的
は、遅延の大きいセルを廃棄する機能をもつパケット交
換装置を提供することにある。

【００１３】

【課題を解決するための手段及び作用】上記目的を達成
するために、異なる複数の入力ポートから入力された宛
先情報を付加した情報データで構成されるパケットそれ
ぞれから得られる少なくとも情報データを記憶するため
の記憶手段と、各パケットから得られる宛先情報それぞ
れを入力された順に記憶するために接続された複数の宛
先情報記憶手段と、各宛先情報記憶手段それぞれに対応
して設けられ、各宛先情報記憶手段に記憶されている宛
先情報に対応する少なくとも情報データが記憶された記
憶手段の記憶領域を示すアドレス情報を記憶するために
設けられた複数のアドレス情報記憶手段と、宛先情報が
入力された順に各宛先情報記憶手段を検索して、特定の
出力ポートに対応する宛先情報を記憶している宛先情報
記憶手段に対応するアドレス情報記憶手段に記憶された
アドレス情報を読み出し、このアドレス情報によって示
された記憶手段の記憶領域に記憶されている少なくとも
情報データを特定の出力ポートに出力するように制御す
ると共に、前記特定の出力ポートに出力した少なくとも
情報データに対応する宛先情報記憶手段及びアドレス情
報記憶手段より以降に記憶された宛先情報記憶手段及び
アドレス情報記憶手段の内容を順次次に宛先情報記憶手
段及びアドレス情報記憶手段にシフトさせた結果、空状
態となった宛先情報手段及びアドレス情報記憶手段の
内、少なくともアドレス情報記憶手段には読み出された
アドレス情報を記憶するように制御する制御手段とから
構成されたパケット交換装置が提供される。

【００１４】更に各宛先情報記憶手段に記憶された宛先
情報は、出力ポートそれぞれに対応した少なくとも出力
ポート数分のビット情報からなり各宛先情報記憶手段は
各出力ポート宛の宛先情報を記憶するために少くとも前
記出力ポート数分のビット情報が記憶できるビット情報
記憶領域を有するように構成されているので、異なる出
力ポートに同じ情報データが出力できるという同報機能
が容易に実現できる。

【００１５】また、更に上記パケット交換装置は、各宛
先情報記憶手段及びアドレス記憶手段に対応して各宛先
情報記憶手段に宛先情報が記憶されてからの時間をカウ
ントするために複数の滞留時間カウンタを備え、制御手
段は、更に予め定められた時間情報と各滞留時間カウン
タの値とを比較して、予め定められた時間情報より各滞
留時間のカウンタの値の方が大きい時に、この滞留時間
カウンタに対応する宛先情報記憶手段及びアドレス情報
記憶手段以降に記憶されている宛先情報記憶手段及びア
ドレス情報記憶手段の内容を順次次の宛先情報記憶手段
及びアドレス情報記憶手段にシフトさせた結果、空状態
となった宛先情報記憶手段及びアドレス情報記憶手段の
少なくともアドレス記憶手段には読み出されたアドレス
情報を記憶するように制御しているので、特定のパケッ
トを優先的に出力する優先機能が実現できる。

【００１６】また、宛先情報を付加した情報データで構
成されるそれぞれのパケットを入力するための複数の入
力ポートと、少なくとも情報データを出力するための出
力ポートと、複数の入力ポートから入力された各パケッ
トを多重化する多重化手段と、多重化手段で多重化され
た各パケットから得られる少なくとも情報データを記憶
するための記憶手段と、各パケットから得られる宛先情
報それぞれを入力された順に記憶するために接続された
複数の宛先情報記憶手段と、各宛先情報記憶手段それぞ
れに対応して設けられ、各宛先情報記憶手段に記憶され
ている宛先情報に対応する少なくとも情報データが記憶
された記憶手段の記憶領域を示すアドレス情報を記憶す
るための複数のアドレス情報記憶手段と、宛先情報が入
力された順に各宛先情報記憶手段を検索して、特定の前
記出力ポートに対応する宛先情報を記憶している宛先情
報記憶手段に対応するアドレス情報記憶手段に記憶され
たアドレス情報を読み出し、このアドレス情報によって
示された記憶手段の記憶領域に記憶されている少なくと
も情報データを読み出すように制御すると共に、特定の
出力ポートに出力した少なくとも情報データに対応する
宛先情報記憶手段及びアドレス情報記憶手段より以降に
記憶された宛先情報記憶手段及びアドレス情報記憶手段
の記憶内容を順次次の宛先情報記憶手段及びアドレス情
報記憶手段にシフトさせた結果、空状態となった宛先情
報記憶手段及びアドレス情報記憶手段のアドレス情報記
憶手段に前記読み出されたアドレス情報を記憶するよう
に制御する制御手段と、制御手段で読み出された特定の
出力ポート宛の少なくとも情報データを特定の出力ポー
ト宛に分離して出力するための分離手段と、から構成さ
れたことを特徴とするものである。

【００１７】更に、宛先情報をそれぞれに付加した複数
の情報データそれぞれから得られる少なくとも情報デー
タを記憶するための記憶手段と、各情報データから得ら
れる宛先情報それぞれを入力された順に記憶するために
接続された複数の宛先情報記憶手段と、各宛先情報記憶
手段それぞれに対応して設けられ、各宛先情報記憶手段
に記憶されている宛先情報に対応する情報データが記憶
された記憶手段の記憶領域を示すアドレス情報を記憶す
るための複数のアドレス情報記憶手段と、宛先情報が入
力された順に各宛先情報記憶手段を検索して、特定の宛
先情報を記憶している宛先情報記憶手段に対応するアド
レス情報記憶手段に記憶されたアドレス情報を読み出
し、このアドレス情報によって示された記憶手段の記憶
領域に記憶されている少なくとも情報データを読み出す
ように制御すると共に、読み出された少なくとも情報デ
ータに対応する宛先情報記憶手段及びアドレス情報記憶
手段より以降に記憶されている宛先情報記憶手段及びア
ドレス情報記憶手段の記憶内容を順次次の宛先情報記憶
手段及びアドレス情報記憶手段にシフトさせた結果、空
状態となった宛先情報記憶手段及びアドレス情報記憶手
段の内アドレス情報記憶手段には読み出されたアドレス
情報を記憶するように制御する制御手段と、から構成さ
れたことを特徴とするものである。

【００１８】また、異なる複数の入力ポートから入力さ
れた宛先情報を付加した情報データで構成されるパケッ
トそれぞれから得られる少なくとも情報データを記憶す
るための記憶手段と、各パケットから得られる宛先情報
それぞれを入力された順に記憶するために接続された複
数の宛先情報記憶手段と、各宛先情報記憶手段それぞれ
に対応して設けられ、各宛先情報記憶手段に記憶されて
いる宛先情報対応する情報データが記憶された記憶手段
の記憶領域を示すアドレス情報を記憶するための複数の
アドレス情報記憶手段と、記憶手段から読み出された少
なくとも情報データを出力するための複数の出力ポート
から構成されたパケット交換装置であって、宛先情報が
入力された順に各宛先情報記憶手段を検索するステップ
と、特定の出力ポートに対応する宛先情報を記憶してい
る宛先情報記憶手段に対応する前記アドレス情報記憶手
段に記憶された前記アドレス情報を読み出すステップ
と、読み出すステップと読み出されたアドレス情報によ
って示された記憶手段の記憶領域に記憶されている少な
くとも情報データを読み出すステップと、特定の出力ポ
ートに出力した少なくとも情報データに対応する宛先情
報記憶手段及びアドレス記憶手段より以降に記憶されて
いる宛先情報記憶手段及びアドレス情報記憶手段の記憶
内容を順次次の宛先情報記憶手段及びアドレス情報記憶
手段にシフトするステップと、シフトするステップを実
行した結果、空状態となった宛先情報記憶手段及びアド
レス情報記憶手段のアドレス情報記憶手段に読み出され
たアドレス情報を記憶するように制御するステップと、
から構成されたことを特徴とするものである。

【００１９】更に、宛先情報をそれぞれに付加した情報
データをそれぞれから得られる少なくとも情報データを
記憶するための記憶手段と、各情報データに付加された
宛先情報それぞれを入力された順に記憶するために接続
された複数の宛先情報記憶手段と、各宛先情報記憶手段
それぞれに対応して設けられ、各宛先情報記憶手段に記
憶されている宛先情報に対応する情報データが記憶され
た記憶手段の記憶領域を示すアドレス情報を記憶するた
めの複数のアドレス情報記憶手段とで構成されたバッフ
ァ装置であって、宛先情報が入力された順に各宛先情報
記憶手段を検索するステップと、特定の宛先情報を記憶
している宛先情報記憶手段に対応するアドレス情報記憶
手段に記憶されたアドレス情報を読み出すステップと、
このアドレス情報によって示された記憶手段の記憶領域
に記憶されている少なくとも情報データを読み出すステ
ップと、読み出すステップで読み出された少なくとも情
報データに対応する宛先情報記憶手段及びアドレス情報
記憶手段より以降に記憶されている宛先情報記憶手段及
びアドレス情報記憶手段の記憶内容を順次次の宛先情報
記憶手段及びアドレス情報記憶手段にシフトするステッ
プと、シフトするステップを実行した結果、空状態とな
った宛先情報記憶手段及びアドレス情報記憶手段のアド
レス情報記憶手段のアドレス記憶手段に読み出されたア
ドレス情報を記憶するように制御するステップと、から
構成されたことを特徴とするものである。

【００２０】

【実施例】以下に図面を参照して本発明の実施例を説明
する。図１は本発明のパケット交換装置の一例としてＡ
ＴＭ交換装置の全体構成を示す図である。ＡＴＭ交換装
置７は各入力ポート＃０〜＃Ｎ−１から入力されたセル
を多重化する多重装置１と、多重化されたセルを記憶す
るセル記憶装置２と、セル記憶装置２から出力された多
重化されたセルを分離する分離装置３と、分離装置３に
接続された出力ポート＃０〜＃Ｎ−１と、セル記憶装置
２に記憶されているセルの記憶領域を示したアドレスを
制御するアドレス制御装置４とで構成されている。

【００２１】アドレス制御装置４は、セル記憶装置２に
記憶されたセルの読み出しアドレスおよび書き込みアド
レスを生成するアドレス生成装置５と、多重装置１、分
離装置３、セル記憶装置２、アドレス生成装置５を制御
する制御装置６とで構成されている。アドレス生成装置
５は、セルに付加されている宛先情報を格納する宛先情
報レジスタ１１−１〜１１−Ｎと、各宛先情報レジスタ
１１−１〜１１−Ｎに対応して設けられ、セル記憶装置
２に記憶されたセルの記憶領域を示したアドレスが格納
されている各アドレスポインタレジスタ１４−１〜１４
−Ｎと、各宛先情報レジスタ１１−１〜１１−Ｎ及びア
ドレスポインタレジスタ１４−１〜１４−Ｎを一対とし
てそれぞれ制御するために設けられたカラム制御装置１
２−１〜１２−Ｎとから構成されている。

【００２２】図１で示されるＡＴＭ交換装置７の動作に
ついて説明する。入力ポート＃０〜Ｎ−１から入力され
たセルは、多重装置１によって多重化される。このと
き、セル付与された宛先情報をアドレス生成装置５へ転
送する。アドレス生成装置５は、セルに付与された宛先
情報を宛先情報レジスタ１１−１〜１１−Ｎの内空いて
いる宛先情報レジスタに格納する。格納された宛先情報
レジスタと対をなして設けられたアドレスポインタレジ
スタから出力されたセル記憶装置２のアドレスをセル記
憶装置２に出力する。セル記憶装置２は、多重装置１か
ら転送された多重化されたセルを、それぞれアドレス生
成装置５のアドレスポインタレジスタで生成されたアド
レスによって示された記憶領域に記憶する。セルを出力
するときには、アドレス生成装置５が、まず出力すべき
出力ポート宛てのセルを宛先情報レジスタを検索する。
そして、アドレス生成装置５がこの宛先史情報レジスタ
に対応するアドレスポインタレジスタによって示された
セル記憶装置２のアドレスを生成して、生成された読み
出しアドレスは、セル記憶装置２へ転送される。セル記
憶装置２は、アドレス生成装置５で生成された読み出し
アドレスに記憶されていたセルを出力し、分離装置３へ
転送する。分離装置３では、セル記憶装置２から転送さ
れた多重化されたセルを分離し、各出力ポート＃０〜＃
Ｎ−１へ出力する。 アドレス生成装置５の構成を図３
に示す。アドレス生成装置５は、宛先情報レジスタ１１
−１〜１１−Ｎと、アドレスポインタレジスタ１４−１
〜１４−Ｎと、カラム制御装置１２−１〜１２−Ｎとで
構成されるアドレス生成ユニット１５−１〜１５−Ｎを
図３に示されるように接続したものである。アドレス生
成装置５のアドレス生成ユニット１５−１〜１５−Ｎの
位置は、セルの到着順序を意味する。図３に示された例
では、下方にあるものほど古いセルであることを意味し
ている。すなわち、入力されたセルの宛先情報は、到着
順に下から格納される。この場合、アドレス生成ユニッ
ト１５−Ｎに格納される。また、セルを出力することに
よって宛先情報の空き領域ができると、宛先情報レジス
タ１１−１〜１１−Ｎ及びアドレスポインタレジスタ１
４−１〜１４−Ｎに格納されている情報が下方に向かっ
てシフトしていくように接続されているので、下方にあ
るものほど古い情報であることを意味する。宛先情報レ
ジスタ１１−１〜１１−Ｎは、アドレス制御装置４で抽
出された宛先情報を記憶するレジスタである。宛先情報
レジスタ１１−１〜１１−Ｎは、同報機能を実現するた
めに、各出力ポートに対応したレジスタで構成されてい
る。したがって、出力ポート数をＮとするとＮビットの
レジスタで構成されている。

【００２３】アドレスポインタレジスタ１４−１〜１４
−Ｎは、セル記憶装置２に記憶されているセルの記憶領
域を示すアドレスを記憶するレジスタである。アドレス
ポインタレジスタ１４−１〜１４−Ｎの各々は、セル記
憶装置２のアドレスに１対１に対応するように初期化さ
れている。例えば、セルの記憶されるアドレスが０〜Ｍ
−１であった場合、アドレスポインタレジスタ１４−１
〜１４−Ｎの値は図２の例のように、それぞれが、０〜
Ｍ−１に初期化されている。

【００２４】各カラム制御装置１２−１〜１２−Ｎは、
制御装置６から転送される制御情報をもとに、各カラム
制御装置１２−１〜１２−Ｎに対応する宛先情報レジス
タ１１−１〜１１−Ｎ及びアドレスポインタレジスタ１
４−１〜１４−Ｎの書き込み及び出力の制御を行うため
の装置である。

【００２５】次のアドレス生成装置５の動作について説
明する。セル記憶装置２は０，１，２，…Ｍ−１という
アドレス空間を持つものとする。ここで、Ｍは、セル記
憶装置２に記憶できるセルの個数である。アドレス生成
装置５及びセル記憶装置２が図２のように初期化されて
いるものとする。アドレス生成装置５は、宛先情報とア
ドレスポインタの値が対として記憶されている。セル記
憶装置２はセルが記憶される。図２は宛先が０〜３の４
出力（Ｎ＝４）の場合の例である。図中“−”は、内容
が不定であることを意味する。初期状態では、セルは不
定であるのですべてに“−”が記述されている。図２の
例では、アドレスポインタレジスタ１４−１〜１４−Ｎ
の値は、下方から順番に０，１，２，…，Ｍ−１という
ように順序よく記憶されている。初期値はセル記憶装置
２のアドレスとアドレスポインタレジスタ１４−１〜１
４−Ｎの値が１対１に対応していれば順序関係はどんな
ものでも良い。宛先情報はセルが無いことを示す“００
００”が記憶されている。

【００２６】まず、書き込みアドレスを出力するときの
動作について説明する。一例として、初期状態から、出
力ポート０行きのＡというセルが入力され、次に、出力
ポート０及び１行きのＢというセルが入力され、その
後、出力ポート１，２および３行きのＣというセルが入
力された場合の動作を説明する。まず、セルＡが入力さ
れた場合の動作について説明する。アドレス生成装置５
には“１０００”（出力ポート行き）という宛先情報が
転送される。アドレス生成装置５に送られた宛先情報
は、宛先情報レジスタ１１−１〜１１−Ｎの下方から詰
めて書き込まれる。初期状態では、宛先情報が１つも書
き込まれていないので、入力された宛先情報は最下方に
記憶される。書き込まれたカラムのアドレスポインタレ
ジスタ１４−１〜１４−Ｎの値が、セル記憶装置２のセ
ルの書き込みアドレスになる。従って、セルＡは、アド
レス０に記憶される。宛先情報およびセルが書き込まれ
た後の状態を図４（ａ）に示す。次に、宛先情報として
“１１００”という値（出力ポート０と１行き）を持つ
セルＢが入力されたときの動作を説明する。アドレス生
成装置５には、“１１００”という値が転送され、宛先
情報が空いている宛先情報レジスタ１１−１〜１１−Ｎ
の最下方に記憶される。アドレス生成装置５には、既に
１つの宛先情報が書き込まれているので下から２カラム
目の宛先情報レジスタ１１−Ｎ−１に“１１００”とい
う値が書き込まれる。Ｂというセルは、このカラムのア
ドレスポインタレジスタ１４−Ｎ−１の値が示すアドレ
ス、すなわち、アドレス１に書き込まれる。宛先情報お
よびセルが書き込まれた後の状態図を４（ｂ）に示す。
宛先情報として“０１１１”という値（出力ポート１，
２，および３行き）を持つセルＣが入力されたときの動
作を説明する。アドレス生成装置５には、“０１１１”
という値が転送され、宛先情報が空いている宛先情報レ
ジスタ１１−１〜１１−Ｎの最下方に記憶される。アド
レス生成装置５には、既に２つの宛先情報が書き込まれ
ているので下から３カラム目の宛先情報レジスタ１１−
Ｎ−２に“０１１１”という値が書き込まれる。Ｃとい
うセルは、このカラムのアドレスポインタレジスタ１４
−Ｎ−２の値が示すアドレス、すなわち、アドレス２に
書き込まれる。宛先情報及びセルが書き込まれた後の状
態図を図４（ｃ）に示す。読み出しアドレスを出力する
ときの動作を説明する。一例として、図４（ｃ）の状態
から出力ポート０行きのセルを出力し、出力ポート１行
きのセルを出力し、出力ポート２行きのセルを出力する
場合の動作を説明する。セル出力のときは、出力ポート
に向かうセルの中で、最も古いセルが出力される。アド
レス生成装置５内では、古い宛先情報は、図４（ｃ）中
の下方から到着順に記憶されている。まず、出力ポート
０行きのセルを出力する場合の動作について説明する。
出力ポート０行きのセルの中で最も古いセルは、最下の
宛先情報レジスタ１１−Ｎによって示されたセル記憶装
置２のアドレスに記憶されているセルである。従って、
最下ユニットのアドレスポインタの値０をセル記憶装置
２に転送する。セル記憶装置２は、送られてきたアドレ
ス０に記憶されているセルＡを分離装置３を介して、出
力ポート＃０に出力する。出力されたセルに対応する宛
先情報の出力ポートに対応するビットは、０にリセット
される。もし、すべての出力ポートについて０が記憶さ
れている場合、そのアドレス生成ユニットより上のアド
レス生成ユニットに記憶されている情報は、それぞれ、
１段下にシフトされ、そのアドレス生成ユニットの宛先
情報およびアドレスポインタの値は、最上段のアドレス
生成ユニットに移される。そして、詰められたところに
記憶されていたアドレスポインタの値は最上部に入力さ
れる。したがって、宛先情報Ａのセルを出力した後で
は、アドレス生成装置５の内容は、図５（ａ）のように
変更される。次に、出力ポート１行きのセルを出力する
場合の動作について説明する。出力ポート０行きのセル
を出力したので、アドレス生成装置５およびセル記憶装
置２の内容は図５（ａ）のようになっている。この状態
から出力ポート１行きのセルを出力するときは、アドレ
ス生成ユニットの下方より上方に出力ポート１に対応し
たレジスタの値が１であるカラムを検索する。この場
合、最下部のアドレス生成ユニットが選択される。アド
レス生成装置５からセル記憶装置２に対し、最下部のア
ドレス生成ユニットのアドレスポインタの値すなわち１
が転送される。セル記憶装置２ではアドレス１に記憶さ
れているセルＢが出力される。この時、アドレス生成装
置５では、出力ポート１に対応したレジスタが０にリセ
ットされる。このセルは、まだ出力ポート０に出力しな
ければならないので詰められることはない。従って、出
力ポート１行きのセルを出力した後では、それぞれの内
容は図５（ｂ）のように変更される。次に、出力ポート
２行きのセルを出力する場合の動作について説明する。
出力ポート２行きで最も古いセルは、アドレス生成装置
５の下から２つ目のユニットに対応するアドレスに記憶
されているセルで、セル記憶装置２のアドレス２に記憶
されているセルＣである。従って、アドレス生成装置５
からは、下から２つ目のアドレスポインタの値２がセル
記憶装置２に転送され、セル記憶装置２では、アドレス
２に記憶されているセルＣが読み出され、セル分離装置
に転送され出力ポート２から出力される。出力ポート２
行きのセルを出力した後にそれぞれの内容は図５（ｃ）
のように変更される。以上のように本発明によれば、パ
ケット交換装置で容易に同報機能を実現することができ
る。

【００２７】次に、宛先情報レジスタ１１の構成につい
て説明する。宛先情報レジスタ１１−１〜１１−Ｎの構
成を図６に示す。宛先情報レジスタ１１−１〜１１−Ｎ
は、図７に示される宛先情報レジスタユニットをＮ個並
べたものである。宛先情報レジスタ１１−１〜１１−Ｎ
の内の各宛先情報レジスタユニット１１ａ，１１ｂ…１
１ｎは、それぞれ出力ポートに対応している。したがっ
て、宛先情報レジスタユニット１１ａ，１１ｂ…１１ｎ
は、出力ポートの数と同じＮ個必要である。セル記憶装
置２内のセルの有無は、宛先情報レジスタ１１−１〜１
１−Ｎの各ビットの論理和（Ｎビット）を計算すること
で検出される。論理和が１の場合、セルが存在し、０の
場合は存在しないことが検出できる。更に宛先情報レジ
スタ１１−１〜１１−Ｎには、セルの有無を示すビット
を追加することもできる。セルの有無を示すビットを用
いた場合は、セルの有無を検出するための回路が不要に
なり、また、検出のための処理時間を省くことができる
という利点がある。セルの有無を示すビットを用いなか
った場合には、セルの有無を示すためのレジスタが不要
になり、ハード規模を小さくすることができるという利
点がある。宛先情報レジスタユニット１１ａ，１１ｂ，
１１ｃ，…１１ｎは、図７に示されるように、セレクタ
２２とフリップフロップ２１で構成されている。図７に
おいて、ＳＩＮは、シフト動作時の宛先情報入力、ＲＩ
Ｎは、セル入力時の宛先情報入力バス１０からの入力、
ＲＳＥＬは、ＲＩＮとＳＩＮの切り替え信号、ＲＯＵＴ
は、フリップフロップ２１の出力、ＲＲＥＳは、フリッ
プフロップ２１のリセット信号、ＲＥＮＢは、フリップ
フロップ２１の書き込み許可信号である。セレクタ２２
は、カラム制御装置１２からの指示にしたがって、入力
バスからの信号ＲＩＮと隣接する宛先情報レジスタから
の信号ＳＩＮの切り替えを行う。フリップフロップ２１
はカラム制御装置１２からの指示にしたがって、セレク
タ２２によって切り替えられた信号を記憶する。セル入
力のときは、セレクタ２２は入力バスからの信号を出力
するようにカラム制御装置１２に指示される。セル入力
でない時は、セレクタ２２はＳＩＮを出力するように指
示される。

【００２８】次にアドレスポインタレジスタ１４の構成
について説明する。アドレスポインタレジスタ１４の構
成を図８に示す。アドレスポインタレジスタ１４は図９
に示されるアドレスポインタレジスタユニット１４ａ，
１４ｂ，…１４ｌをＬ個並べたものである。セル記憶装
置２のアドレス空間の大きさをＭとするとＬの値は、ｌ
ｏｇ² Ｍである。アドレスポインタレジスタユニット１
４ａ，１４ｂ，…１４ｌは、アドレスの値を記憶するフ
リップフロップ２３と、アドレスの値をアドレスポイン
タ出力バスへ出力する制御を行うトライステートバッフ
ァ２４とで構成される。フリップフロップ２３への書き
込みおよび、トライステートバッファ２４の出力制御
は、カラム制御装置１２によって行われる。フリップフ
ロップ２３への書き込みはセル出力時に該当するユニッ
ト（該当するユニットを含む）より古いユニットのアド
レスポインタの指すセルが出力され、かつ、シフト動作
を伴うときに行われる。トライステートバッファ２４の
出力許可は、セル入力時および出力時に、該当するカラ
ムが検索された時に行われる。カラム制御装置１２の構
成を図１０に示す。

【００２９】カラム制御装置１２は、宛先情報レジスタ
１１の宛先情報と出力する宛先情報との比較を行う比較
器２５と、自ユニットに対応するアドレスにセルが記憶
されているかどうかを判定する有無判定器２６と、宛先
情報レジスタ１１に記憶されているｌの値の残り１つで
あることを判定する残りｌ判定器２７と、比較器２５、
有無判定器２６、残り１判定器２７、カラム制御バス１
３および隣接ユニットから転送される情報から、宛先情
報レジスタとアドレスポインタレジスタ１４の制御情報
隣接カラムへの情報を生成する演算装置２８とで構成さ
れている。以下にこの演算装置２８の動作を説明する。
セル入力時は、該当するユニットより下方のユニットに
対応するアドレスにセルが記憶されていて、自ユニット
に対応するアドレスにセルが記憶されていなかった場合
に、宛先情報レジスタ１１に入力バスから入力された宛
先情報を書き込み、アドレスポインタの値をアドレスポ
インタ出力バス１６に出力する。セル出力時は、制御装
置６から転送される出力すべき宛先情報の値と、宛先情
報レジスタ１１に記憶されている宛先情報の値を比較
し、一致した場合で、且つ、該当するユニットより下方
のユニットで検出されていない時にアドレスポインタレ
ジスタ１４に記憶されている値をアドレスポインタ出力
バス１６に出力する。このとき、宛先情報レジスタ１１
に記憶されている１の個数が２以上の場合、出力した出
力ポートに対応したレジスタを０にリセットする。宛先
情報レジスタ１１に記憶されているｌの個数が１の場
合、アドレスポインタの値を出力すると同時に、出力し
たユニットより上方のアドレスポインタレジスタ１４お
よび宛先情報レジスタ１１のシフト動作を行う。

【００３０】これらの動作を実現するためのカラム制御
装置１２の詳細な構成の例を図１１に示す。図１１中に
おいて、ＲＥＮＢは、宛先情報レジスタ１１の書き込み
許可信号、ＲＳＥＬは、宛先情報レジスタ１１の入力切
り替え信号、ＲＲＥＳは、宛先情報レジスタ１１のリセ
ット信号、ＲＯＵＴは、宛先情報レジスタ１１の値、Ａ
ＰＷＥは、アドレスポイントレジスタ１４の書き込み許
可信号、ＡＰＯＥは、アドレスポインタレジスタ１４の
出力許可信号、ＯＵＴＣは、出力する宛先情報の値、Ｏ
Ｍは、出力モードであることを示す信号、ＩＭは、入力
モードであることを示す信号、ＥＸＩは、自ユニットよ
り下方のユニットに対応するアドレスにセルが記憶され
ていることを示す信号、ＥＸＯは、自ユニット対応する
アドレスにセルが記憶されていることを示す信号、ＦＤ
Ｉは、自ユニットより下方のユニットに出力する宛先情
報が検出されたことを示す信号、ＦＤＯは、自ユニット
以下のユニットに出力する宛先情報が検出されたことを
示す信号、ＳＦＩは、自ユニットより下方のカラムに出
力する宛先情報が検出され、かつ、そのユニットが空き
になるのでそれ以降のユニットをシフトすることを指示
する信号、ＳＦＯは、自ユニット以下のユニットに出力
する宛先情報が検出され、かつ、そのカラムが空きにな
るのでそれ以降のカラムをシフトすることを指示する信
号、ＥＱは、自ユニットの宛先情報と出力する宛先情報
が一致したことを示す信号、ＩＮＰＵＴは、入力時に自
ユニットに宛先情報を記憶することを示す信号、ＦＩＮ
Ｄは、出力時に自カラムがアドレスポインタの値を出力
するように指定されたことを示す信号である。 残りｌ
判定器２７はそのユニットの宛先情報レジスタ１１に記
憶されている宛先がただ１つであることの検出を行う回
路である。デコーダ２９は、宛先情報レジスタ１１の制
御信号を生成する。デコーダ２９は入力時に自ユニット
に宛先情報を記憶する場合は宛先情報レジスタ１１のす
べてのビットに宛先情報入力バスからの情報を記憶する
ためにすべての宛先情報レジスタユニットに書き込み許
可を示す信号を転送する。セル出力時は、自ユニットが
検出されてシフト動作を行わない場合、デコーダ２９は
宛先情報レジスタ１１の出力すべき宛先に対応する１ビ
ットのみをリセットするために、特定のビットのみに書
き込み許可を示す信号を転送し、同時に、特定のビット
のみにリセットを指示する。セル出力時は、自ユニット
が検出されシフトを動作を行う場合、デコーダ２９はす
べてのビットに１断上のカラムの宛先情報レジスタ１１
の内容を記憶するためにすべてのビットに書き込み許可
信号を転送する。以上のような構成カラム制御装置１２
の制御により動作するアドレス生成装置５を用いること
により、容易に同報機能を実現することが可能となる。

【００３１】以下に上記した第１実施例の第１変形例を
説明する。第１実施例ではアドレスポインタを出力する
時に、出力と同時にシフトする方式について述べた。こ
の第１変形例ではアドレスポインタ出力時にシフトせ
ず、別のタイミングでまとめてシフトする方式について
述べる。セル入力時の動作は第１実施例と同じである。
セル出力時は、出力すべき宛先情報の検索を行い、検出
したユニットのアドレスポインタレジスタ１４の値を出
力する。この時、検索された宛先情報レジスタ１１の対
応するビットのみをリセットする。出力時にシフト動作
は行わない。したがって、セルを出力したあとで、アド
レス生成装置５は、ところどころ宛先情報レジスタ１１
の値が空になっているカラムが存在する。この空き領域
を詰める動作がシフト動作である。シフト動作時は、宛
先情報レジスタ１１が空であるユニットの検索を行う。
検索されたユニットのアドレスポインタの値は、アドレ
スポインタ出力バスに出力される。また、検索されたユ
ニット以降（検索されたユニットも含む）のユニットに
対してシフト動作を行う。アドレスポインタ出力バスに
出力されたアドレスポインタは、最上部ユニットに入力
され、検索されたユニット以降の値は１ユニットがシフ
トする。この動作を繰り返すことによってアドレス生成
装置５の途中にできた空き領域を詰めることができる。

【００３２】上述した動作を図１２に示したアドレス生
成装置５とセル記憶装置２の記憶内容例を用いて説明す
る。図１２（ａ）は、アドレス生成装置５のアドレス生
成ユニットの下から１番目に出力ポート０行きのセルが
記憶されており、アドレス生成ユニットの下から２番目
に出力ポート０，１行きのセルが記憶されており、アド
レス生成ユニットの下から３番目に出力ポート２行きの
セルが記憶されており、アドレス生成ユニットの下から
４番目に出力ポート１，３行きのセルが記憶されている
状態である。

【００３３】この状態から、出力ポート０、出力ポート
１、出力ポート２、出力ポート３の順番でセルを出力す
るものとする。この場合、それぞれ下から１番目、下か
ら２番目、下から３番目、下から３番目に対応したアド
レスポインタの値がセル記憶装置２に転送される。すな
わち、転送されるアドレスポインタの値は、それぞれ
０，１，２，２である。セル記憶装置２からは、それぞ
れ、Ａ，Ｂ，Ｃ，Ｃ，のセルが、それぞれ、出力ポート
０，１，２，３から出力される。

【００３４】このようにセルを出力した後では、出力し
た宛先情報レジスタ１１がリセットされるので、図１２
（ｂ）の状態になる。シフト動作は、このようにすき間
のできたアドレス生成装置５を詰める動作である。図１
２（ｂ）の状態は、下から１番目と下から３番目が空い
ている状態である。シフト動作では、詰められた宛先情
報の値は消去され、アドレスポインタの値は最上部へ移
される。この例の場合では、まず、１番下のユニットの
内容が最上部へ移され、次に下から３番目のユニットの
内容が最上部に移される。したがって、シフト動作が行
われた後では、アドレス生成装置５およびセル記憶装置
２は、図１２（ｃ）の状態に変化する。

【００３５】このような動作を行うためのカラム制御装
置１２の構成を図１３に示す。図中においてＲＥＮＢ
は、宛先情報レジスタ１１の書き込み許可信号、ＲＳＥ
Ｌは、宛先情報レジスタ１１の入力切り替え信号、ＲＲ
ＥＳは、宛先情報レジスタ１１のリセット信号、ＲＯＵ
Ｔは、宛先情報レジスタ１１の値、ＡＰＷＥは、アドレ
スポインタレジスタ１４の書き込み許可信号、ＡＰＯＥ
は、アドレスポインタレジスタ１４の出力許可信号、Ｏ
ＵＴＣは、出力する宛先情報の値、ＯＭは、出力モード
であることを示す信号、ＩＭは、入力モードであること
を示す信号、ＳＭは、シフト動作モードであることを示
す信号、ＥＸＩは、下方のユニットに対応するアドレス
にセルが記憶されていることを示す信号、ＥＸＯは、自
ユニットに対応するアドレスにセルが記憶されているこ
とを示す信号、ＦＤＩは、自ユニットより前に出力する
宛先情報が検出されたことを示す信号、ＦＤＯは、自ユ
ニット前に出力する宛先情報が検出されたことを示す信
号、ＥＱは、自ユニットの宛先情報と出力する宛先情報
が一致したことを示す信号、ＳＨＩＦＴは、シフト動作
を行うことを示す信号、ＬＯＡＤは、入力時に宛先情報
入力バスからの宛先情報を書き込むことを指示する信
号、ＲＥＳＥＴは、セル出力時に読みだした宛先情報の
値をリセットすることを示す信号である。

【００３６】デコーダ２９は、ＬＯＡＤ信号または、Ｓ
ＨＩＦＴ信号がＨのときは、すべての宛先情報レジスタ
ユニットに書き込み許可を転送し、ＲＥＳＥＴ信号がＨ
のとき、出力すべき宛先情報に対応するビットのみをリ
セットする信号を転送する。

【００３７】このような構成のカラム制御装置１２を用
いることで、入力動作、出力動作、シフト動作の３つの
動作モードをもつアドレス生成装置５を構成することが
可能となる。

【００３８】シフト動作モードを持つアドレス生成装置
５では、第１実施例で述べた残りｌ判定器が不要にな
り、カラム制御装置のハードウェア規模を小さくするこ
とができる。

【００３９】以下に第１実施例の第２変形例を説明す
る。第１実施例およびその第１変形例では、最も古いセ
ルを検索するのに、図１４で示されるシーケンシャル検
索回路を使用していた。この検索回路は、ＯＲゲート２
０ａ，２０ｂ…２０ｍを直列に接続した簡単な構成であ
るが、検索に要する時間が長くなる。図１４に示した検
索回路では、検索時間はユニット数Ｍに比例する。

【００４０】第２変形例では、検索に階層構造の構成を
用いた方式について説明する。また、同様の階層的な構
成が、アドレスポインタの出力についても使用できるの
で、併せて説明する。

【００４１】セル出力時は、同じ宛先に行くセルの中で
最も古いセルが出力される。したがって、セル出力時に
おいて、各ユニットに必要な情報は、自カラムより下方
のユニット（古いユニット）の中に、出力すべきセルが
あるかどうかである。

【００４２】下からｉ番目のユニット（ｉ＝０，１，
…，Ｍ−１）で出力すべき宛先情報に一致したかどうか
示す信号ａ（０，ｉ）と記述すると、ｉ番目のカラムよ
り下方のユニットですでに一致していたかどうか知るた
めには、Ｓ（ｉ−１）＝ａ（０，０）＋ａ（０，１）＋
…＋ａ（０，ｉ−１）を計算すれば良い。（ここで、＋
は論理和を意味する） 図１５に示されるように、ａ（０，０）とａ（０，１）
の論理和をとる論理和回路３０ａと、ａ（０，２）とａ
（０，３）の論理和をとる論理和回路３０ｂと、ａ
（０，４）とａ（０，５）の論理和をとる論理和回路３
０ｄと、ａ（０，６）とａ（０，７）の論理和をとる論
理和回路３０ｅと、ａ（０，８）とａ（０，９）の論理
和をとる論理和回路３０ｇと、ａ（０，１０）とａ
（０，１１）の論理和をとる論理和回路３０ｈと、ａ
（０，１２）とａ（０，１３）の論理和をとる論理和回
路３０ｊと、ａ（０，１４）とａ（０，１５）の論理和
をとる論理和回路３０ｋと、論理和回路３０ａ，３０ｂ
の出力ａ（１，０），ａ（１，１）の論理和をとる論理
和回路３０ｃと、論理和回路３０ｄ，３０ｅの出力ａ
（１，２），ａ（１，３）の論理和をとる論理和回路の
３０ｆと、論理和回路３０ｇ，３０ｈの出力ａ（１，
４），ａ（１，５）の論理和をとる論理和回路３０ｉ
と、論理和回路３０ｊ，３０ｋの出力ａ（１，６），ａ
（１，７）の論理和をとる論理和回路３０ｌと、論理和
回路３０ｃ，３０ｆの出力ａ（２，０），ａ（２，１）
の論理和をとる論理和回路３０ｍと、論理和回路３０
ｉ，３０ｌの出力ａ（２，２），ａ（２，３）の論理和
をとる論理和３０ｍと、論理和３０ｍ，３０ｎの出力の
論理和をとる論理和回路３０ｏとからなる論理和回路を
界相的に接続した場合の各階層での値は、ａ（ｉ，ｊ）
＝ａ（ｉ−１，２ｊ）＋ａ（ｉ−１，２ｊ＋１）であ
る。これを考慮してＳ（ｉ）を変形すると、以下のよう
になる。

【００４３】

【数１】

【００４４】これをＫ＝４（Ｍ−１６）の場合について
計算すると表１のようになる。ｉ番目のカラムで必要な
値は、Ｓ（ｉ−１）である。したがって、各カラムで必
要な値は、表２のようになる。

【００４５】これを実現するための検索回路の構成を図
１６に示す。図１６に示した構成は、図１７に示される
ユニットをツリー上に接続したものである。図１６の説
明に代え、図１７の構成を説明する。基本的には２つの
論理和回路３１ａ，３１ｂでユニット３２は構成されて
いる。ａ（ｉ−１，２ｊ＋１）とａ（ｉ−１，２ｊ）と
を論理和回路３１ｂで論理和演算し、ａ（ｉ，ｊ）の出
力を得る。一方、ａ（ｉ−２，２ｊ）と次段ユニットか
らの出力Ｓ（ｉ，ｊ）及びＳ（ｉ−１，２ｊ）との論理
和が論理和演算回路３１ａでとられ、Ｓ（ｉ−１，２ｊ
＋１）の出力を得る。これが基本ユニット３２の構成で
ある。図１７は、 ａ（ｉ，ｊ）＝ａ（ｉ−１，２ｊ）＋ａ（ｉ−１，２ｊ
＋１） ｓ（ｉ−１，２ｊ）＝ｓ（ｉ，ｊ）

【００４６】

【表１】

【００４７】

【表２】

【００４８】 ｓ（ｉ−１，２ｊ＋１）＝ｓ（ｉ，ｊ）＋ａ（ｉ−１，２ｊ） ｓ（Ｋ，０）＝０ ……（２） ｓ（ｊ）＝ｓ（０，ｊ−１） ……（３） となるように接続されている。この例は、Ｍ＝１６のも
のについて示したものであるが、Ｍの値によらず容易に
拡張可能である。

【００４９】また、アドレスポインタを出力するとき
に、バスと、それに接続されているトライステートバッ
ファを利用して出力していた。この構成では、バスに対
するアクセスが遅いという欠点がある。アドレスポイン
タの出力を高速にするために、セレクタを階層的に接続
した構成について述べる。

【００５０】図１８は、バスを用いたアドレスポインタ
出力回路の概念図である。図１８に示したように、アド
レスポインタレジスタ１４−１，…１４−Ｍのアドレス
はバッファ２４−１，…２４−Ｍにそれぞれ一担蓄積さ
れた後、各カラムに制御装置１２−１，…１２−Ｍから
の制御信号によりアドレスポインタ出力バス１６に出力
される構成である。

【００５１】この構成は、各カラムのアドレスポインタ
の値を各カラムのカラム制御装置１２で生成する出力制
御信号にしたがってバスに出力する回路である。これは
Ｍ→１のセレクタと等価である。一般的に、このような
構成の場合、バスの負荷およびバスヘの出力回路の負荷
が大きくなり、高速動作の実現が困難である。

【００５２】図１９に階層的な検索回路に階層的セレク
タを付加した出力選択回路を示す。図中において、Ｏ
（ｉ）は、ｉ番目のカラムのアドレスポインタの値、Ａ
（ｉ）は、ｉ番目のカラムが出力すべき宛先情報を有し
ているかどうかを示す信号、Ｓ（ｉ）は、ｉ番目のカラ
ムより古いカラムに出力すべき宛先情報を有しているか
どうかを示す信号、ＡＰＯは、出力するアドレスポイン
タの値、ＦＩＮＤは、出力すべき宛先情報を持つセルが
存在することを示す信号である。図１６の階層的な検索
回路として論理回路３１ａ，ｂと３１ｃ，ｄと３１ｅ，
ｆと３１ｇ，ｈと３１ｉ，ｊと３１ｋ，ｌと３１ｍ，ｎ
の組のユニットにそれぞれセレクタ（ＳＥＬ）３４ａ〜
３４ｇを接続した構成であり、図に示したようにセレク
タ（ＳＥＬ）をつけ加えることで、所望の動作を実現す
ることができる。このセレクタは、２→１のセレクタ
で、下方に出力すべきアドレスポインタがあった場合
は、下方を選択し、そうでなかった場合は、上方を選択
する。このようにすることで、下方のアドレスポインタ
を優先的に出力することができる。

【００５３】この回路を用いたアドレス生成装置の構成
を図２０に示す。図中において、Ｏ（ｉ）は、ｉ番目の
カラムのアドレスポインタの値、Ａ（ｉ）は、ｉ番目の
カラムが出力すべき宛先情報を有しているかどうかを示
す信号、Ｓ（ｉ）は、ｉ番目のカラムより古いカラムに
出力すべき宛先情報を有しているセルが記憶されている
かどうかを示す信号、ＡＰＯは、検索によって出力され
るアドレスポインタの値、ＯＵＴＲは、出力する宛先情
報の値、ＩＮＲは、入力されたセルに付与された宛先情
報の値、ＯＭは、出力モードであることを示す信号、Ｉ
Ｍは、入力モードであることを示す信号、ＳＭは、シフ
トモードであることを示す信号、ＲＥＳＥＴは、出力モ
ード時に該当するカラムのアドレスポインタ値を出力す
るので、ＯＵＴＲに対応するレジスタを０にリセットす
るための信号、ＬＯＡＤは、入力モード時に該当するカ
ラムにＩＮＲからの宛先情報を書き込みための信号、Ｓ
ＨＩＦＴは、シフトモード時に該当するカラムがシフト
動作を行うことを指示するめたの信号である。

【００５４】また、ＲＴＲは、宛先情報レジスタ、ＡＰ
Ｒはアドレスポインタレジスタ、ＣＯＭＰは、宛先情報
レジスタの値と出力すべき宛先情報の値を比較する比較
器、ＥＭＰＴＹは、宛先情報レジスタに有意な宛先情報
が記憶されていないことを検出する空き検出回路、ＳＥ
Ｌは２→１セレクタＤＥＣは、ＳＨＩＦＴ，ＬＯＡＤ，
ＲＥＳＥＴおよびＯＵＴＲの信号から宛先情報レジスタ
ＲＴＲの各ビットごとにリセットや書き込みなどの信号
を生成する回路である。

【００５５】検索回路４０は、Ｓ（ｉ）＝Ａ（０）＋Ａ
（１）＋…＋Ａ（ｉ−１）の値を計算し、Ａ（０）＝
Ｌ，Ａ（１）＝Ｌ，…Ａ（ｊ−１）＝ＬでＡ（ｊ）＝Ｈ
の時に、Ｏ（ｊ）の値をＡＰＯに出力する。ＡＰＯは、
アドレスポインタ出力はバスに相当する。

【００５６】Ａ（ｉ）の値は、セル入力時にｉカラムに
宛先情報が記憶されていないとき、または、セル出力時
にｉカラムの宛先情報の値が、出力すべき宛先情報の値
と一致した場合にＨレベルになる。Ａ（ｉ）は、検索回
路４０に入力される。

【００５７】セル入力時はＡ（ｉ）の値は、ｉカラムに
宛先情報が記憶されていないことを示す。セル入力時に
おいて、０からｉ−１カラムまでに宛先情報の値が空で
ない場合、なすわち、Ｓ（ｉ）の値がＬの場合は、ｉカ
ラムに宛先情報入力バスからの値を記憶し、ｉカラムの
アドレスポインタの値をＡＰＯに出力する。ＡＰＯの値
は、セル記憶装置ＣＢに転送され、対応するアドレスに
セルが記憶される。セル出力時は、Ａ（ｉ）の値は、ｉ
カラムに出力すべき宛先情報の値と同じ値の宛先情報が
記憶されていることを示す。したがって、Ｓ（ｉ）の値
は、０からｉ−１カラムに出力すべき宛先情報がを持つ
カラムがあるかどうかを示している。Ｓ（ｉ）の値がＬ
でＡ（ｉ）の値がＨの場合にｉカラムのアドレスポイン
タの値ＡＰＯに出力し、ｉからＭ−１カラムまで宛先情
報とアドレスポインタの値をシフトする。ＡＰＯの値
は、セル記憶装置に転送され、対応するアドレスに記憶
されていたセルが出力される。

【００５８】図１４に示した検索回路の検索時間がＭに
比例するのに対し、図１５で示した検索回路を用いる
と、検索時間はｌｏｇ₂ Ｍに比例する。したがって、
検索時間の高速化が実現できる。

【００５９】以下に、第１実施例の第３変形例を説明す
る。この変形例はトランクグルーピングを実現するため
のスイッチの構成である。トランクグルーピングとは、
複数の回線をあたかも１つの回線のように扱う技術であ
る。

【００６０】図２１にトランクグルーピング機能を実現
するための装置の例を示す。この装置は、入力されたセ
ル流を分離するセル分離装置４１と、分離されたセルを
交換するセル交換装置４２と、セル順序整列回路４３
と、セル多重装置４４とで構成されている。図に示した
装置は、４入力４出力のセル交換装置を用いて、２入力
２出力のセル交換装置４２を実現した例である。Ｉ０，
Ｉ１は、セル交換装置インターフェースの２倍の速度を
持つ入力インターフェースであり、Ｏ０，Ｏ１は、セル
交換装置４２のインターフェースの２倍の速度を持つ出
力インターフェースである。ｉ０，ｉ１，ｉ２，ｉ３
は、セル交換装置４２の入力インターフェースであり、
ｏ１，ｏ２，ｏ３は、セル交換装置４２の出力インター
フェースである。

【００６１】この装置の動作を説明するために、図２２
（ａ）のようにセルが入力された場合について説明す
る。この例では、入力Ｉ０から、出力Ｏ０行きのＡとい
うセル、出力Ｏ０行きのＢというセル、出力Ｏ０行きの
Ｃというセル、出力Ｏ０行きのＤというセルが順番に入
力され、入力Ｉ１から、出力Ｏ０の行きのａというセ
ル、出力Ｏ１行きのｂというセル、出力Ｏ１行きのｃと
いうセル、出力Ｏ１行きのｄというセルが順番に入力さ
れている。このように入力されたセル流は、セル分離装
置４１によって、２つに分離され、図２２（ｂ）のよう
になる。セル分離装置４１によって分離されたセル流
は、セル交換装置４２によって、各行き先ごとに交換さ
れ、図２２（ｃ）のようになる。このように交換された
セルを単純にセル多重装置４４に入力すると、図２２
（ｃ）のようになり、セルＣとセルＤの順序が入れ替わ
ってしまう。

【００６２】このようなセルの入れ替わりを避けるため
に、セル順序整列回路４３を用いる。セル順序整列回路
４３はセルを一時蓄えておき、例えば、タイムスタンプ
などの情報からセルの順序を整列させる装置である。

【００６３】この方式では、余分な回路が必要で、順序
を整列させるためにセルを保存しておかなければらな
ず、遅延時間が大きくなってしまうという問題がある。
本実施例はセル交換装置４２にトランクグルーピング機
能を実現するものである。

【００６４】同じトランクグループから入力されたセル
は、順序を入れ替えないように交換されなければならな
い。図２３を用いて、トランクグルーピングを実現した
ときのアドレス生成装置５の動作を説明する。

【００６５】この動作例は、出力ポート０と出力ポート
１が出力グループ０にグルーピングされており、出力ポ
ート２と出力ポート３がグルーピングされていない場合
の動作を示す例である。

【００６６】初期状態として、図２３（ａ）の状態を仮
定する。すなわち、最も古いセルＡは、出力グループ０
行きで、２番目に古いセルＢは、出力グループ０に行き
および出力ポート３行きで、３番目に古いセルＣは、出
力ポート２行きで、４番目に古いセルＤは、出力ポート
２行きである。

【００６７】トランクグルーピングされた出力へ向かう
セルの宛先情報は、グルーピンクされた出力ポートの両
方のビットに１が書かれる。したがって、出力グループ
０行きのセルの宛先情報は、“１１００”となる。

【００６８】この状態から、出力グループ０、出力グル
ープ０、出力ポート２、出力ポート３の順番にセルを出
力した時の動作が示されている。最初に、出力グループ
０行きのセルを出力する場合の動作について説明する。
出力グループ０行きの中で最も古いセルは、アドレス生
成装置５の最下ユニットに記載されているセルである。
したがって、最下ユニットが検索され、アドレス生成装
置５からセル記憶装置２にアドレス０が転送され、セル
記憶装置２からセルＡが出力され、これが出力ポート０
から出力される。このとき、アドレス生成装置５の宛先
情報レジスタ１１の出力グループ０に対応したビットが
リセットされる（図２３（ｂ））。

【００６９】次に、出力グループ０行きのセルを出力す
る場合の動作について説明する。出力グループ０行きの
セルの中で最も古いセルは、アドレス生成装置５の下か
ら２番目のカラムに記憶されているセルである。したが
って、下から２番目のカラムが検索され、アドレス生成
装置５からセル記憶装置２にアドレス１が転送されて、
セル記憶装置２からセルＢが出力され、これが出力ポー
ト１から出力される。これとき、アドレス生成装置５の
宛先情報レジスタ１１の出力グループ０に対応したビッ
トがリセットされる。（図２３（ｃ））。

【００７０】次に出力ポート２行きのセルを出力する場
合の動作について説明する。出力ポート２行きのセルの
中で最も古いセルは、アドレス生成装置５の下から３番
目のカラムに記憶されているセルである。したがって、
下から３番目のカラムが検索され、アドレス生成装置５
からセル記憶装置２にアドレス２が転送され、セル記憶
装置２からセルＣが出力され、これが出力ポート２から
出力される。このとき、アドレス生成装置５の宛先情報
レジスタ１１の出力ポート２に対応したビットがリセッ
トされる。（図２３（ｄ）。

【００７１】次に、出力ポート３行きのセルを出力する
場合の動作について説明する。出力ポート３行きのセル
の中で最も古いセルは、アドレス生成装置５の下から２
番目のユニットに記憶されているセルである。したがっ
て、下から２番目のユニットが検索され、アドレス生成
装置５からセル記憶装置２にアドレス１が転送され、セ
ル記憶装置２からセルＢが出力され、これが出力ポート
３から出力される。このとき、アドレス生成装置５の宛
先情報レジスタ１１の出力ポート３に対応したビットが
リセットされる（図２３（ｅ））。

【００７２】この状態から、空いたユニットが詰めら
れ、図２３（ｆ）の状態に変化する。このような動作を
実現するためのアドレス生成装置５の１ユニットの構成
例を図２４に示す。

【００７３】この実施例は４入力４出力のセル交換装置
４２のアドレス生成装置５の１例を表している。図の装
置は２つのトランクグループを実現した例である。トラ
ンクグループを行わないアドレス生成装置５とは、比較
器のＣＯＭＰと宛先情報レジスタの制御信号を生成する
デコーダＤＥＣの構成が異なる。

【００７４】トランクグループを行わない場合の比較器
の構成例を図２５に示す。図２５に示した構成は、ＡＮ
Ｄ回路４つとこの出力をＯＲ回路に入力させたものであ
る。ＲＴＯ０，ＲＴＯ１，ＲＴＯ２，ＲＴＯ３，はそれ
ぞれ、宛先情報レジスタの出力ポート０，１，２，３に
対応したレジスタの出力であり、ＯＨ０，ＯＨ１，ＯＨ
２，ＯＨ３は、それぞれ、出力すべきポートの番号を示
す信号である。ＥＱは、このカラムに記憶されている宛
先情報の中に出力すべき宛先と一致した宛先のセルが記
憶されていることを示す信号である。例えば、出力ポー
ト０行きのセルを出力する時は、ＯＨ０がＨレベルにな
る。このとき、ＲＴＯ０にＨが記憶されている、すなわ
ち、０行きのセルが記憶されている場合は、ＥＱがＨに
なり、このユニットに０行きのセルが記憶されているこ
とを示す。

【００７５】トランクグループを行った場合の比較器の
構成例を図２６に示す。この比較器は、０行きおよび１
行きがグループ０としてグルーピングされており、２行
きおよび３行きがグループ１としてグルーピングされて
いる場合の構成例である。ＯＧ０，ＯＧ１は、それぞ
れ、出力すべきトランクグループの番号を示す信号であ
る。例えば、トランクグループ０行きのセルを出力する
ときは、ＯＧ０がＨレベルになる。このとき、ＲＴＯ０
またはＲＴＯ０がＨの時にトランクグループ０行きのセ
ルが記憶されていることを示し、ＥＱがＨレベルにな
る。

【００７６】トランクグループを行わない場合のデコー
ダの構成例を図２７に示す。図中において、ＳＨＩＦＴ
は、シフト動作モード時に該当するカラムにシフト動作
をさせることを指示する信号であり、ＬＯＡＤは、デー
タ入力モード時に該当するカラムに宛先情報を書き込む
ことを指示する信号であり、ＲＥＳＥＴは、出力モード
時に該当するユニットに出力するセルがあり、出力ポー
トに対応したビットをリセットさせることを指示する信
号であり、ＥＮＢは、宛先情報レジスタの書き込み許可
信号であり、ＲＥＳ０，ＲＥＳ１，ＲＥＳ２，ＲＥＳ３
は、それぞれ出力ポート０，１，２，３に対応したレジ
スタのリセット信号である。シフト動作時あるいは宛先
情報入力時は、宛先情報レジスタのすべてのビットに書
き込みを行うので、書き込み許可信号ＥＮＢがＨレベル
になる。出力動作は、出力すべき宛先情報のビットのみ
をリセットする。例えば、出力ポート１行きのセルを出
力したときは、出力ポート１に対応するビットのみをリ
セットするので、ＲＥＳ１がＨレベルになる。

【００７７】トランクグループを行った場合のデコーダ
の構成例を図２８に示す。この例の場合、ＲＥＳ０は、
出力ポート０またはトランクグループ０を出力するとき
にＨレベルになり、ＲＥＳ１は、出力ポート１またはト
ランクグループ０を出力するときにＨレベルになり、Ｒ
ＥＳ２は、出力ポート２またはトランクグループ１を出
力するときにＨレベルになり、ＲＥＳ３は、出力ポート
３またはトランクグループ１を出力するときにＨレベル
になる。

【００７８】このような比較器およびデコーダを用いる
ことで、容易にトランクグループ機能を実現することが
可能となる。以下に第１実施例の第４変形例を説明す
る。この変形例はセル出力時のアドレス出力を並列に行
う場合の例である。

【００７９】前記した第１実施例及びその変形例ではセ
ル出力時のアドレス出力は、シーケンシャルに行ってい
た。この方法では、すべての出力ポートにセルを読み出
すためのアドレスを出力するのにＮ回の検索を行わなけ
ればならない。

【００８０】第４変形例ではアドレス出力を並列に行う
ことを可能とするアドレス生成装置５の構成を説明す
る。このアドレス生成装置５の構成を図２９に示す。

【００８１】このアドレス生成装置５は、各出力ポート
に対応した検索回路４０２と、それに接続された宛先情
報レジスタユニットＲＴＲＵと、カラム制御装置ＣＣＵ
と、アドレスポインタレジスタＡＰＲと、カラム制御装
置ＣＣＵとによって構成されている。

【００８２】検索回路４０２は例えば第２変形例で述べ
た検索回路を用いる。宛先情報レジスタユニットの構成
を図３０に示す。ＲＯＵＴ（ｊ）は、出力ポートｊ行き
のセルを出力したときにＨレベルになる。このときＲＴ
ＲＵ（ｉ，ｊ）の値がＨであれば、検索回路Ａ（ｉ，
ｊ）にＨを入力する。検索回路は、他のユニットからの
値を用いて最も古いセルを検索する。検索結果はＳ
（ｉ，ｊ）によって与えられる。Ｓ（ｉ，ｊ）は、ｉユ
ニットより古いユニット（下方のユニット）にすでに出
力するセルが存在したときにＨになり、そうでないとき
にＬになる。したがって、Ａ（ｉ，ｊ）の値がＨでＳ
（ｉ，ｊ）の値がＬのとき、ｉカラムが最も古いユニッ
トであることになる。ｉカラムのアドレスポイントレジ
スタの値ＡＰＲ（ｉ）が入力され、ｉユニットが最も古
いセルであるときにＡＰＲＯ（ｉ）の値が出力すべきセ
ルのアドレスとしてアドレス生成装置からセル記憶装置
に転送される。そして、アドレスを出力したので、宛先
情報レジスタの出力ポートｊに対応する宛先情報レジス
タユニットの値はリセットされる。

【００８３】入力モード時は、セレクタは、切り替え信
号ＳＥＬによって、ＲＩＮ（ｊ）側に切り替えられ、カ
ラム制御装置によって生成されるＥＮＢ（ｉ）信号によ
ってＲＩＮ（ｊ）の値が書き込まれる。ＲＩＮは、入力
されたセルの宛先情報を示す値である。

【００８４】シフトモード時は、セレクタは、切り替え
信号ＳＥＬによって、ＲＴＲＵ（ｉ，ｊ）側に切り替え
られ、カラム制御装置によって生成されるＥＮＢ（ｉ）
信号によって、ＲＴＲＵ（ｉ，ｊ）の値が書き込まれ
る。ＲＴ０は１段上のカラムの宛先情報レジスタの値
（ＲＴＯ（ｉ＋１．ｊ））である。

【００８５】カラム制御装置は、入力モード時は、およ
び、シフトモード時に宛先情報レジスタとアドレスポイ
ンタレジスタの制御を行う。入力モード時は、自ユニッ
トが空きで、自ユニットより古いユニットにセルが記憶
されているときに、このユニットに入力されたセルの宛
先情報を書き込む。

【００８６】シフトモード時は、自ユニットが空きであ
るか、あるいは自ユニットより古いカラムで空きが検出
されたときにシフト動作を行うので、宛先情報レジスタ
とアドレスポインタレジスタに隣接したカラムの値を書
き込む。

【００８７】このような動作を行うためのカラム制御装
置の構成を図３１に示す。図中において、ＩＭは、入力
モードであることを示す信号、ＳＭは、シフトモードで
あることを示す信号、ＲＴＯ（ｉ，ｊ）は、ｉカラム目
の宛先情報レジスタの出力ポートｊに対応するビットの
出力値、ＡＰＥ（ｉ）は、アドレスポインタの出力レポ
ートｊに対応するビットの出力値、ＡＰＥ（ｉ）は、ア
ドレスポイタレジスタの書き込み許可信号、ＡＰＲＯ
（ｉ）は、アドレスポインタレジスタの値、ＥＮＢ
（ｉ）は、宛先情報レジスタの書き込み許可信号、Ａ
（ｉ）は、検索回路５１の出力である。

【００８８】このように、検索回路を複数持つことで、
出力時のアドレス出力を並列に行うことが可能となり、
アドレス生成の動作速度を向上させることができる。以
下に本発明の第５変形例を説明する。

【００８９】ＡＴＭ通信では、いろいろな品質のセルが
多重されてセル交換装置に入力される。各品質クラスご
とに要求された品質を保証するために、セル交換装置に
は、優先制御機能が必要される。

【００９０】優先制御機能は、セルに付与された優先ク
ラス識別子によって、特定の優先クラスを優先的に出力
する機能である。図３２を用いて、優先制御機能を実現
するためのアドレス生成装置の動作を説明する。

【００９１】この図において、Ｐは、優先クラスを表す
値である。アドレス生成装置およびセル記憶装置が、図
３２（ａ）の状態にあったとする。すなわち、最も古い
セルＡは、アドレス０に記憶されており、その出力は、
出力ポート０，１，２で、優先クラスは、０である。２
番目に古いセルＢは、アドレス１に記憶されており、そ
の出力先、出力ポート１，３で、優先クラスは、１であ
る。３番目に古いセルＣはアドレス２に記憶されてお
り、その出力先は、出力ポート０で、優先クラスは、１
である。

【００９２】図中において、優先クラスは、０と１が書
かれているが、この例では、１が優先されるものとす
る。この状態から出力ポート０行き、出力ポート１行
き、出力ポート２行きのセルを順番に出力する場合につ
いて説明する。

【００９３】まず、出力ポート０行きのセルを出力する
場合の動作について説明する。出力ポート０行きのセル
は、１番下のカラムと下から３番目のカラムに記憶され
ている。１番下のカラムのセルの優先クラスは、０であ
り、下から３番目のセルの優先クラスは、１である。し
たがって、この場合、下から３番目のカラムのセルが優
先的に出力される。下から３番目のセルを出力した後で
は、アドレス生成装置およびセル記憶装置の内容は、図
３２（ｂ）のように変化する。

【００９４】次に、主力ポート１行きのセルを出力する
場合の動作について説明する。出力ポート１行きのセル
は、１番下のユニットと下から２番目のカラムに記憶さ
れている。１番下のユニットセルの優先クラスは、０で
あり、下から２番目のセルの優先クラスは、１である。
したがって、この場合、下から２番目のユニットのセル
が優先的に出力される。下から２番目のセルを出力した
後では、アドレス生成装置およびセル記憶装置の内容
は、図３２（ｃ）のように変化する。

【００９５】次に、出力ポート２行きのセルを出力する
場合の動作について説明する。出力ポート１行きのセル
は、１番下のカラムに記憶されている。１番下のユニッ
トのセルの優先クラスは、０であるが、優先クラスが１
であるセルが他に記憶されていないので、このセルが選
択される。したがって、この場合、１番下のユニットの
セルがし出力される。アドレス生成装置および記憶装置
の内容は、図３２（ｄ）のように変化する。

【００９６】以上のような動作を実現するためのアドレ
ス生成装置の構成を図３３に示す。この装置は、優先情
報レジスタＰＲＲと宛先情報レジスタＲＴＲとカラム制
御装置ＣＣＵとアドレスポインタレジスタとで構成され
るアドレス生成ユニットを複数接続したものと、検索回
路と、各優先クラスに対応した検索回路から出力される
アドレスポインタの値（ＡＰＯ）から最も優先度の高い
クラスの値を選択するためのセレクタと、各検索回路か
ら出力されるＦＩＮＤの値から優先度の最も高いクラス
の値をデコードするデコーダとで構成されている。

【００９７】宛先情報レジスタおよびアドレスポインタ
レジスタの構成は、第１実施例で述べたものと同じ構成
である。検索回路は第３変形例で述べた検索回路が使用
できる。検索回路の個数は、優先クラスの個数と同じで
ある。

【００９８】優先情報レジスタユニット６０ａ…６０ｋ
からなる優先情報レジスタの構成を図３４に示す。優先
情報レジスタは、図３５に示される優先情報レジスタユ
ニット６０をＫ個並べたものである。Ｋは優先クラスを
表示するのに必要なビット数である。優先クラスの個数
をＰとすると、Ｋはｌｏｇ₂ Ｐ以上必要である。優先情
報レジスタは、図３５に示すようにセレクタ６３とフリ
ップフロップ６２で構成されている。セレクタ６３は、
セルに付加された優先情報を入力するための優先情報入
力バスからの入力と隣接する優先情報レジスタからの優
先情報の切り替えをカラム制御装置の指示によって行
う。フリップフロップ６２はそのユニットに記憶されて
いるセルに該当する値が記憶されている。

【００９９】カラム制御装置の構成を図３６に示す。こ
のカラム制御装置は、優先クラスが０と１の２クラスの
場合の例のものである。図中において、ＣＯＭＰは、宛
先情報レジスタに記憶されいてる宛先情報の中にＲＯＵ
Ｔで示される出力すべき宛先があるかどうかを調べる比
較器、ＥＭＰＴＹは、宛先情報レジスタに有意な情報が
記憶されているかどうかを調べる有無判定器、ＳＥＬ
は、セレクタであり、また、ＲＳは、宛先情報レジスタ
の特定の１ビットに対しリセットを指示する信号、ＥＮ
は、優先情報レジスタおよび宛先情報レジスタの書き込
み許可信号、ＳＬは、優先情報レジスタおよび宛先情報
レジスタの入力切り替えを指示する信号、ＲＯは、宛先
情報レジスタの出力値、ＰＯは、優先情報レジスタの出
力値、ＡＥは、アドレスポインタレジスタの書き込み許
可信号、Ｓ０は、優先クラス０に対応した検索回路の出
力信号でこのユニットより下方のユニットに有意なセル
が記憶されいることを示す信号、Ａ０は、優先クラス０
に対応した検索回路の入力信号でこのユニットに有意な
セルが記憶されていることを示す信号、Ｓ１は、優先ク
ラス１に対応した検索回路の出力信号でこのユニットよ
り下方のユニットに有意なセルが記憶されていることを
示す信号、Ａ１は、優先クラス１に対応した検索回路の
入力信号でこのユニットに有意なセルが記憶されている
ことを示す信号、ＲＯＵＴは、出力すべきセルの出力ポ
ートを指示する信号、ＯＭは、出力モードであることを
示す信号、ＩＭは、入力モードであることを示す信号、
ＳＭは、シフトモードであることを示す信号、ＰＯＵＴ
は、検索されたセルの中で、最も優先度の高い優先クラ
スを示す信号である。

【０１００】入力モードおよびシフトモード時の動作
は、第１実施例および前記した変形例と同じなので省略
する。ここでは、出力モード時の動作について説明す
る。セルを出力する場合は、ＲＯＵＴに出力する出力ポ
ートの値が示される。各ユニットのカラム制御装置は、
この値と各ユニットに記憶されている宛先情報レジスタ
の値を比較する。比較結果がＥＱによって示され、も
し、そのカラムの宛先情報レジスタに、出力すべきポー
トの値のセルが記憶されていた場合はＥＱの値は、１
（Ｈレベル）になる。この値がクラス０対応の検索回路
の入力Ａ０に入力される。このユニットに優先クラス１
のセルが記憶されていた場合は、ＥＱの値と優先クラス
が１であることを示す信号の論理積が、クラス１対応の
検索回路に入力Ａ１に入力される。各クラスの検索結果
は、それぞれ、Ｓ０，Ｓ１に示される。Ｓ０の値は、こ
のユニットより下方のユニットに記憶されているセルの
中で出力するポートに等しいセルがあることを示す。す
なわち、Ｓ０の値が０（Ｌレベル）であるならば、この
ユニットより下方のユニットには、出力するポートに等
しい宛先のセルがないことを示し、Ｓ０の値が１（Ｈレ
ベル）であるならば、このユニットより下方のユニット
に出力するポートに等しい宛先のセルがすでに存在する
ことを示す。また、Ｓ１の値は、優先クラス１に対応し
た検索回路の出力で、優先クラス１のセルに対して、こ
のユニットより下方のユニットに出力するポートに等し
い宛先のセルがすでに存在することを示す。したがっ
て、Ａの値が１で、Ｓの値が０のときに、このユニット
に記憶されているセルが出力されるセルである。

【０１０１】また、ＰＯＵＴは、出力する出力ポートに
一致したセルの中で最も優先度の高い優先クラスが示さ
れる。優先クラス０のユニットが検出されても、他に優
先クラスの高いセルがあった場合には、そのユニットは
選択されない。これは、ＰＯＵＴによって知ることがで
きる。したがって、ＰＯＵＴによって示される値と同じ
優先クラスの検索結果からの出力値によって出力される
セルが記憶されているユニットが選択される。この結果
より、宛先情報レジスタの出力ポートに対応したビット
がリセットされる。

【０１０２】このような構成のアドレス生成装置を用い
ることで、優先制御機能を実現できる。また、図３７
に、検索回路を優先クラスの個数＋１個用いた場合のア
ドレス生成装置の例を示す。

【０１０３】この例のアドレス生成装置は、各優先クラ
スの出力用の検索回路と、入力モードおよびシフトモー
ド時の検索を行う検索回路を有している。このアドレス
生成装置に用いられるカラム制御装置の構成を図３８に
示す。

【０１０４】図中において、ＣＯＭＰは、宛先情報レジ
スタに記憶されている宛先情報の中にＲＯＵＴで示され
る出力すべき宛先があるかどうかを調べる比較器、ＥＭ
ＰＴＹは、宛先情報レジスタに有意な情報が記憶されて
いるかどうかを調べる有無判定器、ＳＥＬは、セレク
タ、ＤＥＣは、優先情報の値を優先クラスごとにデコー
ドするデコーダであり、また、ＲＳは、宛先情報レジス
タの特定の１ビットに対しリセットを指示する信号、Ｅ
Ｎは、優先情報レジスタおよび宛先情報レジスタの書き
込み許可信号、ＳＬは、優先情報レジスタおよび宛先情
報レジスタの入力切り替えを指示する信号、ＲＯは、宛
先情報レジスタの出力値、ＰＯは、優先情報レジスタの
出力値、ＡＥは、アドレスポインタレジスタの書き込み
許可信号、Ｓ０は、優先クラス０に対応した検索回路の
出力信号でこのユニットより下方のユニットに有意なセ
ルが記憶されていることを示す信号、Ａ０は、優先クラ
ス０に対応した検索回路の入力信号でこのユニットに有
意なセルが記憶されていることを示す信号、Ｓ１は、優
先クラス１に対応した検索回路の出力信号でこのユニッ
トより下方のユニットに有意なセルが記憶されているこ
とを示す信号、Ａ１は、優先クラス１に対応した検索回
路の入力信号でこのユニットに有意なセルが記憶されて
いることを示す信号、Ｓ２は、優先クラス２に対応した
検索回路の出力信号でこのユニットより下方のユニット
に有意なセルが記憶されていることを示す信号、Ａ２は
優先クラス２に対応した検索回路の入力信号でこのユニ
ットに有意なセルが記憶されていることを示す信号、Ｓ
は、入力モードおよびシフトモード時に使用する検索回
路の出力信号でこのカラムより下方のユニットに有意な
セルが記憶されていることを示す信号、Ａは、入力モー
ドおよびシフトモード時に使用する検索回路の入力信号
でこのユニットに有意なセルが記憶されていることを示
す信号、ＲＯＵＴは、出力すべきセルの出力ポートを指
示する信号、ＯＭは、出力モードであることを示す信
号、ＩＭは、入力モードであることを示す信号、ＳＭ
は、シフトモードであることを示す信号、ＰＯＵＴは、
検索されたセルの中で、最も優先度の高い優先クラスを
示す信号である。

【０１０５】このカラム制御装置は、３クラスの優先ク
ラスに対応した場合の例であるが、任意の数の優先クラ
スに対応させることは容易に実現できる。次に、セルバ
ッファがいっぱいになり、セルを廃棄しなければならな
い時の優先制御、すなわち、廃棄優先を行うためのアド
レス生成措置の例を述べる。

【０１０６】優先制御の方法の一つに、セルバッファ内
のセル数にしきい値を定め、これを越えた場合に、低優
先のセルを廃棄する方法がある。この動作を実現するた
めのアドレス生成装置の構成を図３９に、カラム制御装
置の構成を図４０に示す。この装置では、ＰＲＯがＨの
ときに優先的に廃棄されるものとする。ＤＭは、セルの
廃棄を行うモードを示す信号である。セル廃棄モード時
には、ＰＲＯがＨであるものが検索される。この例の装
置では、下（古いセル）から検索されるが、上（新しい
セル）から検索を行う検索回路を用いることも可能であ
る。下方から検索を行って最初に検索されたユニットの
宛先情報は、消去され、アドレスポインタの値は、最上
部のカラムに移動される。

【０１０７】セル廃棄を指示する信号ＤＭは、制御装置
から送られるタイミング信号が、セル廃棄モードであ
り、しきい値を越えたときにＨになる。また、入力され
たセルの優先情報の値を判断してから廃棄するセルの個
数を決定することも可能である。

【０１０８】さらに、このアドレス生成装置と図３３、
図３７に示される装置と組み合わせることも可能であ
る。これらの構成のアドレス生成装置を用いることで、
容易に優先制御機能を実現することが可能となる。

【０１０９】以下に本発明の第２実施例を説明する。図
４３は第２実施例の全体構成図である。セル交換装置
は、入力されたセルを多重する多重装置１と、多重され
たセルを記憶するセル記憶装置２と、多重されたセルを
分離する分離装置３と、セル記憶装置２のアドレスを制
御するアドレス制御装置４とで構成されている。

【０１１０】アドレス制御装置４は、セル記憶装置２に
記憶されたセルの読みだしアドレスおよび書き込みアド
レスを生成するアドレス生成装置５と、アドレス生成装
置５を制御する制御装置６とで構成されている。

【０１１１】図４３で示されるセル交換装置の動作につ
いて説明する。入力ポートから入力されたセルは多重装
置１によって多重される。このとき、セル付与された宛
先情報をアドレス生成装置５へ転送する。アドレス生成
装置５では、多重装置１から転送された宛先情報からセ
ルの書き込みアドレスを生成し、セル記憶装置２へ転送
する。セル記憶装置２では、多重装置１から転送された
多重化されたセルをアドレス生成装置５で生成された書
き込みアドレスに記憶する。

【０１１２】セルを出力するときは、アドレス生成装置
５は、読みだしアドレスを生成する。生成された読みだ
しアドレスは、セル記憶装置２へ転送される。セル記憶
装置２では、アドレス生成装置５で生成された読みだし
アドレスに記憶されていたセルを出力し、分離装置３へ
転送する。分離装置３では、セル記憶装置２から転送さ
れた多重化されたセルを分離し、出力ポートへ出力す
る。

【０１１３】アドレス生成装置５の構成を図４５に示
す。アドレス生成装置５は、宛先情報レジスタ１０１
と、アドレスポインタレジスタ１０６と、滞留時間カウ
ンタ１０２と、カラム制御装置１０３とで構成されるア
ドレス生成ユニット１０７を図４３に示されるように接
続したものである。

【０１１４】アドレス生成装置５において、アドレス生
成ユニット１０７の位置は、セルの到着順序を意味す
る。図４５に示された例では、下方にあるものほど古い
セルであることを意味している。すなわち、入力された
セルの宛先情報は、到着順にアドレス生成ユニット１０
７の下から格納される。また、セルを出力することによ
って宛先情報に空き領域ができると、宛先情報レジスタ
１０１、および、アドレスポインタレジスタ１０６が下
方に向かってシフトしていくように接続されているの
で、下方にあるものほど古い情報であることを意味す
る。

【０１１５】宛先情報レジスタ１０１は、宛先情報抽出
装置から転送された宛先情報を記憶するレジスタであ
る。アドレスポインタレジスタ１０６は、セルの記憶さ
れているアドレスを記憶するレジスタである。アドレス
ポインタレジスタ１０６の各々は、セル記憶装置２のア
ドレスに１対１に対応するように初期化されている。例
えば、セルの記憶されるアドレスが０〜Ｍ−１であった
場合、アドレスポインタレジスタ１０６の値は、図４４
の例のようにそれぞれが、０〜Ｍ−１に初期化されてい
る。

【０１１６】滞留時間カウンタ１０２はセル交換装置内
に記憶されているセルの滞留時間を計数するためのカウ
ンタである。カラム制御装置１０３は、制御装置から転
送される制御情報をもとに、宛先情報レジスタ１０１、
アドレスポインタレジスタ１０６および滞留時間カウン
タ１０２の制御を行うための装置である。

【０１１７】アドレス生成装置５の動作について説明す
る。セル記憶装置２は０，１，２…，Ｍ−１というアド
レス空間を持つものとする。ここで、Ｍはセル記憶装置
２に記憶できるセルの個数である。

【０１１８】アドレス生成装置５およびセル記憶装置２
が図４４のように初期化されているものとする。アドレ
ス生成装置５には、宛先情報とアドレスポインタレジス
タ１０６の値と滞留時間カウンタ１０２の値が対として
記憶されており、セル記憶装置２には、セルが記憶され
る。図中で“−”は、内容が不定であることを意味す
る。

【０１１９】初期状態では、セルは、不定であるのです
べてに“−”が記述されている。図の例では、アドレス
ポインタレジスタ１０６の値は、下方から順番に０，
１，２，…Ｍ−１，というように順序よく記憶されてい
る。初期値は、セル記憶装置２のアドレスとアドレスポ
インタレジスタ１０６の値が１対１に対応していれば順
序関係は、どんなものでも良い。

【０１２０】宛先情報は、セルが無いことを示す´Ｎｕ
１１´が記憶されている。まず、書き込みアドレスを出
力するときの動作について説明する。セルがセル交換装
置７に入力され、セルバッファへ書き込みを行うとき
は、アドレス生成装置５の空きである。（宛先情報の値
が´Ｎｕ１１´であるか、または、滞留時間カウンタ１
０２の値が０である）ユニットの最下方のユニットに、
セルに付加された宛先情報が記憶され、滞留時間カウン
タ１０２の値が´１´にセットされ、そのユニットのア
ドレスポインタの値がセル記憶装置２に転送され、その
アドレスに入力されたセルが書き込まれる。

【０１２１】例として、初期状態から、出力ポート０行
きのＡというセルが入力され、次に、出力ポート１行き
のＢというセルが入力され、その後、出力ポート０行き
のＣというセルが入力された場合の動作を説明する。

【０１２２】まず、セルＡが入力された場合の動作につ
いて説明する。アドレス生成装置５には、´０´という
宛先情報が転送される。アドレス生成装置５に送られた
宛先情報は、宛先情報レジスタ１０１の下方から詰めて
書き込まれる。初期状態では、宛先情報が１つも書き込
まれていないので、入力された宛先情報は、最下方のカ
ラムに記憶される。書き込まれたカラムのアドレスポイ
ンタレジスタ１０６の値がセルの書き込みアドレスにな
る。したがって、セルＡは、アドレス０に記憶される。
このとき、滞留時間カウンタ１０２の値が´１´にセッ
トされる。宛先情報およびセルが書き込まれた後の状態
を図４６（ａ）に示す。

【０１２３】次に、宛先情報として´１´という値を持
つセルＢが入力されたときの動作を説明する。アドレス
生成装置５には、´１´という値が転送され、宛先情報
が空いているるユニットの最下方に記憶される。アドレ
ス生成装置５には、すでに１つの宛先情報が書き込まれ
ているので下から２つ目のユニットの宛先情報レジスタ
´１´という値が書き込まれる。このとき、滞留時間カ
ウンタ１０２の値が´１´にセットされる。Ｂというセ
ルは、このユニットのアドレスポインタレジスタ１０６
の値が示すアドレス、すなわち、アドレス１に書き込ま
れる。宛先情報およびセルが書き込まれた後の状態を図
４６（ｂ）に示す。

【０１２４】次に宛先情報として´０´という値を持つ
セルＣが入力されたときの動作を説明する。アドレス生
成装置５には´０´という値が転送され、宛先情報が空
いているユニットの最下方に記憶される。アドレス生成
装置５には、すでに２つの宛先情報が書き込まれている
ので下から３つ目のユニットの宛先情報レジスタ１０１
に´０´という値が書き込まれる。このとき、滞留時間
カウンタ１０２の値が´１´にセットされる。Ｃという
セルは、このカラムのアドレスポインタレジスタ１０６
の値が示すアドレス、すなわち、アドレス２に書き込ま
れる。宛先情報およびセルが書き込まれた後の状態を図
４６（ｃ）に示す。

【０１２５】次に、読みだしアドレスを出力するときの
動作を説明する。セルをセルバッファから読みだし、セ
ル交換装置から出力するときは、アドレス生成装置５か
ら、宛先情報レジスタ１０１の内容が、出力する出力ポ
ート番号と一致するカラムを下方から上方へ検索してい
き、最初に一致したカラムのアドレスポインタの値をセ
ルバッファに転送し、そのアドレスに記憶されているセ
ルを出力する。このとき、検索されたカラムの宛先情報
の値は´Ｎｕ１１´にリセットされ、滞留時間カウンタ
１０２の値は´０´にリセットされる。

【０１２６】例として、図４６（ｃ）の状態から出力ポ
ート０湯のセルを出力し、出力ポート行きのセルを出力
する場合の動作を説明する。セル出力のときは、出力ポ
ートに向かうセルの中で、最も古いセルが出力される。
アドレス生成装置５内では、古い宛先情報は、図中の下
方から到着順に記憶されている。

【０１２７】まず、出力ポート０行きのセルを出力する
場合の動作について説明する。出力ポート０行きのセル
の中で最も古いセルは、最下ユニットに記憶されている
セルである。したがって、最下ユニットのアドレスポイ
ンタの値０をセル記憶装置に転送する。セル記憶装置は
送られてきたアドレス０に記憶されているセルＡを出力
する。

【０１２８】検索されたユニットの宛先情報レジスタ
は、´Ｎｕ１１´にリセットされる。また、同時に滞留
時間カウンタ１０２の値は、´０´にリセットされる。
アドレス生成装置５の内容は、図４７（ａ）のように変
更される。

【０１２９】次に出力ポート１行きのセルを出力する場
合の動作について説明する。出力ポート０行きのセルを
出力したので、アドレス生成装置５およびセル記憶装置
２の内容は、図４７（ａ）のようになっている。

【０１３０】この状態から出力ポート１行きのセルを出
力するときは、下方より上方に出力ポート１に対応した
レジスタの値が１であるユニットを検索する。この場
合、下から２番目のユニットが選択される。アドレス生
成装置５からセル記憶装置２に対し、最下部のユニット
のアドレスポインタの値すなわち１が転送される。セル
記憶装置２ではアドレス１に記憶されているセルＢが出
力される。

【０１３１】検索されたユニットの宛先情報レジスタ１
０１は、´Ｎｕ１１´にリセットされる。また、同時に
滞留時間カウンタ１０２の値は、´０´にリセットされ
る。したがって、出力ポート１行きのセルを出力した後
では、それぞれの内容は図４７（ｂ）のように変更され
る。

【０１３２】次にシフト動作について説明する。読みだ
し動作の後では、図４７（ｂ）のように途中に空きユニ
ットが発生する。図４７（ｂ）では、下から１番目と下
から２番目のユニットが空きである。シフト動作は、読
みだし動作などによって生じた空きユニットを詰める動
作である。

【０１３３】シフト動作時は、空きユニットのアドレス
ポインタの値をバスを介して最上部のユニットに入力
し、空きユニットより上のユニットの宛先情報レジスタ
の値、滞留時間カウンタ１０２の値、アドレスポインタ
レジスタ１０６の値を下へシフトする。

【０１３４】例として図４７（ｂ）の状態から空きユニ
ットを詰めるときの動作を説明する。最初に、下から１
番目のユニットを詰めるときの動作を説明する。

【０１３５】シフト動作時は、下方から空きユニットを
検索し、最初に発見された空きユニットのアドレスポイ
ンタの値をアドレスポインタ出力バスに出力する。また
そのユニットより上にあるユニットの宛先情報、滞留時
間カウンタ１０２、アドレスポインタレジスタ１０６の
値は、それぞれ１段下のユニットへシフトされ、最上部
のユニットへは、アドレスポインタ出力バスに出力され
たアドレスポインタの値が入力される。したがって、図
４７（ｂ）の場合、１番下のユニットが空きユニットで
あるので、１番下のユニットのアドレスポインタの値が
最上部のユニットに入力され、２番目より上のユニット
の宛先情報、滞留時間カウンタ１０２、アドレスポイン
タレジスタ１０６の値が１段下のユニットにシフトさ
れ、図４８（ａ）の状態になる。図４８（ａ）の状態で
は、また、１番下のユニットが空きユニットであり、こ
のユニットも詰められなければならない、このユニット
が詰められた後では、図４８（ｂ）のように変化する。
すなわち最下ユニットのアドレスポインタの値１が最上
部のユニットに移され、２番目以上のユニットの値が１
段下のユニットに移される。この動作を繰り返すこと
で、空きユニットがなくなり、バッファに記憶されてい
るセルに対応する宛先情報、滞留時間カウンタ１０２、
アドレスポインタレジスタ１０６値が下に詰められて記
憶されるようになる。

【０１３６】次に滞留時間カウンタ１０２のカウントア
ップ動作について説明する。空でないユニットの滞留時
間カウンタ１０２の値は、セルが入力されると´１´に
セットされる。その後は、周期的にカウンタの値を増加
していく。例えば、１セルサイクルが終了する毎にカウ
ンタの値を１づつ増加していく。

【０１３７】例として、図４９（ａ）に示されるような
状態から次のセルサイクルで、出力ポート１行きのセル
Ｅが入力され、出力ポート１行きのセルが出力された場
合の変化を図４９（ｂ）に示す。

【０１３８】前のセルサイクルの終了時にカウンタの値
はそれぞれ１づつインクリメントされている。図４９
（ａ）の下から２番目のユニットに記憶されていたセル
は、出力され、図４９（ｂ）の下から４番目に新たに入
力されたセルが記憶されている。 同様に、図４９
（ｂ）の状態から次のセルサイクルで、出力ポート１行
きのセルＦが入力され、出力ポート０行きのセルが出力
された場合の変化を図４９（ｃ）に示す。

【０１３９】つまり、図４９（ａ）の状態では、Ａ，
Ｂ，Ｃ，Ｄのセルが入力されており、次のセルサイクル
（図４９（ｂ））でセルＢが出力され、セルＥが入力さ
れ次のセルサイクル（図４９（ｃ））で、セルＡが出力
され、セルＦが入力されている。

【０１４０】したがって、セルＣ、セルＤは、３セルサ
イクルの間、セル交換装置に滞留しており、セルＥは、
２セルサイクルの間、滞留しており、セルＦは、１セル
サイクルの間、滞留している。

【０１４１】次にセル廃棄動作について説明する。セル
交換装置内に滞留している時間が定められた値より大き
くなったとき、帯域の有効利用をするために、そのセル
は、廃棄されなければならない。滞留時間の大きいセル
を廃棄する動作がセル廃棄動作である。

【０１４２】セル廃棄動作のときは、滞留時間カウンタ
１０２の値と滞留時間の上限値との比較を行い、滞留時
間カウンタ１０２の値が上限値より大きかった場合は、
廃棄される。このとき、宛先情報レジスタの値は´Ｎｕ
１１´に、カウンタの値は´０´にリセットされる。こ
のように廃棄されたユニットは、シフト動作時に詰めら
れる。

【０１４３】次に宛先情報レジスタの構成について説明
する。宛先情報レジスタユニット１０１ａ，１０１ｂ…
１０１Ｎからなる宛先情報レジスタ１０１の構成を図４
８に示す。宛先情報レジスタ１０１は、図５１に示され
る宛先情報レジスタユニットをＮ個並べたものである。

【０１４４】宛先情報レジスタユニットは図５１に示さ
れるように、セレクタ１１０とフリップフロップ１１１
で構成されている。図中において、ＳＩＮは、シフト動
作時の宛先情報入力、ＲＩＮは、セル入力時の宛先情報
入力、ＲＳＬは、ＲＩＮとＳＩＮの切り替え信号、ＲＴ
Ｏは、フリップフロップ１１１の出力、ＲＲＳは、フリ
ップフロップ１１１のリセット信号、ＲＷＥは、フリッ
プフロップ１１１の書き込み許可信号である。

【０１４５】セレクタ１１０は、カラム制御装置からの
指示にしたがって、入力バスからの信号ＲＩＮと隣接す
る宛先情報レジスタからの信号ＳＩＮ切り替えを行う。
フリップフロップ１１１は、カラム制御装置からの指示
にしたがって、セレクタ１１０によって切り替えられた
信号を記憶する。

【０１４６】セル入力のときは、セレクタ１１０は、入
力バスからの信号を出力するようにカラム制御装置に指
示される。セル入力でないときは、セレクタ１１０は、
ＳＩＮを出力するように指示される。

【０１４７】次にアドレスポインタレジスタ１０６の構
成について説明する。アドレスポインタレジスタ１０６
の構成を図５２に示す。アドレスポインタレジスタ１０
６は、図５２に示されるアドレスポインタレジスタユニ
ット１０６ａ、１０６ｂ…１０６ＬをＬ個並べたもので
ある。

【０１４８】アドレスポインタレジスタユニットは、ア
ドレスの値を記憶するフリップフロップ１１２と、アド
レスの値をアドレスポインタ出力バスへ出力する制御を
行うトライステートバッファ１１３とで構成される。

【０１４９】図中において、ＳＩＮは、シフト動作時の
アドレスポインタ入力、ＡＰＯは、フリップフロップ１
１２の出力、ＡＯＥは、バスヘの出力許可信号、ＡＷＥ
は、フリップフロップ１１２の書き込み許可信号であ
る。

【０１５０】フリップフロップ１１２への書き込みおよ
び、トライステートバッファ１１３の出力制御は、カラ
ム制御装置によって行われる。滞留時間カウンタ１０
２、図５４に示されるような構成を持つ。すなわち、滞
留時間カウンタユニットＣＴＲＵをＫ個接続したもので
ある。対流時間カウンタユニットは、図５５に示される
セレクタ１１４とフリップフロップ１１５の構成を持
つ。

【０１５１】滞留時間カウンタユニットは図７０の論理
表を満たすように設計されている。すなわち、リセット
信号ＲＳが“Ｈ”の場合は、他の入力に依存せずにフリ
ップフロップ１１５の出力値Ｑは、“Ｌ”にセットさ
れ、ＲＳが“Ｌ”で、かつ、ロード信号ＬＤが“Ｈ”の
場合は、データ入力ＤＩの値がＱにセットされ、ＲＳと
ＬＤが“Ｌ”で、かつ、インクリメント信号ＩＣが
“Ｈ”の場合、フリップフロップ１１５に記憶された値
の反転信号がセットされる。

【０１５２】このような滞留時間カウンタユニットを図
５４のように接続するＫビットの２進カウンタを構成す
ることができる。本実施例では、カウント動作とリセッ
ト動作とロード動作ができればどのような構成のカウン
タを用いても良い。

【０１５３】カウント動作とは、インクリメント信号が
イネーブルになったときにカウンタの値を１増加する動
作で、リセット動作は、リセット信号がイネーブルにな
ったときにカウンタの値を０にリセットする動作で、ロ
ード動作は、ロード信号がイネーブルになったときにデ
ータ入力ＡＤＩの値をカウンタにセットする動作であ
る。

【０１５４】次にカラム制御装置１０３の構成を図５６
に示す。カラム制御装置１０３の動作を説明する。セル
入力時は、該当するユニットより下方のユニットに対応
するアドレスにセルが記憶されていて、自ユニットに対
応するアドレスにセルが記憶されていなかった場合、入
力バスから宛先情報レジスタに宛先情報を書き込み、カ
ウンタの値を“０”から“１”にインクリメントし、ア
ドレスポインタレジスタの値をアドレスポインタ出力バ
スに出力する。

【０１５５】セル入力時は、制御装置６から転送される
出力すべき宛先情報の値と、宛先情報レジスタに記憶さ
れている宛先情報の値を比較し、一致した場合で、且
つ、該当するユニットより下方のユニットで検出されて
いない時にアドレスポインタレジスタに記憶されている
値をアドレスポインタレジスタ出力バスに出力する。こ
のとき、宛先情報レジスタ１０１および滞留時間カウン
タ１０２の値は、それぞれ、“Ｎｕｌｌ”、“０”にリ
セットされる。

【０１５６】シフト動作時は、下方のユニットより、空
きユニットであるユニットを検索し、検索された空きユ
ニットのアドレスポインタの値をアドレスポインタ出力
バスに出力し、同時に、そのユニットより上のユニット
の値をそれぞれ、１段下のユニットにシフトし、最上段
のユニットには、アドレスポインタ出力バスの値を入力
する。

【０１５７】カウントアップ動作時は、滞留時間カウン
タ１０２の値を１増加する。セル廃棄動作時は、滞留時
間カウンタ１０２の値と、滞留時間の上限値との比較を
行い、滞留時間カウンタ１０２の値が上限値より大きか
った場合に、宛先情報レジスタ１０１および滞留時間カ
ウンタ１０２の値をそれぞれ“Ｎｕｌｌ”，“０”にリ
セットする。

【０１５８】これらの動作を実現するためのカラム制御
装置１０３の詳細な構成の例を図５６に示す。図中にお
いて、ＯＭは、出力動作モードであることを示す信号、
ＩＭは、入力動作モードであることを示す信号、ＳＭ
は、シフト動作モードであることを示す信号、ＣＭは、
カウントアップ動作モードであることを示す信号、ＤＭ
は、セル廃棄動作モードであることを示す信号、ＲＯＵ
Ｔは、出力する出力ポートの値、ＣＤＥＬは、滞留時間
の上限の値、ＲＴＯは、宛先情報レジスタ１０１の値、
ＣＴＯは、滞留時間カウンタ１０２の値、ＲＷＥは、宛
先情報レジスタ１０１の書き込み許可信号、ＲＳＬは、
宛先情報レジスタ１０１の入力切り替え信号、ＲＲＳ
は、宛先情報レジスタ１０１のリセット信号、ＡＷＥ
は、アドレスポインタレジスタ１０６の書き込み許可信
号、ＡＯＥは、アドレスポインタレジスタ１０６の出力
許可信号、ＣＬＤは、滞留時間カウンタ１０２のロード
信号、ＣＲＳは、滞留時間カウンタ１０２のセット信
号、ＣＩＣは、滞留時間カウンタ１０２のインクリメン
ト信号、ＦＤＩは、検索を行うときに、下方のユニット
ですでに検索されたことを示す信号、ＦＤＯは、検索を
行う時に、そのユニットを含む下方ユニットですでに検
索されたことを示す信号、ＥＱは、宛先情報レジスタ１
０１の値と出力する出力レポートの値が等しいことを示
す信号、ＧＥは、滞留時間カウンタ１０２の値が、滞留
時間の上限値以上であることを示す信号である。また、
ＣＯＭＰは、比較を行う回路、ＥＭＰＴＹは、宛先情報
に記録されている内容が“Ｎｕｌｌ”であることを検出
する回路である。

【０１５９】以上のような構成のアドレス生成装置５を
用いることにより、滞留時間の大きいセル交換装置内で
廃棄することができ、帯域の有効利用を行うことが可能
となる。

【０１６０】以下に第２実施例の第１変形例を説明す
る。第１変形例では図５７に示すように、ＡＴＭ交換装
置９５ａ，９５ｂ，９５ｃ，９５ｄを多段に接続した場
合に、セルに滞留時間を記録する領域（以後、滞留時間
フィールドと呼ぶ）を設け、各ＡＴＭ交換装置９５ａ，
９５ｂ，９５ｃ，９５ｄでは、セルに書き込まれた滞留
時間と、各ＡＴＭ交換装置９５ａ，９５ｂ，９５ｃ，９
５ｄで計数された滞留時間を加算して、滞留時間フィー
ルドに書き込み行うＡＴＭ交換装置９５について述べ
る。

【０１６１】滞留時間フィールドに、ＡＴＭ交換装置９
５で計数された滞留時間を加算するために、セル交換装
置９５の構成は、図５８（ａ）、（ｂ）のようになる。
図５８（ａ）に示されるＡＴＭ交換装置は、セル記憶装
置２と分離装置３の間に滞留時間加算装置５０を付加し
たもので、図５８に示されるＡＴＭ交換装置は、分離装
置３の出力に滞留時間加算装置５０ａ…５０ｎを付加し
たものである。

【０１６２】このような構成のＡＴＭ交換装置に使用さ
れるアドレス生成装置５は、図５９に示されるように、
滞留時間カウンタ１０２の値を出力するための滞留時間
出力バス１２７が設けられる。このバス１２７には、セ
ル出力時に選択されたユニットの滞留時間カウンタ１０
２の値が出力され、滞留時間加算装置へと転送される。
滞留時間出力バスへの出力制御は、各ユニットの制御装
置１０３によってなされる。また、滞留時間カウンタ１
０２は、滞留時間カウンタ１０２の値を滞留時間出力バ
スへ出力するために、図６０に示される構成をとる。滞
留時間カウンタ１０２は、図６０に示されるように、図
６１に示される滞留時間カウンタユニット（セレクタ１
３０とフリップフロップ１３１から構成される）をＫ個
接続したものである。滞留時間カウンタユニットは、図
５５に示される滞留時間カウンタユニットにバスへ出力
するためのトライステートバッファを接続したものであ
る。このような構成の滞留時間カウンタ１０２を制御す
るために、カラム制御装置１０３は図６２の構成を取
る。図中の記号は、第２実施例で説明した図５６と同じ
であるが、ＣＯＥが、追加されている。ＣＯＥは、滞留
時間カウンタ１０２の値を滞留時間出力バスへ出力する
ための出力許可信号である。

【０１６３】滞留時間加算装置では、アドレス生成装置
５から転送された滞留時間と、セル記憶装置あるいは分
離装置から出力されたセルの滞留時間とフィールドの値
を加算し、出力する。

【０１６４】このような構成のＡＴＭ交換装置を用いる
ことで、各ＡＴＭ交換装置での滞留時間の値を次々加算
し、セル交換装置を多段に接続した場合でも、滞留時間
の総和を計数することが可能となる。

【０１６５】以下に第２実施例の第２変形例を説明す
る。第２変形例ではＡＴＭ交換装置を多段に接続したと
きに、加算器を用いること無しに各ＡＴＭ交換装置での
滞留時間を加算する方法について述べる。

【０１６６】この装置では、セル書き込まれた滞留時間
フィールドは、多重化装置によって抜き出され、アドレ
ス生成装置５へと転送される。アドレス生成装置５で
は、多重装置から転送された滞留時間フィールドの値を
滞留時間カウンタロードする。滞留時間カウンタ１０２
は、この値を初期値として、セルサイクル毎にインクリ
メントしていく。したがって、滞留時間カウンタ１０２
の値は、前のＡＴＭ交換装置の滞留時間の値に、このＡ
ＴＭ交換装置での滞留時間を加えたものになる。この値
をセルを出力するときに滞留時間フィールドに加えれ
ば、滞留時間フィールドは、各ＡＴＭ交換装置での滞留
時間の総和になる。

【０１６７】このような動作を実現するためのセル交換
装置の構成は、図６３に示したものとなる。すなわち、
セル記憶装置２の出力または分離装置３の出力に、滞留
時間フィールドを追記する追記装置５１，５１ａ…５１
ｎが付加される。

【０１６８】アドレス生成装置５は、図６４に示される
ように、図５９の装置に、滞留時間入力バスが付加され
る。また、滞留時間カウンタ１０２は、図６５に示され
るように、図６７に示される滞留時間カウンタユニット
を接続したものである。滞留時間カウンタユニットは、
滞留時間入力バスからの入力と、１段上の滞留時間カウ
ンタ１０２からの入力を切り替えるセレクタ１５１，１
５２が付加されている。セレクタ１５１，１５２の切り
替え制御は、図６６に示されるカラム制御装置によって
行われる。すなわち、セル入力時（ＩＭがイネーブルの
とき）は、セレクタを滞留時間入力バス側に切り替え、
そのカラムが検索されたときに、滞留時間カウンタのロ
ード信号をイネーブルにする。その他の動作は、第２実
施例と同じである。図中の記号は、第１変形例で説明し
た図６０と同じであるが、ＣＳＬが、追加されている。
ＣＳＬは、カウンタの値をロードするときに、１段上の
滞留時間カウンタの値と滞留時間入力バスの値とを切り
替えるための切り替え制御信号である。

【０１６９】このような構成のＡＴＭ交換装置により、
ＡＴＭ交換装置を多段に接続した場合でも、各セル交換
装置での滞留時間の総和を計算することが可能となる。
以下に第２実施例の第３変形例を説明する。

【０１７０】第３変形例では、ＡＴＭ交換装置に入力さ
れるセルにあらかじめ、滞留時間の上限値を書き込んで
おき、この値をセル交換装置でセルサイクルが増加する
毎に１づつ減じ、この値が０になったら、そのセルを廃
棄するセル交換装置について述べる。

【０１７１】第２実施例及びその第１、第２の変形例で
は、各セルの滞留時間の上限は、共通であったが、低遅
延が要求されるセルと、そうでないセルの両方がある。
また、低遅延のセルでも、滞留時間の上限値は、いろい
ろな値を持つ可能性がある。第２実施例及びその第１、
第２変形例では、この値がすべてのセルで共通であっ
た。

【０１７２】各セル毎に、遅延時間の上限値を設定でき
るようにするために図６８に示すように、セル交換装置
に入力される前に、セルの滞留時間フィールドに滞留時
間の上限値を書き込む上限値書き込み装置１６１，１６
２，１６３を設ける。

【０１７３】上限値書き込み装置滞留時間上限値は、例
えば、呼ごとに設定する、あるいは、セル交換装置１６
４の状態に応じて設定するなどの方法がある。セル交換
装置１６４のアドレス生成装置５では、滞留時間フィー
ルドの値を滞留時間カウンタにロードする。滞留時間フ
ィールドには、滞留時間の上限値が書き込まれているの
で、滞留時間カウンタは、セルサイクルごとに滞留時間
カウンタの値を１づつ減じていく。このように、カウン
トダウンしていき、滞留時間カウンタの値が０になった
ときに、対応するセルを消去する。

【０１７４】このような構成により、各セルごとに最大
滞留時間を設定することが可能となる。以下に第４変形
例を図６９を用いて説明する。

【０１７５】第２実施例及びその第１乃至第３変形例で
は、滞留時間の上限値に達したセルは、消去されてい
た。第４変形例では、滞留時間の上限値に達したセルを
優先的に出力するためのセル交換装置について述べる。

【０１７６】上限値に達したセルを優先的に出力するた
めには、各出力ポート行きのセルの中で、上限値に達し
たセルがあるかどうかを検索する。もし、上限値に達し
たセルがあった場合は、そのセルを出力する。上限値に
達したセルがなかった場合は、各出力ポート行きのセル
の中で最も古いセルを出力する。

【０１７７】図中において、ＯＭは、出力動作モードで
あることを示す信号、ＩＭは、入力動作モードであるこ
とを信号、ＣＭは、カウントアップ動作モードであるこ
とを示す信号、ＲＯＵＴは、出力する出力ポートの値、
ＲＴＯは、宛先情報レジスタの値、ＣＴＯは、滞留時間
カウンタの値、ＲＷＥは、宛先情報レジスタの書き込み
許可信号、ＲＳＬは、宛先情報レジスタの入力切り替え
信号、ＲＲＳは、宛先情報レジスタのリセット信号、Ａ
ＷＥは、アドレスポインタレジスタの書き込み信号、Ａ
ＯＥは、アドレスポインタレジスタの出力許可信号、Ｃ
ＬＤは、滞留時間カウンタのロード信号、ＣＲＳは、滞
留時間カウンタのリセット信号、ＣＤＣは、滞留時間カ
ウンタのデクリメント信号、ＦＤＩ１は、滞留時間カウ
ンタの値が０で、かつ、出力するポート番号に一致した
ユニットが、このユニットより下方のユニットで検索さ
れたことを示す信号、ＦＤＯ０は、滞留時間カウンタの
値が０で、かつ、出力するポート番号に一致したユニッ
トが、このユニット、または、このユニットより下方の
ユニットで検索されたことを示す信号、ＦＤＩ１は、出
力するポーチ番号に一致したユニットが、このユニッ
ト、または、このユニットより下方のユニットで検索さ
れたことを示す信号、ＦＤＩ２は、セル入力時に、空き
ユニットがこのユニットより下方のユニット検索された
ことを示す信号、ＦＤＯ２は、セル入力時に、空きユニ
ットがこのユニット、または、このユニットより下方の
ユニットで検索されたことを示す信号、ＦＤＩ３は、シ
フト動作時に、空きユニットがこのユニットより下方の
ユニットで検索されたことを示す信号、ＦＤＯ３はユニ
ット、シフト動作時に、空きユニットがこのユニット、
または、このユニットより下方のユニットで検索された
ことを示す信号、ＥＱは、宛先情報レジスタの値と出力
する出力ポートの値が等しいことを示す信号である。ま
た、ＣＯＭＰは、比較を行う回路、ＥＭＰＴＹは、宛先
情報に記憶されている内容が“Ｎｕｌｌ”であることを
検出する回路、ＤＥＴＯは、滞留時間カウンタの値が０
であることを検出する回路である。このような構成のカ
ラム制御装置を用いることで、滞留時間カウンタ値によ
り、優先的に出力する機能を持つセル交換装置を実現す
ることが可能となる。

【０１７８】

【発明の効果】以上のように、本発明によれば、パケッ
ト交換装置において容易に同報機能を実現することが可
能となる。また、本発明によれば、パケット交換装置に
おいて容易にセル滞留時間を計算することが可能とな
る。

Claims (6)

【特許請求の範囲】
1. 【請求項１】異なる複数の入力ポートから入力された宛
   先情報を付加した情報データで構成されるパケットそれ
   ぞれから得られる少なくとも情報データを記憶するため
   の記憶手段と、 前記各パケットから得られる宛先情報それぞれを入力さ
   れた順に記憶するために接続された複数の宛先情報記憶
   手段と、 前記各宛先情報記憶手段それぞれに対応して設けられ、
   前記各宛先情報記憶手段に記憶されている宛先情報に対
   応する少なくとも情報データが記憶された前記記憶手段
   の記憶領域を示すアドレス情報を記憶するために設けら
   れた複数のアドレス情報記憶手段と、 宛先情報が入力された順に前記各宛先情報記憶手段を検
   索して、特定の出力ポートに対応する宛先情報を記憶し
   ている前記宛先情報記憶手段に対応する前記アドレス情
   報記憶手段に記憶された前記アドレス情報を読み出し、
   このアドレス情報によって示された前記記憶手段の記憶
   領域に記憶されている少なくとも情報データを前記特定
   の出力ポートに出力するように制御すると共に、前記特
   定の出力ポートに出力した少なくとも情報データに対応
   する前記宛先情報記憶手段及びアドレス情報記憶手段よ
   り以降に記憶された前記宛先情報手段及びアドレス情報
   記憶手段の記憶内容を順次次の前記宛先情報記憶手段及
   びアドレス情報記憶手段にシフトさせた結果、空状態と
   なった前記宛先情報記憶手段及びアドレス情報記憶手段
   の内、少なくとも前記アドレス情報記憶手段には前記読
   み出されたアドレス情報を記憶させるように制御する制
   御手段と、 から構成されたことを特徴とする異なる出力ポート向け
   のパケットを蓄積して交換処理させるパケット交換装
   置。
2. 【請求項２】請求項１記載のパケット交換装置は、更に
   前記各宛先情報記憶手段及び各アドレス情報記憶手段に
   対応して前記各宛先情報記憶手段に前記宛先情報が記憶
   されてからの時間をカウントするために複数の滞留時間
   カウンタを備え、前記制御手段は、更に予め定められた
   時間情報と前記各滞留時間カウンタの値とを比較して、
   予め定められた時間情報より前記各滞留時間カウンタの
   値の方が大きい時に、この滞留時間カウンタに対応する
   宛先情報記憶手段及びアドレス情報記憶手段以降に記憶
   されている宛先情報記憶手段及びアドレス情報記憶手段
   の記憶内容を順次次の宛先情報記憶手段及びアドレス情
   報記憶手段にシフトさせた結果、空状態となった前記宛
   先情報記憶手段及びアドレス情報記憶手段のアドレス情
   報記憶手段に前記読み出されたアドレス情報を記憶する
   ように制御することを特徴とする請求項１記載のパケッ
   ト交換装置。
3. 【請求項３】宛先情報を付加した情報データで構成され
   るそれぞれのパケットを入力するための複数の入力ポー
   トと、 少なくとも前記情報データを出力すための出力ポート
   と、前記複数の入力ポートから入力された前記各パケッ
   トを多重化する多重化手段と、 前記多重化手段で多重化された前記各パケットから得ら
   れる少なくとも情報データを記憶するための記憶手段
   と、 前記各パケットから得られる宛先情報それぞれを入力さ
   れた順に記憶するために接続された複数の宛先情報記憶
   手段と、 前記各宛先情報記憶手段それぞれに対応して設けられ、
   前記各宛先情報記憶手段に記憶されている前記宛先情報
   に対応する少なくとも情報データが記憶された前記記憶
   手段の記憶領域を示すアドレス情報を記憶するための複
   数のアドレス情報記憶手段と、 前記宛先情報が入力された順に前記各宛先情報記憶手段
   を検索して、特定の前記出力ポートに対応する前記宛先
   情報を記憶している前記宛先情報記憶手段に対応する前
   記アドレス情報記憶手段に記憶されたアドレス情報を読
   み出し、このアドレス情報によって示された前記記憶手
   段の記憶領域に記憶されている少なくとも情報データを
   読み出すように制御すると共に、前記特定の出力ポート
   に出力した少なくとも情報データに対応する前記宛先情
   報記憶手段及びアドレス情報記憶手段より以降に記憶さ
   れた前記宛先情報記憶手段及びアドレス情報記憶手段の
   記憶内容を順次次の宛先情報記憶手段及びアドレス情報
   記憶手段にシフトさせた結果、空状態となった宛先情報
   記憶手段及びアドレス情報記憶手段のアドレス情報記憶
   手段に前記読み出されたアドレス情報を記憶するように
   制御する制御手段と、 前記制御手段で読み出された前記特定の出力ポート宛の
   少なくとも情報データを前記特定の出力ポート宛に分離
   して出力するための分離手段と、 から構成されたことを特徴とする異なる出力ポート向け
   のパケットを蓄積して交換処理するパケット交換装置。
4. 【請求項４】宛先情報をそれぞれに付加した複数の情報
   データそれぞれから得られる少なくとも情報データを記
   憶するための記憶手段と、 前記各情報データから得られる宛先情報それぞれを入力
   された順に記憶するために接続された複数の宛先情報記
   憶手段と、 前記各宛先情報記憶手段それぞれに対応して設けられ、
   前記各宛先情報記憶手段に記憶されている宛先情報に対
   応する情報データが記憶された前記記憶手段の記憶領域
   を示すアドレス情報を記憶するための複数のアドレス情
   報記憶手段と、 宛先情報が入力された順に前記各宛先情報記憶手段を検
   索して、特定の宛先情報を記憶している前記宛先情報記
   憶手段に対応する前記アドレス情報記憶手段に記憶され
   たアドレス情報を読み出し、このアドレス情報によって
   示された前記記憶手段の記憶領域に記憶されている少な
   くとも情報データを読み出すように制御すると共に、前
   記読み出された少なくとも情報データに対応する前記宛
   先情報記憶手段及びアドレス情報記憶手段より以降に記
   憶されている前記宛先情報記憶手段及びアドレス情報記
   憶手段の記憶内容順次次の前記宛先情報記憶手段及びア
   ドレス情報記憶手段にシフトさせた結果、空状態となっ
   た前記宛先情報記憶手段及びアドレス情報記憶手段の内
   アドレス情報記憶手段には前記読み出されたアドレス情
   報を記憶するように制御する制御手段と、 から構成されたことを特徴とするバッファ装置。
5. 【請求項５】異なる複数の入力ポートから入力された宛
   先情報を付加した情報データで構成されるパケットそれ
   ぞれから得られる少なくとも情報データを記憶するため
   の記憶手段と、前記各パケットから得られる宛先情報そ
   れぞれを入力された順に記憶するために接続された複数
   の宛先情報記憶手段と、前記各宛先情報記憶手段それぞ
   れに対応して設けられ、前記各宛先情報記憶手段に記憶
   されている宛先情報に対応する情報データが記憶された
   前記記憶手段の記憶領域を示すアドレス情報を記憶する
   ための複数のアドレス記憶手段と、前記記憶手段から読
   み出された少なくとも情報データを出力するための複数
   の出力ポートから構成されたパケット交換装置であっ
   て、 (a) 前記宛先情報が入力された順に前記各宛先情報記
   憶手段を検索するステップと、 (b) 特定の前記出力ポートに対応する宛先情報を記憶
   している前記宛先情報記憶手段に対応する前記アドレス
   情報記憶手段に記憶された前記アドレス情報を読み出す
   ステップと、 (c) 前記読み出されたアドレス情報によって示された
   前記記憶手段の記憶領域に記憶されている前記少なくと
   も情報データを読み出すステップと、 (d) 前記特定の出力ポートに出力した前記少なくとも
   情報データに対応する前記宛先情報記憶手段及びアドレ
   ス記憶手段より以降に記憶されている前記宛先情報記憶
   手段及びアドレス情報記憶手段の記憶内容を順次次の前
   記宛先情報記憶手段及びアドレス情報記憶手段にシフト
   するステップと、 (e) 前記シフトするステップを実行した結果、空状態
   となった前記宛先情報記憶手段及びアドレス情報記憶手
   段のアドレス情報記憶手段に前記読み出されたアドレス
   情報を記憶するように制御するステップと、 から構成されたことを特徴とするパケット交換装置の情
   報データ記憶管理制御方法。
6. 【請求項６】宛先情報をそれぞれに付加した情報データ
   それぞれから得られる少なくとも情報データを記憶する
   ための記憶手段と、前記各情報データに付加された宛先
   情報それぞれを入力された順に記憶するために接続され
   た複数の宛先情報記憶手段と、前記各宛先情報記憶手段
   それぞれに対応して設けられ、前記各宛先情報記憶手段
   に記憶されている宛先情報に対応する情報データが記憶
   された前記記憶手段の記憶領域を示すアドレス情報を記
   憶するための複数のアドレス情報記憶手段とで構成され
   たバッファ装置であって、 (a) 前記宛先情報が入力された順に前記各宛先情報記
   憶手段を検索するステップと、 (b) 特定の宛先情報を記憶している宛先情報記憶手段
   に対応するアドレス情報記憶手段に記憶されたアドレス
   情報を読み出すステップと、 (c) このアドレス情報によって示された前記記憶手段
   の記憶領域に記憶されている少なくとも情報データを読
   み出すステップと、 (d) 前記読み出すステップで読み出された少なくとも
   情報データに対応する前記宛先情報記憶手段及びアドレ
   ス情報記憶手段より以降に記憶されている前記宛先情報
   記憶手段及びアドレス情報記憶手段の記憶内容を順次次
   の前記宛先情報記憶手段及びアドレス情報記憶手段にシ
   フトするステップと、 (e) 前記シフトするステップを実行した結果、空状態
   となった前記宛先情報記憶手段及びアドレス情報記憶手
   段のアドレス記憶手段に前記読み出されたアドレス情報
   を記憶するように制御するステップと、 から構成されたことを特徴とするバッファ装置のバッフ
   ァ制御方法。