JP3558352B2 - 冗長メモリセルを備えたメモリ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、不良メモリセルグループと置き換えられる冗長メモリセルグループの良否を検査するための機能を有する冗長メモリセル選択回路に関するものである。
【０００２】
【従来の技術】
最近、半導体メモリ装置の大容量化に伴い、メモリセルグループの高密度化、高集積化が進んでいる。このような半導体メモリ装置においては、冗長メモリセル選択回路が不良メモリセルグループを冗長メモリセルグループに置き換えることにより、半導体メモリ装置を良品として救済し歩留まりを向上させる技術が使われている。冗長メモリセルグループを多く有する冗長メモリセル選択回路の場合には、製作された冗長メモリセルグループのすべてが必ずしも正常に動作するものであるとは限らない。このため、冗長メモリセルグループに置き換える前に冗長メモリセルグループの良否を検査する機能を有し、正常な冗長メモリセルグループのみを不良メモリセルグループと置き換える冗長メモリセル選択回路が発明者等により特開昭６３−２０６９９９号公報に提案されている。
【０００３】
以下、上記従来例に係る冗長メモリセル選択回路について図５を参照しながら説明する。
【０００４】
図５は従来例に係る冗長メモリセル選択回路の冗長メモリセルテスト回路ブロック５１を示しており、該冗長メモリセルテスト回路ブロックは冗長メモリセル選択回路の冗長メモリセルグループの良否を検査するものである。
【０００５】
図５において、Ａ１，Ａ２は冗長メモリセル選択用入力信号であるアドレス信号、Ｂは制御信号、Ｃは冗長メモリセル選択用出力信号、Ｄは冗長メモリセルテスト用制御信号、Ｆ１，Ｆ２は冗長メモリセル選択用ヒューズ、ＱＰ１〜ＱＰ６はＰチャネル型ＭＯＳトランジスタ、ＱＮ１〜ＱＮ７はＮチャネル型ＭＯＳトランジスタ、５１は冗長メモリセルテスト回路ブロック、５２は選択用ヒューズ回路ブロック、ＶＣＣは電源電圧、ＶＳＳは接地電圧である。
【０００６】
従来例に係る冗長メモリセル選択回路では、冗長メモリセル選択用出力信号Ｃが論理電圧“Ｌｏｗ（以下、Ｌと記す）”のとき通常のメモリセルグループが選択され、冗長メモリセル選択用出力信号Ｃが論理電圧“Ｈｉｇｈ（以下、Ｈと記す）”のとき冗長メモリセルグループが選択される。
【０００７】
以下、従来例に係る冗長メモリセル選択回路の動作について説明する。
【０００８】
冗長メモリセルテスト用制御信号Ｄはフローティング状態となっている。この状況下で、Ｐチャネル型ＭＯＳトランジスタＱＰ２がオンしている。このため、Ｎチャネル型ＭＯＳトランジスタＱＮ３のゲートが論理電圧“Ｈ”となり、Ｎチャネル型ＭＯＳトランジスタＱＮ３はオン状態となり、Ｐチャネル型ＭＯＳトランジスタＱＰ３のゲートが論理電圧“Ｌ”となり、Ｐチャネル型ＭＯＳトランジスタＱＰ３はオン状態となり、そして、Ｎチャネル型ＭＯＳトランジスタＱＮ７のゲートが論理電圧“Ｌ”となり、Ｎチャネル型ＭＯＳトランジスタＱＮ７はオフ状態となる。このため、Ｐチャネル型ＭＯＳトランジスタＱＰ１のドレインの論理電圧と同じ論理電圧の信号が冗長メモリセル選択用出力信号Ｃとなる。
【０００９】
初めに、選択用ヒューズ回路ブロック５２のヒューズが切断されている場合の冗長メモリセル選択回路の動作について説明する。
【００１０】
まず、初期状態として制御信号Ｂを論理電圧“Ｌ”にすると、Ｐチャネル型ＭＯＳトランジスタＱＰ１がオン状態になる。したがって、Ｐチャネル型ＭＯＳトランジスタＱＰ１のドレインが論理電圧“Ｈ”となる。そして、アドレス信号Ａ１，Ａ２のうちの選択されたアドレス信号のみが論理電圧“Ｈ”となる。
【００１１】
この状況下で、選択されたアドレス信号に対応したヒューズが切断されていない場合、Ｐチャネル型ＭＯＳトランジスタＱＰ１のドレインが論理電圧“Ｌ”となり、冗長メモリセル選択用出力信号Ｃが論理電圧“Ｌ”となる。これにより、メモリセルグループが選択される。
【００１２】
一方、選択されたアドレス信号に対応したヒューズが切断されている場合、Ｐチャネル型ＭＯＳトランジスタＱＰ１のドレインが論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号Ｃが論理電圧“Ｈ”となる。これによって、冗長メモリセルグループが選択される。
【００１３】
このようにして、選択されたアドレス信号によりメモリセルグループ及び冗長メモリセルグループのいずれかを選択することができる。
【００１４】
次に、選択用ヒューズ回路ブロック５２のヒューズを切断せずに冗長メモリセルグループを選択する場合の冗長メモリセル選択回路の動作について説明する。
【００１５】
まず、冗長メモリセルテスト用制御信号Ｄを論理電圧“Ｌ”にする。この状況下では、Ｎチャネル型ＭＯＳトランジスタＱＮ３のゲートが論理電圧“Ｌ”となり、Ｎチャネル型ＭＯＳトランジスタＱＮ３はオフ状態となり、Ｐチャネル型ＭＯＳトランジスタＱＰ３のゲートが論理電圧“Ｈ”となり、Ｐチャネル型ＭＯＳトランジスタＱＰ３はオフ状態となり、そして、Ｎチャネル型ＭＯＳトランジスタＱＮ７のゲートが論理電圧“Ｈ”となり、Ｎチャネル型ＭＯＳトランジスタＱＮ７はオン状態となる。このため、冗長メモリセル選択用出力信号Ｃは常に論理電圧“Ｈ”となる。これにより、アドレス信号Ａ１，Ａ２が選択されているか否か、ヒューズＦ１，Ｆ２が接続されているか切断されているかに関係なく、冗長メモリセルグループが選択される。
【００１６】
以上のように、従来例に係る冗長メモリセル選択回路においては、冗長メモリセルテスト用制御信号Ｄを論理電圧“Ｌ”とすることで、選択用ヒューズ回路ブロックのヒューズを切断することなく冗長メモリセルグループを選択することができ、冗長メモリセルグループが正常に動作するかどうかを確認できる。実際には、この冗長メモリセルテスト用制御信号Ｄに対応して外部制御端子が設けられ、デバイスの組み立て前のプローブ検査時に該外部制御端子を使用して冗長メモリセルグループの検査が行なわれる。
【００１７】
【発明が解決しようとする課題】
以上のような従来例に係る冗長メモリセル選択回路においては、冗長メモリセルグループの良否を検査するための冗長メモリセルテスト回路ブロックは、１つの冗長メモリセルグループを選択しようとすると、１つの冗長メモリセルテスト用制御信号Ｄが必要である。このため、冗長メモリセルグループが多くなると、それらの冗長メモリセルグループを選択するための冗長メモリセルテスト用制御信号Ｄの数も冗長メモリセルグループの数だけ多く必要となる。このため、上記冗長メモリセルテスト用制御信号Ｄに対応して外部制御端子を設け、デバイスの組み立て前のプローブ検査時に該外部制御端子を使用して冗長メモリセルグループを検査を行なうとすると、多くの外部制御端子が必要となり半導体メモリ装置のチップ面積が増大するという問題がある。ひいては、半導体メモリ装置のコストが高くなるという問題がある。
【００１８】
さらに、上記外部制御端子を制御するためにプローブ検査装置において制御端子が多く必要となり、プローブ検査装置のコストが高くなるという問題がある。本発明は、上記に鑑みなされたものであって、チップ面積の増大を抑制し、検査時のコストを低下させ、安価で高歩留まりの冗長メモリセル選択回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明は、複数の冗長メモリセルグループの選択を１つの冗長メモリセルテスト用制御信号と複数のアドレス信号とによって行なうものである。
【００２０】
上記の課題を解決するために、請求項１の発明が講じた解決手段は、
行方向の複数の冗長メモリセルを有する冗長メモリセルグループが複数設けられた第１の冗長メモリセルグループ群と、
列方向の複数の冗長メモリセルを有する冗長メモリセルグループが複数設けられた第２の冗長メモリセルグループ群と、
メモリの通常動作時に上記複数の冗長メモリセルグループの何れかが使用される場合に、上記複数の冗長メモリセルグループのうちの少なくとも何れか１つの選択を示す通常動作時選択信号を出力する複数の通常動作時選択用ヒューズ回路ブロックと、
各上記通常動作時選択信号と、１つの冗長メモリセルテスト用制御信号と、メモリの通常動作時に用いられるアドレス信号のうちの所定のアドレス信号とに基づいて、
メモリの通常動作時に、上記各通常動作時選択信号をそれぞれそのまま冗長メモリセルグループ選択信号として出力する一方、
メモリのテスト動作時に、上記所定のアドレス信号に基づいて決定される、上記第１の冗長メモリセルグループ群、および上記第２の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つの選択を示す冗長メモリセルグループ選択信号を出力する冗長メモリセルテスト回路ブロックとを備え、
上記冗長メモリセルテスト回路ブロックにおける、上記第１の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つを選択するアドレス信号と、上記第２の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つを選択するアドレス信号とが、共通のアドレス信号であることを特徴とする。
【００２１】
また、請求項２の発明は、
請求項１のメモリであって、
上記冗長メモリセルテスト回路ブロックが、１つの上記所定のアドレス信号と、その論理反転信号とに基づいて、上記選択される冗長メモリセルグループが、上記第１の冗長メモリセルグループ群、または上記第２の冗長メモリセルグループ群の何れに属するものであるかを決定するように構成されたことを特徴とする。
【００２２】
また、請求項３の発明は、
請求項１または請求項２の何れか１つのメモリであって、さらに、
第１の外部入力信号と第２の外部入力信号とが入力され、上記第１の外部入力信号の立ち上がり時または立ち下がり時の何れか一方と他方とにおける上記第２の外部入力信号の論理レベルが互いに異なるときに、メモリのテスト動作時であることを示す上記冗長メモリセルテスト用制御信号を出力する制御信号発生回路を備えたことを特徴とする。
【００２５】
【作用】
請求項１の発明によると、冗長メモリセルグループの良否を検査する場合において、冗長メモリセルテスト回路ブロックが、１つの冗長メモリセルテスト用制御信号とアドレス信号との組み合わせによって冗長メモリセルグループ選択信号を出力することにより、第１の冗長メモリセルグループ群に含まれる行方向の複数の冗長メモリセルを有する冗長メモリセルグループと、第２の冗長メモリセルグループ群に含まれる列方向の複数の冗長メモリセルを有する冗長メモリセルグループとのうちの少なくとも何れか１つを選択することができる。
すなわち、第１の冗長メモリセルグループ群に含まれる複数の冗長メモリセルグループのうちの何れか１つを選択するアドレス信号と、第２の冗長メモリセルグループ群に含まれる複数の冗長メモリセルグループのうちの何れか１つを選択するアドレス信号とに共通のアドレス信号を用い得るようにすることによって、第１の冗長メモリセルグループ群、または第２の冗長メモリセルグループ群の選択にも、同じアドレス信号が用いられるようにすることができる。それゆえ、冗長メモリセルテスト用制御信号のために１つの外部制御端子を設けるだけで、複数の冗長メモリセルグループからなる冗長メモリセルグループ群ごとに各冗長メモリセルグループを選択して、正常に動作するか否かを検査することができる。よって、デバイスのチップ面積の増大を抑制し、プローブ検査装置のコストを低く抑え、安価で高歩留まりのメモリを製造することが可能になる。
【００２６】
請求項２の発明によると、１つのアドレス信号と、その論理反転信号とに基づいて、選択される冗長メモリセルグループが上記第１の冗長メモリセルグループ群、または上記第２の冗長メモリセルグループ群の何れに属するものであるかが決定されるので、適切な冗長メモリセルグループの選択を容易に行わせることができる。
【００２７】
請求項３の発明によると、さらに、制御信号発生回路が、第１の外部入力信号の立ち上がり、立ち下がり時における第２の外部入力信号の論理レベルが互いに異なるときに、冗長メモリセルテスト用制御信号を出力するので、他の動作を制御するための入力信号を流用して、すなわち外部端子を増やすことなく冗長メモリセルグループの検査をすることができる。
【００２８】
【実施例】
（第１の実施例）
本発明の第１の実施例に係る冗長メモリセル選択回路について図１を参照しながら説明する。
【００２９】
図１は上記第１の実施例に係る冗長メモリセル選択回路が内蔵する冗長メモリセルテスト回路ブロックを示している。
【００３０】
図１において、Ａ１〜Ａ４は冗長メモリセル選択用入力信号であるアドレス信号、Ｂは制御信号、Ｃ１，Ｃ２は冗長メモリセル選択用出力信号、Ｄは冗長メモリセルテスト用制御信号、Ｆ１１１〜Ｆ１１４，Ｆ１２１〜Ｆ１２４は冗長メモリセル選択用ヒューズ、ＱＰ１０１，ＱＰ１１１，ＱＰ１１２はＰチャネル型ＭＯＳトランジスタ、ＱＮ１１１〜ＱＮ１１４，ＱＮ１２１〜ＱＮ１２４はＮチャネル型ＭＯＳトランジスタ、１１は冗長メモリセルテスト回路ブロック、１２は選択用ヒューズ回路ブロック、Ｎ１１，Ｎ１２はノード、ＶＣＣは電源電圧、ＶＳＳは接地電圧である。
【００３１】
第１の実施例に係る冗長メモリセル選択回路は、１つの冗長メモリセルテスト回路ブロック１１と２つの選択用ヒューズ回路ブロック１２とを備えている。
【００３２】
第１の選択用ヒューズ回路ブロック１２において、ノードＮ１１と接地電圧ＶＳＳの端子との間には、ヒューズＦ１１１とＮチャネル型ＭＯＳトランジスタＱＮ１１１とが直列に接続されており、同様に、ヒューズＦ１１２とＮチャネル型ＭＯＳトランジスタＱＮ１１２とが直列に接続され、ヒューズＦ１１３とＮチャネル型ＭＯＳトランジスタＱＮ１１３とが直列に接続され、ヒューズＦ１１４とＮチャネル型ＭＯＳトランジスタＱＮ１１４とが直列に接続されており、フューズＦ１１１，Ｆ１１２，Ｆ１１３及びＦ１１４はノードＮ１１により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ１１１のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１１２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１１３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１１４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ１１と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ１１１が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１のゲートに制御信号Ｂが入力されている。
【００３３】
これと同様に、第２の選択用ヒューズ回路ブロック１２において、ノードＮ１２と接地電圧ＶＳＳの端子との間には、ヒューズＦ１２１とＮチャネル型ＭＯＳトランジスタＱＮ１２１とが直列に接続され、ヒューズＦ１２２とＮチャネル型ＭＯＳトランジスタＱＮ１２２とが直列に接続され、ヒューズＦ１２３とＮチャネル型ＭＯＳトランジスタＱＮ１２３とが直列に接続され、ヒューズＦ１２４とＮチャネル型ＭＯＳトランジスタＱＮ１２４とが直列に接続されており、フューズＦ１２１，Ｆ１２２，Ｆ１２３及びＦ１２４はノードＮ１２により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ１２１のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１２２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１２３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１２４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ１２と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ１１２が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ１１２のゲートに制御信号Ｂが入力されている。
【００３４】
また、冗長メモリセルテスト回路ブロック１１においては、冗長メモリセルテスト用制御信号Ｄの端子と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ１０１が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ１０１のゲートに接地電圧ＶＳＳが入力されている。冗長メモリセルテスト用制御信号Ｄの否定信号及びアドレス信号Ａ１の論理積の否定信号と、ノードＮ１１の論理電圧の否定信号との論理積の否定信号が冗長メモリセル選択用出力信号Ｃ１として出力される。一方、冗長メモリセルテスト用制御信号Ｄの否定信号及びアドレス信号Ａ２の論理積の否定信号と、ノードＮ１２の論理電圧の否定信号との論理積の否定信号が冗長メモリセル選択用出力信号Ｃ２として出力される。
【００３５】
第１の実施例では、冗長メモリセル選択回路は２つの冗長メモリセルグループを選択できる。冗長メモリセルテスト回路ブロック１１は２つの冗長メモリセル選択用出力信号Ｃ１，Ｃ２を出力し、各冗長メモリセル選択用出力信号が論理電圧“Ｌ”であるとき通常のメモリセルグループが選択される。また、各冗長メモリセル選択用出力信号が論理電圧“Ｈ”であるとき当該冗長メモリセル選択用出力信号に接続された冗長メモリセルグループが選択される。
【００３６】
以下、第１の実施例に係る冗長メモリセル選択回路の動作に説明する。
【００３７】
まず、冗長メモリセル選択回路の通常の動作について説明する。
【００３８】
通常、冗長メモリセルテスト用制御信号Ｄに対応して外部端子が設けられており、該外部端子はフローティング状態となっている。そのため、ゲートに接地電圧ＶＳＳが入力されたＰチャネル型ＭＯＳトランジスタＱＰ１０１により、冗長メモリセルテスト用制御信号Ｄは電源電圧ＶＣＣと同電位となり即ち論理電圧“Ｈ”となる。
【００３９】
冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｈ”となると、冗長メモリセル選択用出力信号Ｃ１，Ｃ２の端子には、ノードＮ１１，Ｎ１２と同じ論理電圧の信号がそれぞれ出力される。
【００４０】
冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｈ”である状態で、まず、初期状態として、制御信号Ｂが論理電圧“Ｌ”にされる。これにより、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１，ＱＰ１１２がオン状態となり、したがって、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１，ＱＰ１１２のドレインが論理電圧“Ｈ”となる。
【００４１】
ここで、アドレス信号Ａ１〜Ａ４のうちの選択されたアドレス信号のみが論理電圧“Ｈ”とされ、制御信号Ｂが論理電圧“Ｈ”とされる。通常、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１，ＱＰ１１２の能力をＮチャネル型ＭＯＳトランジスタＱＮ１１１〜ＱＮ１２４の能力よりも大きくしておくことにより、アドレス信号はノードＮ１１，Ｎ１２を論理電圧”Ｈ”とする。
【００４２】
この状況下で、選択されたアドレス信号に対応するヒューズが切断されていない場合には、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１，ＱＰ１１２のドレインすなわちノードＮ１１，Ｎ１２が論理電圧“Ｌ”となり、冗長メモリセル選択用出力信号Ｃ１，Ｃ２が論理電圧“Ｌ”となり、通常のメモリセルグループが選択される。
【００４３】
一方、選択されたアドレス信号に対応するヒューズが切断されている場合、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１（またはＱＰ１１２）のドレインが論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号Ｃ１（またはＣ２）が論理電圧“Ｈ”となり、冗長メモリセルグループが選択される。
【００４４】
このようにして、選択されたアドレス信号により、通常のメモリセルグループと冗長メモリセルグループとのいずれかを選択することができるようになっている。
【００４５】
次に、選択用ヒューズ回路ブロックのヒューズを切断せずに冗長メモリセルグループを選択する場合の冗長メモリセル選択回路の動作について説明する。
【００４６】
この場合には、冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”にされる。そして、アドレス信号Ａ１（またはＡ２）が論理電圧“Ｈ”の選択状態とされる。これにより、冗長メモリセル選択用出力信号Ｃ１（またはＣ２）が論理電圧“Ｈ”となり、冗長メモリセルグループが選択される。
【００４７】
このように、冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”とされ、アドレス信号Ａ１が論理電圧“Ｈ”とされることにより、冗長メモリセル選択用出力信号Ｃ１が論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号Ｃ１で選択される冗長メモリセルグループの検査が行なわれる。冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”とされ、アドレス信号Ａ２が論理電圧“Ｈ”とされることにより、冗長メモリセル選択用出力信号Ｃ２が論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号Ｃ２で選択される冗長メモリセルグループの検査が行なわれる。
【００４８】
以上のように、第１の実施例に係る冗長メモリセル選択回路においては、ヒューズＦ１１１〜Ｆ１２４が接続されているか切断されているかに関係なく、冗長メモリセルグループを選択することができる。冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”とされアドレス信号Ａ１またはＡ２が選択されることによって、選択用ヒューズ回路ブロックのヒューズを切断することなく冗長メモリセルグループを選択することができ、各冗長メモリセルグループが正常に動作するかどうかを確認できる。この冗長メモリセルテスト用制御信号Ｄに対応して外部制御端子が設けられ、デバイスの組み立て前のプローブ検査時に冗長メモリセルテスト用制御信号Ｄを論理電圧“Ｌ”にすることによって、各冗長メモリセルグループの検査を行なうことができる。
【００４９】
（第２の実施例）
以下、本発明の第２の実施例に係る冗長メモリセル選択回路について図２を参照しながら説明する。
【００５０】
図２は上記第２の実施例に係る冗長メモリセル選択回路が内蔵する冗長メモリセルテスト回路ブロックを示している。
【００５１】
図２において、Ａ１〜Ａ４は冗長メモリセル選択用入力信号であるアドレス信号、Ｂは制御信号、ＣＲ１，ＣＲ２，ＣＣ１，ＣＣ２は冗長メモリセル選択用出力信号、Ｄは冗長メモリセルテスト用制御信号、Ｆ２１１〜Ｆ２１４，Ｆ２２１〜Ｆ２２４Ｆ，２３１〜Ｆ２３４，Ｆ２４１〜Ｆ２４４は冗長メモリセル選択用ヒューズ、ＱＰ２０１，ＱＰ２１１〜ＱＰ２１４はＰチャネル型ＭＯＳトランジスタ、ＱＮ２１１〜ＱＮ２１４，ＱＮ２２１〜ＱＮ２２４，ＱＮ２３１〜ＱＮ２３４，ＱＮ２４１〜ＱＮ２４４はＮチャネル型ＭＯＳトランジスタ、２１は冗長メモリセルテスト回路ブロック、２２は選択用ヒューズ回路ブロック、Ｎ２１〜Ｎ２４はノード、ＶＣＣは電源電圧、ＶＳＳは接地電圧である。
【００５２】
第２の実施例に係る冗長メモリセル選択回路は、１つの冗長メモリセルテスト回路ブロック２１と４つの選択用ヒューズ回路ブロック２２とを備えている。
【００５３】
第１の選択用ヒューズ回路ブロック２２において、ノードＮ２１と接地電圧ＶＳＳの端子との間には、ヒューズＦ２１１とＮチャネル型ＭＯＳトランジスタＱＮ２１１とが直列に接続されており、同様に、ヒューズＦ２１２とＮチャネル型ＭＯＳトランジスタＱＮ２１２とが直列に接続され、ヒューズＦ２１３とＮチャネル型ＭＯＳトランジスタＱＮ２１３とが直列に接続され、ヒューズＦ２１４とＮチャネル型ＭＯＳトランジスタＱＮ２１４とが直列に接続されており、フューズＦ２１１，Ｆ２１２，Ｆ２１３及びＦ２１４はノードＮ２１により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ２１１のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２１２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２１３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２１４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ２１と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２１１が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１のゲートに制御信号Ｂが入力されている。
【００５４】
第２の選択用ヒューズ回路ブロック２２において、ノードＮ２２と接地電圧ＶＳＳの端子との間には、ヒューズＦ２２１とＮチャネル型ＭＯＳトランジスタＱＮ２２１とが直列に接続され、ヒューズＦ２２２とＮチャネル型ＭＯＳトランジスタＱＮ２２２とが直列に接続され、ヒューズＦ２２３とＮチャネル型ＭＯＳトランジスタＱＮ２２３とが直列に接続され、ヒューズＦ２２４とＮチャネル型ＭＯＳトランジスタＱＮ２２４とが直列に接続されており、フューズＦ２２１，Ｆ２２２，Ｆ２２３及びＦ２２４はノードＮ２２により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ２１２のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２２２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２２３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２２４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ２２と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２１２が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ２１２のゲートに制御信号Ｂが入力されている。
【００５５】
第３の選択用ヒューズ回路ブロック２２において、ノードＮ２３と接地電圧ＶＳＳの端子との間には、ヒューズＦ２３１とＮチャネル型ＭＯＳトランジスタＱＮ２３１とが直列に接続され、ヒューズＦ２３２とＮチャネル型ＭＯＳトランジスタＱＮ２３２とが直列に接続され、ヒューズＦ２３３とＮチャネル型ＭＯＳトランジスタＱＮ２３３とが直列に接続され、ヒューズＦ２３４とＮチャネル型ＭＯＳトランジスタＱＮ２３４とが直列に接続されており、フューズＦ２３１，Ｆ２３２，Ｆ２３３及びＦ２３４はノードＮ２３により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ２３１のゲートにアドレス信号Ａ１が入力され、ＱＮ２３２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２３３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２３４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ２３と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２１３が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ２１３のゲートに制御信号Ｂが入力されている。
【００５６】
第４の選択用ヒューズ回路ブロック２２において、ノードＮ２４と接地電圧ＶＳＳの端子との間には、ヒューズＦ２４１とＮチャネル型ＭＯＳトランジスタＱＮ２４１とが直列に接続され、ヒューズＦ２４２とＮチャネル型ＭＯＳトランジスタＱＮ２４２とが直列に接続され、ヒューズＦ２４３とＮチャネル型ＭＯＳトランジスタＱＮ２４３とが直列に接続され、ヒューズＦ２４４とＮチャネル型ＭＯＳトランジスタＱＮ２４４がとが直列に接続されており、フューズＦ２１１，Ｆ２１２，Ｆ２１３及びＦ２１４はノードＮ２１により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ２１２のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２４２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２４３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２４４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ２４と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２１４が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ２１４のゲートに制御信号Ｂが入力されている。
【００５７】
また、冗長メモリセルテスト回路ブロック２１においては、冗長メモリセルテスト用制御信号Ｄの端子と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２０１が接続されており、Ｐチャネル型ＭＯＳトランジスタＱＰ２０１のゲートに接地電圧ＶＳＳが入力されている。冗長メモリセルテスト用制御信号Ｄの否定信号，アドレス信号Ａ１及びアドレス信号Ａ３の否定信号の論理積の否定信号と、ノードＮ２１の論理信号の否定信号との論理積の否定信号が列方向の冗長メモリセル選択用出力信号ＣＲ１として出力される。同様に、冗長メモリセルテスト用制御信号Ｄの否定信号，アドレス信号Ａ２及びアドレス信号Ａ３の否定信号との論理積の否定信号と、ノードＮ２２の論理信号の否定信号との論理積の否定信号が列方向の冗長メモリセル選択用出力信号ＣＲ２として出力される。一方、冗長メモリセルテスト用制御信号Ｄの否定信号，アドレス信号Ａ１及びアドレス信号Ａ３の論理積の否定信号と、ノードＮ２３の論理信号の否定信号との論理積の否定信号が行方向の冗長メモリセル選択用出力信号ＣＣ１として出力される。冗長メモリセルテスト用制御信号Ｄの否定信号，アドレス信号Ａ２及びアドレス信号Ａ３の論理積の否定信号と、ノードＮ２４の論理信号の否定信号との論理積の否定信号が行方向の冗長メモリセル選択用出力信号ＣＣ２として出力される。
【００５８】
第２の実施例では、冗長メモリセル選択回路は、冗長メモリセルグループを行方向と列方向との両方向に有するものである。行方向の冗長メモリセルグループ及び列方向の冗長メモリセルグループのうちのいずれかの選択は、冗長メモリセルテスト回路ブロック２１へ入力されるアドレス信号によって決定される。ここでは、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２が列方向の２つの冗長メモリセルグループの選択に用いられ、冗長メモリセル選択用出力信号ＣＣ１，ＣＣ２が行方向の２つの冗長メモリセルグループの選択に用いられる。各冗長メモリセル選択用出力信号が論理電圧“Ｌ”であるとき通常のメモリセルが選択され、各冗長メモリセル選択用出力信号が論理電圧“Ｈ”であるとき当該冗長メモリセル選択用出力信号の伝送線に接続された冗長メモリセルグループが選択される。
【００５９】
以下、第２の実施例に係る冗長メモリセル選択回路の動作について説明する。
【００６０】
まず、冗長メモリセル選択回路の通常の動作について説明する。
【００６１】
通常、冗長メモリセルテスト用制御信号Ｄの端子はフローティング状態となっている。この状況下では、Ｐチャネル型ＭＯＳトランジスタＱＰ２０１がオン状態であるので、冗長メモリセルテスト用制御信号Ｄは論理電圧“Ｈ”となっている。このため、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２，ＣＣ１，ＣＣ２の端子には、ノードＮ２１，Ｎ２２，Ｎ２３，Ｎ２４と同じ論理電圧の信号がそれぞれ出力される。
【００６２】
ここで、まず、初期状態として、制御信号Ｂが論理電圧“Ｌ”にされる。これによって、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１〜ＱＰ２１４がオン状態となる。すなわち、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１〜ＱＰ２１４のドレインが論理電圧“Ｈ”となる。ここで、アドレス信号Ａ１〜Ａ４のうちの選択されたアドレス信号のみが論理電圧“Ｈ”とされる。
【００６３】
この状況下で、選択されたアドレス信号に対応するヒューズが切断されていない場合、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１〜ＱＰ２１４のドレインが論理電圧“Ｌ”となり、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２，ＣＣ１，ＣＣ２が論理電圧“Ｌ”となり、通常のメモリセルグループが選択される。
【００６４】
一方、選択されたアドレス信号に対応するヒューズが切断されている場合、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１，ＱＰ２１２，ＱＰ２１３またはＱＰ２１４のドレインが論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２，ＣＣ１またはＣＣ２が論理電圧“Ｈ”となり、冗長メモリセルグループが選択される。
【００６５】
このようにして、選択されたアドレス信号により、通常のメモリセルグループと冗長メモリセルグループとのいずれかを選択することができる。
【００６６】
次に、選択用ヒューズ回路ブロックのヒューズを切断せずに冗長メモリセルグループを選択する場合の冗長メモリセル選択回路の動作について説明する。
【００６７】
この場合には、冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”にされる。そして、アドレス信号Ａ１またはＡ２が論理電圧“Ｈ”の選択状態とされ、アドレス信号Ａ３が論理電圧“Ｈ”または“Ｌ”とされる。これにより、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２，ＣＣ１またはＣＣ２が論理電圧“Ｈ”となり、冗長メモリセルグループが選択される。ここで、アドレス信号Ａ３が論理電圧“Ｌ”であるとき列方向の２つの冗長メモリセルグループが選択できる。また、アドレス信号Ａ３が論理電圧“Ｈ”であるとき行方向の２つの冗長メモリセルグループが選択できる。このように、ヒューズＦ２１１〜Ｆ２１４，Ｆ２２１〜Ｆ２２４，Ｆ２３１〜Ｆ２３４及びＦ２４１〜Ｆ２４４が接続されているか切断されているかに関係なく、冗長メモリセルグループが選択される。
【００６８】
以上のように、第２の実施例に係る冗長メモリセル選択回路においては、冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”とされ、アドレス信号が所定の論理電圧にされることによって、選択用ヒューズ回路ブロックのヒューズを切断することなく列方向または行方向の冗長メモリセルグループを選択することができ、各冗長メモリセルグループが正常に動作するかどうかを確認できる。冗長メモリセルテスト用制御信号Ｄに対応して外部制御端子が設けられ、デバイスの組み立て前のプローブ検査時に上記外部制御端子を使用して各冗長メモリセルグループの検査を行なうことができる。
【００６９】
（第３の実施例）
以下、本発明の第３の実施例に係る冗長メモリセル選択回路について図３及び図４を参照しながら説明する。
【００７０】
図３は上記第３の実施例に係る冗長メモリセル選択回路が内蔵するテスト用制御信号発生回路ブロックを示しており、図４は該テスト用制御信号発生回路ブロックの動作を示す信号波形図である。
【００７１】
図３及び図４において、／ＲＡＳは外部入力信号、ＭＯＤＥはモード切換制御信号、ＭＭ，ＴＭ，ＲＭはモード制御信号、Ｎ３１〜Ｎ３７はノード、ＱＰ３０１はＰチャネル型ＭＯＳトランジスタ、ＱＮ３１１，ＱＮ３１２はＮチャネル型ＭＯＳトランジスタ、３１，３２は信号遷移検知回路、ＶＣＣは電源電圧、ＶＳＳは接地電圧である。
【００７２】
モード制御信号ＭＭ，ＴＭ，ＲＭは論理電圧“Ｌ”の状態時に選択状態となる信号である。モード制御信号ＭＭは入出力が１ビットのモードであるモノモードに対応し、モード制御信号ＴＭは入出力が４ビットのモードであるテトラモードに対応し、モード制御信号ＲＭは、冗長メモリセルテストモードに対応しており、冗長メモリセルテスト用制御信号として用いられる。
【００７３】
図３に示すテスト用制御信号発生回路ブロックにおいては、信号遷移検知回路３１に外部入力信号／ＲＡＳの否定信号が入力され、出力信号がノードＮ３１に出力される。また、信号遷移検知回路３２に外部入力信号／ＲＡＳが入力され、出力信号がノードＮ３２に出力される。信号遷移検知回路３１及び３２は、入力信号と該入力信号から遅延した逆論理電圧信号との論理積を出力するものである。また、モード切換制御信号ＭＯＤＥの端子と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ３０１が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ３０１のゲートに接地電圧ＶＳＳが入力されている。モード切換制御信号ＭＯＤＥの端子とノードＮ３３との間にＮチャネル型ＭＯＳトランジスタＱＮ３１１が接続され、Ｎチャネル型ＭＯＳトランジスタＱＮ３１１のゲートがノードＮ３１である。モード切換制御信号ＭＯＤＥの端子とノードＮ３４との間にＮチャネル型ＭＯＳトランジスタＱＮ３１２が接続され、Ｎチャネル型ＭＯＳトランジスタＱＮ３１２のゲートがノードＮ３２である。ノードＮ３３の論理電圧の否定信号がノードＮ３５に出力され、ノードＮ３５の論理電圧の否定信号がノードＮ３３に出力され、ノードＮ３４の論理電圧の否定信号がノードＮ３６に出力され、ノードＮ３６の論理電圧の否定信号がノードＮ３４に出力され、ノードＮ３６の論理電圧の否定信号がノードＮ３７に出力されている。ノードＮ３５の論理電圧とノードＮ３６の論理電圧との論理積の否定信号がモード制御信号ＭＭとして出力され、ノードＮ３５の論理電圧とノードＮ３７の論理電圧との論理積の否定信号がモード制御信号ＲＭとして出力され、ノードＮ３７の論理電圧の否定信号がモード制御信号ＴＭとして出力されている。
【００７４】
信号遷移検知回路３１は外部入力信号／ＲＡＳの立ち下がり時にノードＮ３１に論理電圧“Ｈ”のパルス信号を出力する。信号遷移検知回路３２は外部入力信号／ＲＡＳの立ち上がり時にノードＮ３２に論理電圧“Ｈ”のパルス信号を出力する。モード切換制御信号ＭＯＤＥは、ノードＮ３１，Ｎ３２に出力された論理電圧“Ｈ”のパルス信号によって、Ｎチャネル型ＭＯＳトランジスタＱＮ３１１，ＱＮ３１２を通じてノードＮ３３，Ｎ３４に伝えられる。
【００７５】
図４はテスト用制御信号発生回路ブロックの動作を示す信号波形図であり、図４に示すように、ＣＡＳＥ１とは、モード切換制御信号ＭＯＤＥが常に論理電圧“Ｈ”の状態であることを示し、ＣＡＳＥ２とは、モード切換制御信号ＭＯＤＥが常に論理電圧“Ｌ”の状態であることを示している。また、ＣＡＳＥ３とは、外部入力信号／ＲＡＳが論理電圧“Ｈ”から論理電圧“Ｌ”に立ち下がるときモード切換制御信号ＭＯＤＥが論理電圧“Ｌ”の状態であり、且つ、外部入力信号／ＲＡＳが論理電圧“Ｌ”から論理電圧“Ｈ”に立ち上がるときモード切換制御信号ＭＯＤＥが論理電圧“Ｈ”の状態であることを示している。
【００７６】
ＣＡＳＥ１のとき、モード切換制御信号ＭＯＤＥは論理電圧“Ｈ”で保持され、モード制御信号ＭＭ，ＴＭ，ＲＭはそれぞれ論理電圧“Ｈ”，“Ｌ”，“Ｈ”となり、入出力が４ビットのモードであるテトラモードの通常メモリセルテストモードとなる。
【００７７】
ＣＡＳＥ２のとき、モード切換制御信号ＭＯＤＥは論理電圧“Ｌ”で保持され、モード制御信号ＭＭ，ＴＭ，ＲＭはそれぞれ論理電圧“Ｌ”，“Ｈ”，“Ｈ”となり、入出力が１ビットのモードであるモノモードの通常メモリセルテストモードとなる。
【００７８】
ＣＡＳＥ３のとき、モード切換制御信号ＭＯＤＥは外部入力信号／ＲＡＳの立ち下がり時に論理電圧“Ｌ”であり、且つ、外部入力信号／ＲＡＳの立ち上がり時に論理電圧“Ｈ”であり、モード制御信号ＭＭ，ＴＭ，ＲＭはそれぞれ論理電圧“Ｈ”，“Ｌ”，“Ｌ”となり、入出力が４ビットのテトラモードの冗長メモリセルテストモードとなる。
【００７９】
第３の実施例に係る冗長メモリセル選択回路は、第１または第２の実施例に係る冗長メモリセル選択回路に図３に示すテスト用制御信号発生回路ブロックを用いたものであり、モード制御信号ＲＭを冗長メモリセルテスト用制御信号Ｄとして第１または第２の実施例の冗長メモリセルテスト回路ブロックに入力するものである。
【００８０】
以上のように、第３の実施例に係る冗長メモリセル選択回路においては、モード切換制御信号ＭＯＤＥと外部入力信号／ＲＡＳとの入力タイミングにより、テトラモードの通常メモリセルテストモード、モノモードの通常メモリセルテストモード、テトラモードの冗長メモリセルテストモードの３つのモードを切り換えることができる。即ち、１つのモード切換制御信号で３つのモードを切り換えることが可能となり、少数の外部制御端子ですべての冗長メモリセルグループを検査することができる。ちなみに、外部制御端子１端子で保護回路も含めると約２００００μｍ２ のチップ面積を必要とする。また、外部制御端子が増すに従いプローブ検査装置のコストアップにも繋がる。従って、１つのモード切換制御信号で３つのモードを切り換えることができる第３の実施例に係る冗長メモリセル選択回路によると、チップ面積の縮小とプローブ検査装置の低コスト化に効果がある。
【００８３】
また、請求項３の発明に係るメモリによると、第１の外部入力信号の立ち上がり、立ち下がり時における第２の外部入力信号の論理レベルに応じて冗長メモリセルテスト用制御信号が出力されるので、外部端子を増やすことなく冗長メモリセルグループの検査をすることができる。
【００８４】
以上のように、本発明によると、少数の外部制御端子ですべての冗長メモリセルグループを選択し検査できるため、デバイスのチップ面積の増大を抑制し、プローブ検査装置のコストを低く抑え、安価で高歩留まりの冗長メモリセル選択回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る冗長メモリセル選択回路の冗長メモリセルテスト回路ブロックを示す回路図である。
【図２】本発明の第２の実施例に係る冗長メモリセル選択回路の冗長メモリセルテスト回路ブロックを示す回路図である。
【図３】本発明の第３の実施例に係る冗長メモリセル選択回路のテスト用制御信号発生回路ブロックを示す回路図である。
【図４】上記第３の実施例に係る冗長メモリセル選択回路のテスト用制御信号発生回路ブロックの動作を示す信号波形図である。
【図５】従来例に係る冗長メモリセル選択回路の冗長メモリセルテスト回路ブロックを示す回路図である。
【符号の説明】
１１ 冗長メモリセルテスト回路ブロック
１２ 選択用ヒューズ回路ブロック
２１ 冗長メモリセルテスト回路ブロック
２２ 選択用ヒューズ回路ブロック
３１，３２ 信号遷移検知回路
Ａ１〜Ａ４ アドレス信号
Ｃ１，Ｃ２ 冗長メモリセル選択用出力信号
ＣＣ１，ＣＣ２，ＣＲ１，ＣＲ２ 冗長メモリセル選択用出力信号
Ｄ 冗長メモリセルテスト用制御信号
Ｎ１１，Ｎ１２ ノード
Ｎ２１〜Ｎ２４ ノード
／ＲＡＳ 外部入力信号
ＭＯＤＥ モード切換制御信号
ＭＭ，ＴＭ，ＲＭ モード制御信号
【産業上の利用分野】
本発明は、不良メモリセルグループと置き換えられる冗長メモリセルグループの良否を検査するための機能を有する冗長メモリセル選択回路に関するものである。
【０００２】
【従来の技術】
最近、半導体メモリ装置の大容量化に伴い、メモリセルグループの高密度化、高集積化が進んでいる。このような半導体メモリ装置においては、冗長メモリセル選択回路が不良メモリセルグループを冗長メモリセルグループに置き換えることにより、半導体メモリ装置を良品として救済し歩留まりを向上させる技術が使われている。冗長メモリセルグループを多く有する冗長メモリセル選択回路の場合には、製作された冗長メモリセルグループのすべてが必ずしも正常に動作するものであるとは限らない。このため、冗長メモリセルグループに置き換える前に冗長メモリセルグループの良否を検査する機能を有し、正常な冗長メモリセルグループのみを不良メモリセルグループと置き換える冗長メモリセル選択回路が発明者等により特開昭６３−２０６９９９号公報に提案されている。
【０００３】
以下、上記従来例に係る冗長メモリセル選択回路について図５を参照しながら説明する。
【０００４】
図５は従来例に係る冗長メモリセル選択回路の冗長メモリセルテスト回路ブロック５１を示しており、該冗長メモリセルテスト回路ブロックは冗長メモリセル選択回路の冗長メモリセルグループの良否を検査するものである。
【０００５】
図５において、Ａ１，Ａ２は冗長メモリセル選択用入力信号であるアドレス信号、Ｂは制御信号、Ｃは冗長メモリセル選択用出力信号、Ｄは冗長メモリセルテスト用制御信号、Ｆ１，Ｆ２は冗長メモリセル選択用ヒューズ、ＱＰ１〜ＱＰ６はＰチャネル型ＭＯＳトランジスタ、ＱＮ１〜ＱＮ７はＮチャネル型ＭＯＳトランジスタ、５１は冗長メモリセルテスト回路ブロック、５２は選択用ヒューズ回路ブロック、ＶＣＣは電源電圧、ＶＳＳは接地電圧である。
【０００６】
従来例に係る冗長メモリセル選択回路では、冗長メモリセル選択用出力信号Ｃが論理電圧“Ｌｏｗ（以下、Ｌと記す）”のとき通常のメモリセルグループが選択され、冗長メモリセル選択用出力信号Ｃが論理電圧“Ｈｉｇｈ（以下、Ｈと記す）”のとき冗長メモリセルグループが選択される。
【０００７】
以下、従来例に係る冗長メモリセル選択回路の動作について説明する。
【０００８】
冗長メモリセルテスト用制御信号Ｄはフローティング状態となっている。この状況下で、Ｐチャネル型ＭＯＳトランジスタＱＰ２がオンしている。このため、Ｎチャネル型ＭＯＳトランジスタＱＮ３のゲートが論理電圧“Ｈ”となり、Ｎチャネル型ＭＯＳトランジスタＱＮ３はオン状態となり、Ｐチャネル型ＭＯＳトランジスタＱＰ３のゲートが論理電圧“Ｌ”となり、Ｐチャネル型ＭＯＳトランジスタＱＰ３はオン状態となり、そして、Ｎチャネル型ＭＯＳトランジスタＱＮ７のゲートが論理電圧“Ｌ”となり、Ｎチャネル型ＭＯＳトランジスタＱＮ７はオフ状態となる。このため、Ｐチャネル型ＭＯＳトランジスタＱＰ１のドレインの論理電圧と同じ論理電圧の信号が冗長メモリセル選択用出力信号Ｃとなる。
【０００９】
初めに、選択用ヒューズ回路ブロック５２のヒューズが切断されている場合の冗長メモリセル選択回路の動作について説明する。
【００１０】
まず、初期状態として制御信号Ｂを論理電圧“Ｌ”にすると、Ｐチャネル型ＭＯＳトランジスタＱＰ１がオン状態になる。したがって、Ｐチャネル型ＭＯＳトランジスタＱＰ１のドレインが論理電圧“Ｈ”となる。そして、アドレス信号Ａ１，Ａ２のうちの選択されたアドレス信号のみが論理電圧“Ｈ”となる。
【００１１】
この状況下で、選択されたアドレス信号に対応したヒューズが切断されていない場合、Ｐチャネル型ＭＯＳトランジスタＱＰ１のドレインが論理電圧“Ｌ”となり、冗長メモリセル選択用出力信号Ｃが論理電圧“Ｌ”となる。これにより、メモリセルグループが選択される。
【００１２】
一方、選択されたアドレス信号に対応したヒューズが切断されている場合、Ｐチャネル型ＭＯＳトランジスタＱＰ１のドレインが論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号Ｃが論理電圧“Ｈ”となる。これによって、冗長メモリセルグループが選択される。
【００１３】
このようにして、選択されたアドレス信号によりメモリセルグループ及び冗長メモリセルグループのいずれかを選択することができる。
【００１４】
次に、選択用ヒューズ回路ブロック５２のヒューズを切断せずに冗長メモリセルグループを選択する場合の冗長メモリセル選択回路の動作について説明する。
【００１５】
まず、冗長メモリセルテスト用制御信号Ｄを論理電圧“Ｌ”にする。この状況下では、Ｎチャネル型ＭＯＳトランジスタＱＮ３のゲートが論理電圧“Ｌ”となり、Ｎチャネル型ＭＯＳトランジスタＱＮ３はオフ状態となり、Ｐチャネル型ＭＯＳトランジスタＱＰ３のゲートが論理電圧“Ｈ”となり、Ｐチャネル型ＭＯＳトランジスタＱＰ３はオフ状態となり、そして、Ｎチャネル型ＭＯＳトランジスタＱＮ７のゲートが論理電圧“Ｈ”となり、Ｎチャネル型ＭＯＳトランジスタＱＮ７はオン状態となる。このため、冗長メモリセル選択用出力信号Ｃは常に論理電圧“Ｈ”となる。これにより、アドレス信号Ａ１，Ａ２が選択されているか否か、ヒューズＦ１，Ｆ２が接続されているか切断されているかに関係なく、冗長メモリセルグループが選択される。
【００１６】
以上のように、従来例に係る冗長メモリセル選択回路においては、冗長メモリセルテスト用制御信号Ｄを論理電圧“Ｌ”とすることで、選択用ヒューズ回路ブロックのヒューズを切断することなく冗長メモリセルグループを選択することができ、冗長メモリセルグループが正常に動作するかどうかを確認できる。実際には、この冗長メモリセルテスト用制御信号Ｄに対応して外部制御端子が設けられ、デバイスの組み立て前のプローブ検査時に該外部制御端子を使用して冗長メモリセルグループの検査が行なわれる。
【００１７】
【発明が解決しようとする課題】
以上のような従来例に係る冗長メモリセル選択回路においては、冗長メモリセルグループの良否を検査するための冗長メモリセルテスト回路ブロックは、１つの冗長メモリセルグループを選択しようとすると、１つの冗長メモリセルテスト用制御信号Ｄが必要である。このため、冗長メモリセルグループが多くなると、それらの冗長メモリセルグループを選択するための冗長メモリセルテスト用制御信号Ｄの数も冗長メモリセルグループの数だけ多く必要となる。このため、上記冗長メモリセルテスト用制御信号Ｄに対応して外部制御端子を設け、デバイスの組み立て前のプローブ検査時に該外部制御端子を使用して冗長メモリセルグループを検査を行なうとすると、多くの外部制御端子が必要となり半導体メモリ装置のチップ面積が増大するという問題がある。ひいては、半導体メモリ装置のコストが高くなるという問題がある。
【００１８】
さらに、上記外部制御端子を制御するためにプローブ検査装置において制御端子が多く必要となり、プローブ検査装置のコストが高くなるという問題がある。本発明は、上記に鑑みなされたものであって、チップ面積の増大を抑制し、検査時のコストを低下させ、安価で高歩留まりの冗長メモリセル選択回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明は、複数の冗長メモリセルグループの選択を１つの冗長メモリセルテスト用制御信号と複数のアドレス信号とによって行なうものである。
【００２０】
上記の課題を解決するために、請求項１の発明が講じた解決手段は、
行方向の複数の冗長メモリセルを有する冗長メモリセルグループが複数設けられた第１の冗長メモリセルグループ群と、
列方向の複数の冗長メモリセルを有する冗長メモリセルグループが複数設けられた第２の冗長メモリセルグループ群と、
メモリの通常動作時に上記複数の冗長メモリセルグループの何れかが使用される場合に、上記複数の冗長メモリセルグループのうちの少なくとも何れか１つの選択を示す通常動作時選択信号を出力する複数の通常動作時選択用ヒューズ回路ブロックと、
各上記通常動作時選択信号と、１つの冗長メモリセルテスト用制御信号と、メモリの通常動作時に用いられるアドレス信号のうちの所定のアドレス信号とに基づいて、
メモリの通常動作時に、上記各通常動作時選択信号をそれぞれそのまま冗長メモリセルグループ選択信号として出力する一方、
メモリのテスト動作時に、上記所定のアドレス信号に基づいて決定される、上記第１の冗長メモリセルグループ群、および上記第２の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つの選択を示す冗長メモリセルグループ選択信号を出力する冗長メモリセルテスト回路ブロックとを備え、
上記冗長メモリセルテスト回路ブロックにおける、上記第１の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つを選択するアドレス信号と、上記第２の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つを選択するアドレス信号とが、共通のアドレス信号であることを特徴とする。
【００２１】
また、請求項２の発明は、
請求項１のメモリであって、
上記冗長メモリセルテスト回路ブロックが、１つの上記所定のアドレス信号と、その論理反転信号とに基づいて、上記選択される冗長メモリセルグループが、上記第１の冗長メモリセルグループ群、または上記第２の冗長メモリセルグループ群の何れに属するものであるかを決定するように構成されたことを特徴とする。
【００２２】
また、請求項３の発明は、
請求項１または請求項２の何れか１つのメモリであって、さらに、
第１の外部入力信号と第２の外部入力信号とが入力され、上記第１の外部入力信号の立ち上がり時または立ち下がり時の何れか一方と他方とにおける上記第２の外部入力信号の論理レベルが互いに異なるときに、メモリのテスト動作時であることを示す上記冗長メモリセルテスト用制御信号を出力する制御信号発生回路を備えたことを特徴とする。
【００２５】
【作用】
請求項１の発明によると、冗長メモリセルグループの良否を検査する場合において、冗長メモリセルテスト回路ブロックが、１つの冗長メモリセルテスト用制御信号とアドレス信号との組み合わせによって冗長メモリセルグループ選択信号を出力することにより、第１の冗長メモリセルグループ群に含まれる行方向の複数の冗長メモリセルを有する冗長メモリセルグループと、第２の冗長メモリセルグループ群に含まれる列方向の複数の冗長メモリセルを有する冗長メモリセルグループとのうちの少なくとも何れか１つを選択することができる。
すなわち、第１の冗長メモリセルグループ群に含まれる複数の冗長メモリセルグループのうちの何れか１つを選択するアドレス信号と、第２の冗長メモリセルグループ群に含まれる複数の冗長メモリセルグループのうちの何れか１つを選択するアドレス信号とに共通のアドレス信号を用い得るようにすることによって、第１の冗長メモリセルグループ群、または第２の冗長メモリセルグループ群の選択にも、同じアドレス信号が用いられるようにすることができる。それゆえ、冗長メモリセルテスト用制御信号のために１つの外部制御端子を設けるだけで、複数の冗長メモリセルグループからなる冗長メモリセルグループ群ごとに各冗長メモリセルグループを選択して、正常に動作するか否かを検査することができる。よって、デバイスのチップ面積の増大を抑制し、プローブ検査装置のコストを低く抑え、安価で高歩留まりのメモリを製造することが可能になる。
【００２６】
請求項２の発明によると、１つのアドレス信号と、その論理反転信号とに基づいて、選択される冗長メモリセルグループが上記第１の冗長メモリセルグループ群、または上記第２の冗長メモリセルグループ群の何れに属するものであるかが決定されるので、適切な冗長メモリセルグループの選択を容易に行わせることができる。
【００２７】
請求項３の発明によると、さらに、制御信号発生回路が、第１の外部入力信号の立ち上がり、立ち下がり時における第２の外部入力信号の論理レベルが互いに異なるときに、冗長メモリセルテスト用制御信号を出力するので、他の動作を制御するための入力信号を流用して、すなわち外部端子を増やすことなく冗長メモリセルグループの検査をすることができる。
【００２８】
【実施例】
（第１の実施例）
本発明の第１の実施例に係る冗長メモリセル選択回路について図１を参照しながら説明する。
【００２９】
図１は上記第１の実施例に係る冗長メモリセル選択回路が内蔵する冗長メモリセルテスト回路ブロックを示している。
【００３０】
図１において、Ａ１〜Ａ４は冗長メモリセル選択用入力信号であるアドレス信号、Ｂは制御信号、Ｃ１，Ｃ２は冗長メモリセル選択用出力信号、Ｄは冗長メモリセルテスト用制御信号、Ｆ１１１〜Ｆ１１４，Ｆ１２１〜Ｆ１２４は冗長メモリセル選択用ヒューズ、ＱＰ１０１，ＱＰ１１１，ＱＰ１１２はＰチャネル型ＭＯＳトランジスタ、ＱＮ１１１〜ＱＮ１１４，ＱＮ１２１〜ＱＮ１２４はＮチャネル型ＭＯＳトランジスタ、１１は冗長メモリセルテスト回路ブロック、１２は選択用ヒューズ回路ブロック、Ｎ１１，Ｎ１２はノード、ＶＣＣは電源電圧、ＶＳＳは接地電圧である。
【００３１】
第１の実施例に係る冗長メモリセル選択回路は、１つの冗長メモリセルテスト回路ブロック１１と２つの選択用ヒューズ回路ブロック１２とを備えている。
【００３２】
第１の選択用ヒューズ回路ブロック１２において、ノードＮ１１と接地電圧ＶＳＳの端子との間には、ヒューズＦ１１１とＮチャネル型ＭＯＳトランジスタＱＮ１１１とが直列に接続されており、同様に、ヒューズＦ１１２とＮチャネル型ＭＯＳトランジスタＱＮ１１２とが直列に接続され、ヒューズＦ１１３とＮチャネル型ＭＯＳトランジスタＱＮ１１３とが直列に接続され、ヒューズＦ１１４とＮチャネル型ＭＯＳトランジスタＱＮ１１４とが直列に接続されており、フューズＦ１１１，Ｆ１１２，Ｆ１１３及びＦ１１４はノードＮ１１により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ１１１のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１１２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１１３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１１４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ１１と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ１１１が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１のゲートに制御信号Ｂが入力されている。
【００３３】
これと同様に、第２の選択用ヒューズ回路ブロック１２において、ノードＮ１２と接地電圧ＶＳＳの端子との間には、ヒューズＦ１２１とＮチャネル型ＭＯＳトランジスタＱＮ１２１とが直列に接続され、ヒューズＦ１２２とＮチャネル型ＭＯＳトランジスタＱＮ１２２とが直列に接続され、ヒューズＦ１２３とＮチャネル型ＭＯＳトランジスタＱＮ１２３とが直列に接続され、ヒューズＦ１２４とＮチャネル型ＭＯＳトランジスタＱＮ１２４とが直列に接続されており、フューズＦ１２１，Ｆ１２２，Ｆ１２３及びＦ１２４はノードＮ１２により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ１２１のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１２２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１２３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ１２４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ１２と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ１１２が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ１１２のゲートに制御信号Ｂが入力されている。
【００３４】
また、冗長メモリセルテスト回路ブロック１１においては、冗長メモリセルテスト用制御信号Ｄの端子と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ１０１が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ１０１のゲートに接地電圧ＶＳＳが入力されている。冗長メモリセルテスト用制御信号Ｄの否定信号及びアドレス信号Ａ１の論理積の否定信号と、ノードＮ１１の論理電圧の否定信号との論理積の否定信号が冗長メモリセル選択用出力信号Ｃ１として出力される。一方、冗長メモリセルテスト用制御信号Ｄの否定信号及びアドレス信号Ａ２の論理積の否定信号と、ノードＮ１２の論理電圧の否定信号との論理積の否定信号が冗長メモリセル選択用出力信号Ｃ２として出力される。
【００３５】
第１の実施例では、冗長メモリセル選択回路は２つの冗長メモリセルグループを選択できる。冗長メモリセルテスト回路ブロック１１は２つの冗長メモリセル選択用出力信号Ｃ１，Ｃ２を出力し、各冗長メモリセル選択用出力信号が論理電圧“Ｌ”であるとき通常のメモリセルグループが選択される。また、各冗長メモリセル選択用出力信号が論理電圧“Ｈ”であるとき当該冗長メモリセル選択用出力信号に接続された冗長メモリセルグループが選択される。
【００３６】
以下、第１の実施例に係る冗長メモリセル選択回路の動作に説明する。
【００３７】
まず、冗長メモリセル選択回路の通常の動作について説明する。
【００３８】
通常、冗長メモリセルテスト用制御信号Ｄに対応して外部端子が設けられており、該外部端子はフローティング状態となっている。そのため、ゲートに接地電圧ＶＳＳが入力されたＰチャネル型ＭＯＳトランジスタＱＰ１０１により、冗長メモリセルテスト用制御信号Ｄは電源電圧ＶＣＣと同電位となり即ち論理電圧“Ｈ”となる。
【００３９】
冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｈ”となると、冗長メモリセル選択用出力信号Ｃ１，Ｃ２の端子には、ノードＮ１１，Ｎ１２と同じ論理電圧の信号がそれぞれ出力される。
【００４０】
冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｈ”である状態で、まず、初期状態として、制御信号Ｂが論理電圧“Ｌ”にされる。これにより、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１，ＱＰ１１２がオン状態となり、したがって、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１，ＱＰ１１２のドレインが論理電圧“Ｈ”となる。
【００４１】
ここで、アドレス信号Ａ１〜Ａ４のうちの選択されたアドレス信号のみが論理電圧“Ｈ”とされ、制御信号Ｂが論理電圧“Ｈ”とされる。通常、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１，ＱＰ１１２の能力をＮチャネル型ＭＯＳトランジスタＱＮ１１１〜ＱＮ１２４の能力よりも大きくしておくことにより、アドレス信号はノードＮ１１，Ｎ１２を論理電圧”Ｈ”とする。
【００４２】
この状況下で、選択されたアドレス信号に対応するヒューズが切断されていない場合には、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１，ＱＰ１１２のドレインすなわちノードＮ１１，Ｎ１２が論理電圧“Ｌ”となり、冗長メモリセル選択用出力信号Ｃ１，Ｃ２が論理電圧“Ｌ”となり、通常のメモリセルグループが選択される。
【００４３】
一方、選択されたアドレス信号に対応するヒューズが切断されている場合、Ｐチャネル型ＭＯＳトランジスタＱＰ１１１（またはＱＰ１１２）のドレインが論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号Ｃ１（またはＣ２）が論理電圧“Ｈ”となり、冗長メモリセルグループが選択される。
【００４４】
このようにして、選択されたアドレス信号により、通常のメモリセルグループと冗長メモリセルグループとのいずれかを選択することができるようになっている。
【００４５】
次に、選択用ヒューズ回路ブロックのヒューズを切断せずに冗長メモリセルグループを選択する場合の冗長メモリセル選択回路の動作について説明する。
【００４６】
この場合には、冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”にされる。そして、アドレス信号Ａ１（またはＡ２）が論理電圧“Ｈ”の選択状態とされる。これにより、冗長メモリセル選択用出力信号Ｃ１（またはＣ２）が論理電圧“Ｈ”となり、冗長メモリセルグループが選択される。
【００４７】
このように、冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”とされ、アドレス信号Ａ１が論理電圧“Ｈ”とされることにより、冗長メモリセル選択用出力信号Ｃ１が論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号Ｃ１で選択される冗長メモリセルグループの検査が行なわれる。冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”とされ、アドレス信号Ａ２が論理電圧“Ｈ”とされることにより、冗長メモリセル選択用出力信号Ｃ２が論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号Ｃ２で選択される冗長メモリセルグループの検査が行なわれる。
【００４８】
以上のように、第１の実施例に係る冗長メモリセル選択回路においては、ヒューズＦ１１１〜Ｆ１２４が接続されているか切断されているかに関係なく、冗長メモリセルグループを選択することができる。冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”とされアドレス信号Ａ１またはＡ２が選択されることによって、選択用ヒューズ回路ブロックのヒューズを切断することなく冗長メモリセルグループを選択することができ、各冗長メモリセルグループが正常に動作するかどうかを確認できる。この冗長メモリセルテスト用制御信号Ｄに対応して外部制御端子が設けられ、デバイスの組み立て前のプローブ検査時に冗長メモリセルテスト用制御信号Ｄを論理電圧“Ｌ”にすることによって、各冗長メモリセルグループの検査を行なうことができる。
【００４９】
（第２の実施例）
以下、本発明の第２の実施例に係る冗長メモリセル選択回路について図２を参照しながら説明する。
【００５０】
図２は上記第２の実施例に係る冗長メモリセル選択回路が内蔵する冗長メモリセルテスト回路ブロックを示している。
【００５１】
図２において、Ａ１〜Ａ４は冗長メモリセル選択用入力信号であるアドレス信号、Ｂは制御信号、ＣＲ１，ＣＲ２，ＣＣ１，ＣＣ２は冗長メモリセル選択用出力信号、Ｄは冗長メモリセルテスト用制御信号、Ｆ２１１〜Ｆ２１４，Ｆ２２１〜Ｆ２２４Ｆ，２３１〜Ｆ２３４，Ｆ２４１〜Ｆ２４４は冗長メモリセル選択用ヒューズ、ＱＰ２０１，ＱＰ２１１〜ＱＰ２１４はＰチャネル型ＭＯＳトランジスタ、ＱＮ２１１〜ＱＮ２１４，ＱＮ２２１〜ＱＮ２２４，ＱＮ２３１〜ＱＮ２３４，ＱＮ２４１〜ＱＮ２４４はＮチャネル型ＭＯＳトランジスタ、２１は冗長メモリセルテスト回路ブロック、２２は選択用ヒューズ回路ブロック、Ｎ２１〜Ｎ２４はノード、ＶＣＣは電源電圧、ＶＳＳは接地電圧である。
【００５２】
第２の実施例に係る冗長メモリセル選択回路は、１つの冗長メモリセルテスト回路ブロック２１と４つの選択用ヒューズ回路ブロック２２とを備えている。
【００５３】
第１の選択用ヒューズ回路ブロック２２において、ノードＮ２１と接地電圧ＶＳＳの端子との間には、ヒューズＦ２１１とＮチャネル型ＭＯＳトランジスタＱＮ２１１とが直列に接続されており、同様に、ヒューズＦ２１２とＮチャネル型ＭＯＳトランジスタＱＮ２１２とが直列に接続され、ヒューズＦ２１３とＮチャネル型ＭＯＳトランジスタＱＮ２１３とが直列に接続され、ヒューズＦ２１４とＮチャネル型ＭＯＳトランジスタＱＮ２１４とが直列に接続されており、フューズＦ２１１，Ｆ２１２，Ｆ２１３及びＦ２１４はノードＮ２１により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ２１１のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２１２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２１３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２１４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ２１と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２１１が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１のゲートに制御信号Ｂが入力されている。
【００５４】
第２の選択用ヒューズ回路ブロック２２において、ノードＮ２２と接地電圧ＶＳＳの端子との間には、ヒューズＦ２２１とＮチャネル型ＭＯＳトランジスタＱＮ２２１とが直列に接続され、ヒューズＦ２２２とＮチャネル型ＭＯＳトランジスタＱＮ２２２とが直列に接続され、ヒューズＦ２２３とＮチャネル型ＭＯＳトランジスタＱＮ２２３とが直列に接続され、ヒューズＦ２２４とＮチャネル型ＭＯＳトランジスタＱＮ２２４とが直列に接続されており、フューズＦ２２１，Ｆ２２２，Ｆ２２３及びＦ２２４はノードＮ２２により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ２１２のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２２２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２２３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２２４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ２２と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２１２が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ２１２のゲートに制御信号Ｂが入力されている。
【００５５】
第３の選択用ヒューズ回路ブロック２２において、ノードＮ２３と接地電圧ＶＳＳの端子との間には、ヒューズＦ２３１とＮチャネル型ＭＯＳトランジスタＱＮ２３１とが直列に接続され、ヒューズＦ２３２とＮチャネル型ＭＯＳトランジスタＱＮ２３２とが直列に接続され、ヒューズＦ２３３とＮチャネル型ＭＯＳトランジスタＱＮ２３３とが直列に接続され、ヒューズＦ２３４とＮチャネル型ＭＯＳトランジスタＱＮ２３４とが直列に接続されており、フューズＦ２３１，Ｆ２３２，Ｆ２３３及びＦ２３４はノードＮ２３により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ２３１のゲートにアドレス信号Ａ１が入力され、ＱＮ２３２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２３３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２３４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ２３と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２１３が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ２１３のゲートに制御信号Ｂが入力されている。
【００５６】
第４の選択用ヒューズ回路ブロック２２において、ノードＮ２４と接地電圧ＶＳＳの端子との間には、ヒューズＦ２４１とＮチャネル型ＭＯＳトランジスタＱＮ２４１とが直列に接続され、ヒューズＦ２４２とＮチャネル型ＭＯＳトランジスタＱＮ２４２とが直列に接続され、ヒューズＦ２４３とＮチャネル型ＭＯＳトランジスタＱＮ２４３とが直列に接続され、ヒューズＦ２４４とＮチャネル型ＭＯＳトランジスタＱＮ２４４がとが直列に接続されており、フューズＦ２１１，Ｆ２１２，Ｆ２１３及びＦ２１４はノードＮ２１により接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱＮ２１２のゲートにアドレス信号Ａ１が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２４２のゲートにアドレス信号Ａ２が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２４３のゲートにアドレス信号Ａ３が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ２４４のゲートにアドレス信号Ａ４が入力されている。さらに、ノードＮ２４と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２１４が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ２１４のゲートに制御信号Ｂが入力されている。
【００５７】
また、冗長メモリセルテスト回路ブロック２１においては、冗長メモリセルテスト用制御信号Ｄの端子と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ２０１が接続されており、Ｐチャネル型ＭＯＳトランジスタＱＰ２０１のゲートに接地電圧ＶＳＳが入力されている。冗長メモリセルテスト用制御信号Ｄの否定信号，アドレス信号Ａ１及びアドレス信号Ａ３の否定信号の論理積の否定信号と、ノードＮ２１の論理信号の否定信号との論理積の否定信号が列方向の冗長メモリセル選択用出力信号ＣＲ１として出力される。同様に、冗長メモリセルテスト用制御信号Ｄの否定信号，アドレス信号Ａ２及びアドレス信号Ａ３の否定信号との論理積の否定信号と、ノードＮ２２の論理信号の否定信号との論理積の否定信号が列方向の冗長メモリセル選択用出力信号ＣＲ２として出力される。一方、冗長メモリセルテスト用制御信号Ｄの否定信号，アドレス信号Ａ１及びアドレス信号Ａ３の論理積の否定信号と、ノードＮ２３の論理信号の否定信号との論理積の否定信号が行方向の冗長メモリセル選択用出力信号ＣＣ１として出力される。冗長メモリセルテスト用制御信号Ｄの否定信号，アドレス信号Ａ２及びアドレス信号Ａ３の論理積の否定信号と、ノードＮ２４の論理信号の否定信号との論理積の否定信号が行方向の冗長メモリセル選択用出力信号ＣＣ２として出力される。
【００５８】
第２の実施例では、冗長メモリセル選択回路は、冗長メモリセルグループを行方向と列方向との両方向に有するものである。行方向の冗長メモリセルグループ及び列方向の冗長メモリセルグループのうちのいずれかの選択は、冗長メモリセルテスト回路ブロック２１へ入力されるアドレス信号によって決定される。ここでは、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２が列方向の２つの冗長メモリセルグループの選択に用いられ、冗長メモリセル選択用出力信号ＣＣ１，ＣＣ２が行方向の２つの冗長メモリセルグループの選択に用いられる。各冗長メモリセル選択用出力信号が論理電圧“Ｌ”であるとき通常のメモリセルが選択され、各冗長メモリセル選択用出力信号が論理電圧“Ｈ”であるとき当該冗長メモリセル選択用出力信号の伝送線に接続された冗長メモリセルグループが選択される。
【００５９】
以下、第２の実施例に係る冗長メモリセル選択回路の動作について説明する。
【００６０】
まず、冗長メモリセル選択回路の通常の動作について説明する。
【００６１】
通常、冗長メモリセルテスト用制御信号Ｄの端子はフローティング状態となっている。この状況下では、Ｐチャネル型ＭＯＳトランジスタＱＰ２０１がオン状態であるので、冗長メモリセルテスト用制御信号Ｄは論理電圧“Ｈ”となっている。このため、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２，ＣＣ１，ＣＣ２の端子には、ノードＮ２１，Ｎ２２，Ｎ２３，Ｎ２４と同じ論理電圧の信号がそれぞれ出力される。
【００６２】
ここで、まず、初期状態として、制御信号Ｂが論理電圧“Ｌ”にされる。これによって、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１〜ＱＰ２１４がオン状態となる。すなわち、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１〜ＱＰ２１４のドレインが論理電圧“Ｈ”となる。ここで、アドレス信号Ａ１〜Ａ４のうちの選択されたアドレス信号のみが論理電圧“Ｈ”とされる。
【００６３】
この状況下で、選択されたアドレス信号に対応するヒューズが切断されていない場合、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１〜ＱＰ２１４のドレインが論理電圧“Ｌ”となり、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２，ＣＣ１，ＣＣ２が論理電圧“Ｌ”となり、通常のメモリセルグループが選択される。
【００６４】
一方、選択されたアドレス信号に対応するヒューズが切断されている場合、Ｐチャネル型ＭＯＳトランジスタＱＰ２１１，ＱＰ２１２，ＱＰ２１３またはＱＰ２１４のドレインが論理電圧“Ｈ”となり、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２，ＣＣ１またはＣＣ２が論理電圧“Ｈ”となり、冗長メモリセルグループが選択される。
【００６５】
このようにして、選択されたアドレス信号により、通常のメモリセルグループと冗長メモリセルグループとのいずれかを選択することができる。
【００６６】
次に、選択用ヒューズ回路ブロックのヒューズを切断せずに冗長メモリセルグループを選択する場合の冗長メモリセル選択回路の動作について説明する。
【００６７】
この場合には、冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”にされる。そして、アドレス信号Ａ１またはＡ２が論理電圧“Ｈ”の選択状態とされ、アドレス信号Ａ３が論理電圧“Ｈ”または“Ｌ”とされる。これにより、冗長メモリセル選択用出力信号ＣＲ１，ＣＲ２，ＣＣ１またはＣＣ２が論理電圧“Ｈ”となり、冗長メモリセルグループが選択される。ここで、アドレス信号Ａ３が論理電圧“Ｌ”であるとき列方向の２つの冗長メモリセルグループが選択できる。また、アドレス信号Ａ３が論理電圧“Ｈ”であるとき行方向の２つの冗長メモリセルグループが選択できる。このように、ヒューズＦ２１１〜Ｆ２１４，Ｆ２２１〜Ｆ２２４，Ｆ２３１〜Ｆ２３４及びＦ２４１〜Ｆ２４４が接続されているか切断されているかに関係なく、冗長メモリセルグループが選択される。
【００６８】
以上のように、第２の実施例に係る冗長メモリセル選択回路においては、冗長メモリセルテスト用制御信号Ｄが論理電圧“Ｌ”とされ、アドレス信号が所定の論理電圧にされることによって、選択用ヒューズ回路ブロックのヒューズを切断することなく列方向または行方向の冗長メモリセルグループを選択することができ、各冗長メモリセルグループが正常に動作するかどうかを確認できる。冗長メモリセルテスト用制御信号Ｄに対応して外部制御端子が設けられ、デバイスの組み立て前のプローブ検査時に上記外部制御端子を使用して各冗長メモリセルグループの検査を行なうことができる。
【００６９】
（第３の実施例）
以下、本発明の第３の実施例に係る冗長メモリセル選択回路について図３及び図４を参照しながら説明する。
【００７０】
図３は上記第３の実施例に係る冗長メモリセル選択回路が内蔵するテスト用制御信号発生回路ブロックを示しており、図４は該テスト用制御信号発生回路ブロックの動作を示す信号波形図である。
【００７１】
図３及び図４において、／ＲＡＳは外部入力信号、ＭＯＤＥはモード切換制御信号、ＭＭ，ＴＭ，ＲＭはモード制御信号、Ｎ３１〜Ｎ３７はノード、ＱＰ３０１はＰチャネル型ＭＯＳトランジスタ、ＱＮ３１１，ＱＮ３１２はＮチャネル型ＭＯＳトランジスタ、３１，３２は信号遷移検知回路、ＶＣＣは電源電圧、ＶＳＳは接地電圧である。
【００７２】
モード制御信号ＭＭ，ＴＭ，ＲＭは論理電圧“Ｌ”の状態時に選択状態となる信号である。モード制御信号ＭＭは入出力が１ビットのモードであるモノモードに対応し、モード制御信号ＴＭは入出力が４ビットのモードであるテトラモードに対応し、モード制御信号ＲＭは、冗長メモリセルテストモードに対応しており、冗長メモリセルテスト用制御信号として用いられる。
【００７３】
図３に示すテスト用制御信号発生回路ブロックにおいては、信号遷移検知回路３１に外部入力信号／ＲＡＳの否定信号が入力され、出力信号がノードＮ３１に出力される。また、信号遷移検知回路３２に外部入力信号／ＲＡＳが入力され、出力信号がノードＮ３２に出力される。信号遷移検知回路３１及び３２は、入力信号と該入力信号から遅延した逆論理電圧信号との論理積を出力するものである。また、モード切換制御信号ＭＯＤＥの端子と電源電圧ＶＣＣの端子との間にＰチャネル型ＭＯＳトランジスタＱＰ３０１が接続され、Ｐチャネル型ＭＯＳトランジスタＱＰ３０１のゲートに接地電圧ＶＳＳが入力されている。モード切換制御信号ＭＯＤＥの端子とノードＮ３３との間にＮチャネル型ＭＯＳトランジスタＱＮ３１１が接続され、Ｎチャネル型ＭＯＳトランジスタＱＮ３１１のゲートがノードＮ３１である。モード切換制御信号ＭＯＤＥの端子とノードＮ３４との間にＮチャネル型ＭＯＳトランジスタＱＮ３１２が接続され、Ｎチャネル型ＭＯＳトランジスタＱＮ３１２のゲートがノードＮ３２である。ノードＮ３３の論理電圧の否定信号がノードＮ３５に出力され、ノードＮ３５の論理電圧の否定信号がノードＮ３３に出力され、ノードＮ３４の論理電圧の否定信号がノードＮ３６に出力され、ノードＮ３６の論理電圧の否定信号がノードＮ３４に出力され、ノードＮ３６の論理電圧の否定信号がノードＮ３７に出力されている。ノードＮ３５の論理電圧とノードＮ３６の論理電圧との論理積の否定信号がモード制御信号ＭＭとして出力され、ノードＮ３５の論理電圧とノードＮ３７の論理電圧との論理積の否定信号がモード制御信号ＲＭとして出力され、ノードＮ３７の論理電圧の否定信号がモード制御信号ＴＭとして出力されている。
【００７４】
信号遷移検知回路３１は外部入力信号／ＲＡＳの立ち下がり時にノードＮ３１に論理電圧“Ｈ”のパルス信号を出力する。信号遷移検知回路３２は外部入力信号／ＲＡＳの立ち上がり時にノードＮ３２に論理電圧“Ｈ”のパルス信号を出力する。モード切換制御信号ＭＯＤＥは、ノードＮ３１，Ｎ３２に出力された論理電圧“Ｈ”のパルス信号によって、Ｎチャネル型ＭＯＳトランジスタＱＮ３１１，ＱＮ３１２を通じてノードＮ３３，Ｎ３４に伝えられる。
【００７５】
図４はテスト用制御信号発生回路ブロックの動作を示す信号波形図であり、図４に示すように、ＣＡＳＥ１とは、モード切換制御信号ＭＯＤＥが常に論理電圧“Ｈ”の状態であることを示し、ＣＡＳＥ２とは、モード切換制御信号ＭＯＤＥが常に論理電圧“Ｌ”の状態であることを示している。また、ＣＡＳＥ３とは、外部入力信号／ＲＡＳが論理電圧“Ｈ”から論理電圧“Ｌ”に立ち下がるときモード切換制御信号ＭＯＤＥが論理電圧“Ｌ”の状態であり、且つ、外部入力信号／ＲＡＳが論理電圧“Ｌ”から論理電圧“Ｈ”に立ち上がるときモード切換制御信号ＭＯＤＥが論理電圧“Ｈ”の状態であることを示している。
【００７６】
ＣＡＳＥ１のとき、モード切換制御信号ＭＯＤＥは論理電圧“Ｈ”で保持され、モード制御信号ＭＭ，ＴＭ，ＲＭはそれぞれ論理電圧“Ｈ”，“Ｌ”，“Ｈ”となり、入出力が４ビットのモードであるテトラモードの通常メモリセルテストモードとなる。
【００７７】
ＣＡＳＥ２のとき、モード切換制御信号ＭＯＤＥは論理電圧“Ｌ”で保持され、モード制御信号ＭＭ，ＴＭ，ＲＭはそれぞれ論理電圧“Ｌ”，“Ｈ”，“Ｈ”となり、入出力が１ビットのモードであるモノモードの通常メモリセルテストモードとなる。
【００７８】
ＣＡＳＥ３のとき、モード切換制御信号ＭＯＤＥは外部入力信号／ＲＡＳの立ち下がり時に論理電圧“Ｌ”であり、且つ、外部入力信号／ＲＡＳの立ち上がり時に論理電圧“Ｈ”であり、モード制御信号ＭＭ，ＴＭ，ＲＭはそれぞれ論理電圧“Ｈ”，“Ｌ”，“Ｌ”となり、入出力が４ビットのテトラモードの冗長メモリセルテストモードとなる。
【００７９】
第３の実施例に係る冗長メモリセル選択回路は、第１または第２の実施例に係る冗長メモリセル選択回路に図３に示すテスト用制御信号発生回路ブロックを用いたものであり、モード制御信号ＲＭを冗長メモリセルテスト用制御信号Ｄとして第１または第２の実施例の冗長メモリセルテスト回路ブロックに入力するものである。
【００８０】
以上のように、第３の実施例に係る冗長メモリセル選択回路においては、モード切換制御信号ＭＯＤＥと外部入力信号／ＲＡＳとの入力タイミングにより、テトラモードの通常メモリセルテストモード、モノモードの通常メモリセルテストモード、テトラモードの冗長メモリセルテストモードの３つのモードを切り換えることができる。即ち、１つのモード切換制御信号で３つのモードを切り換えることが可能となり、少数の外部制御端子ですべての冗長メモリセルグループを検査することができる。ちなみに、外部制御端子１端子で保護回路も含めると約２００００μｍ２ のチップ面積を必要とする。また、外部制御端子が増すに従いプローブ検査装置のコストアップにも繋がる。従って、１つのモード切換制御信号で３つのモードを切り換えることができる第３の実施例に係る冗長メモリセル選択回路によると、チップ面積の縮小とプローブ検査装置の低コスト化に効果がある。
【００８３】
また、請求項３の発明に係るメモリによると、第１の外部入力信号の立ち上がり、立ち下がり時における第２の外部入力信号の論理レベルに応じて冗長メモリセルテスト用制御信号が出力されるので、外部端子を増やすことなく冗長メモリセルグループの検査をすることができる。
【００８４】
以上のように、本発明によると、少数の外部制御端子ですべての冗長メモリセルグループを選択し検査できるため、デバイスのチップ面積の増大を抑制し、プローブ検査装置のコストを低く抑え、安価で高歩留まりの冗長メモリセル選択回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る冗長メモリセル選択回路の冗長メモリセルテスト回路ブロックを示す回路図である。
【図２】本発明の第２の実施例に係る冗長メモリセル選択回路の冗長メモリセルテスト回路ブロックを示す回路図である。
【図３】本発明の第３の実施例に係る冗長メモリセル選択回路のテスト用制御信号発生回路ブロックを示す回路図である。
【図４】上記第３の実施例に係る冗長メモリセル選択回路のテスト用制御信号発生回路ブロックの動作を示す信号波形図である。
【図５】従来例に係る冗長メモリセル選択回路の冗長メモリセルテスト回路ブロックを示す回路図である。
【符号の説明】
１１ 冗長メモリセルテスト回路ブロック
１２ 選択用ヒューズ回路ブロック
２１ 冗長メモリセルテスト回路ブロック
２２ 選択用ヒューズ回路ブロック
３１，３２ 信号遷移検知回路
Ａ１〜Ａ４ アドレス信号
Ｃ１，Ｃ２ 冗長メモリセル選択用出力信号
ＣＣ１，ＣＣ２，ＣＲ１，ＣＲ２ 冗長メモリセル選択用出力信号
Ｄ 冗長メモリセルテスト用制御信号
Ｎ１１，Ｎ１２ ノード
Ｎ２１〜Ｎ２４ ノード
／ＲＡＳ 外部入力信号
ＭＯＤＥ モード切換制御信号
ＭＭ，ＴＭ，ＲＭ モード制御信号
Claims (3)
- 行方向の複数の冗長メモリセルを有する冗長メモリセルグループが複数設けられた第１の冗長メモリセルグループ群と、
列方向の複数の冗長メモリセルを有する冗長メモリセルグループが複数設けられた第２の冗長メモリセルグループ群と、
メモリの通常動作時に上記複数の冗長メモリセルグループの何れかが使用される場合に、上記複数の冗長メモリセルグループのうちの少なくとも何れか１つの選択を示す通常動作時選択信号を出力する複数の通常動作時選択用ヒューズ回路ブロックと、
各上記通常動作時選択信号と、１つの冗長メモリセルテスト用制御信号と、メモリの通常動作時に用いられるアドレス信号のうちの所定のアドレス信号とに基づいて、
メモリの通常動作時に、上記各通常動作時選択信号をそれぞれそのまま冗長メモリセルグループ選択信号として出力する一方、
メモリのテスト動作時に、上記所定のアドレス信号に基づいて決定される、上記第１の冗長メモリセルグループ群、および上記第２の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つの選択を示す冗長メモリセルグループ選択信号を出力する冗長メモリセルテスト回路ブロックとを備え、
上記冗長メモリセルテスト回路ブロックにおける、上記第１の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つを選択するアドレス信号と、上記第２の冗長メモリセルグループ群に含まれる上記複数の冗長メモリセルグループのうちの少なくとも何れか１つを選択するアドレス信号とが、共通のアドレス信号であることを特徴とするメモリ。 - 請求項１のメモリであって、
上記冗長メモリセルテスト回路ブロックが、１つの上記所定のアドレス信号と、その論理反転信号とに基づいて、上記選択される冗長メモリセルグループが、上記第１の冗長メモリセルグループ群、または上記第２の冗長メモリセルグループ群の何れに属するものであるかを決定するように構成されたことを特徴とするメモリ。 - 請求項１または請求項２の何れか１つのメモリであって、さらに、
第１の外部入力信号と第２の外部入力信号とが入力され、上記第１の外部入力信号の立ち上がり時または立ち下がり時の何れか一方と他方とにおける上記第２の外部入力信号の論理レベルが互いに異なるときに、メモリのテスト動作時であることを示す上記冗長メモリセルテスト用制御信号を出力する制御信号発生回路を備えたことを特徴とするメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05528593A JP3558352B2 (ja) | 1992-06-26 | 1993-03-16 | 冗長メモリセルを備えたメモリ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-168783 | 1992-06-26 | ||
| JP16878392 | 1992-06-26 | ||
| JP05528593A JP3558352B2 (ja) | 1992-06-26 | 1993-03-16 | 冗長メモリセルを備えたメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689597A JPH0689597A (ja) | 1994-03-29 |
| JP3558352B2 true JP3558352B2 (ja) | 2004-08-25 |
Family
ID=26396181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05528593A Expired - Fee Related JP3558352B2 (ja) | 1992-06-26 | 1993-03-16 | 冗長メモリセルを備えたメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3558352B2 (ja) |
-
1993
- 1993-03-16 JP JP05528593A patent/JP3558352B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689597A (ja) | 1994-03-29 |
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