JP3550115B2

JP3550115B2 - アナログ信号伝達回路

Info

Publication number: JP3550115B2
Application number: JP2001311119A
Authority: JP
Inventors: 志郎道正; 直志柳沢; 正臣外山
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-10-09
Filing date: 2001-10-09
Publication date: 2004-08-04
Anticipated expiration: 2021-10-09
Also published as: JP2003115723A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源の異なる回路ブロック間においてアナログ信号を伝達するアナログ信号伝達回路に関し、特に両電源間の電圧変動の差に起因するノイズを除去する対策に関する。
【０００２】
【従来の技術】
近年では、ＬＳＩの分野において、システム全体をＬＳＩ上に実現するシステムＬＳＩが主流となりつつある。そこで、ＬＳＩ上に、アナログ回路ブロックと、デジタル回路ブロックとの両方を混載し、それら回路ブロック間でアナログ信号を伝達する必要に迫られている。
【０００３】
これに対し、従来では、図６および図７に示すように、アナロググランド１３とアナログ電源１４とに接続されたアナログ回路ブロック１０のアナログ信号を、デジタルグランド２４とデジタル電源２５とに接続されたデジタル回路ブロック２０に伝達するようにしたアナログ信号伝達回路として、アナログ回路ブロック１０の側に混載されていて、アナロググランド１３とアナログ電源１４とに接続されるようになされたもの（図６参照）と、デジタル回路ブロック２０の側に混載されていて、デジタルグランド２４とデジタル電源２５とに接続されるようになされたもの（図７参照）とがある。
【０００４】
【発明が解決しようとする課題】
ところで、通常、アナロググランド１３とデジタルグランド２４とでは、電位の揺れが互いに異なり、このことから、上記従来のアナログ信号伝達回路では、両回路ブロック１０，２０との間で信号を伝達する際に、２つの電源間の電圧変動の差に起因するノイズを除去できないという問題がある。
【０００５】
具体的には、図５の場合には、アナログ回路ブロック１０から出力されてアナログ信号伝達回路に入力される信号に対し、また、図６の場合には、アナログ信号伝達回路から出力されてデジタル回路ブロック２０に入力される信号に対し、それぞれ、アナロググランド１３とデジタルグランド２４との間の電位差ΔＶの変動が、ノイズとして重畳されることになる。
【０００６】
特に、システムＬＳＩは、現在、巨大化する一方であり、基本的にデジタルノイズ量は増大する傾向にあると考えられる。したがって、これらのノイズが増大していくと、アナログ信号の伝達は、今後さらに難しくなると考えられる。
【０００７】
本発明は斯かる点に鑑みてなされたものであり、その主な目的は、電源の互いに異なる回路ブロック間におけるアナログ信号伝達回路として、異電源間の電圧変動に起因するノイズの影響を緩和できるようにすることにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成すべく、本発明では、アナログ回路ブロックの電圧出力であるアナログ信号を、一旦、電流出力に変換し、それをデジタル回路ブロック側で元の電圧出力に変換することにより、異電源間における電圧変動の差に起因するノイズの影響を緩和するようにした。
【０００９】
具体的には、請求項１の発明では、電位の互いに異なる第１の電源および第２の電源に接続された第１の回路ブロックから出力されたアナログ信号を、電位の互いに異なる第３の電源および第４の電源に接続された第２の回路ブロックに伝達するようにしたアナログ信号伝達回路を前提としている。
【００１０】
そして、第１回路ブロックの出力信号が入力されるとともに、該第１回路ブロックの出力端子と第１および第２電源のうちの一方との間の電位差に応じて第１回路ブロックからの入力信号を電圧−電流変換する電圧電流変換回路と、この電圧電流変換回路の出力信号が入力されるとともに、該電圧電流変換回路の出力端子と第３および第４電源のうちの一方との間の電位差に応じて電圧電流変換回路からの入力信号を電流−電圧変換する電流電圧変換回路とを備えるようにする。
【００１１】
上記の構成において、第１回路ブロックから出力されてアナログ信号伝達回路に入力されたアナログ信号は、まず、電圧電流変換回路により電流出力に変換され、次いで、電流電圧変換回路により元の電圧出力に変換され、しかる後、第２回路ブロックに入力される。
【００１２】
このとき、電圧電流変換回路の入力電圧は、第１回路ブロックの出力端子と第１および第２電源のうちの一方との間の電位差に応じて定まるものであるから、第２回路ブロック側の電圧変動の影響を受けない。さらに、電圧電流変換回路の出力は電流出力であるから、出力インピーダンスが高く、電圧変動の影響を受けにくい。よって、第３および第４電源間の電圧が変動しても、電圧電流変換回路の出力電流値は殆ど変化しない。
【００１３】
また、電流電圧変換回路の出力電圧は、電圧電流変換回路の出力端子と第３および第４電源のうちの一方との間の電位差に応じて定まるものであるから、第１回路ブロック側の電圧変動の影響を受けない。
【００１４】
これらにより、互いに電源の異なる回路ブロック間におけるアナログ信号の伝達は、異電源間の電圧変動の差の影響を殆ど受けずに行われることとなる。
【００１５】
請求項２の発明では、請求項１の発明において、電圧電流変換回路および電流電圧変換回路は、それぞれ、第１電圧電流変換回路および第１電流電圧変換回路とされており、それら第１電圧電流変換回路および第１電流電圧変換回路に加え、第１電流電圧変換回路の出力信号が入力されるとともに、該第１電流電圧変換回路の出力端子と第３および第４電源のうちの一方（第１電流電圧変換回路の場合の第３および第４電源のうちの一方と同じ電源）との間の電位差に応じて第１電流電圧変換回路からの入力信号を電圧−電流変換する第２の電圧電流変換回路と、この第２電圧電流変換回路の出力信号が入力されるとともに、該第２電圧電流変換回路の出力端子と第３および第４電源のうちの他方との間の電位差に応じて第２電圧電流変換回路からの入力信号を電流−電圧変換する第２の電流電圧変換回路とを備えているものとする。
【００１６】
上記の構成において、第１電圧電流変換回路に入力されたアナログ信号としての入力電圧は、該第１電圧電流変換回路により出力電流に変換され、第１電流電圧変換回路により出力電圧に変換され、第２電圧電流変換回路により出力電流に変換された後、第２電流電圧変換回路により再び出力電圧に変換される。
【００１７】
このとき、第１電圧電流変換回路の入力電圧は、第１回路ブロックの出力端子と第１および第２電源のうちの一方との間の電位差に応じて定まるものであり、これに対し、第２電流電圧変換回路の出力電圧は、第２電圧電流変換回路の出力端子と第３および第４電源のうちの他方との間の電位差に応じて定まるものである。よって、第１および第２電源のうちの前記一方と、第３および第４電源のうちの前記他方との間の電位変動の差に拘わらず、第１回路ブロックの出力信号と略同じ電圧値のアナログ信号が第２回路ブロックへの入力信号として再現されるようになる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を、図面に基づいて説明する。
【００１９】
（実施形態１）
図３は、本発明の実施形態１に係るアナログ信号伝達回路を備えた位相同期回路の構成を示しており、この位相同期回路は、ＬＳＩチップ上にアナログ回路ブロック１０とデジタル回路ブロック２０とが混載されてなっている。
【００２０】
位相同期回路において、アナログ回路ブロック１０には、誤差信号を制御信号に変換するチャージポンプ回路１１と、このチャージポンプ回路１１から出力された制御信号を平滑化するＬＰＦ回路１２とが設けられている。このアナログ回路ブロック１０は、電源としてのアナロググランド１３と、電源としてのアナログ電源１４とに接続されていて、前記制御信号を出力するための出力端子１５を備えている。
【００２１】
一方、デジタル回路ブロック２０には、ＬＰＦ回路１２から出力された制御信号に基づいてクロック信号を発振する電圧制御発振回路（ＶＣＯ回路）２１と、このＶＣＯ回路２１から出力されたクロック信号の周波数をＮ倍にする可変分周器２２と、この可変分周器２２から出力された周波数がＮ倍であるクロック信号の位相と基準クロック信号の位相とを比較して前述の誤差信号を出力する位相比較器２３とが設けられている。このデジタル回路ブロック２０は、電源としてのデジタルグランド２４と、電源としてのデジタル電源２５とに接続されていて、前記制御信号が入力される入力端子２６を備えている。
【００２２】
アナログ信号伝達回路３０は、アナログ回路ブロック１０と、デジタル回路ブロック２０との間に設けられていて、アナログ回路ブロック１０の出力信号であるアナログの制御信号をデジタル回路ブロック２０に伝達するようになされている。具体的には、アナログ信号伝達回路３０には、アナログ回路ブロック１０におけるＬＰＦ回路１２の出力信号が該アナログ回路ブロック１０の出力端子１５から入力されるようになっており、一方、アナログ信号伝達回路３０の出力信号は、デジタル回路ブロック２０の入力端子２６に入力されるようになっている。
【００２３】
そして、本実施形態では、アナログ信号伝達回路３０は、図１に示すように、アナログ回路ブロック１０の出力信号が入力されるとともに、該アナログ回路ブロック１０の出力端子１５とアナロググランド１３との間の電位差に応じてアナログ回路ブロック１０からの入力信号を電圧−電流変換する電圧電流変換回路４０と、この電圧電流変換回路４０の出力信号が入力されるとともに、該電圧電流変換回路４０の出力端子４１とデジタル電源２５との間の電位差が出力電圧となるように電圧電流変換回路４０からの入力信号を電流−電圧変換する電流電圧変換回路５０とを備えている。
【００２４】
具体的には、図２に示すように、電圧電流変換回路４０は、アナロググランド１３に接続されたソース端子と、電圧電流変換回路４０の出力端子４１とされたドレン端子と、アナログ回路ブロック１０の出力端子１５に接続されたゲート端子とを有するＮＭＯＳトランジスタからなっている。
【００２５】
電流電圧変換回路５０は、ソース端子がデジタル電源２５に接続されたソース端子と、電圧電流変換回路４０の出力端子４１に接続されたドレン端子と、電流電圧変換回路５０の出力端子５１とされていて、デジタル回路ブロック２０の入力端子に接続されたゲート端子とを有するＰＭＯＳトランジスタからなっている。
【００２６】
ここで、上記のように構成されたアナログ信号伝達回路の動作を説明する。
【００２７】
上記のアナログ信号伝達回路において、アナログ回路ブロック１０から出力されてアナログ信号伝達回路３０に入力されたアナログ信号は、まず、電圧電流変換回路４０により出力電流に変換され、次いで、電流電圧変換回路５０により元の電圧出力に変換され、しかる後、デジタル回路ブロック２０に入力される。
【００２８】
このとき、電圧電流変換回路４０の入力電圧は、アナログ回路ブロック１０の出力端子１５とアナロググランド１３との間の電位差に応じて定まるものであるから、デジタル回路ブロック２０側の電圧変動の影響を受けない。また、電圧電流変換回路４０の出力は、電流出力であるから、出力インピーダンスが高く、電圧変動の影響を受けにくい。よって、デジタル電源２５の電位が変動しても、電圧電流変換回路４０の出力電流値は殆ど変化しない。
【００２９】
また、電流電圧変換回路５０の出力電圧は、デジタル電源２５と電圧電流変換回路４０の出力端子４１との間の電圧値であるから、アナロググランド１３の電位変動の影響を受けない。
【００３０】
これらにより、アナログ回路ブロック１０およびデジタル回路ブロック２０間におけるアナログ信号の伝達は、異電源１３，１４および２４，２５間の電圧変動の差の影響を受けずに行われることとなる。
【００３１】
したがって、本実施形態によれば、アナロググランド１３とアナログ電源１４とに接続されたアナログ回路ブロック１０のアナログ信号を、デジタルグランド２４とデジタル電源２５とに接続されたデジタル回路ブロック２０に伝達するようにしたアナログ信号伝達回路３０として、アナログ回路ブロック１０の出力信号が入力されるとともに、該アナログ回路ブロック１０の出力端子１５とアナロググランド１３との間の電位差に応じてアナログ回路ブロック１０からの入力信号を電圧−電流変換する電圧電流変換回路４０と、この電圧電流変換回路４０の出力信号が入力されるとともに、該電圧電流変換回路４０の出力端子４１とデジタル電源２５との間の電位差が出力電圧となるように電圧電流変換回路４０からの入力信号を電流−電圧変換する電流電圧変換回路５０とを備えるようにしたので、アナロググランド１３およびアナログ電源１４間の電圧変動と、デジタルグランド２４およびデジタル電源２５間の電圧変動との差に起因するノイズの影響を受けることなく、アナログ信号の伝達を行うことができる。
【００３２】
なお、上記の実施形態では、アナログ信号伝達回路３０の電圧電流変換回路４０および電流電圧変換回路５０を、それぞれ、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタにより構成するようにしているが、本発明における電圧電流変換回路および電流電圧変換回路は、適宜、任意に構成することができる。
【００３３】
また、上記の実施形態では、位相同期回路に備えられたアナログ信号伝達回路の場合について説明しているが、本発明に係るアナログ信号伝達回路は、位相同期回路以外の種々の回路に備えさせることが可能である。
【００３４】
（実施形態２）
図４は、本発明の実施形態２に係るアナログ信号伝達回路を備えた位相同期回路の構成を示しており、実施形態１の場合と同じ部分には同じ符号を付して示している。
【００３５】
本実施形態では、アナログ信号伝達回路３０の電圧電流変換回路４０および電流電圧変換回路５０は、それぞれ、第１電圧電流変換回路および第１電流電圧変換回路とされており、アナログ信号伝達回路３０は、それら第１電圧電流変換回路４０および第１電流電圧変換回路５０に加え、第１電流電圧変換回路５０の出力信号が入力されるとともに、該第１電流電圧変換回路５０の出力端子５１とデジタル電源２５との間の電位差に応じて第１電流電圧変換回路５０からの入力信号を電圧−電流変換する第２電圧電流変換回路６０と、この第２電圧電流変換回路６０の出力信号が入力されるとともに、該第２電圧電流変換回路６０の出力端子６１とデジタルグランド２４との間の電位差が出力電圧となるように第２電圧電流変換回路６０からの入力信号を電流−電圧変換する第２電流電圧変換回路７０とを備えている。
【００３６】
具体的には、図５に示すように、第２電圧電流変換回路６０は、ソース端子がデジタル電源２５に接続されたソース端子と、第２電圧電流変換回路６０の出力端子６１とされたドレン端子と、第１電流電圧変換回路５０の出力端子５１に接続されたゲート端子とを有するＰＭＯＳトランジスタからなっている。
【００３７】
第２電流電圧変換回路７０は、ソース端子がデジタルグランド２４に接続されたソース端子と、ドレン端子が第２電圧電流変換回路の出力端子６１に接続されたドレン端子と、第２電流電圧変換回路７０の出力端子７１とされていて、デジタル回路ブロック２０の入力端子に接続されたゲート端子とを有するＮＭＯＳトランジスタからなっている。
【００３８】
上記のように構成されたアナログ信号伝達回路３０の動作について説明すると、第１電圧電流変換回路４０に入力されたアナログ信号としての入力電圧は、該第１電圧電流変換回路４０により出力電流に変換され、第１電流電圧変換回路５０により出力電圧に変換され、第２電圧電流変換回路６０により出力電流に変換された後、第２電流電圧変換回路７０により再び出力電圧に変換される。
【００３９】
このとき、第１電圧電流変換回路４０の入力電圧は、アナログ回路ブロック１０の出力端子１５とアナロググランド１３との間の電位差であり、これに対し、第２電流電圧変換回路７０の出力電圧は、第２電圧電流変換回路６０の出力端子６１とデジタルグランド２４との間の電位差である。よって、アナロググランド１３デジタルグランド２４との間の電位変動の差に拘わらず、アナログ回路ブロック１０の出力信号と同じ電圧値のアナログ信号がデジタル回路ブロック２０への入力信号として再現されるようになる。
【００４０】
したがって、本実施形態によれば、実施形態１の場合と同様に、アナロググランド１３およびアナログ電源１４間の電圧変動と、デジタルグランド２４およびデジタル電源２５間の電圧変動との差に起因するノイズの影響を受けずにアナログ信号の伝達を行うことができる他、アナログ回路ブロック１０から出力されたアナログ信号と同じ電圧値のアナログ信号を、デジタル回路ブロック２０への入力信号として再現することができる。
【００４１】
なお、上記の実施形態では、アナログ信号伝達回路３０の第２電圧電流変換回路６０および第２電流電圧変換回路７０を、それぞれ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成するようにしているが、本発明における第２電圧電流変換回路および第２電流電圧変換回路は、適宜、任意に構成することができる。
【００４２】
【発明の効果】
以上説明したように、請求項１の発明によれば、電源の互いに異なる第１および第２回路ブロック間におけるアナログ信号伝達回路として、第１回路ブロックの電圧出力であるアナログ信号を、一旦、電流出力に変換し、それを第２回路ブロック側で元の電圧出力に変換するようにしたので、異電源間における電圧変動の差によるノイズの影響を受けずに、両回路ブロック間におけるアナログ信号の伝達を行うことができる。
【００４３】
請求項２の発明によれば、第１回路ブロックから出力されたアナログ信号と略同じ信号を、第２回路ブロックへの入力信号として再現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係るアナログ信号伝達回路を備えた位相同期回路の要部の構成を模式的に示す回路図である。
【図２】位相同期回路の全体構成を示す回路図である。
【図３】アナログ信号伝達回路の全体構成を示す回路図である。
【図４】本発明の実施形態２に係るアナログ信号伝達回路を備えた位相同期回路の要部の構成を模式的に示す図１相当である。
【図５】アナログ信号伝達回路の全体構成を示す図３相当図である。
【図６】デジタル回路ブロック側の電源に接続された従来のアナログ信号伝達回路の構成を示す図１相当図である。
【図７】アナログ回路ブロック側の電源に接続された従来のアナログ信号伝達回路の構成を示す図１相当図である。
【符号の説明】
１０アナログ回路ブロック（回路ブロック）
１３アナロググランド（電源）
１４アナログ電源（電源）
１５出力端子
２０デジタル回路ブロック（回路ブロック）
２４デジタルグランド（電源）
２５デジタル電源（電源）
３０アナログ信号伝達回路
４０電圧電流変換回路，第１電圧電流変換回路
４１出力端子
５０電流電圧変換回路，第１電流電圧変換回路
６０第２電圧電流変換回路
６１出力端子
７０第２電流電圧変換回路

Claims

電位の互いに異なる第１の電源および第２の電源に接続された第１の回路ブロックから出力されたアナログ信号を、電位の互いに異なる第３の電源および第４の電源に接続された第２の回路ブロックに伝達するようにしたアナログ信号伝達回路であって、
前記第１回路ブロックの出力信号が入力されるとともに、該第１回路ブロックの出力端子と前記第１および第２電源のうちの一方との間の電位差に応じて前記第１回路ブロックからの入力信号を電圧−電流変換する電圧電流変換回路と、
前記電圧電流変換回路の出力信号が入力されるとともに、該電圧電流変換回路の出力端子と前記第３および第４電源のうちの一方との間の電位差に応じて前記電圧電流変換回路からの入力信号を電流−電圧変換する電流電圧変換回路とを備えていることを特徴とするアナログ信号伝達回路。
請求項１記載のアナログ信号伝達回路において、
電圧電流変換回路は、第１の電圧電流変換回路であり、
電流電圧変換回路は、第１の電流電圧変換回路であり、
前記第１電圧電流変換回路および前記第１電流電圧変換回路に加え、
前記第１電流電圧変換回路の出力信号が入力されるとともに、該第１電流電圧変換回路の出力端子と第３および第４電源のうちの一方との間の電位差に応じて前記第１電流電圧変換回路からの入力信号を電圧−電流変換する第２の電圧電流変換回路と、
前記第２電圧電流変換回路の出力信号が入力されるとともに、該第２電圧電流変換回路の出力端子と前記第３および第４電源のうちの他方との間の電位差に応じて前記第２電圧電流変換回路からの入力信号を電流−電圧変換する第２の電流電圧変換回路とを備えていることを特徴とするアナログ信号伝達回路。