JP3533192B2 - 消費電力低減回路及びそれに用いる消費電力低減方法 - Google Patents
消費電力低減回路及びそれに用いる消費電力低減方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は消費電力低減回路及
びそれに用いる消費電力低減方法に関し、特に半導体メ
モリの連続読出しにおける消費電力低減回路に関する。
びそれに用いる消費電力低減方法に関し、特に半導体メ
モリの連続読出しにおける消費電力低減回路に関する。
【０００２】
【従来の技術】従来、半導体メモリとしては、図６及び
図７に示すように、各々メモリセル（Ｍ１１，Ｍ１２，
……，Ｍ１ｍ）２２−１〜２２−ｍ，（Ｍ２１，Ｍ２
２，……，Ｍ２ｍ）２３−１〜２３−ｍ，（Ｍ１１，Ｍ
１２，……，Ｍ１ｍ）３２−１〜３２−ｍ，（Ｍ２１，
Ｍ２２，……，Ｍ２ｍ）３３−１〜３３−ｍからなるｍ
個のサブアレイ２１−１〜２１−ｍ，３１−１〜３１−
ｍと、これらと組をなすｍ個のセンスアンプ（ＳＡＭＰ
＃１〜＃ｍ）２４−１〜２４−ｍ，３４−１〜３４−ｍ
と、これらセンスアンプ出力のうちの１つを選択する切
換回路２５，３５とからなるセルアレイを備えたものが
ある。
図７に示すように、各々メモリセル（Ｍ１１，Ｍ１２，
……，Ｍ１ｍ）２２−１〜２２−ｍ，（Ｍ２１，Ｍ２
２，……，Ｍ２ｍ）２３−１〜２３−ｍ，（Ｍ１１，Ｍ
１２，……，Ｍ１ｍ）３２−１〜３２−ｍ，（Ｍ２１，
Ｍ２２，……，Ｍ２ｍ）３３−１〜３３−ｍからなるｍ
個のサブアレイ２１−１〜２１−ｍ，３１−１〜３１−
ｍと、これらと組をなすｍ個のセンスアンプ（ＳＡＭＰ
＃１〜＃ｍ）２４−１〜２４−ｍ，３４−１〜３４−ｍ
と、これらセンスアンプ出力のうちの１つを選択する切
換回路２５，３５とからなるセルアレイを備えたものが
ある。
【０００３】この半導体メモリにおいては、図３に示す
ように、上記のセルアレイをｋ行ｌ列に配置し、同一列
に属するセルアレイの出力を共通接続したｎ個のデータ
線ＹＬ１〜ＹＬｎ，ＹＬｎ＋１〜ＹＬ２ｎからなる２組
のブロックＡ３００，Ｂ４００を有し、それら２ｎの出
力のうち一つを選択出力する切換回路５００を備えてい
る。
ように、上記のセルアレイをｋ行ｌ列に配置し、同一列
に属するセルアレイの出力を共通接続したｎ個のデータ
線ＹＬ１〜ＹＬｎ，ＹＬｎ＋１〜ＹＬ２ｎからなる２組
のブロックＡ３００，Ｂ４００を有し、それら２ｎの出
力のうち一つを選択出力する切換回路５００を備えてい
る。
【０００４】この半導体メモリにおいて、ブロックＡ３
００からメモリセルデータを読出している間に、ブロッ
クＢ４００のメモリセルデータを切換回路５００の手前
まで読出しておき、ブロックＡ３００のメモリセルデー
タが読出し終わるとともに、待機していたブロックＢ４
００のメモリセルデータを読出し、ブロックＢ４００側
が読出し動作中に、上記と同様に、ブロックＡ３００側
のメモリセルデータを切換回路５００の手前まで読出し
ておくことで、ブロック切換時に発生する内部遅延を解
消するデータ転送方式がある。このデータ転送方式につ
いては、特開平０８−０６９４０９号公報に開示されて
いる。
００からメモリセルデータを読出している間に、ブロッ
クＢ４００のメモリセルデータを切換回路５００の手前
まで読出しておき、ブロックＡ３００のメモリセルデー
タが読出し終わるとともに、待機していたブロックＢ４
００のメモリセルデータを読出し、ブロックＢ４００側
が読出し動作中に、上記と同様に、ブロックＡ３００側
のメモリセルデータを切換回路５００の手前まで読出し
ておくことで、ブロック切換時に発生する内部遅延を解
消するデータ転送方式がある。このデータ転送方式につ
いては、特開平０８−０６９４０９号公報に開示されて
いる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリでは、例えば図３に示すブロックＡ３００からメ
モリセルデータを読出している状態、すなわち図３に示
すブロックＡ３００内のワード線ＷＬ１が活性化されて
サブアレイ２１−１〜２１−ｍのメモリセルデータＭ１
１〜Ｍ１ｍが各ビット線ＢＬ２１−１〜ＢＬ２１−ｍを
介し、各センスアンプ２４−１〜２４−ｍで増幅され、
切換回路２５でセンスアンプ出力線切換信号ＳＷ１Ａに
よってセンスアンプ出力線ＤＬ２４−１〜ＤＬ２４−ｍ
のうちの１本が選択されている状態では、常に各サブア
レイ２１−１〜２１−ｍ毎のセンスアンプ２４−１〜２
４−ｍが全て動作しているため、無駄な消費電力が生じ
てしまう。
メモリでは、例えば図３に示すブロックＡ３００からメ
モリセルデータを読出している状態、すなわち図３に示
すブロックＡ３００内のワード線ＷＬ１が活性化されて
サブアレイ２１−１〜２１−ｍのメモリセルデータＭ１
１〜Ｍ１ｍが各ビット線ＢＬ２１−１〜ＢＬ２１−ｍを
介し、各センスアンプ２４−１〜２４−ｍで増幅され、
切換回路２５でセンスアンプ出力線切換信号ＳＷ１Ａに
よってセンスアンプ出力線ＤＬ２４−１〜ＤＬ２４−ｍ
のうちの１本が選択されている状態では、常に各サブア
レイ２１−１〜２１−ｍ毎のセンスアンプ２４−１〜２
４−ｍが全て動作しているため、無駄な消費電力が生じ
てしまう。
【０００６】そこで、本発明の目的は上記の問題点を解
消し、メモリセルからのデータを低消費電力で連続して
高速に読出すことができる消費電力低減回路及びそれに
用いる消費電力低減方法を提供することにある。
消し、メモリセルからのデータを低消費電力で連続して
高速に読出すことができる消費電力低減回路及びそれに
用いる消費電力低減方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明による消費電力低
減回路は、各々複数の第１のセルアレイ及び当該複数の
第１のセルアレイと組をなす複数の第１のセンスアンプ
からなる第１のセルアレイブロックと、各々前記第１の
セルアレイと対をなす複数の第２のセルアレイ及び当該
複数の第２のセルアレイと組をなす複数の第２のセンス
アンプからなる第２のセルアレイブロックとによって構
成される半導体メモリにおいて前記第１及び第２のセル
アレイからデータを連続読出しさせる際の消費電力を低
減させる消費電力低減回路であって、前記第１及び第２
のセルアレイからのデータを増幅させる前記第１及び第
２のセンスアンプ各々での増幅動作を分割処理させる手
段を有し、前記第１及び第２のセンスアンプ各々での増
幅動作を分割処理させる手段は、前記第１及び第２のセ
ンスアンプ各々の出力線の切換えを指示する信号に応じ
て前記第１及び第２のセンスアンプ各々での増幅動作を
行わせ、前記第１及び第２のセンスアンプ各々での増幅
動作を分割処理させる手段は、前記第１及び第２のセン
スアンプ各々の出力線の切換えを指示する信号と前記第
１及び第２のセンスアンプ各々を活性化させるための信
号とをデコードしかつそのデコード結果で前記センスア
ンプを活性化させるデコード回路からなっている。
減回路は、各々複数の第１のセルアレイ及び当該複数の
第１のセルアレイと組をなす複数の第１のセンスアンプ
からなる第１のセルアレイブロックと、各々前記第１の
セルアレイと対をなす複数の第２のセルアレイ及び当該
複数の第２のセルアレイと組をなす複数の第２のセンス
アンプからなる第２のセルアレイブロックとによって構
成される半導体メモリにおいて前記第１及び第２のセル
アレイからデータを連続読出しさせる際の消費電力を低
減させる消費電力低減回路であって、前記第１及び第２
のセルアレイからのデータを増幅させる前記第１及び第
２のセンスアンプ各々での増幅動作を分割処理させる手
段を有し、前記第１及び第２のセンスアンプ各々での増
幅動作を分割処理させる手段は、前記第１及び第２のセ
ンスアンプ各々の出力線の切換えを指示する信号に応じ
て前記第１及び第２のセンスアンプ各々での増幅動作を
行わせ、前記第１及び第２のセンスアンプ各々での増幅
動作を分割処理させる手段は、前記第１及び第２のセン
スアンプ各々の出力線の切換えを指示する信号と前記第
１及び第２のセンスアンプ各々を活性化させるための信
号とをデコードしかつそのデコード結果で前記センスア
ンプを活性化させるデコード回路からなっている。
【０００８】本発明による消費電力低減方法は、各々複
数の第１のセルアレイ及び当該複数の第１のセルアレイ
と組をなす複数の第１のセンスアンプからなる第１のセ
ルアレイブロックと、各々前記第１のセルアレイと対を
なす複数の第２のセルアレイ及び当該複数の第２のセル
アレイと組をなす複数の第２のセンスアンプからなる第
２のセルアレイブロックとによって構成される半導体メ
モリにおいて前記第１及び第２のセルアレイからデータ
を連続読出しさせる際の消費電力を低減させる消費電力
低減方法であって、前記第１及び第２のセルアレイから
のデータを増幅させる前記第１及び第２のセンスアンプ
各々での増幅動作を分割処理させ、前記第１及び第２の
センスアンプ各々での増幅動作を分割処理させる際に、
前記第１及び第２のセンスアンプ各々の出力線の切換え
を指示する信号に応じて前記第１及び第２のセンスアン
プ各々での増幅動作を行わせ、前記第１及び第２のセン
スアンプ各々での増幅動作を分割処理させる際に、前記
第１及び第２のセンスアンプ各々の出力線の切換えを指
示する信号と前記第１及び第２のセンスアンプ各々を活
性化させるための信号とをデコード回路でデコードし、
そのデコード結果で前記第１及び第２のセンスアンプ各
々を活性化させている。
数の第１のセルアレイ及び当該複数の第１のセルアレイ
と組をなす複数の第１のセンスアンプからなる第１のセ
ルアレイブロックと、各々前記第１のセルアレイと対を
なす複数の第２のセルアレイ及び当該複数の第２のセル
アレイと組をなす複数の第２のセンスアンプからなる第
２のセルアレイブロックとによって構成される半導体メ
モリにおいて前記第１及び第２のセルアレイからデータ
を連続読出しさせる際の消費電力を低減させる消費電力
低減方法であって、前記第１及び第２のセルアレイから
のデータを増幅させる前記第１及び第２のセンスアンプ
各々での増幅動作を分割処理させ、前記第１及び第２の
センスアンプ各々での増幅動作を分割処理させる際に、
前記第１及び第２のセンスアンプ各々の出力線の切換え
を指示する信号に応じて前記第１及び第２のセンスアン
プ各々での増幅動作を行わせ、前記第１及び第２のセン
スアンプ各々での増幅動作を分割処理させる際に、前記
第１及び第２のセンスアンプ各々の出力線の切換えを指
示する信号と前記第１及び第２のセンスアンプ各々を活
性化させるための信号とをデコード回路でデコードし、
そのデコード結果で前記第１及び第２のセンスアンプ各
々を活性化させている。
【０００９】すなわち、本発明の消費電力低減回路は、
半導体メモリ［特に、連続読出し動作を行うダイナミッ
クＲＡＭ（ランダムアクセスメモリ）］において、デー
タを連続読出しさせる時に、センスアンプで増幅させる
動作を分割処理させることによって消費電力を低減させ
ている。
半導体メモリ［特に、連続読出し動作を行うダイナミッ
クＲＡＭ（ランダムアクセスメモリ）］において、デー
タを連続読出しさせる時に、センスアンプで増幅させる
動作を分割処理させることによって消費電力を低減させ
ている。
【００１０】より具体的に説明すると、本発明の消費電
力低減回路では、２組で対をなす２ｎ個の同一行に属す
るセルアレイブロックにおいて、一方のセルアレイブロ
ックのデータが読出されている時に他方のセルアレイブ
ロックのデータを途中まで用意しておき、かつ双方のセ
ルアレイブロックのデータを読出し時の増幅動作におけ
る消費電力を低減可能とするので、メモリセルからのデ
ータを低消費電力で連続して高速に読出すことが可能と
なる。
力低減回路では、２組で対をなす２ｎ個の同一行に属す
るセルアレイブロックにおいて、一方のセルアレイブロ
ックのデータが読出されている時に他方のセルアレイブ
ロックのデータを途中まで用意しておき、かつ双方のセ
ルアレイブロックのデータを読出し時の増幅動作におけ
る消費電力を低減可能とするので、メモリセルからのデ
ータを低消費電力で連続して高速に読出すことが可能と
なる。
【００１１】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１及び図２は本発明の一実
施例によるセルアレイの構成を示す回路図である。図１
はセルアレイＣＡの構成を示し、図２はセルアレイＣＢ
の構成を示している。
図面を参照して説明する。図１及び図２は本発明の一実
施例によるセルアレイの構成を示す回路図である。図１
はセルアレイＣＡの構成を示し、図２はセルアレイＣＢ
の構成を示している。
【００１２】図１において、セルアレイＣＡはｍ個のサ
ブアレイ１−１〜１−ｍと、各サブアレイ１−１〜１−
ｍと組をなすｍ個のセンスアンプ（ＳＡＭＰ＃１〜＃
ｍ）２−１〜２−ｍと、図示せぬ外部アドレス信号にし
たがって活性化する切換信号ＳＷ１Ａによってｍ個のセ
ンスアンプ２−１〜２−ｍの出力線ＤＬ２−１〜ＤＬ２
−ｍのうちの１つを選択する切換回路４と、切換信号Ｓ
Ｗ１Ａ及び各サブアレイ１−１〜１−ｍと組をなすセン
スアンプ２−１〜２−ｍを活性化させるためのセンスア
ンプ活性化信号１０１をデコードするｍ個のデコーダ回
路（ＤＥＣ＃１〜ＤＥＣ＃ｍ）３−１〜３−ｍとから構
成されている。
ブアレイ１−１〜１−ｍと、各サブアレイ１−１〜１−
ｍと組をなすｍ個のセンスアンプ（ＳＡＭＰ＃１〜＃
ｍ）２−１〜２−ｍと、図示せぬ外部アドレス信号にし
たがって活性化する切換信号ＳＷ１Ａによってｍ個のセ
ンスアンプ２−１〜２−ｍの出力線ＤＬ２−１〜ＤＬ２
−ｍのうちの１つを選択する切換回路４と、切換信号Ｓ
Ｗ１Ａ及び各サブアレイ１−１〜１−ｍと組をなすセン
スアンプ２−１〜２−ｍを活性化させるためのセンスア
ンプ活性化信号１０１をデコードするｍ個のデコーダ回
路（ＤＥＣ＃１〜ＤＥＣ＃ｍ）３−１〜３−ｍとから構
成されている。
【００１３】サブアレイ１−１〜１−ｍは各々メモリセ
ル（Ｍ１１，Ｍ１２，……，Ｍ１ｍ）１１−１〜１１−
ｍ，（Ｍ２１，Ｍ２２，……，Ｍ２ｍ）１２−１〜１２
−ｍによって構成されている。
ル（Ｍ１１，Ｍ１２，……，Ｍ１ｍ）１１−１〜１１−
ｍ，（Ｍ２１，Ｍ２２，……，Ｍ２ｍ）１２−１〜１２
−ｍによって構成されている。
【００１４】図２において、セルアレイＣＢはｍ個のサ
ブアレイ５−１〜５−ｍと、各サブアレイ５−１〜５−
ｍと組をなすｍ個のセンスアンプ（ＳＡＭＰ＃１〜＃
ｍ）６−１〜６−ｍと、図示せぬ外部アドレス信号にし
たがって活性化する切換信号ＳＷ１Ｂによってｍ個のセ
ンスアンプ６−１〜６−ｍの出力線ＤＬ６−１〜ＤＬ６
−ｍのうちの１つを選択する切換回路８と、切換信号Ｓ
Ｗ１Ｂ及び各サブアレイ５−１〜５−ｍと組をなすセン
スアンプを活性化させるためのセンスアンプ活性化信号
２０１をデコードするｍ個のデコード回路（ＤＥＣ＃１
〜ＤＥＣ＃ｍ）７−１〜７−ｍとから構成されている。
ブアレイ５−１〜５−ｍと、各サブアレイ５−１〜５−
ｍと組をなすｍ個のセンスアンプ（ＳＡＭＰ＃１〜＃
ｍ）６−１〜６−ｍと、図示せぬ外部アドレス信号にし
たがって活性化する切換信号ＳＷ１Ｂによってｍ個のセ
ンスアンプ６−１〜６−ｍの出力線ＤＬ６−１〜ＤＬ６
−ｍのうちの１つを選択する切換回路８と、切換信号Ｓ
Ｗ１Ｂ及び各サブアレイ５−１〜５−ｍと組をなすセン
スアンプを活性化させるためのセンスアンプ活性化信号
２０１をデコードするｍ個のデコード回路（ＤＥＣ＃１
〜ＤＥＣ＃ｍ）７−１〜７−ｍとから構成されている。
【００１５】サブアレイ５−１〜５−ｍは各々メモリセ
ル（Ｍ１１，Ｍ１２，……，Ｍ１ｍ）５１−１〜５１−
ｍ，（Ｍ２１，Ｍ２２，……，Ｍ２ｍ）５２−１〜５２
−ｍによって構成されている。
ル（Ｍ１１，Ｍ１２，……，Ｍ１ｍ）５１−１〜５１−
ｍ，（Ｍ２１，Ｍ２２，……，Ｍ２ｍ）５２−１〜５２
−ｍによって構成されている。
【００１６】図３は本発明の一実施例による半導体メモ
リの構成を示す回路図である。図３において、本発明の
一実施例による半導体メモリはブロックＡ３００とブロ
ックＢ４００と、切換回路５００と、データアンプ６０
０とから構成されている。ブロックＡ３００，Ｂ４００
は上述したセルアレイＣＡ，ＣＢをｋ行ｌ列に配置した
セルアレイＣＡ１１〜ＣＡ１ｍ，……，ＣＡｋ１〜ＣＡ
ｋｍ，ＣＢ１１〜ＣＢ１ｍ，……，ＣＢｋ１〜ＣＢｋｍ
と、同一列に属するセルアレイＣＡ，ＣＢの出力を共通
接続したｎ個のデータ線ＹＬ１〜ＹＬｎ，ＹＬｎ＋１〜
ＹＬ２ｎとからなる。
リの構成を示す回路図である。図３において、本発明の
一実施例による半導体メモリはブロックＡ３００とブロ
ックＢ４００と、切換回路５００と、データアンプ６０
０とから構成されている。ブロックＡ３００，Ｂ４００
は上述したセルアレイＣＡ，ＣＢをｋ行ｌ列に配置した
セルアレイＣＡ１１〜ＣＡ１ｍ，……，ＣＡｋ１〜ＣＡ
ｋｍ，ＣＢ１１〜ＣＢ１ｍ，……，ＣＢｋ１〜ＣＢｋｍ
と、同一列に属するセルアレイＣＡ，ＣＢの出力を共通
接続したｎ個のデータ線ＹＬ１〜ＹＬｎ，ＹＬｎ＋１〜
ＹＬ２ｎとからなる。
【００１７】ブロックＡ３００及びブロックＢ４００の
各セルアレイ出力線ＹＬ１〜ＹＬ２ｎは切換信号ＳＷ２
にしたがってセルアレイ出力線ＹＬ１〜ＹＬ２ｎのうち
の１つを選択する切換回路５００で接続され、切換回路
５００の出力線ＹＤＬを介してデータアンプ６００に接
続され、データアンプ６００の出力は内部バスライン７
００に接続されている。
各セルアレイ出力線ＹＬ１〜ＹＬ２ｎは切換信号ＳＷ２
にしたがってセルアレイ出力線ＹＬ１〜ＹＬ２ｎのうち
の１つを選択する切換回路５００で接続され、切換回路
５００の出力線ＹＤＬを介してデータアンプ６００に接
続され、データアンプ６００の出力は内部バスライン７
００に接続されている。
【００１８】図４は本発明の一実施例による半導体メモ
リの動作を示すタイミングチャートであり、図５は本発
明の一実施例による半導体メモリと従来回路との比較動
作を示すタイミングチャートである。これら図１〜図５
を参照して本発明の一実施例による半導体メモリの動作
について説明する。尚、図４及び図５においては、本発
明及び従来例のビット線ＢＬ１−１〜ＢＬ１−ｍ，ＢＬ
５−１〜ＢＬ５−ｍ，ＢＬ２１−１〜ＢＬ２１−ｍ，Ｂ
Ｌ３１−１〜ＢＬ３１−ｍをそれぞれビット線ＢＬ１〜
ＢＬｍとし、ワード線ＷＬ１−１，ＷＬ１−２，ＷＬ５
−１，ＷＬ５−２，ＷＬ２１−１，ＷＬ２１−２，ＷＬ
３１−１，ＷＬ３１−２をそれぞれワード線ＷＬ１，Ｗ
Ｌ２とする。
リの動作を示すタイミングチャートであり、図５は本発
明の一実施例による半導体メモリと従来回路との比較動
作を示すタイミングチャートである。これら図１〜図５
を参照して本発明の一実施例による半導体メモリの動作
について説明する。尚、図４及び図５においては、本発
明及び従来例のビット線ＢＬ１−１〜ＢＬ１−ｍ，ＢＬ
５−１〜ＢＬ５−ｍ，ＢＬ２１−１〜ＢＬ２１−ｍ，Ｂ
Ｌ３１−１〜ＢＬ３１−ｍをそれぞれビット線ＢＬ１〜
ＢＬｍとし、ワード線ＷＬ１−１，ＷＬ１−２，ＷＬ５
−１，ＷＬ５−２，ＷＬ２１−１，ＷＬ２１−２，ＷＬ
３１−１，ＷＬ３１−２をそれぞれワード線ＷＬ１，Ｗ
Ｌ２とする。
【００１９】上記の外部アドレス信号にしたがって、例
えば、同一行に属するブロックＡ３００の各セルアレイ
ＣＡ１１〜ＣＡ１ｎ及びブロックＢ４００の各セルアレ
イＣＢ１１〜ＣＢ１ｎのうちの所望のワード線ＷＬ１が
選択され、これに接続されている各メモリセル（Ｍ１１
〜Ｍ１ｍ）１１−１〜１１−ｍ，５１−１〜５１−ｍが
各ビット線ＢＬ１〜ＢＬｍに読出される。
えば、同一行に属するブロックＡ３００の各セルアレイ
ＣＡ１１〜ＣＡ１ｎ及びブロックＢ４００の各セルアレ
イＣＢ１１〜ＣＢ１ｎのうちの所望のワード線ＷＬ１が
選択され、これに接続されている各メモリセル（Ｍ１１
〜Ｍ１ｍ）１１−１〜１１−ｍ，５１−１〜５１−ｍが
各ビット線ＢＬ１〜ＢＬｍに読出される。
【００２０】各ビット線ＢＬ１〜ＢＬｍに読出されたデ
ータをセンスアンプ２−１〜２−ｍ，６−１〜６−ｍで
増幅させる時、従来の技術の場合、各ビット線ＢＬ１〜
ＢＬｍに接続されているセンスアンプＳＡＭＰ＃１から
ＳＡＭＰ＃ｍ全てに対して、センスアンプ活性化信号１
０１，２０１が共通に接続されているため、図５におい
て実線及び波線で示すように、センスアンプ活性化信号
１０１，２０１が活性化されると、センスアンプＳＡＭ
Ｐ＃１からＳＡＭＰ＃ｍ全てが動作し、センスアンプＳ
ＡＭＰ＃１からＳＡＭＰ＃ｍにて増幅された各ビット線
ＢＬ１〜ＢＬｍのデータが切換回路２５，３５の入力端
子の手前まで転送される。
ータをセンスアンプ２−１〜２−ｍ，６−１〜６−ｍで
増幅させる時、従来の技術の場合、各ビット線ＢＬ１〜
ＢＬｍに接続されているセンスアンプＳＡＭＰ＃１から
ＳＡＭＰ＃ｍ全てに対して、センスアンプ活性化信号１
０１，２０１が共通に接続されているため、図５におい
て実線及び波線で示すように、センスアンプ活性化信号
１０１，２０１が活性化されると、センスアンプＳＡＭ
Ｐ＃１からＳＡＭＰ＃ｍ全てが動作し、センスアンプＳ
ＡＭＰ＃１からＳＡＭＰ＃ｍにて増幅された各ビット線
ＢＬ１〜ＢＬｍのデータが切換回路２５，３５の入力端
子の手前まで転送される。
【００２１】これに対し、本実施例では、外部アドレス
信号にしたがって、例えばブロックＡ３００の各セルア
レイＣＡ１１〜ＣＡ１ｎ及びブロックＢ４００の各セル
アレイＣＢ１１〜ＣＢ１ｎ内の切換信号ＳＷ１Ａ，ＳＷ
１Ｂがデコーダ回路３−１〜３−ｍ，７−１〜７−ｍを
介して、切換回路４，８においてセンスアンプ出力線Ｄ
Ｌ１を選択接続するように活性化され、ブロックＡ３０
０の各セルアレイＣＡ１１〜ＣＡ１ｎ及びブロックＢ４
００の各セルアレイＣＢ１１〜ＣＢ１ｎのＤＬ１に読出
されたデータが各セルアレイ出力線ＹＬ１〜ＹＬ２ｎを
介して切換回路５００の入力端子まで転送される。
信号にしたがって、例えばブロックＡ３００の各セルア
レイＣＡ１１〜ＣＡ１ｎ及びブロックＢ４００の各セル
アレイＣＢ１１〜ＣＢ１ｎ内の切換信号ＳＷ１Ａ，ＳＷ
１Ｂがデコーダ回路３−１〜３−ｍ，７−１〜７−ｍを
介して、切換回路４，８においてセンスアンプ出力線Ｄ
Ｌ１を選択接続するように活性化され、ブロックＡ３０
０の各セルアレイＣＡ１１〜ＣＡ１ｎ及びブロックＢ４
００の各セルアレイＣＢ１１〜ＣＢ１ｎのＤＬ１に読出
されたデータが各セルアレイ出力線ＹＬ１〜ＹＬ２ｎを
介して切換回路５００の入力端子まで転送される。
【００２２】さらに、外部アドレス信号にしたがって切
換信号ＳＷ２を順次選択し、切換回路５００の出力線Ｙ
ＤＬを介してデータアンプ６００にデータが転送され
る。ここで、ブロックＡ３００内のセルアレイＣＡ１ｎ
の出力線ＹＬｎが切換信号ＳＷ２にしたがって切換回路
５００でデータがＹＤＬに読出されたと同時に、ブロッ
クＡ３００内の各セルアレイＣＡ１１〜ＣＡ１ｎ内の切
換信号ＳＷ１ＡをセンスアンプＳＡＭＰ＃２に選択活性
化させるセンスアンプ活性化信号１０１及びセンスアン
プ出力線ＤＬ２を選択する信号に切換える。ブロックＢ
４００内の各セルアレイＣＢ１１〜ＣＢ１ｎ内の切換信
号ＳＷ１Ｂは活性化されたままである。
換信号ＳＷ２を順次選択し、切換回路５００の出力線Ｙ
ＤＬを介してデータアンプ６００にデータが転送され
る。ここで、ブロックＡ３００内のセルアレイＣＡ１ｎ
の出力線ＹＬｎが切換信号ＳＷ２にしたがって切換回路
５００でデータがＹＤＬに読出されたと同時に、ブロッ
クＡ３００内の各セルアレイＣＡ１１〜ＣＡ１ｎ内の切
換信号ＳＷ１ＡをセンスアンプＳＡＭＰ＃２に選択活性
化させるセンスアンプ活性化信号１０１及びセンスアン
プ出力線ＤＬ２を選択する信号に切換える。ブロックＢ
４００内の各セルアレイＣＢ１１〜ＣＢ１ｎ内の切換信
号ＳＷ１Ｂは活性化されたままである。
【００２３】ブロックＢ４００の各セルアレイＣＢ１１
〜ＣＢ１ｎの出力線ＹＬｎ＋１〜ＹＬ２ｎを切換信号Ｓ
Ｗ２にしたがって切換回路５００で接続し、データを切
換回路５００の出力線ＹＤＬに転送している間、ブロッ
クＡ３００内の各セルアレイＣＡ１１〜ＣＡ１ｎのデー
タ、すなわちサブアレイ２１−２のメモリセルのデータ
を各切換回路４の出力線ＹＬ１〜ＹＬｎを介して切換回
路５００の入力端子まで転送しておく。
〜ＣＢ１ｎの出力線ＹＬｎ＋１〜ＹＬ２ｎを切換信号Ｓ
Ｗ２にしたがって切換回路５００で接続し、データを切
換回路５００の出力線ＹＤＬに転送している間、ブロッ
クＡ３００内の各セルアレイＣＡ１１〜ＣＡ１ｎのデー
タ、すなわちサブアレイ２１−２のメモリセルのデータ
を各切換回路４の出力線ＹＬ１〜ＹＬｎを介して切換回
路５００の入力端子まで転送しておく。
【００２４】ブロックＢ４００の各セルアレイＣＢ１１
〜ＣＢ１ｎの出力線ＹＬｎ＋１〜ＹＬ２ｎに読出されて
いるデータが切換回路５００において順次データアンプ
６００へ出力し終わり、切換信号ＳＷ２を再びＹＬ１か
ら順次に選択するように活性化させることによって、ブ
ロックＡ３００の各セルアレイＣＡ１１〜ＣＡ１ｎの出
力線ＹＬ１〜ＹＬｎには、すでに各セルアレイ内のサブ
アレイ２１−２のメモリセルデータが読出されているた
め、切換回路５００のデータ出力において不連続な部分
を生じずに連続して読出すことができる。
〜ＣＢ１ｎの出力線ＹＬｎ＋１〜ＹＬ２ｎに読出されて
いるデータが切換回路５００において順次データアンプ
６００へ出力し終わり、切換信号ＳＷ２を再びＹＬ１か
ら順次に選択するように活性化させることによって、ブ
ロックＡ３００の各セルアレイＣＡ１１〜ＣＡ１ｎの出
力線ＹＬ１〜ＹＬｎには、すでに各セルアレイ内のサブ
アレイ２１−２のメモリセルデータが読出されているた
め、切換回路５００のデータ出力において不連続な部分
を生じずに連続して読出すことができる。
【００２５】したがって、本実施例では２組で対をなす
ブロックＡ３００，ブロックＢ４００の２ｎ個の同一列
に属するセルアレイＣＡ１１〜ＣＡ１ｎ，ＣＢ１１〜Ｃ
Ｂ１ｎのブロックからデータを連続的に読出す場合、一
方のセルアレイＣＡ１１〜ＣＡ１ｎのブロックのデータ
が読出されている時に、他方のセルアレイＣＢ１１〜Ｃ
Ｂ１ｎのブロックのデータを途中まで用意しておくこと
ができ、かつ読出し時におけるセンスアンプ２−１〜２
−ｍ，６−１〜６−ｍの動作を分割させることによっ
て、消費電力が（サブアレイｎ−１個）×（サブアレイ
ｍ−１個）分を低減させることができる。よって、従来
例に比べて低消費電力で連続的にデータを読出すことが
できる。
ブロックＡ３００，ブロックＢ４００の２ｎ個の同一列
に属するセルアレイＣＡ１１〜ＣＡ１ｎ，ＣＢ１１〜Ｃ
Ｂ１ｎのブロックからデータを連続的に読出す場合、一
方のセルアレイＣＡ１１〜ＣＡ１ｎのブロックのデータ
が読出されている時に、他方のセルアレイＣＢ１１〜Ｃ
Ｂ１ｎのブロックのデータを途中まで用意しておくこと
ができ、かつ読出し時におけるセンスアンプ２−１〜２
−ｍ，６−１〜６−ｍの動作を分割させることによっ
て、消費電力が（サブアレイｎ−１個）×（サブアレイ
ｍ−１個）分を低減させることができる。よって、従来
例に比べて低消費電力で連続的にデータを読出すことが
できる。
【００２６】このように、本発明では、２組で対をなす
ブロックＡ３００，ブロックＢ４００の２ｎ個の同一行
に属するセルアレイＣＡ１１〜ＣＡ１ｎ，ＣＢ１１〜Ｃ
Ｂ１ｎのブロックにおいて、一方のセルアレイＣＡ１１
〜ＣＡ１ｎのブロックのデータが読出されている時に、
他方のセルアレイＣＢ１１〜ＣＢ１ｎのブロックのデー
タを途中まで用意しておくことができ、かつ双方のセル
アレイＣＡ１１〜ＣＡ１ｎ，ＣＢ１１〜ＣＢ１ｎのブロ
ックのデータを読出し時の増幅動作における消費電力を
低減することができる。したがって、メモリセルからの
データを低消費電力で連続して高速に読出すことができ
る。
ブロックＡ３００，ブロックＢ４００の２ｎ個の同一行
に属するセルアレイＣＡ１１〜ＣＡ１ｎ，ＣＢ１１〜Ｃ
Ｂ１ｎのブロックにおいて、一方のセルアレイＣＡ１１
〜ＣＡ１ｎのブロックのデータが読出されている時に、
他方のセルアレイＣＢ１１〜ＣＢ１ｎのブロックのデー
タを途中まで用意しておくことができ、かつ双方のセル
アレイＣＡ１１〜ＣＡ１ｎ，ＣＢ１１〜ＣＢ１ｎのブロ
ックのデータを読出し時の増幅動作における消費電力を
低減することができる。したがって、メモリセルからの
データを低消費電力で連続して高速に読出すことができ
る。
【００２７】
【発明の効果】以上説明したように本発明によれば、複
数のメモリセルからなる半導体メモリにおいてデータを
連続読出しさせる際の消費電力を低減させる際に、メモ
リセルからのデータを増幅させるセンスアンプでの増幅
動作を分割処理させることによって、メモリセルからの
データを低消費電力で連続して高速に読出すことができ
るという効果がある。
数のメモリセルからなる半導体メモリにおいてデータを
連続読出しさせる際の消費電力を低減させる際に、メモ
リセルからのデータを増幅させるセンスアンプでの増幅
動作を分割処理させることによって、メモリセルからの
データを低消費電力で連続して高速に読出すことができ
るという効果がある。
【図１】本発明の一実施例によるセルアレイの構成を示
す回路図である。
す回路図である。
【図２】本発明の一実施例によるセルアレイの構成を示
す回路図である。
す回路図である。
【図３】本発明の一実施例による半導体メモリの構成を
示す回路図である。
示す回路図である。
【図４】本発明の一実施例による半導体メモリの動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図５】本発明の一実施例による半導体メモリと従来回
路との比較動作を示すタイミングチャートである。
路との比較動作を示すタイミングチャートである。
【図６】従来例によるセルアレイの構成を示す回路図で
ある。
ある。
【図７】従来例によるセルアレイの構成を示す回路図で
ある。
ある。
１−１〜１−ｍ，
５−１〜５−ｍ サブアレイ
２−１〜２−ｍ，
６−１〜６−ｍ センスアンプ
３−１〜３−ｍ，
７−１〜７−ｍ デコーダ回路
４，８，５００ 切換回路
１１−１〜１１−ｍ，
１２−１〜１２−ｍ，
５１−１〜５１−ｍ，
５２−１〜５２−ｍ メモリセル
３００ ブロックＡ
４００ ブロックＢ
６００ データアンプ
７００ 内部バスライン
ＳＷ１Ａ，ＳＷ１Ｂ，
ＳＷ２ 切換信号
１０１，２０１ センスアンプ活性化信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/409
Claims (4)
- 【請求項１】 各々複数の第１のセルアレイ及び当該複
数の第１のセルアレイと組をなす複数の第１のセンスア
ンプからなる第１のセルアレイブロックと、各々前記第
１のセルアレイと対をなす複数の第２のセルアレイ及び
当該複数の第２のセルアレイと組をなす複数の第２のセ
ンスアンプからなる第２のセルアレイブロックとによっ
て構成される半導体メモリにおいて前記第１及び第２の
セルアレイからデータを連続読出しさせる際の消費電力
を低減させる消費電力低減回路であって、 前記第１及び第２のセルアレイからのデータを増幅させ
る前記第１及び第２のセンスアンプ各々での増幅動作を
分割処理させる手段を有し、 前記第１及び第２のセンスアンプ各々での増幅動作を分
割処理させる手段は、前記第１及び第２のセンスアンプ
各々の出力線の切換えを指示する信号に応じて前記第１
及び第２のセンスアンプ各々での増幅動作を行わせ、 前記第１及び第２のセンスアンプ各々での増幅動作を分
割処理させる手段は、前記第１及び第２のセンスアンプ
各々の出力線の切換えを指示する信号と前記第１及び第
２のセンスアンプ各々を活性化させるための信号とをデ
コードしかつそのデコード結果で前記センスアンプを活
性化させるデコード回路からな ることを特徴とする消費
電力低減回路。 - 【請求項２】 前記第１のセルアレイブロックのデータ
が読出されている時に前記第２のセルアレイブロックの
データを途中まで用意しておくことを特徴とする請求項
１記載の消費電力低減回路。 - 【請求項３】 各々複数の第１のセルアレイ及び当該複
数の第１のセルアレイと組をなす複数の第１のセンスア
ンプからなる第１のセルアレイブロックと、各々前記第
１のセルアレイと対をなす複数の第２のセルアレイ及び
当該複数の第２のセルアレイと組をなす複数の第２のセ
ンスアンプからなる第２のセルアレイブロックとによっ
て構成される半導体メモリにおいて前記第１及び第２の
セルアレイからデータを連続読出しさせる際の消費電力
を低減させる消費電力低減方法であって、 前記第１及び第２のセルアレイからのデータを増幅させ
る前記第１及び第２のセンスアンプ各々での増幅動作を
分割処理させ、 前記第１及び第２のセンスアンプ各々での増幅動作を分
割処理させる際に、前記第１及び第２のセンスアンプ各
々の出力線の切換えを指示する信号に応じて前記第１及
び第２のセンスアンプ各々での増幅動作を行わせ、 前記第１及び第２のセンスアンプ各々での増幅動作を分
割処理させる際に、前記第１及び第２のセンスアンプ各
々の出力線の切換えを指示する信号と前記第１及び第２
のセンスアンプ各々を活性化させるための信号とをデコ
ード回路でデコードし、そのデコード結果で前記第１及
び第２のセンスアンプ各々を活性化させ ることを特徴と
する消費電力低減方法。 - 【請求項４】 前記第１のセルアレイブロックのデータ
が読出されている時に前記第２のセルアレイブロックの
データを途中まで用意しておくことを特徴とする請求項
３記載の消費電力低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001105306A JP3533192B2 (ja) | 2001-04-04 | 2001-04-04 | 消費電力低減回路及びそれに用いる消費電力低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001105306A JP3533192B2 (ja) | 2001-04-04 | 2001-04-04 | 消費電力低減回路及びそれに用いる消費電力低減方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002298583A JP2002298583A (ja) | 2002-10-11 |
| JP3533192B2 true JP3533192B2 (ja) | 2004-05-31 |
Family
ID=18958015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001105306A Expired - Fee Related JP3533192B2 (ja) | 2001-04-04 | 2001-04-04 | 消費電力低減回路及びそれに用いる消費電力低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3533192B2 (ja) |
-
2001
- 2001-04-04 JP JP2001105306A patent/JP3533192B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002298583A (ja) | 2002-10-11 |
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