JP3532992B2 - 入力デジタルデータ信号受信方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ信号の受信及び特
にデータ信号の受信に使用されるデジタルフィルター回
路に関する。

【０００２】

【従来の技術】データ信号を受信しなければならない応
用の一つにコンピュータネットワーク、例えば、トーク
ンリングネットワークがある。あるトークンリングネッ
トワークでは、１８ｋｂｉｔ長までのデータパケットを
受信する必要がある。定速で送信される場合であって
も、通信チャネルにおいてデータを表すのに使用される
記号は受信機に定速では到来しない。この効果はジッタ
ーとして知られている。一つのジッター源はさまざまな
記号がそのスペクトル内にさまざまな周波数を有しした
がってチャネルに沿ってさまざまな速度で進むことであ
る。

【０００３】

【発明が解決しようとする課題】ネットワークインター
フェイスにおいて、ジッターに対処するのに従来使用さ
れる方法は受信機にアナログ位相同期ループを利用して
クロック信号と入データ信号の記号を特定の位相関係に
維持することである。次にクロック信号を使用してラッ
チを起動しデータ信号からデータが読み出される。

【０００４】通常アナログ位相同期ループはクロック信
号を与える電圧制御発振器と、クロック信号とデータ信
号間の位相差の表示を与える位相比較器と、その表示に
応答して発信機への供給電圧を制御するループフィルタ
ーを具備している。

【０００５】

【課題を解決するための手段】本発明により一連の値を
表す入力デジタルデータ信号の受信方法が提供され、そ
れは各値の期間中にデータ信号の波形サンプルを複数回
採取し、受信される複数個のサンプルをメモリの一連の
アドレス位置へ公知の順序で記憶し、入力データ信号と
基準信号間の位相差を表すデジタル信号を引き出し、デ
ジタル位相信号を復号しそれが示すメモリのアドレス位
置をアクセスして入力データ信号波形のエッジから遠い
サンプルを選定する、ことからなっている。

【０００６】本発明では既に採取されているサンプルの
中から位相信号に応答して直接選定が行われる。これは
位相同期ループによりクロック信号が発生され次にその
クロック信号を使用してラッチを起動させて受信される
データ信号をサンプルする従来のアナログ位相同期ルー
プによる解決策とは対照的である。

【０００７】デジタル位相信号はデータ信号のサンプル
から引き出すことができ、それは記憶されたサンプルと
することができる。

【０００８】デジタル位相信号は濾波した後でサンプル
選定に使用することができる。

【０００９】サンプルは逐次作動する複数のサンプリン
グ手段により採取することができる。

【００１０】デジタル位相信号はエッジを表すデータ信
号の記憶されたサンプルの位置を検出し復号することに
より引き出すことができる。

【００１１】エッジ位置の検出は記憶されたサンプル対
を結合しその対のサンプルが同じであるか否かによって
決まる結果を結合された各対に対して与えることにより
行うことができる。

【００１２】記憶されたサンプルはパラレルセットとし
て利用することができる。エッジ位置の検出は異なるサ
ンプルを有するセットの対の一方を選定して行うことが
できる。エッジ位置の符号化された値は検出されたエッ
ジが生じるサンプルセットの表示を含むこともできる。
セットは対へ分類することができ表示は対のいずれに検
出されたエッジ位置が来るかを示すことができる。表示
を使用して２つの連続するサンプルセットの中のエッジ
が生じた方ではないセットの同じ位置でサンプルを選定
することができる。

【００１３】パラレルサンプルセットは前のセットのサ
ンプルをひとつ以上含むことができる。

【００１４】この方法には更に、選定されたサンプルを
先入れ先出しメモリに記憶し、周波数が同じで位相の異
なる複数のクロック信号を与え、時々デジタル位相信号
もしくは同様の方法で引き出された別のデジタル位相信
号に応答して複数のクロック信号の中の一つを選定し、
選定されたクロック信号により決定される時間に先入れ
先出しメモリから選定された各サンプルを読み取る、こ
とを含むことができる。

【００１５】位相信号は濾波した後でサンプルの選定に
使用し更に濾波した後でクロック信号の選定に使用する
ことができる。同じ回路を時分割ベースで使用して２つ
の濾波動作を実施することができる。

【００１６】本発明により一連の値を表す入力デジタル
データ信号を受信する装置も提供され、該装置は、各値
の期間中に複数回データ信号の波形サンプルを採取する
手段と、受信される複数のサンプルを一連のアドレス位
置に公知の順序で記憶する第１のメモリと、入力データ
信号と基準信号間の位相差を表すデジタル信号を引き出
す位相検出器と、デジタル位相信号を復号し復号された
デジタル位相信号が示すメモリのアドレス位置へアクセ
スして入力データ信号波形のエッジから遠いサンプルを
選定する手段と、を具備している。

【００１７】この装置はサンプル選定に使用される前に
デジタル位相信号を濾波するように接続されたデジタル
フィルターを具備することができる。

【００１８】サンプリング手段は複数のサンプリング回
路を具備することができ、複数のサンプリング回路は逐
次作動して各々が入力デジタルデータ信号の波形をサン
プルするように接続されている。

【００１９】位相検出器はエッジを表すメモリ内のサン
プル位置を検出して復号する手段を具備することができ
る。この手段は各々がメモリ内の一対のサンプルを結合
してその対のサンプルが同じであるか否かによって決ま
る結果を与える複数の結合手段を具備することができ
る。

【００２０】位相検出器は結合手段の出力に応答してそ
の対のサンプル間の差を示す一方の結合手段の位置をデ
ジタル位相信号として復号する復号手段を具備すること
ができる。復号手段はカウンターに応答して位相検出器
がエッジを検出する時にカウンター内の値をデジタル位
相信号として符号化することができる。

【００２１】デジタル位相信号を復号して選定されたサ
ンプルへアクセスする手段はカウンターの符号化された
値に応答して選定されたサンプルを含んでいる場合にメ
モリを読み取るようにするセレクターを具備することが
できる。

【００２２】メモリは既にメモリの別の位置にあるサン
プルをラッチする位置を有することができる。

【００２３】この装置は更に、第１のメモリからの選定
されたサンプルをラッチするように接続された先入れ先
出しメモリと、周波数が同じで位相の異なる複数のクロ
ック信号を与える手段と、デジタル位相信号もしくは同
様な方法で引き出された別のデジタル位相信号に応答し
て複数のクロック信号の中の選定された一つの信号を送
信するマルチプレクサと、を具備し、先入れ先出しメモ
リは送信されたクロック信号に応答して選定されたサン
プルを読み出すことができる。

【００２４】この装置はマルチプレクサへ与えられる位
相信号を濾波するように接続されたデジタルフィルター
を具備することができる。

【００２５】この装置は先入れ先出しメモリへ与える前
に送信されたクロック信号を分割するように接続された
クロック分割カウンターを具備することができる。

【００２６】複数のクロック信号を与える手段は主発信
器及び同期化されたループで接続された複数の遅延段を
含むアナログ遅延同期ループを具備することができる。

【００２７】デジタル位相信号を復号して選定されたサ
ンプルへアクセスする手段はデジタル位相信号に応答し
て第１のメモリの選定アドレスの値を送信するマルチプ
レクサを具備することができる。

【００２８】本発明により更にデジタルフィルター回路
が提供され、それは、デジタル信号サンプル用の第１の
入力と、減算器と、直列接続された加算器と第１のクロ
ックドレジスタと、を具備し、回路の第１の入力は減算
器の被減数入力に接続され第１のクロックドレジスタの
出力は減算器の減数入力に接続されており、フィルター
回路は更に減算器の出力と加算器の第１の入力間の位置
に直列接続されて減算器からの差もしくはそれに比例す
る値を記憶する第２のクロックドレジスタと、第１のク
ロックドレジスタ内の値をラッチし第２の入力として加
算器へ与える第３のクロックドレジスタと、を具備し、
第１もしくは第３のレジスタから濾波された出力が取り
出される。

【００２９】この回路は減算器の出力と加算器の第１の
入力間に直列接続されたスケーラを具備することができ
る。

【００３０】スケーラはその入力デジットを下位位置へ
シフトすることにより作動することができる。

【００３１】この回路はデジタル信号サンプル用第２の
入力及び第１の回路入力からのサンプル及び第２の回路
入力からのサンプルを交互に減算器へ供給するように接
続されたマルチプレクサを有することができる。

【００３２】第２の回路入力は第２のクロックドレジス
タの出力に接続することができ、したがって回路の部品
を時分割方式で共有する２つのデジタルフィルター回路
が直列に形成される。

【００３３】この回路は減算器の出力と加算器の入力間
の位置に直列接続されたスケーラを具備し、スケーラの
乗率は第１及び第２の値間で切り替えて異なるフィルタ
ー特性を提供することができる。

【００３４】本発明の装置もしくは本発明の方法を実施
する回路に一つ以上のフィルター回路を使用することが
できる。

【００３５】本発明はコンピュータネットワークの通信
チャネルとすることができる通信チャネルに存在するデ
ータ信号を受信するのに使用することができる。

【００３６】本発明により更に波形をサンプリングし、
サンプルを波形間隔の半分の長さを有するフレームへ分
割し、検出されるエッジ位置から引き出される値が示す
フレームとは別のフレーム内の同じ位置におけるサンプ
ルを各フレーム対から選定することにより、波形間隔の
終端位置で生じることがあるエッジを有するデジタルデ
ータ信号波形の各間隔から一般的にサンプルを選定する
方法を実施する回路が提供され、該回路は、波形間隔か
らサンプルを選定しないエラーを修正する手段と、現在
のフレーム対の値がその対の第１のフレームの後半位置
を示し前のフレーム対の値がその対の第２のフレームの
前半位置を示すかどうかを表示する手段と、その表示に
応答して現在対の第１のフレームの先端におけるサンプ
ルを選定する手段と、を具備している。

【００３７】本発明により更に波形をサンプリングし、
サンプルを波形間隔の半分の長さを有するフレームへ分
割し、検出されるエッジ位置から引き出される値が示す
フレームとは別のフレーム内の同じ位置におけるサンプ
ルを各フレーム対から選定することにより、間隔の終端
位置で生じることがあるエッジを有するデジタルデータ
信号波形の各間隔から一般的にサンプルを選定する方法
を実施する回路が提供され、該回路は、波形間隔から２
つのサンプルを選定するエラーを修正する手段と、現在
のフレーム対の値がその対の第２のフレームの前半位置
を示し前のフレーム対の値がその対の第１のフレームの
後半位置を示すかどうかを表示する手段と、その表示に
応答して現在対の第１のフレームの先端におけるサンプ
ルの選定を防止する手段と、を具備している。

【００３８】

【実施例】次に図１を参照して、シリアルデータ信号を
受信する回路のブロック図を示す。回路は発信器１及び
回路を作動させる複数のクロック信号を供給するアナロ
グ遅延同期ループ２を具備している。回路はその入力端
子４に存在するシリアルデータ信号を受信するように接
続されたオーバーサンプラー３を有している。安定化サ
ンプルレジスタ５がオーバーサンプラー３からサンプル
を受信するように接続されており、位相検出器７が安定
化サンプルレジスタ５に記憶されたサンプルを並列に受
信する。位相検出器７の出力は第１のデジタルフィルタ
ー８へ与えられる。フレームセレクタ２４及び第２のデ
ジタルフィルター１３は共に第１のデジタルフィルター
８の出力を受信する。マルチプレクサ９は安定化サンプ
ルレジスタ５から並列にサンプルを受信しその中の選定
された一つのサンプルをエラスティックバッファ１０へ
通し、マルチプレクサ９はフレームセレクタ２４からの
入力により制御される。エラスティックバッファ１０は
フレームセレクタ２４の１出力をその入力クロックとし
て受信するように接続されている。もう一つのマルチプ
レクサ１２は第２のデジタルフィルター１３の出力によ
り制御され、アナログ遅延同期ループ２からのクロック
信号を並列に受信してその中の選定された一つの信号を
２分割カウンター５５のクロック入力へ通す。２分割カ
ウンター５５の出力からエラスティックバッファ１０の
出力クロックが供給される。この回路はそれぞれエラス
ティックバッファの出力及び２分割カウンター５５の出
力に接続された２つの出力端子１１，５６を有してい
る。

【００３９】簡潔に言えば、回路の動作は次のようであ
る。回路のクロック信号は発信器１により供給されそれ
は６４ＭＨｚ信号をアナログ遅延同期ループ２へ供給し
そこから各々が６４ＭＨｚの周波数を有する３２のクロ
ック信号が供給される。特定順とされた各クロック信号
は次の信号から位相が１１．２５゜異なっている。回路
の大概の論理は、システムクロックと呼ばれる、３２の
クロック信号の中の一つの特定信号により起動される。
判りやすくするために、図１には３２のクロック信号全
てのオーバーサンプラー３及びマルチプレクサ１２への
接続しか示されておらず、残りのクロック信号接続は省
かれている。

【００４０】端子４へ加えられる入力データ信号はオー
バーサンプラー３へ加えられそれは３２のクロック信号
を使用してデータ信号のビット当たり１２８サンプルの
レートでデータ信号をサンプルし、オーバーサンプラー
３により引き出される３２サンプルの連続群が安定化サ
ンプルレジスタ５へラッチされる。サンプルは１ビット
値であり、その値はデータ信号が閾値よりも上か下かに
よって決まる。安定化サンプルレジスタ５は３２個の１
ビットラッチを含み、それらは一緒にシステムクロック
に応答して３２ビットの各群を並列サンプルフレームと
して与える。

【００４１】位相検出器７、第１のデジタルフィルター
８及びフレームセレクタ２４はフレームを処理しデータ
信号のエッジが生じる所から遠いサンプルをそこから選
定する。第１のデジタルフィルター８の出力は安定化サ
ンプルレジスタ内における選定サンプルの位置を示す。
その出力の値はサンプルフレームを受信するように接続
されたマルチプレクサ９が選定サンプルを送信してエラ
スティックバッファ１０内にラッチされるよう作動する
のに使用される。フレームセレクタ２４はエラスティッ
クバッファの入力クロックとしての制御信号を与えて、
安定化サンプルレジスタ５内に選定サンプルがある場合
にエラスティックバッファはマルチプレクサ９からサン
プルを採取するだけとされる。

【００４２】次に選定サンプルはエラスティックバッフ
ァ１０から先入れ先出し方式で読み出され端子１１へ送
られる。そこから選定サンプルはさらに処理することが
できる。エラスティックバッファ１０の出力波形は端子
４へ加えられるデータ信号を再構成した形状である。こ
の再構成された波形はトークンリングネットワークのノ
ードで行われるように再送信することができる。そこか
ら選定サンプルを読み出すためにエラスティックバッフ
ァ１０の出力クロックとして加えられるクロック信号は
マルチプレクサ１２及び２分割カウンター５５により３
２のクロック信号から発生される。マルチプレクサ１２
は第２のデジタルフィルター１３の出力によりクロック
信号を選定するように起動される。このように発生され
たクロック信号はエラスティックバッファ１０から読み
出された後で選定サンプルを更に処理するように起動さ
れる。第２のデジタルフィルター１３及びマルチプレク
サ１２の動作については後記する。

【００４３】この例ではデータ信号は１６Ｍｂｉｔ／秒
のレートを有し差分マンチェスター符号方式に従って符
号化される。図２に示すこの方式では、ビットを表す各
記号は記号の中途にエッジを有し、“０”を表す記号は
エッジで始まるが“１”を表す記号にはこのようなエッ
ジはなく前の記号が終了するレベルで始まる。したがっ
て、記号の中間におけるエッジの感覚は“０”の場合に
は前の記号の中間におけるエッジと同じ感覚となり
“１”の場合には反対の感覚となる。図１の回路はデー
タ信号の各記号の各半分のほぼ中間点（各記号の１／４
及び３／４の点）から一つのサンプルを選定するように
作動する。エラスティックバッファから発生されるサン
プルシーケンスにはどのサンプル対がデータ信号の各記
号に対応するかを決定しデータ信号により表されるデー
タをこれらの対から回復するのに十分な情報が含まれて
いる。

【００４４】次に図１の回路の動作について詳細に説明
する。図３にリング構成された１７のアナログ反転遅延
段２５を具備するアナログ遅延同期ループ２を示す。正
となるエッジ及び負となるエッジからなるパルスがその
６４ＭＨｚ同期クロック１の各サイクル毎に１回リング
周りを伝搬する。１６の遅延段２５の各々が２つの６４
ＭＨｚクロック信号７２，７３を発生し、その一方は他
方の反転部となっている。第１７段において正となるエ
ッジは負となるエッジへ反転されて第１段へ帰還され
る。

【００４５】一般的に参照番号３で示すオーバーサンプ
ラー及び一般的に参照番号５で示す安定化データレジス
タの詳細構造を図４に示す。オーバーサンプラー３は３
２個のサンプリングラッチ１５及び１６個のバッファー
ラッチ１６を具備している。各サンプリングラッチ１５
は３２のクロック信号１４の各々の制御の元で端子４に
存在するデータ信号をラッチするように接続されてい
る。したがって、サンプリングラッチ１５はデータ信号
を順々にサンプルする。矢符１８で示すように、サンプ
リングは左端のラッチで開始され右端のラッチへと進
む。次に左端のラッチは前回のサンプリングよりもその
クロック信号の１周期後に再度サンプリングを行う。し
たがって、合計２０４８ｘ１０⁶ ／秒のサンプルが採取
される。

【００４６】１６個の連続するサンプリングラッチ１５
の第１のセット５０の出力はそれぞれ１６個のバッファ
ーラッチ１６の入力に接続されている。安定化サンプリ
ングレジスタ５は３２個のラッチ５２を含んでいる。バ
ッファーラッチ１６の出力は安定化サンプルレジスタ５
の１６個のラッチ５２の入力にそれぞれ接続されてい
る。残りの１６個のサンプリングラッチ１５、すなわち
第２セット５１のラッチ、の出力は安定化サンプルレジ
スタ５の残りの１６個のラッチ５２の入力にそれぞれ接
続されている。

【００４７】３２個の連続するサンプルのフレームは次
のようにして安定化サンプルレジスタ５へラッチされ
る。第２セット５１のサンプリングラッチ１５がデータ
信号をサンプリングしている時は、バッファーラッチ１
６は導体１７上の一つの適切なクロック信号の制御の元
で一緒に作動して第１セット５０のサンプリングラッチ
のサンプルをラッチする。第１セット５０のサンプリン
グラッチ１５がデータ信号をサンプリングしている時
は、安定化サンプルレジスタ５のラッチ５２が導体６上
のシステムクロックの制御の元で一緒に作動して第２セ
ット５１のサンプリングラッチ１５のサンプル及びその
時バッファーラッチ１６に記憶されている第１セット５
０からのサンプルをラッチする。

【００４８】３２のクロック信号のいずれをシステムク
ロック、すなわち安定化サンプルレジスタ５を起動させ
るクロック信号、として取り出すかという選択は第２セ
ット５１のサンプリングラッチ１５のサンプルの値が完
全に確立された後で安定化サンプルレジスタ５へラッチ
されるように行われる。好ましくは転送を不必要に遅延
させてはならない。実際には、フレーム内の最初のサン
プルを採取する、図４の最左サンプリングラッチ１５の
クロックによりそのサンプリングラッチがラッチされる
時に第２セットのサンプリングラッチのサンプルは全て
準備完了していることが判っている。したがって、その
クロック信号をシステムクロックとして使用することが
でき実際に使用される。

【００４９】図４に矢符１８で示すように、サンプリン
グは左から右へ行われる。図において、安定化データレ
ジスタ５のラッチ５２には番号が付され番号はボックス
の内側に書き込まれ、フレームの最初のサンプルを保持
する０を付したラッチは左端に示されフレームの最終サ
ンプルを保持する３１を付したラッチは右端に示されて
いる。

【００５０】安定化データレジスタ５に与えられるサン
プルのフレームと端子４に加えられるデータ信号間の関
係を図５に示す。サンプリングはデータ波形の１２８サ
ンプル／記号の速度で行われるため、安定化サンプルレ
ジスタ５により順次与えられる記号当たり３２サンプル
の４フレームがある。図示するデータ信号の波形１９
は、前記差分マンチェスタ符号化方式に従った、一連の
“０”を表すものであり６４サンプル毎に一つの最大エ
ッジ数を有している。垂直線２０は記号間の分割を指示
している。波形１９の下に波形サンプルの値が示されて
いる。サンプル周りのボックスは安定化データレジスタ
５に与えられるサンプルのフレームを指示している。便
宜上、各フレーム内のいくつかのサンプルだけが示され
ている。“＼”及び“／”マークを付したサンプルはデ
ータ信号のエッジ近くのサンプルであり、その値は信頼
性がない。フレームはジグザグ配置して示すように対と
して分類される。波形１９の場合、各フレーム対は一つ
のエッジを有している。

【００５１】図示する波形１９のエッジは交番するフレ
ーム内のほぼ同じ位置で降下する。ジッターの問題によ
りエッジは必ずしも正確に同じ位置とはならず、データ
信号のエッジ付近における信頼性のないサンプリングに
より本当の位置に近い安定化サンプルレジスタ内の正し
くない位置にエッジが現れることがある。そのフレーム
内の各エッジ位置に注目しエッジが生じるフレーム対の
他方のフレーム内の同じ位置におけるサンプルを選定す
ることにより、各記号の両半部中間点から信頼できるサ
ンプルが得られることが図からお判り戴けると思われ
る。本質的にこれが図１の受信回路で利用される方法で
ある。

【００５２】もちろん、データ信号は“０”だけでなく
“１”も表す。“１”が生じると差分マンチェスター符
号化データ信号は記号の始めにエッジを欠く。この場合
一対のフレームがエッジを欠く。しかしながら、各記号
はその中間点にエッジを有するため、エッジの無い対に
先行するフレーム対内にはエッジが有る。消失エッジの
困難さはそのフレーム対のエッジ位置としてエッジを有
する前の対が使用した位置を使用することにより克服さ
れる。

【００５３】位相検出器７の回路及び安定化サンプルレ
ジスタ５との接続を図６に示す。安定化データレジスタ
５の近隣ラッチ５２はＸＯＲゲート２１と組み合わされ
てラッチ５２の値がその近隣の値とは異なる位置に
“１”を与える。フレーム内の最初のサンプルはそのた
めにラッチ２２に保存されている前のフレームからの最
終サンプルと結合される。したがって、ＸＯＲゲート２
１の出力は“１”となりデータ信号内にエッジがあり他
の所に“０”がある。フレーム内にエッジがある場合に
は通常ＸＯＲゲートの出力に“１”信号があり、エッジ
にノイズが多ければ、安定化サンプルレジスタの値が例
えば“１”から“０”へ変化し次に“１”へ戻った後で
最終的に“０”に落ち着く場合に３個の“１”からなる
一群が生じることがある。安定化データレジスタ５のエ
ッジ位置はＸＯＲゲート２１の出力を受信するように接
続された最左“１”検出器２３により符号化される。３
２ビット数を表すためにＸＯＲゲート２１の出力が取り
出される場合には、最左“１”検出器の出力はその数の
最左位置すなわち最上位“１”を与える５ビット数であ
る。最左“１”検出器の回路及び動作はＥＰ−Ａ−０５
４３５１７に記載されている。

【００５４】前記したように、データ信号のエッジはせ
いぜい一つおきのフレームにしか生じない。フレームに
は交互に“０”及び“１”の番号が付されている。シス
テムクロックに応答する１ビットカウンタ２６を使用し
て図５の符号７０に示す番号が与えられる。位相検出器
７はレジスタ７４を有しそれは最左“１”検出器２３の
出力及び１ビットカウンタ２６の出力をラッチし、一つ
おきのシステムクロックサイクル毎に最終対フレーム内
に存在する場合のエッジ位置を表す６ビット値を与え
る。レジスタ７４はエッジが見つかっている時を示す最
左“１”検出器２３の出力７６とシステムクロック６を
結合するＡＮＤゲート７５の出力に応答してラッチす
る。６ビット値は、最下位５ビットとして、エッジによ
り生じる最左“１”検出器２３の５ビット出力を含み、
最上位ビットとして、それが生じるフレームに対する１
ビットカウンタ２６の値を含んでいる。エッジが無けれ
ば、最終フレーム対に与えられた値が再使用される。６
ビット値は端子４に受信されるデータ信号の波形とアナ
ログ遅延同期ループ２が発生するクロック信号間の位相
差を表す。

【００５５】再び図１を参照して、第１のデジタルフィ
ルター８は位相検出器７から与えられる一連の６ビット
値を取り込んで低域濾波する。第１のデジタルフィルタ
ー８の部品は時分割ベースで第２のフィルター１３の部
品と共有されるため、両フィルターについては後で図１
０ｂを参照して一緒に詳細説明を行う。

【００５６】図７にフレームセレクター２４の詳細を示
す。フレームセレクター２４は入力として第１のデジタ
ルフィルター８から濾波された６ビットエッジ位置値を
取り込む。これらの６ビット値は図７に示す導体Ａを介
して位相検出器へ入力される。各フレーム対の最初のフ
レームが安定化データレジスタ５で入手できる場合には
導体Ａを介して新しい６ビット値を入手することがで
き、その時レジスタ３１へラッチされてフレーム対の第
１のフレームだけでなく第２のフレームも入手できる場
合にそれが入手できるようにされる。レジスタ３１に記
憶される値はＡ’とされる。

【００５７】大概の場合、フレームセレクター２４は次
のように作動する。６ビット値Ａ’の最下位５ビットが
マルチプレクサー３２を介してマルチプレクサー９のセ
レクト入力へ送られる。これらの５ビットによりフレー
ム内の選定サンプルの位置が決定される。マルチプレク
サー９から発生されるサンプルはマルチプレクサーとエ
ラスチックバッファー１０間に直列接続されたラッチ８
０によりラッチされ、それはマルチプレクサーの伝搬遅
延のため望ましいことが判っており、さもなくばシステ
ムクロックにより定義される時間にエラスチックバッフ
ァーへラッチングするのに利用できないサンプルとな
る。フレーム対の選定サンプルが生じるフレームは、フ
レームに交互に番号付する、１ビットカウンタ２６の値
がＡ’の最上位ビットに等しくない場合にパルスを発生
するＸＯＲゲート３３により決定される。ＸＯＲゲート
３３によりフレーム対の中のエッジ位置値により示され
るフレームとは別のフレームに選定サンプルが生じるこ
とが保証され図５を参照して説明した選定方法が実施さ
れる。パルスはＯＲゲート３６及びＡＮＤゲート３７を
介して“データバリッド”ラッチ３９へ伝搬する。“デ
ータバリッド”ラッチはエラスチックバッファー１０へ
入力クロックを与えラッチ８０において利用可能である
場合に選定サンプルをラッチさせる。

【００５８】濾波されたエッジ位置値が使用されるのは
サンプルをできるだけ早く選定するのが望ましいためで
ある。位相検出器７により一対のフレームに対して計算
されたエッジ位置値を使用してそのフレーム対からのサ
ンプルを選定する場合には、エッジ位置値が計算される
までフレーム対を記憶する必要がある。

【００５９】フレームセレクター２４はサンプル選定に
おいて時折発生することがある２つのエラーに対処す
る。図８にこれらのエラーを示す。一連の“０“を表す
データ波形２７が図示されている。図面の下側の符号７
１には一連のフレーム対が示されている。各フレームの
左頂部にはそのフレームに対する１ビットカウンタ２６
の値が示されている。各フレーム対の下側にはそのフレ
ーム対に対するサンプルを選定するのに使用される６ビ
ット値Ａの最上位２ビットが指示されている。図におい
て、これらの６ビット値に対応する位置にはＡのマーク
が付されている。前記したフレームセレクターの動作に
よりＳマークを付したサンプルが選定される。

【００６０】図８の最初の２つのフレーム対間で起こる
ようにエッジ位置値の最上位２ビットが“１０”から
“０１”へ変化する時に最初のタイプのエラーが発生す
る。これが発生すると記号の半部２８はサンプルされな
いままとされる。

【００６１】図８の第３及び第４のフレーム対間で起こ
るようにエッジ位置値の最上位２ビットが“０１”から
“１０”へ変化する時に第２ののタイプのエラーが発生
する。これが発生すると記号の半部２９が２度サンプル
される。

【００６２】最初のタイプのエラーは特別のサンプルを
強制的に選定することにより回避される。この特別のサ
ンプルはエッジ位置値の最上位２ビットが“０１”であ
るフレーム対の最初のフレームの最初の位置“００００
０”である。特別のサンプルは図８に符号３０で指示さ
れている。第２のタイプのエラーは２つのサンプルの第
２のサンプルの選定を抑制することにより回避される。

【００６３】フレームセレクター２４はこれらの修正を
次のように実施する。一対のフレームの終わりに向かっ
て次の対に対する値Ａが利用可能になる。その時記憶さ
れた値Ａ’の最上位２ビットが“０１”であるかまた新
しい値Ａのこれらの２ビットが“０１”であるかを調べ
る比較器３４（図７参照）により最初のエラーが捜され
る。そうであれば比較器から正のパルスが発生される。
その結果マルチプレクサー３２からレジスター３５の内
容“０００００”がマルチプレクサー９のセレクト入力
へ与えられる。比較器からの正のパルスはＯＲゲート３
６及びＡＮＤゲート３７を介して“データバリッド”ラ
ッチ３９へも伝搬され、図８の符号３０に示すように、
それによりエラスチックバッファー１０は次の対の最初
のフレームに存在する最初のサンプルを安定化サンプル
レジスタからラッチする。

【００６４】通常ハイ出力を有する比較器３８（図７参
照）は記憶された値Ａ’の最上位２ビットが“０１”で
あるかまた新しい値Ａのこれらの２ビットが“１０”で
あるかを調べる。そうであればＡＮＤゲート３７に対し
て負のパルスが発生される。それによりＸＯＲゲート３
３から発生されるパルスはエラスチックバッファー１０
へ伝搬することを停止され次のフレーム対の最初のフレ
ームのサンプルを選定することが防止される。このよう
に抑制されたサンプルは図８に符号５４で指示されてい
る。

【００６５】再び図１を参照して、第１のデジタルフィ
ルター８により形成され低域濾波された６ビットエッジ
位置値は第２のデジタルフィルター１３により再び低域
濾波される。第２のデジタルフィルターの遮断周波数は
第１のそれよりも低い。第１のデジタルフィルターと同
様に、第２のデジタルフィルターは各フレーム対に対し
て一つのエッジ位置を与える。各サンプルは発生される
とラッチされマルチプレクサー１２のセレクト入力へ加
えられる。それに応答してマルチプレクサー１２は３２
の６４ＭＨｚクロック信号の一つを伝搬させる。第２の
デジタルフィルター１３により発生され、システムクロ
ックと端子４に存在するデータ信号間の位相差を表す、
一連のエッジ位置値は強力に濾波されしたがってゆっく
り変動する。したがって、マルチプレクサーから発生さ
れる信号は位相がゆるやかに変動する６４ＭＨｚクロッ
ク信号となる。選定されたサンプルは３２ｘ１０⁶ ／秒
の速度でエラスチックバッファーへ入力されるため、マ
ルチプレクサー１２から発生される６４ＭＨｚクロック
信号は２分割カウンタ５５により２分割された後でエラ
スチックバッファーの出力クロックとして加えられる。
エラスチックバッファーのデータ出力に生じる波形はジ
ッターを著しく低減して改善され記号が作り変えられて
いる点を除けば端子４に存在する波形である。したがっ
て、この波形はトークンリングネットワーク等に必要な
再送信に適したものとなる。

【００６６】エラスチックバッファーから出力されるサ
ンプルをデジタル処理して端子４に受信される波形の差
分マンチェスター符号化記号で表されるデータを回復す
ることができる。出力サンプルを発生するためにエラス
チックバッファー１０へ加えられるクロック信号はこれ
らのサンプルと同期化され後の処理に使用される回路を
起動するのに使用することができる。

【００６７】２つの周知のデジタルフィルター回路のブ
ロック図を図９ａ及び図９ｂに示す。これらの回路が濾
波しようとする信号は２つの信号間のゆるやかに変化す
る位相差を表すデジタル信号である。そのためこのよう
なフィルター回路はしばしばデジタル位相同期ループト
呼ばれる。図１の回路の位相検出器７から発生されるエ
ッジ位置値によりこのような信号が形成され、図９ａ及
び図９ｂの回路を主として図１の回路の第１及び第２の
デジタルフィルター８，１３として使用することができ
る。もちろん、それらは他の無関係な回路に使用するこ
ともできる。

【００６８】図９ａにより簡単な回路を示す。この回路
は第１のレジスタ４０、減算器４１、スケーラ４２及び
加算器４３を具備している。減算器４１は第１のレジス
タ４０に保持された値を入力４５に存在する位相サンプ
ルから減じる。その結果に通常１以下である係数ｋが乗
じられる。次に加算器４３によりスケーリングの結果が
第１のレジスタ４０の値へ加えられる。第１のレジスタ
４０はクロックされ加算結果が第１のレジスタに戻され
て記憶される。回路の濾波された出力サンプルはこのレ
ジスタ４０で発生するものである。

【００６９】パイプラインレジスタ５７と呼ばれる付加
クロックドレジスタがマルチプレクサー４２と加算器４
３間に接続されている点を除けば図９ａと同様な回路を
図９ｂに示す。減算器４１、スケーラ４２、及び加算器
４３の伝搬遅延により第１のレジスタ４０がラッチする
時に加算器４３の出力が準備完了していない図９ａの回
路よりも速い速度でこの付加レジスタは回路をクロック
することができる。しかしながら、パイプラインレジス
タ５７により回路の伝達関数は特別な極を有するように
なり回路はある条件の元で発信するようになる。

【００７０】図１０ａに本発明によるデジタルフィルタ
ー回路を示す。この回路は第１のクロックドレジスタ５
９に保持された値を端子６４の回路へ入力されるサンプ
ルから減じるように接続された減算器５８、減算器５８
の出力に係数ｋを乗じらるように接続されたスケーラ６
０、スケーラ６０の出力をラッチするように接続された
第２のクロックドレジスタ６１、及び第２のクロックド
レジスタ６１の値を第３のクロックドレジスタ６３の値
へ加えるように接続された加算器６２を具備している。
第３のクロックドレジスタ６３は第１のレジスタ５９に
保持された値をラッチするように接続されている。第１
のレジスタ５９は加算器６２の出力をラッチするように
接続されている。

【００７１】回路の出力は第１のレジスタ５９に保持さ
れた一連の値である。各レジスタに保持される値は２の
補数表現であり、加算器６２、減算器５８及びスケーラ
６０が相応に値を処理する。通常は１以下である係数ｋ
により回路の低域濾波特性の遮断周波数が決定される。
ｋの値が小さいと遮断周波数が低くなり初期状態の後の
入力信号への同期が遅くなるかもしくは入力信号が急速
に変化し、ｋの値が大きいと遮断周波数が高くなるが入
力信号への同期が速くなる。スケーラ６０による乗算は
減算器５８出力のビットの位を下げてから第２のレジス
タ６１へ加えることにより達成される。それは減算器の
上位出力を第２のレジスタ６１の下位入力に接続して達
成される。符号ビット、すなわち最上位ビット、を表す
出力は第２のレジスタの最上位ｎ＋１入力に接続されて
おり、ｎは減算器出力の位を下げるビット数である。も
ちろん、２の整数冪の逆数ではない係数ｋにはより複雑
なスケーリング技術が必要である。

【００７２】第２のレジスタ６１は減算器５８とスケー
ラ６０との間に配置することもでき、それにより回路か
ら生じる結果が影響を受けることはない。

【００７３】第３のレジスタ６３を含むことにより図９
ｂの回路において伝達関数から特別な極が除去される。
また、回路が作動する時間ステップに番号付する場合、
第１のレジスタの偶数番号値は回路への前の偶数番号値
のみによって決まるような特性となる。同様に、奇数番
号値は前の奇数番号入力サンプルのみによって決まる。
この特性は図１０ｂの回路で利用される。

【００７４】図１０ｂのデジタルフィルター回路は図１
０ａの回路に類似している。しかしながら、回路の入力
６４におけるサンプルもしくは第３のレジスタ６３の値
を減算器５８の正の入力として選定するマルチプレクサ
ー６５が接続されている。マルチプレクサーは使用時に
入力６４からのサンプル及び第３のレジスタ６３からの
サンプルを交互に選定するように構成されている。その
結果、実際上、動作時に時分割方式で部品を共有する２
つのデジタルフィルター回路構造が得られる。２つのフ
ィルターの出力信号サンプルは第１のレジスタ５９に交
互に生じる。これらの信号の一方は回路の信号入力を濾
波したものであり、他方は２回濾波された信号である。

【００７５】スケーラ６０が回路を作動させるクロック
信号に応答して２つの異なる係数の一方により一方のサ
ンプルセットをスケーリングし他方の係数により他方の
セットをスケーリングする場合には２つのフィルターに
異なる係数ｋを与えることができる。

【００７６】図１の回路で使用する２つのデジタルフィ
ルター８、１３を提供するのに使用されるのは図１０ｂ
の回路である。この回路は係数ｋが第１のデジタルフィ
ルター８に対しては１／４に等しく第２のデジタルフィ
ルター１３に対しては１／１６に等しくなるように構成
されている。その結果、第１のデジタルフィルター８は
位相検出器７から出力される値を迅速に追跡してサンプ
ル選定にエラーを生じる大きなジッターの危険性が低減
され、かつ低域特性における遮断周波数の低い第２のデ
ジタルフィルター１３が得られエラスティックバッファ
ー１０から出力される再構成されたデータ波形のジッタ
ーは非常に低くなる。

【００７７】図１の回路で使用されるフィルター回路は
１０ビットレジスタを有し、６ビットは位相検出器７が
出力する６ビット値と位が同じであり４ビットは小数ビ
ットである。スケーラ６０により値がスケーリングされ
る時に小数ビットにより精度が保たれるよう保証され
る。回路はシステムクロック信号６により６４ＭＨｚの
速度でクロックされ各サンプルフレーム対に対して第１
のデジタルフィルター８の一つの出力値を与える。以上
の説明に関して更に以下の項を開示する。

【００７８】（１）．一連の値を表す入力デジタルデー
タ信号の受信方法であって、該方法は、各値の期間中に
データ信号波形のサンプルを複数回採取し、受信される
複数個のサンプルをメモリ内の一連のアドレス位置へ公
知の順序で記憶し、入力データ信号と基準信号間の位相
差を表すデジタル信号を引き出し、デジタル位相信号を
復号しデジタル位相信号が示すメモリのアドレス位置へ
アクセスして入力データ信号波形のエッジから遠いサン
プルを選定する、ことからなる入力デジタルデータ信号
の受信方法。

【００７９】（２）．第１項記載の方法であって、デジ
タル位相信号がデータ信号のサンプルから引き出され
る、入力デジタルデータ信号の受信方法。

【００８０】（３）．第２項記載の方法であって、デジ
タル位相信号が記憶されたサンプルから引き出される、
入力デジタルデータ信号の受信方法。

【００８１】（４）．第１項から第３項までのいずれか
一項記載の方法であって、デジタル位相信号は濾波され
た後でサンプルの選定に使用される、入力デジタルデー
タ信号の受信方法。

【００８２】（５）．第１項から第４項までのいずれか
一項記載の方法であって、サンプルは複数のサンプリン
グ手段により採取され、複数のサンプリング手段が逐次
作動される、入力デジタルデータ信号の受信方法。

【００８３】（６）．第１項から第５項までのいずれか
一項記載の方法であって、デジタル位相信号はエッジを
表すデータ信号の記憶されたサンプルの位置を検出し復
号することにより引き出される、入力デジタルデータ信
号の受信方法。

【００８４】（７）．第６項記載の方法であって、エッ
ジ位置の検出は記憶されたサンプル対を結合してその対
のサンプルが同じであるか否かによって決まる結果を結
合された各対に対して与えることからなる、入力デジタ
ルデータ信号の受信方法。

【００８５】（８）．第７項記載の方法であって、記憶
されたサンプルはパラレルセットとして利用することが
でき、エッジ位置の検出は異なるサンプルを有するセッ
トの対の一方を選定することからなる、入力デジタルデ
ータ信号の受信方法。

【００８６】（９）．第７項もしくは第８項記載の方法
であって、記憶されたサンプルはパラレルセットとして
利用することができ、エッジ位置の符号化された値は検
出されたエッジが生じるサンプルのセットの表示も含ん
でいる、入力デジタルデータ信号の受信方法。

【００８７】（１０）．第９項記載の方法であって、セ
ットは対として分類されかつ表示により対のいずれに検
出されたエッジ位置があるかが示される、入力デジタル
データ信号の受信方法。

【００８８】（１１）．第１０項記載の方法であって、
表示を使用してサンプルの２つの連続セットの中のエッ
ジが生じない方のセットの同じ位置においてサンプルが
選定される、入力デジタルデータ信号の受信方法。

【００８９】（１２）．第８項から第１１項までのいず
れか一項記載の方法であって、１セットのパラレルサン
プルには前のセットのサンプルが一つ以上含まれる、入
力デジタルデータ信号の受信方法。

【００９０】（１３）．第１項から第１２項までのいず
れか一項記載の方法であって、該方法は更に、選定サン
プルを先入れ先出しメモリへ記憶し、周波数が同じで位
相の異なる複数個のクロック信号を与え、時々デジタル
位相信号もしくは同様な方法で引き出される別のデジタ
ル位相信号に応答して複数個のクロック信号の一つを選
定し、選定されたクロック信号によって決まる時間に先
入れ先出しメモリから各選定サンプルを読み出す、こと
からなる、入力デジタルデータ信号の受信方法。

【００９１】（１４）．第１３項記載の方法であって、
位相信号は濾波された後でサンプルの選定に使用され再
度濾波された後でクロック信号の選定に使用される、入
力デジタルデータ信号の受信方法。

【００９２】（１５）．第１４項記載の方法であって、
同じ回路を時分割ベースで使用して２つの濾波動作が実
施される、入力デジタルデータ信号の受信方法。

【００９３】（１６）．一連の値を表す入力デジタルデ
ータ信号の受信装置であって、該装置は、各値の期間中
にデータ信号波形のサンプルを複数回採取する手段と、
受信される複数個のサンプルを一連のアドレス位置へ公
知の順序で記憶する第１のメモリと、入力データ信号と
基準信号間の位相差を表すデジタル信号を引き出す位相
検出器と、デジタル位相信号を復号し復号されたデジタ
ル位相信号が示すメモリのアドレス位置へアクセスして
入力データ信号波形のエッジから遠いサンプルを選定す
る手段と、を具備する、入力デジタルデータ信号の受信
装置。

【００９４】（１７）．第１６項記載の装置であって、
該装置はデジタル位相信号を濾波した後でサンプル選定
に使用するように接続されたデジタルフィルターを具備
する、入力デジタルデータ信号の受信装置。

【００９５】（１８）．第１６項から第１７項までに記
載された装置であって、サンプリング手段は複数のサン
プリング回路を具備し、複数のサンプリング回路は逐次
作動して各々が入力デジタルデータ信号の波形をサンプ
ルするように接続されている、入力デジタルデータ信号
の受信装置。

【００９６】（１９）．第１６項から第１８項までのい
ずれか一項記載の装置であって、位相検出器はエッジを
表すメモリ内のサンプルの位置を検出し復号する手段を
具備する、入力デジタルデータ信号の受信装置。

【００９７】（２０）．第１９項記載の装置であって、
エッジ位置検出手段は各々がメモリ内の一対のサンプル
を結合してその対のサンプルが同じであるか否かによっ
て決まる結果を与える複数の結合手段を具備する、入力
デジタルデータ信号の受信装置。

【００９８】（２１）．第２０項記載の装置であって、
位相検出器は結合手段の出力に応答して一つの結合手段
の位置をその対のサンプル間の差を示すデジタル位相信
号として符号化する符号化手段を具備する、入力デジタ
ルデータ信号の受信装置。

【００９９】（２２）．第２１項記載の装置であって、
符号化手段はカウンタに応答して位相検出器がエッジを
検出する時にカウンタの値をデジタル位相信号へ符号化
する、入力デジタルデータ信号の受信装置。

【０１００】（２３）．第２２項記載の装置であって、
デジタル位相信号を復号して選定サンプルをアクセスす
る手段はカウンタの符号化された値に応答して選定サン
プルを含む場合にメモリを読み出すセレクターを具備す
る、入力デジタルデータ信号の受信装置。

【０１０１】（２４）．第１６項から第２３項までのい
ずれか一項記載の装置であって、メモリは別の位置に既
に存在するサンプルをラッチする位置を有する、入力デ
ジタルデータ信号の受信装置。

【０１０２】（２５）．第１６項から第２５項までのい
ずれか一項記載の装置であって、更に、第１のメモリか
らの選定サンプルをラッチするように接続された先入れ
先出しメモリと、周波数が同じで位相の異なる複数のク
ロック信号を供給する手段と、デジタル位相信号もしく
は同様な方法で引き出される別のデジタル位相信号に応
答して複数のクロック信号の中の選定された一つの信号
を送信するマルチプレクサと、送信されるクロック信号
に応答して選定サンプルを読み出す先入れ先出しメモリ
と、を具備する、入力デジタルデータ信号の受信装置。

【０１０３】（２６）．第２５項記載の装置であって、
マルチプレクサへ加えられる位相信号を濾波するように
接続されたデジタルフィルターを具備する、入力デジタ
ルデータ信号の受信装置。

【０１０４】（２７）．第２５項もしくは第２６項記載
の装置であって、送信されたクロック信号を分割した後
で先入れ先出しメモリへ加えるように接続されたクロッ
ク分割カウンタを具備する、入力デジタルデータ信号の
受信装置。

【０１０５】（２８）．第２５項から第２７項までのい
ずれか一項記載の装置であって、複数のクロック信号を
供給する手段は主発信器及び同期化されたループとして
接続された複数の遅延段を含むアナログ遅延同期ループ
を具備する、入力デジタルデータ信号の受信装置。

【０１０６】（２９）．第１６項から第２８項までのい
ずれか一項記載の装置であって、デジタル位相信号を復
号して選定サンプルへアクセスする手段はデジタル位相
信号に応答して第１のメモリの選定アドレスの値を送信
するマルチプレクサを具備する、入力デジタルデータ信
号の受信装置。

【０１０７】（３０）．デジタルフィルター回路であっ
て、該回路は、デジタル信号サンプル用の第１の入力
と、直列接続された減算器、加算器及び第１のクロック
ドレジスタであって、回路の第１の入力が減算器の被減
数入力に接続され第１のクロックドレジスタの出力が減
算器の減数入力に接続されている前記減算器、加算器及
び第１のクロックドレジスタと、減算器の出力と加算器
の第１の入力間の位置に直列接続されて減算器からの差
もしくはそれに比例する値を記憶する第２のクロックド
レジスタと、第１のクロックドレジスタの値をラッチし
て加算器へ第２の入力として供給するように接続された
第３のクロックドレジスタと、を具備し、第１及び第３
のレジスタから濾波された出力が取り出される、デジタ
ルフィルター回路。

【０１０８】（３１）．第３０項記載のデジタルフィル
ター回路であって、該回路は減算器の出力と加算器の第
１入力との間に直列接続されたスケーラを具備する、デ
ジタルフィルター回路。

【０１０９】（３２）．第３１項記載のデジタルフィル
ター回路であって、スケーラはその入力のデジットを下
位位置へ移すことにより作動する、デジタルフィルター
回路。

【０１１０】（３３）．第３０項から第３２項までのい
ずれか一項記載のデジタルフィルター回路であって、該
回路はデジタル信号サンプル用の第２の入力を有し、第
１の回路入力からのサンプル及び第２の回路入力からの
サンプルを交互に減算器へ与えるようにマルチプレクサ
が接続されている、デジタルフィルター回路。

【０１１１】（３４）．第３３項記載のデジタルフィル
ター回路であって、第２の回路入力が第２のクロックド
レジスタの出力に接続されて、回路の部品を時分割方式
で共有する、２つの直列デジタルフィルター回路を形成
する、デジタルフィルター回路。

【０１１２】（３５）．第３４項記載のデジタルフィル
ター回路であって、該回路は減算器の出力と加算器の入
力との間に直列接続されたスケーラを具備し、スケーラ
の乗率は異なるフィルター特性を提供する第１及び第２
の値間で交互に切り替えできる、デジタルフィルター回
路。

【０１１３】（３６）．第１項から第１５項までのいず
れか一項記載の方法を実施する回路もしくは第１６項か
ら第２９項までのいずれか一項記載の装置に使用される
第３０項から第３５項までのいずれか一項記載の回路。

【０１１４】（３７）．通信チャネル上のデータを受信
するのに使用される第１項から第１５項までのいずれか
一項記載の方法。

【０１１５】（３８）．通信チャネルがコンピュータネ
ットワークの通信チャネルである第３７項記載の方法。

【０１１６】（３９）．波形をサンプリングし、その間
隔の半分の長さに等しいフレームへサンプルを分割し、
各フレーム対の検出されたエッジ位置から引き出される
値により示されるフレームではない他方のフレームの同
じ位置におけるサンプルを各フレーム対から選定するこ
とにより、波形間隔の終端位置で生じることがあるエッ
ジを有するデジタルデータ信号の波形の各間隔から一般
的にサンプルを選定する方法を実施する回路であって、
該回路は間隔からサンプルを選定しないエラーを修正す
る手段と、現在のフレーム対の値がその対の第１のフレ
ームの後半の位置を示し前のフレーム対の値がその対の
第２のフレームの前半の位置を示すかどうかを表示する
手段と、その表示に応答して現在の対の第１のフレーム
の先端におけるサンプルを選定するようにする手段と、
を具備する回路。

【０１１７】（４０）．波形をサンプリングし、その間
隔の半分の長さに等しいフレームへサンプルを分割し、
各フレーム対の検出されたエッジ位置から引き出される
値により示されるフレームではない他方のフレームの同
じ位置におけるサンプルを各フレーム対から選定するこ
とにより、波形間隔の終端位置で生じることがあるエッ
ジを有するデジタルデータ信号の波形の各間隔から一般
的にサンプルを選定する方法を実施する回路であって、
該回路は間隔から２つのサンプルを選定するエラーを修
正する手段と、現在のフレーム対の値がその対の第２の
フレームの前半の位置を示し前のフレーム対の値がその
対の第１のフレームの後半の位置を示すかどうかを表示
する手段と、その表示に応答して現在の対の第１のフレ
ームの先端におけるサンプルの選定を防止するようにす
る手段と、を具備する回路。

【０１１８】（４１）．第１６項から第２９項までのい
ずれか一項記載の装置であって、第３９項記載の回路及
び／もしくは第４０項記載の回路を具備する装置。

【０１１９】（４２）．一つ以上の添付図に示しかつそ
れを参照として実質的にここで説明したデジタルデータ
信号受信装置。

【０１２０】（４３）．一つ以上の添付図に示しかつそ
れを参照として実質的にここで説明したデジタルデータ
信号受信方法。

【０１２１】（４４）．図１０ａもしくは図１０ｂに示
しかつそれを参照として実質的にここで説明したデジタ
ルフィルター。

【図面の簡単な説明】

【図１】データ信号受信回路のブロック図。

【図２】差分マンチェスター符号化方式を示す図。

【図３】アナログ遅延同期ループを示す図。

【図４】オーバーサンプラー、安定化サンプルレジスタ
及びその配線を示す図。

【図５】安定化データレジスタ内のサンプルのフレーム
とデータ信号との関係を示す図。

【図６】位相検出器回路の一部及び安定化サンプルレジ
スタとの接続を示す図。

【図７】フレームセレクターのブロック図。

【図８】サンプル選定エラーを示す図。

【図９】２つの周知のデジタルフィルター回路のブロッ
ク図。

【図１０】本発明による２つのデジタルフィルター回路
のブロック図。

【符号の説明】

１ 発信器 ２ アナログ遅延同期ループ ３ オーバーサンプラー ５ 安定化サンプルレジスタ ７ 位相検出器 ８ 第１のデジタルフィルター ９ マルチプレクサ １０ エラステックバッファー １２ マルチプレクサ １３ 第２のデジタルフィルター １５ サンプリングラッチ １６ バッファーラッチ ２１ ＸＯＲゲート ２２ ラッチ ２３ 最左“１”検出器 ２４ フレームセレクター ２６ １ビットカウンタ ３１ レジスタ ３２ マルチプレクサ ３３ ＸＯＲゲート ３４ 比較器 ３５ レジスタ ３６ ＯＲゲート ３７ ＡＮＤゲート ３９ “データバリッド”ラッチ ４０ レジスタ ４１ 減算器 ４２ スケーラ ４３ 加算器 ５０ 第１のラッチセツト ５１ 第２のラッチセット ５２ ラッチ ５５ ２分割カウンタ ５７ パイプラインレジスタ ５８ 減算器 ５９ クロックドレジスタ ６０ スケーラ ６１ クロックドレジスタ ６２ 加算器 ６３ クロックドレジスタ ６５ マルチプレクサ ７４ レジスタ ７５ ＡＮＤゲート ８０ ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイソン ビー．イー．ジュリアン イギリス国ベッドフォードシャー，ベッ ドフォード，ザクレスセント 14，クレ スセント コート，フラット ４ (56)参考文献 特開 平３−113928（ＪＰ，Ａ) 特開 平１−238221（ＪＰ，Ａ) 特開 平６−46044（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H03L 7/00 H04L 25/40

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 一連の値を表す入力デジタルデータ信号
   の受信方法であって、 各値の期間中にデータ信号波形のサンプルを複数回採取
   し、 受信される複数個のサンプルをメモリ内の一連のアドレ
   ス位置へ公知の順序で記憶し、エッジを表わす前記データ信号の記憶されたサンプルの
   位置を検出し符号化することによって、 入力データ信号
   と基準信号間の位相差を表すデジタル信号を引き出し、
   エッジの位置の検出は、対となるサンプルの結合によっ
   て行い、対となる前記サンプルが同一か異なるかによっ
   てそれぞれの結合対の結果を発生し、 デジタル位相信号を復号しデジタル位相信号が示すメモ
   リのアドレス位置へアクセスして入力データ信号波形の
   エッジから遠いサンプルを選定することからなり、 前記記憶されたサンプルは、パラレルセットとして利用
   可能となり、エッジの位置の検出は、異なるサンプルを
   有するセットの対のひとつを選択することである前記 入
   力デジタルデータ信号の受信方法。
2. 【請求項２】 一連の値を表す入力デジタルデータ信号
   の受信装置であって、 各値の期間中にデータ信号波形のサンプルを複数回採取
   する回路と、 受信される複数個のサンプルを一連のアドレス位置へ公
   知の順序で記憶する第１のメモリと、 入力データ信号と基準信号間の位相差を表すデジタル信
   号を引き出す位相検出器と、 デジタル位相信号を復号し復号されたデジタル位相信号
   が示すメモリのアドレス位置へアクセスして入力データ
   信号波形のエッジから遠いサンプルを選定する回路とを
   有し、前記位相検出器は、エッジを表わすメモリにおいて前記
   サンプルの位置を検出し符号化する回路を有し、 エッジの位置を検出する回路は、前記メモリにおいて前
   記サンプルの対をそれ ぞれ結合する結合回路を有し、対
   となる前記サンプルが同一か異なるかに依存する結果を
   発生し、 前記位相検出器は、前記結合回路の出力に応答して、対
   となる前記サンプル間の相違を示す前記結合回路のうち
   の１個の位置をデジタル位相信号として符号化する符号
   化回路を更に有する前記 入力デジタルデータ信号の受信
   装置。