JP3521487B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、例えばビデオカメラ
等に用いられて好適な信号処理装置に関する。 【０００２】 【従来の技術】ビデオカメラには、映像系としてガンマ
補正回路、音声系としてビット変換回路等の信号処理装
置が用いられている。入力信号がガンマ補正回路でガン
マ補正されることにより、被写体の階調を正しく再生出
力することができる。また、ビット変換回路で入力デー
タを圧縮することにより後述するＲＯＭを小型化でき
る。図１１は、ＲＯＭで構成される信号処理装置の一例
を示す回路図である。入力データとして、ｍビットのア
ドレスが入力されると、ＲＯＭ５１からは、そのアドレ
スに対応するｎビットのデータが出力されるようになっ
ている。この回路の入出力特性は、図１２に示されるよ
うに非線形である。なお、Ｘ軸をアドレス、Ｙ軸をデー
タとする。 【０００３】 【発明が解決しようとする課題】図１１に示されるよう
な装置において、上述の入力データ及び出力データは量
子化されている。ガンマ補正等の非線形演算処理の精度
を向上させたい場合には、入力データのアドレス及び出
力データの語長を長くすれば良い。ところで、このよう
な信号処理装置の大きさと出力データのデータ語長との
関係に着目すると、これらは比例関係にある。即ち、出
力データを１ビット増やす場合には、ＲＯＭの大きさを
１ビット分だけ増やせば良いことになる。 【０００４】一方、信号処理装置の大きさと入力アドレ
スとの関係は、２^m 乗のように指数的に比例する。即
ち、入力アドレスを１ビット増やすことにより、ＲＯＭ
の大きさが２倍になってしまう。精度を向上させるため
に、アドレスの語長を増やすと、ＲＯＭの大きさが無視
できなくなり、信号処理装置の小型化の妨げになってし
まう。これと共に、製造コストの増加につながってしま
う。 【０００５】図１３は、５ビットの入力アドレスを圧縮
してビット数が４ビットである出力データを得るための
テーブルであり、入力アドレス（５ビット）とＲＯＭに
書き込まれている出力データ（４ビット）との関係を示
す図である。ＲＯＭの大きさは、（アドレス数）×（デ
ータのビット数）に比例する。従って、上述のように、
入力アドレス５ビットを４ビットのデータとして出力す
る場合、３２（アドレス数）×４（出力データのビット
数）＝１２８ビットをＲＯＭに格納しなければならな
い。 【０００６】従って、この発明の目的は、精度を低下さ
せることなく、小型化可能な信号処理装置を提供するこ
とにある。 【０００７】この発明は、所望の特性を実現するための
入力信号データに対する出力信号データが２の巾乗のサ
ンプル毎に取り出され、２の巾乗のサンプル毎の入力信
号データに対する出力信号データの値がベース値として
蓄積されると共に、２の巾乗の各サンプルの間の入力信
号データに対する出力信号データとベース値との差分値
が求められ、差分値の出現順に分類される差分ベクトル
がコード化されて蓄積されるＲＯＭと、コード化された
差分ベクトルをデコードして、デコードされた差分ベク
トルに基づいて、２の巾乗の各サンプル間の入力信号デ
ータに対する出力信号データとベース値との差分値のデ
ータを出力するデコーダ手段と、入力信号の下位ビット
に基づいて生成された制御信号により、デコード手段か
ら出力される差分値のデータの中から、入力信号の下位
ビットに対応する差分値のデータを選択する切り換え手
段と、ＲＯＭから出力されるベース値と、切り換え手段
により選択された差分値のデータとを加算する加算手段
とからなる信号処理装置である。 【０００８】 【作用】５ビットの入力アドレスの上位３ビットがＲＯ
Ｍ部１１に供給されると共に、下位２ビットが制御信号
としてスイッチ１４に供給される。ＲＯＭ部１１には、
入力された３ビットのアドレスに対応するデータ（ベー
ス値及びコード）が格納されている。ベース値は、加算
器１３に供給される。一方、コードは、ベクトルデコー
ダ１２ａ〜１２ｃのいずれかに出力される。スイッチ１
４により選択されたデコーダまたは接地の出力が加算器
１３に供給される。加算器１３では、ベース値とデコー
ド値とが加算される。 【０００９】 【実施例】以下、この発明が適用された信号処理装置に
関して図面を参照して説明する。図１は、この発明によ
る信号処理装置が適用されたＦＭ変調記録部のブロック
図である。図１において、端子１には、前段の回路から
のディジタルデータが供給される。このディジタルデー
タは、積分器２に供給されて積分される。積分器２の積
分出力は、入力ディジタルデータとしてＲＯＭ３に供給
される。ＲＯＭ３には、入力ディジタルデータに対応す
る出力ディジタルデータが格納されている。ＲＯＭ３か
ら出力されるディジタルデータは、Ｄ／Ａコンバータ４
でアナログデータに変換された後、磁気ヘッド５を介し
て磁気テープ（図示せず）に記録される。 【００１０】図２は、ＲＯＭ３の詳細なブロック図であ
る。なお、入力アドレスを５ビット、最終的な出力デー
タを４ビットとする。図２において、端子１０を介され
た５ビットの入力アドレスのうち、上位３ビットがＲＯ
Ｍ部１１に供給されると共に、下位２ビットが制御信号
としてスイッチ１４に供給される。ＲＯＭ部１１内に
は、入力アドレス３ビットに対応した出力ディジタルデ
ータ（４ビットのベース値と３ビットのコードとからな
る）が格納されている。ＲＯＭ部１１から出力されるコ
ードは、ベクトルデコーダ１２ａ〜１２ｃに供給され
る。ベクトルデコーダ１２ａ〜１２ｃのそれぞれは、供
給されるコードに対応するベクトル値（２ビット）を出
力するものである。各ベクトルデコーダ１２ａ〜１２ｃ
の出力は、スイッチ１４の対応する固定端子１４ａ、１
４ｂまたは１４ｃに供給される。また、接地用端子とし
て固定端子１４ｄが設けられる。スイッチ１４の可動端
子１４ｅは、これら固定端子の１つを選択し、その端子
から得られたデータを加算器１３に供給する。また、加
算器１３には、ＲＯＭ部１１からベース値が供給され
る。加算器１３では、４ビットのベース値と２ビットの
ベクトル値とが加算され、この加算値（４ビット）が出
力ディジタルデータとしてＤ／Ａ変換器（図示せず）に
供給される。 【００１１】図３は、ＲＯＭ部１１に供給される入力ア
ドレス（３ビット）とＲＯＭ部１１に書き込まれている
出力データ（４ビットのベース値、３ビットのコード）
を示す図である。図３からも分かるように、ＲＯＭ部１
１に書き込まれるべきデータは、（アドレス数）×（デ
ータのビット数）なので、 ８×（４ビット＋３ビット）＝５６ビット となる。このように、アドレスのビット数を減少させて
も、最終的に得られる出力精度の低下を防止することが
できる。なお、ベース値とコードは連結して、「そのア
ドレスに書かれるデータ」とみなすことができるので、
１つのアドレスに対してＲＯＭに書き込まれるデータ
は、（４＋３）ビットとなる。 【００１２】ところで、ＲＯＭ部１１に書き込まれるベ
ース値は、図４に示すように４ビットである。なお、図
４には、入力アドレス、ベース値及び差分ベクトルが示
される。ベース値は、例えば、アドレスを２^m 個毎に間
引く方法で選択される。図４では、ｍ＝２の場合が示さ
れる。ベース値の元となるアドレス（代表アドレス）
は、ベース値及び差分ベクトルで表されている。また、
代表アドレス以外のアドレスは、ベース値との差分ベク
トルのみで表されている。例えば、ベース値が代表アド
レス０００００に基づいている場合、代表アドレス００
０００はベース値００００及び差分ベクトル００で表さ
れる。一方、このベース値による他のアドレス００００
１〜０００１１は、差分ベクトルのみで表される。この
ため、差分ベクトルの種類は限定される。この差分ベク
トルを利用することにより、ＲＯＭ部１１にはコードが
書き込まれる。 【００１３】以下、図４を用いて差分ベクトル及びコー
ドについて説明する。ベース値００００、００１１及び
０１１０に基づく差分ベクトルは、「００、００、０
１、１０」となる。ベース値１０００に基づく差分ベク
トルは、「００、０１、１０、１０」となる。ベース値
１０１１及び１１０１に基づく差分ベクトルは、「０
０、００、０１、０１」となる。ベース値１１１０に基
づく差分ベクトルは、「００、０１、０１、０１」とな
る。ベース値１１１１に基づく差分ベクトルは、「０
０、００、００、００」となる。 【００１４】上述の差分ベクトルを、例えば出現順に分
類すると、 ００ ００ ０１ １０…（１） ００ ０１ １０ １０…（２） ００ ００ ０１ ０１…（３） ００ ０１ ０１ ０１…（４） ００ ００ ００ ００…（５） の５種類となる。５種類の差分ベクトルをコード化する
ために必要なビット数は３ビットである。ここで差分ベ
クトル（１）に０００、（２）に００１、（３）に０１
０、（４）に０１１、（５）に１００のコードを割り当
てる。なお、このコードは、図３に示されるコードと一
致する。このようにして求められたベース値及びコード
をＲＯＭ部１１に書き込むことにより、入力アドレスを
圧縮することができる。なお、各差分ベクトルに対する
コードの割り当ては上述に限定されるものではなく任意
である。 【００１５】以下、ベクトルデコーダ（１２ａ〜１２
ｃ）から出力されるベクトルデータについて図５を参照
して説明する。上述のように、ベクトルデコーダ１２ａ
〜１２ｃのそれぞれには、ＲＯＭ部１１からコードが供
給される。また、スイッチ１４には、入力アドレスの下
位ｎビット（図１では２ビット）が制御信号として供給
される。これにより、スイッチ１４がベクトルデコーダ
のいずれかまたは接地に接続され、ベース値に付加する
べきビットが加算器１３に出力される。このように、コ
ードと制御信号との組み合わせによりベクトルデータが
発生される。例えば、制御信号「０１」及びコード「０
１０」の時のベクトルデータは、「００」となる。この
値がベース値に加算される。なお、制御信号が００の場
合には、出力が必ず０となる。従って、この場合には、
ベクトルデコーダを用意する必要がない。即ち、図２に
示されるスイッチ１４の固定端子１４ｄに相当する。な
お、制御信号のビット数ｎは、ＲＯＭ部１１のアドレス
を減らしたビット分に相当する。図５では、制御信号で
ある２ビットのＬＳＢの値、３ビットのコード及びコー
ドに対応するベクトルデータが規定されている。そし
て、制御信号及びコードに基づいて、ベクトルデータが
出力される。 【００１６】ところで、ハードウェア的には、コードを
入力することにより、ベース値に付加するべきベクトル
データが出力されるＲＯＭまたは論理回路により上述の
説明を実現することができる。上述の説明ではＲＯＭを
用いたが、以下に論理回路で構成する場合について説明
する。 【００１７】制御信号が０１の場合の真理値表が図６に
示される。なお、ここで、制御信号を０１とすると、ベ
クトルデコーダが１２ｃが用いられる。図６の真理値表
を式に変換すると、 Ｙ２＝０ Ｙ１＝Ｘ１ となる。この場合、実質的なゲート数は０となる。ま
た、制御信号が１０の場合の真理値表が図７に示され
る。この場合はベクトルデコーダ１２ｂが用いられる。
図７の真理値表を式に変換すると、 Ｙ２＝Ｘ１×＊Ｘ２ Ｙ１＝Ｘ２＋（＊Ｘ１＋＊Ｘ２＋＊Ｘ３） なお、＊は負論理を表す となる。この式を満足するように、論理回路を構成する
ことにより、ＲＯＭの代用となる。 【００１８】このように、コードに対応するベクトルデ
ータをベクトルデコーダから出力し、ベース値に加算す
ることにより、入力アドレスのビット数を減少させるこ
とができる。 【００１９】以下、アドレス「０１１１０」が入力され
た場合の例を説明する。端子１０に供給されたアドレス
０１１１０のうち、上位３ビット（０１１）がＲＯＭ部
１１に、下位２ビット（１０）がスイッチ１４にそれぞ
れ供給される。上位３ビットに対するＲＯＭ部１１の出
力ビットは、図３を参照するとわかるように、「１００
０００１」である。この７ビットがベース値とコードと
に分けられる。つまり、上位４ビット（１０００）がベ
ース値とされ、下位３ビット（００１）がコードとされ
る。スイッチ１４に供給された制御信号に基づいて、ベ
クトルデコーダ１２ｂが選択されると共に、コードがベ
クトルデコーダ１２ｂに供給される。コード００１に対
応するデコード値は「１０」である（図７参照）。従っ
て、スイッチ１４を介して、ベクトルデータ（１０）が
加算器１３に供給される。加算器１３には、４ビットの
ベース値（１０００）が供給されている。加算器１３で
は、ベース値とコードが加算される（１０００＋１０＝
１０１０）。アドレス０１１１０の出力データは、図１
３に記されているように１０１０である。従って、上述
のように、ベース値とコードとにアドレスを分けて演算
した場合の最終出力データ「１０１０」が正しいことと
なる。 【００２０】図８は、この発明による信号処理装置が８
ｍｍビデオテープレコーダに適用された場合の記録系の
ブロック図である。端子２１から入力されるアナログ信
号は、Ａ／Ｄ変換器２２で１０ビットのディジタルデー
タとされる。このディジタルデータは、１０−８ビット
変換器２３に供給される。１０−８ビット変換器２３に
は、ＲＯＭ２４が接続される。ＲＯＭ２４の出力に基づ
いて、１０−８ビット変換器２３で変換がなされる。１
０−８ビット変換器２３の変換出力は、エラー訂正符号
化器２５に供給される。エラー訂正符号化器２５では、
データに対してインタリーブ等の所定のエラー訂正がか
けられると共に、ＣＲＣＣで誤り検出がなされる。エラ
ー訂正符号化処理後のデータは、変調器２６でＦＭ変調
され、スイッチ２７に出力される。また、スイッチ２７
には、ビデオ信号処理回路２８で所定のビデオ処理がな
されたビデオ信号が供給される。スイッチ２７は、ビデ
オデータとオーディオデータとを所定のクロックタイミ
ングで切り換えてアンプ２９に出力する。アンプ２９を
介されたデータは、ヘッド３０によってテープ（図示せ
ず）に記録される。 【００２１】図９は、ＲＯＭ２４の入出力特性を示す図
である。なお、Ｘ軸に入力データを、Ｙ軸に出力データ
をとる。また、入力データを１０ビット、出力データを
８ビットとする。ＲＯＭ２４にこのような特性を与える
ことにより、入力データの圧縮が可能となる。この入出
力特性は、上述の説明にしたがって形成される。 【００２２】また、ＲＯＭの代わりに演算器を設け、こ
の演算器に対して図１０に示される変換アルゴリズムを
与えて圧縮するようにしてもよい。即ち、図１０に示さ
れるように、「０≦Ｘ＜１６」ビットまでの入力データ
に対し、出力データは比例関係（Ｙ＝Ｘ）となり、その
値は０〜１５となる。なお、Ｘを入力絶対値と、Ｙを出
力絶対値とする。「１６≦Ｘ＜６４」ビットまでの入力
データの時、出力データは（Ｙ＝（Ｘ／２）＋８）で表
される。なお、この時には、１０ビットの入力データが
９ビットの出力データとされ、その値は１６〜３９とな
る。「６４≦Ｘ＜３２０」ビットまでの入力データの
時、出力データは（Ｙ＝（Ｘ／４）＋２４）で表され
る。なお、この時には、１０ビットの入力データが８ビ
ットの出力データとされ、その値は４０〜１０３とな
る。「３２０≦Ｘ＜５１１」ビットまでの入力データの
時、出力データは（Ｙ＝（Ｘ／８）＋６４）で表され
る。なお、この時には、１０ビットの入力データが７ビ
ットの出力データとされ、その値は１０４〜１２７とな
る。 【００２３】なお、上述の実施例では、この発明を変調
部に適用して説明したが、復調部に適用しても同様の効
果が得られる。 【００２４】 【発明の効果】この発明に依れば、ＲＯＭの入力データ
を圧縮することにより、同等の精度を保ったまま、ＲＯ
Ｍを小型化することができる。従って、信号処理装置の
規模を縮小し、製造コストを低く抑えることができる。
また、同じ大きさの回路規模であれば、より精度の高い
信号処理装置を実現することができる。

【図面の簡単な説明】 【図１】この発明による信号処理装置のブロック図であ
る。 【図２】ＲＯＭの詳細なブロック図である。 【図３】ＲＯＭに供給される入力アドレスとＲＯＭに書
き込まれているデータ（４ビットのベース値、３ビット
のコード）との関係を示す図である。 【図４】入力アドレス、ベース値及び差分ベクトルを示
す図である。 【図５】ベクトルデータを規定する図である。 【図６】制御信号が０１の場合の真理値表である。 【図７】制御信号が１０の場合の真理値表である。 【図８】この発明による信号処理装置が８ｍｍビデオテ
ープレコーダに適用された場合の記録系のブロック図で
ある。 【図９】ＲＯＭの入出力特性を示す図である。 【図１０】演算アルゴリズムを示す図である。 【図１１】ＲＯＭで構成される非線形演算回路の一例を
示す回路図である。 【図１２】ＲＯＭの入出力特性を示す図である。 【図１３】入力アドレスと出力データとの関係を示す図
である。 【符号の説明】 ３、２４ ＲＯＭ １１ ＲＯＭ部 １２ａ、１２ｂ、１２ｃ ベクトルデコーダ １３ 加算器 ２３ １０−８ビット変換器

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 所望の特性を実現するための入力信号デ
   ータに対する出力信号データが２の巾乗のサンプル毎に
   取り出され、上記２の巾乗のサンプル毎の入力信号デー
   タに対する出力信号データの値がベース値として入力信
   号の上位アドレスに対応して蓄積されると共に、上記２
   の巾乗の各サンプルの間の入力信号データに対する出力
   信号データと上記ベース値との差分値が求められ、上記
   差分値の出現順に分類される差分ベクトルがコード化さ
   れて蓄積されるＲＯＭと、上記コード化された差分値ベクトルをデコードして、上
   記デコードされた差分ベクトルに基づいて、上記２の巾
   乗の各サンプル間の入力信号データに対する出力信号デ
   ータと上記ベース値との差分値のデータを出力する デコ
   ーダ手段と、入力信号の下位ビットに基づいて生成された制御信号に
   より、上記デコード手段から出力される上記差分値のデ
   ータの中から、上記入力信号の下位ビットに対応する差
   分値のデータを選択する 切り換え手段と、上記ＲＯＭから出力されるベース値と、上記切り換え手
   段により選択された差分値のデータとを加算する加算手
   段と からなる 信号処理装置。