JP3504408B2 - 半導体素子の導電線の形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、さらに詳細には導電線と導電線との間に形成
される絶縁膜としてフッ素のドーピングされたシリコン
酸化膜（Fluorine Doped Oxide：以下、「ＳｉＯＦ」と
称する）を使用する半導体素子の導電線の形成方法に関
する。
法に係り、さらに詳細には導電線と導電線との間に形成
される絶縁膜としてフッ素のドーピングされたシリコン
酸化膜（Fluorine Doped Oxide：以下、「ＳｉＯＦ」と
称する）を使用する半導体素子の導電線の形成方法に関
する。
【０００２】
【従来の技術】半導体素子の集積度が増加するにつれ、
導電線自体の大きさだけでなく導電線と導電線との間隔
も次第に減少している。導電線間の間隔の減少は寄生キ
ャパシタを発生させる主な原因となる。従って、通常的
に使用される絶縁物質の誘電率よりさらに低い誘電率を
有する絶縁物質（以下、低誘電膜と称する）の開発が求
められる。
導電線自体の大きさだけでなく導電線と導電線との間隔
も次第に減少している。導電線間の間隔の減少は寄生キ
ャパシタを発生させる主な原因となる。従って、通常的
に使用される絶縁物質の誘電率よりさらに低い誘電率を
有する絶縁物質（以下、低誘電膜と称する）の開発が求
められる。
【０００３】フッ素のドーピングされたシリコン酸化膜
（以下、「ＳｉＯＦ」と称する）は、導電線間の寄生キ
ャパシタの発生を減らすために開発された絶縁物質中の
一つである。
（以下、「ＳｉＯＦ」と称する）は、導電線間の寄生キ
ャパシタの発生を減らすために開発された絶縁物質中の
一つである。
【０００４】
【発明が解決しようとする課題】図１は従来の一方法に
より形成された導電線およびフッ素のドーピングされた
層間シリコン酸化膜を示した断面図であり、参照符号１
０は半導体基板、１２は第１絶縁層、１４は導電線、そ
して１６はＳｉＯＦ膜を示す。半導体基板１０上に、例
えば二酸化シリコン(SiO2)などの絶縁物質を塗布して第
１絶縁層１２を形成し、その上部に、例えばアルミニウ
ムのような金属物質を蒸着した後、これをパタニングし
て導電線１４を形成する。次いで、結果物の半導体基板
の全面にＳｉＯＦを塗布してＳｉＯＦ膜１６を形成す
る。
より形成された導電線およびフッ素のドーピングされた
層間シリコン酸化膜を示した断面図であり、参照符号１
０は半導体基板、１２は第１絶縁層、１４は導電線、そ
して１６はＳｉＯＦ膜を示す。半導体基板１０上に、例
えば二酸化シリコン(SiO2)などの絶縁物質を塗布して第
１絶縁層１２を形成し、その上部に、例えばアルミニウ
ムのような金属物質を蒸着した後、これをパタニングし
て導電線１４を形成する。次いで、結果物の半導体基板
の全面にＳｉＯＦを塗布してＳｉＯＦ膜１６を形成す
る。
【０００５】図１に示すように、ＳｉＯＦ膜１６を層間
絶縁層として使用した場合、導電線１４は通常の蒸着／
蝕刻方法により形成され、ＳｉＯＦ膜１６は通常の化学
気相蒸着方式などを用いて形成された。前記従来の一方
法により形成された結果物によれば、導電線１４間を絶
縁させる物質としてＳｉＯＦを使用して絶縁特性を向上
させた。しかし、この方法によると、導電線１４の形成
された状態でＳｉＯＦ膜１６を形成するため、導電線１
４と導電層１４との間のＳｉＯＦ膜、すなわち図１に示
すＢ領域におけるフッ素の濃度は、導電線１４の上部の
ＳｉＯＦ膜、すなわち図１に示すＡ領域におけるフッ素
の濃度とは異なる。
絶縁層として使用した場合、導電線１４は通常の蒸着／
蝕刻方法により形成され、ＳｉＯＦ膜１６は通常の化学
気相蒸着方式などを用いて形成された。前記従来の一方
法により形成された結果物によれば、導電線１４間を絶
縁させる物質としてＳｉＯＦを使用して絶縁特性を向上
させた。しかし、この方法によると、導電線１４の形成
された状態でＳｉＯＦ膜１６を形成するため、導電線１
４と導電層１４との間のＳｉＯＦ膜、すなわち図１に示
すＢ領域におけるフッ素の濃度は、導電線１４の上部の
ＳｉＯＦ膜、すなわち図１に示すＡ領域におけるフッ素
の濃度とは異なる。
【０００６】これは、低誘電膜としての効果を有するＳ
ｉＯＦ膜１６の特性を劣化させる主な原因になるので、
前記したような問題を発生させない新たな導電膜の形成
方法が必要となった。従来の他の方法による導電線の形
成方法を図２Ａ〜図３Ｃに示す。これは、ＳｉＯＦ膜１
６を平坦に形成することにより、膜全体にわたってフッ
素が一定に分布されるようにした方法である。
ｉＯＦ膜１６の特性を劣化させる主な原因になるので、
前記したような問題を発生させない新たな導電膜の形成
方法が必要となった。従来の他の方法による導電線の形
成方法を図２Ａ〜図３Ｃに示す。これは、ＳｉＯＦ膜１
６を平坦に形成することにより、膜全体にわたってフッ
素が一定に分布されるようにした方法である。
【０００７】ＳｉＯＦ膜は、平坦な下部構造物上に形成
される時には均一したフッ素の分布特性を有する。従っ
て、従来の他の方法ではＳｉＯＦ膜１６を平坦な下部構
造物上に平坦に塗布した後、導電線２０を形成してい
る。図２Ａに示すように、半導体基板１０上にＳｉＯＦ
膜１６を平坦に形成した後、図２Ｂに示すように、導電
線の形成される領域のＳｉＯＦ膜１６を部分的に取り除
いてトレンチ１を形成し、結果物の半導体基板の全面
に、例えばアルミニウムのような金属物質１８を蒸着す
る。次いで、図３Ｃに示すように、ＳｉＯＦ膜１６の表
面が露出されるまで金属物質１８をエッチバックするこ
とによりトレンチ１にプラグされた形態の導電線２０を
形成する。
される時には均一したフッ素の分布特性を有する。従っ
て、従来の他の方法ではＳｉＯＦ膜１６を平坦な下部構
造物上に平坦に塗布した後、導電線２０を形成してい
る。図２Ａに示すように、半導体基板１０上にＳｉＯＦ
膜１６を平坦に形成した後、図２Ｂに示すように、導電
線の形成される領域のＳｉＯＦ膜１６を部分的に取り除
いてトレンチ１を形成し、結果物の半導体基板の全面
に、例えばアルミニウムのような金属物質１８を蒸着す
る。次いで、図３Ｃに示すように、ＳｉＯＦ膜１６の表
面が露出されるまで金属物質１８をエッチバックするこ
とによりトレンチ１にプラグされた形態の導電線２０を
形成する。
【０００８】この従来の他の方法によれば、まずＳｉＯ
Ｆ膜１６を平坦に形成した後、このＳｉＯＦ膜１６にト
レンチ１を形成し、次いでこのトレンチ１にプラグされ
た形態の導電線２０を形成することにより、フッ素の分
布を均一にするとともにＳｉＯＦ膜１６の特性劣化の問
題を解決することができた。しかし、導電線２０を構成
する物質としてアルミニウムの含まれた物質を使用する
場合、このアルミニウムとＳｉＯＦ膜とが反応して導電
線が腐食されるという問題が生じる。
Ｆ膜１６を平坦に形成した後、このＳｉＯＦ膜１６にト
レンチ１を形成し、次いでこのトレンチ１にプラグされ
た形態の導電線２０を形成することにより、フッ素の分
布を均一にするとともにＳｉＯＦ膜１６の特性劣化の問
題を解決することができた。しかし、導電線２０を構成
する物質としてアルミニウムの含まれた物質を使用する
場合、このアルミニウムとＳｉＯＦ膜とが反応して導電
線が腐食されるという問題が生じる。
【０００９】従って、ＳｉＯＦ膜の特性を劣化させない
上に、腐食されない導電線の形成方法が必要である。本
発明の目的は、低誘電膜と導電線とが反応して腐食が生
じることを防止する半導体素子の導電線の形成方法を提
供することにある。
上に、腐食されない導電線の形成方法が必要である。本
発明の目的は、低誘電膜と導電線とが反応して腐食が生
じることを防止する半導体素子の導電線の形成方法を提
供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めの本発明による導電線の形成方法は、半導体基板上の
下部構造物上にフッ素のドーピングされたシリコン酸化
膜を形成する第１工程と、導電線の形成される領域の前
記シリコン酸化膜を蝕刻してトレンチを形成する第２工
程と、結果物の半導体基板の全面に前記フッ素のドーピ
ングされたシリコン酸化膜と前記導電線との反応を防止
するための絶縁膜を形成する第３工程と、結果物の半導
体基板上に導電物質を蒸着する第４工程と、前記導電物
質をエッチバックして前記トレンチのみに導電物質を残
すことにより前記導電線を形成する第５工程とを含むこ
とを特徴とする。
めの本発明による導電線の形成方法は、半導体基板上の
下部構造物上にフッ素のドーピングされたシリコン酸化
膜を形成する第１工程と、導電線の形成される領域の前
記シリコン酸化膜を蝕刻してトレンチを形成する第２工
程と、結果物の半導体基板の全面に前記フッ素のドーピ
ングされたシリコン酸化膜と前記導電線との反応を防止
するための絶縁膜を形成する第３工程と、結果物の半導
体基板上に導電物質を蒸着する第４工程と、前記導電物
質をエッチバックして前記トレンチのみに導電物質を残
すことにより前記導電線を形成する第５工程とを含むこ
とを特徴とする。
【００１１】前記エッチバックは化学的機械的研磨によ
り、前記絶縁膜またはフッ素のドーピングされたシリコ
ン酸化膜の表面が露出されるまで行われることが好まし
い。前記第３工程と前記第４工程との間に、前記絶縁膜
を異方性蝕刻することで前記トレンチの側壁に前記絶縁
膜からなるスペーサを形成する工程をさらに含むことが
好ましい。
り、前記絶縁膜またはフッ素のドーピングされたシリコ
ン酸化膜の表面が露出されるまで行われることが好まし
い。前記第３工程と前記第４工程との間に、前記絶縁膜
を異方性蝕刻することで前記トレンチの側壁に前記絶縁
膜からなるスペーサを形成する工程をさらに含むことが
好ましい。
【００１２】前記下部構造物は、下部導電線の形成され
ている半導体基板または不純物層の形成されている半導
体基板上に絶縁物質層の形成されている構造物であるこ
とが好ましい。この際、前記第３工程と前記第４工程と
の間に、前記トレンチの下部の前記絶縁物質層を部分的
に蝕刻して前記下部導電線または不純物層を露出させる
工程をさらに含むことが好ましい。
ている半導体基板または不純物層の形成されている半導
体基板上に絶縁物質層の形成されている構造物であるこ
とが好ましい。この際、前記第３工程と前記第４工程と
の間に、前記トレンチの下部の前記絶縁物質層を部分的
に蝕刻して前記下部導電線または不純物層を露出させる
工程をさらに含むことが好ましい。
【００１３】前記導電物質は前記フッ素のドーピングさ
れたシリコン酸化膜と反応して腐食をもたらす物質、即
ちアルミニウムを用いて形成される。前記絶縁膜は二酸
化シリコンまたはボロン−燐がドーピングされたシリコ
ンガラス（Boro-phosphorus Silicate Glass：以下、
「ＢＰＳＧ」という）であることが好ましい。
れたシリコン酸化膜と反応して腐食をもたらす物質、即
ちアルミニウムを用いて形成される。前記絶縁膜は二酸
化シリコンまたはボロン−燐がドーピングされたシリコ
ンガラス（Boro-phosphorus Silicate Glass：以下、
「ＢＰＳＧ」という）であることが好ましい。
【００１４】前記の目的を達成するための、本発明の一
実施例による導電線の形成方法は、下部導電線の形成さ
れている半導体基板または不純物層の形成されている半
導体基板上に絶縁物質層を形成する第１工程と、前記下
部導電線または不純物層を露出させるコンタクトホール
を形成する第２工程と、結果物の半導体基板の全面に第
１導電物質を蒸着する第３工程と、前記第１導電物質を
エッチバックして前記コンタクトホールを埋め込むプラ
グ層を形成する第４工程と、結果物の半導体基板の全表
面にフッ素のドーピングされたシリコン酸化膜を形成す
る第５工程と、前記プラグ層が完全に露出されるように
前記シリコン酸化膜にトレンチを形成する第６工程と、
結果物の半導体基板の全表面に前記シリコン酸化膜と導
電線との反応を防止するための絶縁膜を形成する第７工
程と、前記絶縁膜を異方性蝕刻して前記トレンチの側壁
に前記絶縁膜からなるスペーサを形成する第８工程と、
結果物の半導体基板上に第２導電物質を蒸着する第９工
程と、前記第２導電物質をエッチバックして前記トレン
チにのみ第２導電物質を残すことにより前記導電線を形
成する第１０工程とを含むことを特徴とする。
実施例による導電線の形成方法は、下部導電線の形成さ
れている半導体基板または不純物層の形成されている半
導体基板上に絶縁物質層を形成する第１工程と、前記下
部導電線または不純物層を露出させるコンタクトホール
を形成する第２工程と、結果物の半導体基板の全面に第
１導電物質を蒸着する第３工程と、前記第１導電物質を
エッチバックして前記コンタクトホールを埋め込むプラ
グ層を形成する第４工程と、結果物の半導体基板の全表
面にフッ素のドーピングされたシリコン酸化膜を形成す
る第５工程と、前記プラグ層が完全に露出されるように
前記シリコン酸化膜にトレンチを形成する第６工程と、
結果物の半導体基板の全表面に前記シリコン酸化膜と導
電線との反応を防止するための絶縁膜を形成する第７工
程と、前記絶縁膜を異方性蝕刻して前記トレンチの側壁
に前記絶縁膜からなるスペーサを形成する第８工程と、
結果物の半導体基板上に第２導電物質を蒸着する第９工
程と、前記第２導電物質をエッチバックして前記トレン
チにのみ第２導電物質を残すことにより前記導電線を形
成する第１０工程とを含むことを特徴とする。
【００１５】本発明において、前記第１導電物質はタン
グステン、アルミニウム、窒化タングステン、チタンま
たは窒化チタンであることが好ましい。前記第２導電物
質は前記シリコン酸化膜と反応して腐食をもたらす物
質、すなわちアルミニウムであることが好ましい。
グステン、アルミニウム、窒化タングステン、チタンま
たは窒化チタンであることが好ましい。前記第２導電物
質は前記シリコン酸化膜と反応して腐食をもたらす物
質、すなわちアルミニウムであることが好ましい。
【００１６】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。 （第１実施例） 図４Ａ〜図５Ｃは、本発明の第１実施例の方法による導
電線の形成方法を示す断面図である。
明を詳細に説明する。 （第１実施例） 図４Ａ〜図５Ｃは、本発明の第１実施例の方法による導
電線の形成方法を示す断面図である。
【００１７】図４Ａに示すように、不純物層（図示せ
ず）または下部導電線（図示せず）の形成されている半
導体基板１０上に、例えば二酸化シリコンまたはＢＰＳ
Ｇのような絶縁物質をその表面が平坦になるように塗布
して第１絶縁膜１２を形成した後、結果物の半導体基板
の全面にＳｉＯＦ膜１６を形成する。図４Ｂに示すよう
に、導電線の形成される領域の前記第１絶縁膜１２を蝕
刻してトレンチ１を形成した後、結果物の半導体基板の
全面に、例えば二酸化シリコンまたはＢＰＳＧのような
絶縁物質を、例えばプラズマ化学気相蒸着法（plasma C
VD) 、熱化学気相蒸着法(thermal CVD) またはコーティ
ングなどのような方法で塗布して第２絶縁膜２２を形成
する。次いで、結果物の半導体基板の全面に、例えば、
アルミニウムの含まれた導電物質１８を蒸着する。
ず）または下部導電線（図示せず）の形成されている半
導体基板１０上に、例えば二酸化シリコンまたはＢＰＳ
Ｇのような絶縁物質をその表面が平坦になるように塗布
して第１絶縁膜１２を形成した後、結果物の半導体基板
の全面にＳｉＯＦ膜１６を形成する。図４Ｂに示すよう
に、導電線の形成される領域の前記第１絶縁膜１２を蝕
刻してトレンチ１を形成した後、結果物の半導体基板の
全面に、例えば二酸化シリコンまたはＢＰＳＧのような
絶縁物質を、例えばプラズマ化学気相蒸着法（plasma C
VD) 、熱化学気相蒸着法(thermal CVD) またはコーティ
ングなどのような方法で塗布して第２絶縁膜２２を形成
する。次いで、結果物の半導体基板の全面に、例えば、
アルミニウムの含まれた導電物質１８を蒸着する。
【００１８】図５Ｃに示すように、前記ＳｉＯＦ膜１６
の表面が露出されるまで前記導電物質（図４Ｂの参照符
号１８）をエッチバックして前記トレンチ１のみに導電
物質がプラグされるようにすることで導電線２０を形成
し、結果物の半導体基板の全面に、例えば二酸化シリコ
ンまたはＢＰＳＧなどの絶縁物質を塗布して第３絶縁膜
２４を形成する。
の表面が露出されるまで前記導電物質（図４Ｂの参照符
号１８）をエッチバックして前記トレンチ１のみに導電
物質がプラグされるようにすることで導電線２０を形成
し、結果物の半導体基板の全面に、例えば二酸化シリコ
ンまたはＢＰＳＧなどの絶縁物質を塗布して第３絶縁膜
２４を形成する。
【００１９】本発明の第１実施例によれば、トレンチ１
の内壁に第２絶縁膜２２を形成し、この第２絶縁膜２２
によって導電線２０とＳｉＯＦ膜１６とが直接接するこ
とを防ぐことにより、導電線２０の腐食が防げる。さら
に、ＳｉＯＦ膜１６を平坦な表面を有する第１絶縁膜１
２上に形成するのでフッ素の不揃いな分布による低誘電
膜の特性劣化の恐れもない。
の内壁に第２絶縁膜２２を形成し、この第２絶縁膜２２
によって導電線２０とＳｉＯＦ膜１６とが直接接するこ
とを防ぐことにより、導電線２０の腐食が防げる。さら
に、ＳｉＯＦ膜１６を平坦な表面を有する第１絶縁膜１
２上に形成するのでフッ素の不揃いな分布による低誘電
膜の特性劣化の恐れもない。
【００２０】前記第１実施例において、導電物質をエッ
チバックする前記工程（図５Ｃ参照）は、化学的機械的
研磨(Chemical Mechanical Polishing: 以下、「ＣＰ
Ｍ」と称する）方式で行われ、これに関しては、米国特
許第５１３７５９７号（発明の名称：FABRICATION OF M
ETAL FILLARS IN AN ELECTRONIC COMPONENT USING POLI
SHING 、発明者；Jhon W. Curry II等) に記載されてい
る。
チバックする前記工程（図５Ｃ参照）は、化学的機械的
研磨(Chemical Mechanical Polishing: 以下、「ＣＰ
Ｍ」と称する）方式で行われ、これに関しては、米国特
許第５１３７５９７号（発明の名称：FABRICATION OF M
ETAL FILLARS IN AN ELECTRONIC COMPONENT USING POLI
SHING 、発明者；Jhon W. Curry II等) に記載されてい
る。
【００２１】（第２実施例）
図６は、本発明の第２実施例の方法で形成された導電線
を示した断面図である。この第２実施例は、導電物質
（図４Ｂの参照符号１８）をエッチバックする工程時に
ＳｉＯＦ膜１６上に形成されている第２絶縁膜２２を残
す点を除いては、前記第１実施例の工程と同一である。
を示した断面図である。この第２実施例は、導電物質
（図４Ｂの参照符号１８）をエッチバックする工程時に
ＳｉＯＦ膜１６上に形成されている第２絶縁膜２２を残
す点を除いては、前記第１実施例の工程と同一である。
【００２２】（第３実施例）
図７Ａ〜図８Ｃは、本発明の第３実施例の方法による導
電線形成方法を示す断面図であり、トレンチ１の側壁に
第２絶縁膜よりなるスペーサ２３を形成して導電線２０
とＳｉＯＦ膜１６との接触を防止したものである。図７
Ａに示すように、第２絶縁膜２２を形成する工程まで前
記第１実施例の工程と同様に行った後、図８Ｂに示すよ
うに、前記第２絶縁膜２２を異方性蝕刻することによ
り、トレンチ１の側壁に前記第２絶縁膜よりなるスペー
サ２３を形成し、結果物の半導体基板の全面に、例えば
アルミニウムの含まれた導電物質１８を蒸着する。
電線形成方法を示す断面図であり、トレンチ１の側壁に
第２絶縁膜よりなるスペーサ２３を形成して導電線２０
とＳｉＯＦ膜１６との接触を防止したものである。図７
Ａに示すように、第２絶縁膜２２を形成する工程まで前
記第１実施例の工程と同様に行った後、図８Ｂに示すよ
うに、前記第２絶縁膜２２を異方性蝕刻することによ
り、トレンチ１の側壁に前記第２絶縁膜よりなるスペー
サ２３を形成し、結果物の半導体基板の全面に、例えば
アルミニウムの含まれた導電物質１８を蒸着する。
【００２３】次いで、図８Ｃに示すように、前記導電物
質（図８Ｂの参照符号１８）を、例えばＣＭＰのような
方式で前記ＳｉＯＦ膜１６の表面が露出されるまでエッ
チバックすることにより前記トレンチ１にプラグされた
形態の導電線２０を形成し、結果物の半導体基板の全面
に第３絶縁膜２４を前記第１実施例の工程と同一な方法
で形成する。
質（図８Ｂの参照符号１８）を、例えばＣＭＰのような
方式で前記ＳｉＯＦ膜１６の表面が露出されるまでエッ
チバックすることにより前記トレンチ１にプラグされた
形態の導電線２０を形成し、結果物の半導体基板の全面
に第３絶縁膜２４を前記第１実施例の工程と同一な方法
で形成する。
【００２４】（第４実施例）
図９Ａ〜図１０Ｃは、本発明の第４実施例の方法による
導電線の形成方法を示す断面図であり、導電線２０と下
部導電物質（図示せず）との接続方法を示す。第１実施
例の工程と同一な方法で第２絶縁膜２２まで形成した
後、図９Ａに示すように、下部導電物質、例えば半導体
基板に形成されている不純物層または半導体基板上に形
成されている下部導電線と接続する領域に形成されてい
る物質を取り除くことによりコンタクトホール３を形成
する。この際、前記コンタクトホール３はトレンチ１の
内部に形成されるべきである。
導電線の形成方法を示す断面図であり、導電線２０と下
部導電物質（図示せず）との接続方法を示す。第１実施
例の工程と同一な方法で第２絶縁膜２２まで形成した
後、図９Ａに示すように、下部導電物質、例えば半導体
基板に形成されている不純物層または半導体基板上に形
成されている下部導電線と接続する領域に形成されてい
る物質を取り除くことによりコンタクトホール３を形成
する。この際、前記コンタクトホール３はトレンチ１の
内部に形成されるべきである。
【００２５】図１０Ｂに示すように、結果物の半導体基
板の全面に、例えばアルミニウムの含有された導電物質
１８を蒸着した後、図１０Ｃに示すように、ＣＭＰ方式
を用いて前記第２絶縁膜２２が表面に露出されるまで導
電物質１８をエッチバックすることにより、前記トレン
チ１およびコンタクトホール３にプラグされて下部導電
線または不純物層（図示せず）と接続する導電線２０を
形成する。この際、前記エッチバック工程によりＳｉＯ
Ｆ膜１６上に塗布されている第２絶縁膜２２が取り除け
ることは言うまでもない。次いで、結果物の半導体基板
の全面に第３絶縁膜２４を前記第１実施例と同一な方法
で形成した。
板の全面に、例えばアルミニウムの含有された導電物質
１８を蒸着した後、図１０Ｃに示すように、ＣＭＰ方式
を用いて前記第２絶縁膜２２が表面に露出されるまで導
電物質１８をエッチバックすることにより、前記トレン
チ１およびコンタクトホール３にプラグされて下部導電
線または不純物層（図示せず）と接続する導電線２０を
形成する。この際、前記エッチバック工程によりＳｉＯ
Ｆ膜１６上に塗布されている第２絶縁膜２２が取り除け
ることは言うまでもない。次いで、結果物の半導体基板
の全面に第３絶縁膜２４を前記第１実施例と同一な方法
で形成した。
【００２６】前記第４実施例によれば、トレンチ１内に
コンタクトホール３を形成することにより導電線２０と
下部導電物質（図示せず）との接続を図った。（第５実
施例）図１１Ａ〜図１２Ｄは、本発明の第５実施例の方
法による導電線の形成方法を示す断面図である。この第
５実施例は、導電線２０と下部導電物質（図示せず）と
を接続する他の方法である。
コンタクトホール３を形成することにより導電線２０と
下部導電物質（図示せず）との接続を図った。（第５実
施例）図１１Ａ〜図１２Ｄは、本発明の第５実施例の方
法による導電線の形成方法を示す断面図である。この第
５実施例は、導電線２０と下部導電物質（図示せず）と
を接続する他の方法である。
【００２７】図１１Ａに示すように、不純物層または下
部導電線の形成されている半導体基板１０上にその表面
が平坦な第１絶縁膜１２を前記第１実施例の工程と同一
な方法で形成した後、コンタクトホールの形成される領
域の第１絶縁膜１２を取り除いてコンタクトホール３を
形成する。次いで、結果物の半導体基板の全面に、例え
ばタングステン、アルミニウム、窒化タングステン、チ
タンまたは窒化チタンなどのような第１導電物質２６を
蒸着する。
部導電線の形成されている半導体基板１０上にその表面
が平坦な第１絶縁膜１２を前記第１実施例の工程と同一
な方法で形成した後、コンタクトホールの形成される領
域の第１絶縁膜１２を取り除いてコンタクトホール３を
形成する。次いで、結果物の半導体基板の全面に、例え
ばタングステン、アルミニウム、窒化タングステン、チ
タンまたは窒化チタンなどのような第１導電物質２６を
蒸着する。
【００２８】図１２Ｂに示すように、前記第１導電物質
２６を、例えばＣＭＰ方式のような方法で前記第１絶縁
膜１２が表面に露出されるまでエッチバックすることに
より前記第１導電物質２６をコンタクトホール３にプラ
グさせる。次いで、結果物の半導体基板の全面にＳｉＯ
Ｆ膜１６を形成した後、前記第１実施例で説明した工程
のような方法で第２絶縁膜２２まで形成する。
２６を、例えばＣＭＰ方式のような方法で前記第１絶縁
膜１２が表面に露出されるまでエッチバックすることに
より前記第１導電物質２６をコンタクトホール３にプラ
グさせる。次いで、結果物の半導体基板の全面にＳｉＯ
Ｆ膜１６を形成した後、前記第１実施例で説明した工程
のような方法で第２絶縁膜２２まで形成する。
【００２９】図１２Ｃに示すように、前記第２絶縁膜２
２を蝕刻対象物とした異方性蝕刻工程を行ってトレンチ
１の内壁にスペーサ２３を形成して、コンタクトホール
３にプラグされた第１導電物質２６を表面に露出させ
る。次いで、前記第１実施例と同様の方法で、図１２Ｄ
に示すように、トレンチ１にプラグされた導電線２０を
形成した後、第３絶縁膜２４を形成する。
２を蝕刻対象物とした異方性蝕刻工程を行ってトレンチ
１の内壁にスペーサ２３を形成して、コンタクトホール
３にプラグされた第１導電物質２６を表面に露出させ
る。次いで、前記第１実施例と同様の方法で、図１２Ｄ
に示すように、トレンチ１にプラグされた導電線２０を
形成した後、第３絶縁膜２４を形成する。
【００３０】本発明による導電線の形成方法によると、
導電線間を絶縁する絶縁膜として低誘電物質であるＳｉ
ＯＦを用いることにより、絶縁効果を上げ、該ＳｉＯＦ
を平坦な表面上に形成することによりＳｉＯＦ膜の特性
を劣化させることなく、ＳｉＯＦ膜とアルミニウムとが
含有された導電線の間に絶縁膜を介することで導電線の
腐食を防止することができる。
導電線間を絶縁する絶縁膜として低誘電物質であるＳｉ
ＯＦを用いることにより、絶縁効果を上げ、該ＳｉＯＦ
を平坦な表面上に形成することによりＳｉＯＦ膜の特性
を劣化させることなく、ＳｉＯＦ膜とアルミニウムとが
含有された導電線の間に絶縁膜を介することで導電線の
腐食を防止することができる。
【図１】従来の一方法により形成された導電線およびフ
ッ素のドーピングされた層間シリコン酸化膜を示す断面
図である。
ッ素のドーピングされた層間シリコン酸化膜を示す断面
図である。
【図２】ＡおよびＢは、従来の他の方法による導電線形
成方法を示す断面図である。
成方法を示す断面図である。
【図３】Ｃは従来の他の方法による導電線形成方法を示
す断面図である。
す断面図である。
【図４】ＡおよびＢは、本発明の第１実施例による導電
線形成方法を示す断面図である。
線形成方法を示す断面図である。
【図５】Ｃは本発明の第１実施例による導電線形成方法
を示す断面図である。
を示す断面図である。
【図６】本発明の第２実施例により形成された導電線を
示す断面図である。
示す断面図である。
【図７】Ａは本発明の第３実施例による導電線形成方法
を示す断面図である。
を示す断面図である。
【図８】ＢおよびＣは、本発明の第３実施例による導電
線形成方法を示す断面図である。
線形成方法を示す断面図である。
【図９】Ａは本発明の第４実施例による導電線形成方法
を示す断面図である。
を示す断面図である。
【図１０】ＢおよびＣは、本発明の第４実施例による導
電線形成方法を示す断面図である。
電線形成方法を示す断面図である。
【図１１】Ａは本発明の第５実施例による導電線形成方
法を示す断面図である。
法を示す断面図である。
【図１２】Ｂ〜Ｄは、本発明の第５実施例による導電線
形成方法を示す断面図である。
形成方法を示す断面図である。
１ トレンチ
３ コンタクトホール
１０ 半導体基板
１２ 第１絶縁膜（絶縁物質層）
１６ ＳｉＯＦ膜（フッ素のドーピングされたシリ
コン酸化膜） １８ 導電物質 ２０ 導電線 ２２ 第２絶縁膜（絶縁膜） ２３ スペーサ ２４ 第３絶縁膜 ２６ 第１導電物質
コン酸化膜） １８ 導電物質 ２０ 導電線 ２２ 第２絶縁膜（絶縁膜） ２３ スペーサ ２４ 第３絶縁膜 ２６ 第１導電物質
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鄭 佑仁
大韓民国京畿道水原市長安区亭子洞313
−１番地 東信アパート210棟1102号
(56)参考文献 特開 平７−321197（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/316
H01L 21/3205
Claims (14)
- 【請求項１】 半導体基板上の下部構造物上にフッ素の
ドーピングされたシリコン酸化膜を形成する第１工程
と、 導電線の形成される領域の前記シリコン酸化膜を蝕刻し
てトレンチを形成する第２工程と、 結果物の半導体基板の全表面に前記フッ素のドーピング
されたシリコン酸化膜と前記導電線との反応を防止する
ための絶縁膜を形成する第３工程と、 結果物の半導体基板上に導電物質を蒸着する第４工程
と、 前記導電物質をエッチバックして前記トレンチにのみ導
電物質を残すことにより前記導電線を形成する第５工程
とを含むことを特徴とする半導体素子の導電線の形成方
法。 - 【請求項２】 前記エッチバックは化学的機械的研磨に
より行われることを特徴とする請求項１記載の半導体素
子の導電線の形成方法。 - 【請求項３】 前記エッチバックは前記絶縁膜の表面が
露出されるまで行われることを特徴とする請求項１記載
の半導体素子の導電線形成方法。 - 【請求項４】 前記エッチバックは前記フッ素のドーピ
ングされたシリコン酸化膜の表面が露出されるまで行わ
れることを特徴とする請求項１記載の半導体素子の導電
線の形成方法。 - 【請求項５】 前記第３工程と前記第４工程との間に、
前記絶縁膜を異方性蝕刻することで前記トレンチの側壁
に前記絶縁膜からなるスペーサを形成する工程をさらに
含むことを特徴とする請求項１記載の半導体素子の導電
線の形成方法。 - 【請求項６】 前記下部構造物は、下部導電線の形成さ
れている半導体基板または不純物層の形成されている半
導体基板のいずれか一つの基板上に絶縁物質層が形成さ
れている構造物であることを特徴とする請求項１記載の
半導体素子の導電線の形成方法。 - 【請求項７】 前記第３工程と前記第４工程との間に、
前記トレンチの下部の絶縁物質層を部分的に蝕刻して前
記下部導電線または不純物層のいずれか一つを露出させ
る工程をさらに含むことを特徴とする請求項６記載の半
導体素子の導電線の形成方法。 - 【請求項８】 前記導電物質は前記フッ素のドーピング
されたシリコン酸化膜と反応して腐食をもたらす物質で
あることを特徴とする請求項１記載の半導体素子の導電
線の形成方法。 - 【請求項９】 前記導電物質はアルミニウムであること
を特徴とする請求項８記載の半導体素子の導電線の形成
方法。 - 【請求項１０】 前記絶縁膜は二酸化シリコンまたはボ
ロン−燐のドーピングされたシリコンガラスのいずれか
一つであることを特徴とするする請求項１記載の半導体
素子の導電線の形成方法。 - 【請求項１１】 下部導電線の形成されている半導体基
板または不純物層の形成されている半導体基板のいずれ
か一つの基板上に絶縁物質層を形成する第１工程と、 前記下部導電線または不純物層のいずれか一つを露出さ
せるコンタクトホールを形成する第２工程と、 結果物の半導体基板の全面に第１導電物質を蒸着する第
３工程と、 前記第１導電物質をエッチバックして前記コンタクトホ
ールを埋め込むプラグ層を形成する第４工程と、 結果物の半導体基板の全面にフッ素のドーピングされた
シリコン酸化膜を形成する第５工程と、 前記プラグ層が完全に露出されるように前記シリコン酸
化膜にトレンチを形成する第６工程と、 結果物の半導体基板の全表面に前記シリコン酸化膜と導
電線との反応を防止するための絶縁膜を形成する第７工
程と、前記絶縁膜を異方性蝕刻して前記トレンチの側壁
に前記絶縁膜からなるスペーサを形成する第８工程と、 結果物の半導体基板上に第２導電物質を蒸着する第９工
程と、 前記第２導電物質をエッチバックして前記トレンチにの
み第２導電物質を残すことにより前記導電線を形成する
第１０工程とを含むことを特徴とする半導体素子の導電
線の形成方法。 - 【請求項１２】 前記第１導電物質はタングステン、ア
ルミニウム、窒化タングステン、チタンまたは窒化チタ
ンのいずれか一つであることを特徴とする請求項１１記
載の半導体素子の導電線の形成方法。 - 【請求項１３】 前記第２導電物質は前記シリコン酸化
膜と反応して腐食をもたらす物質であることを特徴とす
る請求項１１記載の半導体素子の導電線の形成方法。 - 【請求項１４】 前記第２導電物質はアルミニウムであ
ることを特徴とする請求項１３記載の半導体素子の導電
線の形成方法。
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