JP3504374B2 - ビデオ・サブシステムのディジタル・アナログ変換器 - Google Patents
ビデオ・サブシステムのディジタル・アナログ変換器Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
- H03M1/0881—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by forcing a gradual change from one output level to the next, e.g. soft-start
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Picture Signal Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般に、ビデオ・サブ
システムに関するものであり、とりわけ、ビデオ・ディ
スプレイを駆動するビデオ・サブシステム内にあるデジ
タル・アナログ変換器（ＤＡＣ）のスイッチング動作に
よって生じるビデオ・ディスプレイにおける歪みに関す
るものである。
システムに関するものであり、とりわけ、ビデオ・ディ
スプレイを駆動するビデオ・サブシステム内にあるデジ
タル・アナログ変換器（ＤＡＣ）のスイッチング動作に
よって生じるビデオ・ディスプレイにおける歪みに関す
るものである。
【０００２】
【従来の技術】ビデオ・ディスプレイを駆動するビデオ
・サブシステムには、多くの別個のレベルの電流のうち
から任意の電流を発生するために、ビデオ・デジタル・
アナログ変換器（以下ＤＡＣという）が用いられる場合
が多い。これらの電流は、それぞれの端部において適切
な終端抵抗器による終端が施された同軸ケーブルのよう
な伝送ラインを介してビデオ・ディスプレイに送られ
る。一般に、伝送ラインに沿って伝送される電流によっ
て、これら終端抵抗器に発生する電圧信号は、周知のＲ
Ｓ３４３コンピュータ・モニタ・アナログ規格に適合す
る。
・サブシステムには、多くの別個のレベルの電流のうち
から任意の電流を発生するために、ビデオ・デジタル・
アナログ変換器（以下ＤＡＣという）が用いられる場合
が多い。これらの電流は、それぞれの端部において適切
な終端抵抗器による終端が施された同軸ケーブルのよう
な伝送ラインを介してビデオ・ディスプレイに送られ
る。一般に、伝送ラインに沿って伝送される電流によっ
て、これら終端抵抗器に発生する電圧信号は、周知のＲ
Ｓ３４３コンピュータ・モニタ・アナログ規格に適合す
る。
【０００３】ＤＡＣは、ＤＡＣに接続された電源回路及
びＤＡＣに接続された出力回路によって生じる、キャパ
シタンス及びインダクタンスを含む寄生インピーダンス
によって負荷が加えられる。従って、ＤＡＣ内で電流ス
イッチング動作が生じると、ＤＡＣに接続された電源回
路及び出力回路に電流の揺らぎまたはサージが発生す
る。これらの電流の揺らぎは、視覚上の歪みを生じるの
で、ビデオ・ディスプレイに映し出されるイメージに悪
影響を及ぼすことになる。ＤＡＣの電源回路に電流の揺
らぎが生じると、ＤＡＣの出力回路に対する正のノイズ
・フィードバックを発生するので、この問題は、こうし
た電流の変化によってさらに大きくなる。
びＤＡＣに接続された出力回路によって生じる、キャパ
シタンス及びインダクタンスを含む寄生インピーダンス
によって負荷が加えられる。従って、ＤＡＣ内で電流ス
イッチング動作が生じると、ＤＡＣに接続された電源回
路及び出力回路に電流の揺らぎまたはサージが発生す
る。これらの電流の揺らぎは、視覚上の歪みを生じるの
で、ビデオ・ディスプレイに映し出されるイメージに悪
影響を及ぼすことになる。ＤＡＣの電源回路に電流の揺
らぎが生じると、ＤＡＣの出力回路に対する正のノイズ
・フィードバックを発生するので、この問題は、こうし
た電流の変化によってさらに大きくなる。
【０００４】さらに、より精巧で、解像度の向上したビ
デオ・ディスプレイに適応するため、ＤＡＣからの電流
のスイッチングのレート（繰り返し周波数、繰り返し速
度）を増す必要がある。ビデオ・ディスプレイに対する
業界の傾向は、スクリーンのリフレッシュ・レートだけ
でなく、ドット・クロック・レート、または、ピクセル
・クロック・レートも高める方向にある。従って、業界
には、ビデオ・サブシステムのＤＡＣにおける電流スイ
ッチングのレートを増し、同時に、ＤＡＣに負荷を加え
る寄生インピーダンスから生じるＤＡＣの電源回路及び
出力回路における電流の揺れを最小限に抑えることによ
って、ビデオ・ディスプレイに対する視覚上の悪影響を
排除するためのシステム及び方法に対する要求という、
これまで出されたことのない要求が存在する。
デオ・ディスプレイに適応するため、ＤＡＣからの電流
のスイッチングのレート（繰り返し周波数、繰り返し速
度）を増す必要がある。ビデオ・ディスプレイに対する
業界の傾向は、スクリーンのリフレッシュ・レートだけ
でなく、ドット・クロック・レート、または、ピクセル
・クロック・レートも高める方向にある。従って、業界
には、ビデオ・サブシステムのＤＡＣにおける電流スイ
ッチングのレートを増し、同時に、ＤＡＣに負荷を加え
る寄生インピーダンスから生じるＤＡＣの電源回路及び
出力回路における電流の揺れを最小限に抑えることによ
って、ビデオ・ディスプレイに対する視覚上の悪影響を
排除するためのシステム及び方法に対する要求という、
これまで出されたことのない要求が存在する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上述
の、業界では一般に知られている、先行技術の不備な点
及び欠点を克服することにある。
の、業界では一般に知られている、先行技術の不備な点
及び欠点を克服することにある。
【０００６】本発明のもう１つの目的は、ビデオ・サブ
システムのデジタル・アナログ変換器におけるスイッチ
ング動作と、ビデオ・サブシステムの寄生インピーダン
スとの組み合わせによって生じる、ビデオ・ディスプレ
イに対する視覚上の悪影響を最小限に抑えるためのシス
テム及び方法を提供することにある。
システムのデジタル・アナログ変換器におけるスイッチ
ング動作と、ビデオ・サブシステムの寄生インピーダン
スとの組み合わせによって生じる、ビデオ・ディスプレ
イに対する視覚上の悪影響を最小限に抑えるためのシス
テム及び方法を提供することにある。
【０００７】本発明のもう１つの目的は、ビデオ・ディ
スプレイを駆動するビデオ・サブシステムのデジタル・
アナログ変換器内において、電流をスイッチするための
システム及び方法を提供することにある。
スプレイを駆動するビデオ・サブシステムのデジタル・
アナログ変換器内において、電流をスイッチするための
システム及び方法を提供することにある。
【０００８】本発明のもう１つの目的は、ビデオ・ディ
スプレイを駆動するビデオ・サブシステムのデジタル・
アナログ変換器内におけるスイッチング動作のレートを
増すためのシステム及び方法を提供することにある。
スプレイを駆動するビデオ・サブシステムのデジタル・
アナログ変換器内におけるスイッチング動作のレートを
増すためのシステム及び方法を提供することにある。
【０００９】本発明のもう１つの目的は、ビデオ・ディ
スプレイを駆動するビデオ・サブシステムのデジタル・
アナログ変換器に接続された電源に関連する電流の揺ら
ぎを最小限に抑えることにある。
スプレイを駆動するビデオ・サブシステムのデジタル・
アナログ変換器に接続された電源に関連する電流の揺ら
ぎを最小限に抑えることにある。
【００１０】本発明のもう１つの目的は、ビデオ・ディ
スプレイを駆動するビデオ・サブシステムのデジタル・
アナログ変換器の出力における電流の揺らぎを最小限に
抑えることにある。
スプレイを駆動するビデオ・サブシステムのデジタル・
アナログ変換器の出力における電流の揺らぎを最小限に
抑えることにある。
【００１１】
【課題を解決するための手段】簡単にいうと、本発明
は、ビデオ・サブシステムのデジタル・アナログ変換器
におけるスイッチング動作と、ビデオ・サブシステムに
おける寄生インピーダンスの組み合わせによって生じ
る、ビデオ・ディスプレイに対する視覚上の悪影響を最
適な形で最小限に抑えるためのシステムおよび方法であ
る。一般に、デジタル・アナログ変換器は、変換器内の
複数の電流セルからの出力に基づいて、ビデオ・ディス
プレイのために複数の別個の電流を発生する。各電流セ
ルは、連続して電流を供給するための電流源と、電流シ
ンクとビデオ・ディスプレイに交互に電流をスイッチす
るためのスイッチング手段を備えている。電流シンク
は、ビデオ・ディスプレイに送られた場合に、電流に加
えられる等価負荷抵抗に等しいダミー抵抗から構成され
るのが望ましい。スイッチング手段は、選択信号によっ
て作動し、電流をアースにスイッチする第１のスイッチ
ング機構と、ｎ選択信号によって作動し、電流をビデオ
・ディスプレイにスイッチする第２のスイッチング機構
を備えている。選択信号及びｎ選択信号は、変換器に対
する入力データから発生する。
は、ビデオ・サブシステムのデジタル・アナログ変換器
におけるスイッチング動作と、ビデオ・サブシステムに
おける寄生インピーダンスの組み合わせによって生じ
る、ビデオ・ディスプレイに対する視覚上の悪影響を最
適な形で最小限に抑えるためのシステムおよび方法であ
る。一般に、デジタル・アナログ変換器は、変換器内の
複数の電流セルからの出力に基づいて、ビデオ・ディス
プレイのために複数の別個の電流を発生する。各電流セ
ルは、連続して電流を供給するための電流源と、電流シ
ンクとビデオ・ディスプレイに交互に電流をスイッチす
るためのスイッチング手段を備えている。電流シンク
は、ビデオ・ディスプレイに送られた場合に、電流に加
えられる等価負荷抵抗に等しいダミー抵抗から構成され
るのが望ましい。スイッチング手段は、選択信号によっ
て作動し、電流をアースにスイッチする第１のスイッチ
ング機構と、ｎ選択信号によって作動し、電流をビデオ
・ディスプレイにスイッチする第２のスイッチング機構
を備えている。選択信号及びｎ選択信号は、変換器に対
する入力データから発生する。
【００１２】本発明の特徴によれば、第１のフィードバ
ック・ループにおいて、選択信号をデータと組み合わせ
て、選択信号が第１の予め定められたしきい値（望まし
くはゼロ）まで低下した後にｎ選択信号が発生されるよ
うにする。さらに、第２のフィードバック・ループにお
いて、ｎ選択信号をデータと組み合わせて、ｎ選択信号
が第２の予め定められたしきい値（望ましくはゼロ）ま
で低下した後、選択信号が発生されるようにする。以上
の構成をとる場合、第１と第２のスイッチング・トラン
ジスタのより精密なフィードバック制御式スイッチング
によって、電流セル内における電流源からの電流が安定
化し、ビデオ・ディスプレイに対する視覚上の悪影響
が、最適な形で最小限に抑えらるか排除される。
ック・ループにおいて、選択信号をデータと組み合わせ
て、選択信号が第１の予め定められたしきい値（望まし
くはゼロ）まで低下した後にｎ選択信号が発生されるよ
うにする。さらに、第２のフィードバック・ループにお
いて、ｎ選択信号をデータと組み合わせて、ｎ選択信号
が第２の予め定められたしきい値（望ましくはゼロ）ま
で低下した後、選択信号が発生されるようにする。以上
の構成をとる場合、第１と第２のスイッチング・トラン
ジスタのより精密なフィードバック制御式スイッチング
によって、電流セル内における電流源からの電流が安定
化し、ビデオ・ディスプレイに対する視覚上の悪影響
が、最適な形で最小限に抑えらるか排除される。
【００１３】
【実施例】以下、図面を参照しながら実施例を説明す
る。複数の図面にわたって同じ部分が繰り返し参照され
る場合は同一の参照番号を使用する。図１には、ビデオ
・ディスプレイ１２を駆動するためのビデオ・サブシス
テム１１が示されている。一般に、ビデオ・サブシステ
ム１１及びビデオ・ディスプレイ１２は、例えば、同軸
ケーブルのような、固有インピーダンスＺ0を備えた伝
送ライン１３を介して接続されている。ビデオ・サブシ
ステム１１は、典型的にはホスト・コンピュータまたは
専用グラフィックス・プロセッサであるプロセッサ１６
に接続されており、プロセッサ１６からデータ及び動作
制御信号を受信する。次に、ビデオ・サブシステム１１
は、伝送ライン１３を介して、ビデオ・ディスプレイ１
２にデータ及び制御信号を送る。一般に７５オームの終
端トランジスタＲT1、ＲT2が、伝送ライン１３に沿った
リンギングを最小限に抑えるため、伝送ライン１３のそ
れぞれの側に配置される。さらに、ビデオ・ディスプレ
イ１２は、図１に示すように、伝送ライン１３とアース
の間のコンデンサとして設計することが可能である。一
般に、伝送ライン１３に沿って伝送される信号は、周知
のＲＳ３４３コンピュータ・モニタ・アナログ規格に適
合する。
る。複数の図面にわたって同じ部分が繰り返し参照され
る場合は同一の参照番号を使用する。図１には、ビデオ
・ディスプレイ１２を駆動するためのビデオ・サブシス
テム１１が示されている。一般に、ビデオ・サブシステ
ム１１及びビデオ・ディスプレイ１２は、例えば、同軸
ケーブルのような、固有インピーダンスＺ0を備えた伝
送ライン１３を介して接続されている。ビデオ・サブシ
ステム１１は、典型的にはホスト・コンピュータまたは
専用グラフィックス・プロセッサであるプロセッサ１６
に接続されており、プロセッサ１６からデータ及び動作
制御信号を受信する。次に、ビデオ・サブシステム１１
は、伝送ライン１３を介して、ビデオ・ディスプレイ１
２にデータ及び制御信号を送る。一般に７５オームの終
端トランジスタＲT1、ＲT2が、伝送ライン１３に沿った
リンギングを最小限に抑えるため、伝送ライン１３のそ
れぞれの側に配置される。さらに、ビデオ・ディスプレ
イ１２は、図１に示すように、伝送ライン１３とアース
の間のコンデンサとして設計することが可能である。一
般に、伝送ライン１３に沿って伝送される信号は、周知
のＲＳ３４３コンピュータ・モニタ・アナログ規格に適
合する。
【００１４】ビデオ・サブシステム１１は、一般に、フ
ロント・エンド論理回路１７、フロント・エンド論理回
路１７に接続されたフレーム・バッファ１８、及び、フ
レーム・バッファ１８に接続されたビデオ・デジタル・
アナログ変換器（ＤＡＣ）２１から構成される。フロン
ト・エンド論理回路１７は、通常、ディザ機能性、ラス
ター化機能性、及び、他の信号処理メカニズムを備えて
いる。フレーム・バッファ１８は、ビデオ・ランダム・
アクセス・メモリ（ＶＲＡＭ）から構成される。ビデオ
ＤＡＣ２１は、例えば、赤、緑、及び、青の各カラー毎
に１つずつの、カラー・マップ２２（ルックアップ・テ
ーブル）と、カラー・マップ２２に接続されて、デジタ
ル・カラー情報を伝送ライン１３に送り出されるアナロ
グ信号に変換するためのＤＡＣ２３を備えている。
ロント・エンド論理回路１７、フロント・エンド論理回
路１７に接続されたフレーム・バッファ１８、及び、フ
レーム・バッファ１８に接続されたビデオ・デジタル・
アナログ変換器（ＤＡＣ）２１から構成される。フロン
ト・エンド論理回路１７は、通常、ディザ機能性、ラス
ター化機能性、及び、他の信号処理メカニズムを備えて
いる。フレーム・バッファ１８は、ビデオ・ランダム・
アクセス・メモリ（ＶＲＡＭ）から構成される。ビデオ
ＤＡＣ２１は、例えば、赤、緑、及び、青の各カラー毎
に１つずつの、カラー・マップ２２（ルックアップ・テ
ーブル）と、カラー・マップ２２に接続されて、デジタ
ル・カラー情報を伝送ライン１３に送り出されるアナロ
グ信号に変換するためのＤＡＣ２３を備えている。
【００１５】ビデオ・サブシステム１１の動作は、次の
通りである。プロセッサ１６が、データをフロント・エ
ンド論理回路１７に送り、該回路が、データに処理を加
え、フレーム・バッファ１８に納める。ビデオＤＡＣ２
１は、フレーム・バッファ１８からビデオ・データを検
索し、それを利用して、カラー・マップ２２内のカラー
・データを検索する。次に、前記情報は、ＤＡＣ２３を
介してアナログ信号に変換され、伝送ライン１３を介し
てビデオ・ディスプレイ１２に送られる。
通りである。プロセッサ１６が、データをフロント・エ
ンド論理回路１７に送り、該回路が、データに処理を加
え、フレーム・バッファ１８に納める。ビデオＤＡＣ２
１は、フレーム・バッファ１８からビデオ・データを検
索し、それを利用して、カラー・マップ２２内のカラー
・データを検索する。次に、前記情報は、ＤＡＣ２３を
介してアナログ信号に変換され、伝送ライン１３を介し
てビデオ・ディスプレイ１２に送られる。
【００１６】ＤＡＣ２３は、ビデオ・ディスプレイ１２
に通じるライン３２で、アナログ電流ｉoを集合的に供
給するための、図２に示すような、いくつかの並列電流
セル３６を備えている。電流セル３６は、それぞれ、電
流源３７と、対応する電流源３７からの電流をスイッチ
するためのスイッチング機構３８を備えている。こうし
た性質の典型的なシステムの場合、電流源３７は、それ
ぞれ、同量の電流を出力し、それぞれ、本質的に、ＤＡ
Ｃ２３内における最小インクリメント（ｌｓｂ）の電流
を出力する。従って、スイッチ３８は、選択的に作動し
て、複数の可能性のある別個の電流ｉoの任意の１つを
ライン３２に送り出す。カラー・マップ２２からＤＡＣ
２３に受け渡すデータによって、復号化プロセス後のス
イッチング機構３８の選択的作動を可能とする。
に通じるライン３２で、アナログ電流ｉoを集合的に供
給するための、図２に示すような、いくつかの並列電流
セル３６を備えている。電流セル３６は、それぞれ、電
流源３７と、対応する電流源３７からの電流をスイッチ
するためのスイッチング機構３８を備えている。こうし
た性質の典型的なシステムの場合、電流源３７は、それ
ぞれ、同量の電流を出力し、それぞれ、本質的に、ＤＡ
Ｃ２３内における最小インクリメント（ｌｓｂ）の電流
を出力する。従って、スイッチ３８は、選択的に作動し
て、複数の可能性のある別個の電流ｉoの任意の１つを
ライン３２に送り出す。カラー・マップ２２からＤＡＣ
２３に受け渡すデータによって、復号化プロセス後のス
イッチング機構３８の選択的作動を可能とする。
【００１７】図２に示すように、ライン３２で並列セル
３６に接続される出力側回路は、電気的に、等価出力イ
ンピーダンスＺoとして設計することが可能であり、並
列セル３６に電源電圧Ｖsを供給するための電源と連係
した電源側回路は、電気的に、等価インピーダンスＺs
として設計することが可能である。セル３６にインピー
ダンスＺo、Ｚsによる負荷がかかる結果として、電源３
７がスイッチング機構３８によってオン・オフされる
と、出力ライン３２及び電源ライン４１に、それぞれ、
電流サージｄｉo／ｄｔ、ｄｉs／ｄｔが発生する。望ま
しくないことには、電流の変化ｄｉo／ｄｔ、ｄｉs／ｄ
ｔは、両方とも、ビデオ・ディスプレイ１２のスクリー
ンに歪みを生じる可能性がある。要するに、電流の変化
ｄｉo／ｄｔは、直接歪みを生じさせ、ｄｉs／ｄｔは、
電流の変化ｄｉo／ｄｔを発生することによって、間接
的に歪みを生じさせる。
３６に接続される出力側回路は、電気的に、等価出力イ
ンピーダンスＺoとして設計することが可能であり、並
列セル３６に電源電圧Ｖsを供給するための電源と連係
した電源側回路は、電気的に、等価インピーダンスＺs
として設計することが可能である。セル３６にインピー
ダンスＺo、Ｚsによる負荷がかかる結果として、電源３
７がスイッチング機構３８によってオン・オフされる
と、出力ライン３２及び電源ライン４１に、それぞれ、
電流サージｄｉo／ｄｔ、ｄｉs／ｄｔが発生する。望ま
しくないことには、電流の変化ｄｉo／ｄｔ、ｄｉs／ｄ
ｔは、両方とも、ビデオ・ディスプレイ１２のスクリー
ンに歪みを生じる可能性がある。要するに、電流の変化
ｄｉo／ｄｔは、直接歪みを生じさせ、ｄｉs／ｄｔは、
電流の変化ｄｉo／ｄｔを発生することによって、間接
的に歪みを生じさせる。
【００１８】従って、電源電圧Ｖsにおける電流の変化
ｄｉs／ｄｔを最小限に抑えるため、ＤＡＣ２３は、ラ
イン４１の電源電流ｉsが連続して電流セル３６に流入
するように設計される場合が多い。この要求を実現する
ため、スイッチング機構３８は、図３に示すように、電
流源３７からの電流を出力ライン３２またはダンプ・ラ
イン４２にスイッチするように設計される。ダンプ・ラ
イン４２は、等価ダミー抵抗Ｒdを備えた回路からなる
電流シンクに接続される。図３を参照すると、スイッチ
３８'によって、電流源３７がダンプ・ライン４２に接
続された場合（図示のように）、ダンプ・ライン４２
は、ダミー抵抗Ｒdを介して、電流ｉsjをアースに吸収
させる。ダミー抵抗Ｒdを備えるダンプ・ライン４２に
接続された回路は、ダンプ・ライン４２が、一般に、ア
ースに対する電流の開放シンクとして応答するように設
計されている。スイッチング機構３８'が、瞬時にスイ
ッチし、ダミー抵抗Ｒd が、ＤＡＣ２３の出力回路が示
す抵抗と等価であって、電流源３７からの電流ｉsjに揺
らぎが生じないというのが理想である。
ｄｉs／ｄｔを最小限に抑えるため、ＤＡＣ２３は、ラ
イン４１の電源電流ｉsが連続して電流セル３６に流入
するように設計される場合が多い。この要求を実現する
ため、スイッチング機構３８は、図３に示すように、電
流源３７からの電流を出力ライン３２またはダンプ・ラ
イン４２にスイッチするように設計される。ダンプ・ラ
イン４２は、等価ダミー抵抗Ｒdを備えた回路からなる
電流シンクに接続される。図３を参照すると、スイッチ
３８'によって、電流源３７がダンプ・ライン４２に接
続された場合（図示のように）、ダンプ・ライン４２
は、ダミー抵抗Ｒdを介して、電流ｉsjをアースに吸収
させる。ダミー抵抗Ｒdを備えるダンプ・ライン４２に
接続された回路は、ダンプ・ライン４２が、一般に、ア
ースに対する電流の開放シンクとして応答するように設
計されている。スイッチング機構３８'が、瞬時にスイ
ッチし、ダミー抵抗Ｒd が、ＤＡＣ２３の出力回路が示
す抵抗と等価であって、電流源３７からの電流ｉsjに揺
らぎが生じないというのが理想である。
【００１９】図４には、図３の電流セル３６'を実現す
るための特定の実施例が示されている。図４に示すよう
に、電流セル３６'は、ＣＭＯＳ電界効果トランジスタ
（ＣＭＯＳＦＥＴ、ｐ型ＣＭＯＳＦＥＴについてはＰＭ
ＯＳＦＥＴ、ｎ型ＣＭＯＳＦＥＴについてはＮＭＯＳＦ
ＥＴ）によって実施される。すなわち、電流源３７は、
ＰＭＯＳＦＥＴによって実施され、スイッチング機構３
８'は、ＰＭＯＳＦＥＴ３８ａ'、３８ｂ'によって実施
される。電源電圧Ｖsによって、ＰＭＯＳＦＥＴ電流源
３７のゲートとソースの間に電圧バイアスＶbiasが印加
されると、ＰＭＯＳＦＥＴ電流源３７は、電流増幅器の
働きをし、この結果、入力電流ｉinから電流ｉsjが発生
する。ＰＭＯＳＦＥＴスイッチング機構３８ａ'、３８
ｂ'は、それぞれ、選択（ＳＥＬ）ライン４３ａ及びｎ
選択（ＮＳＥＬ）ラインの論理信号によって作動する。
ＰＭＯＳＦＥＴスイッチング機構３８ａ'、３８ｂ'は、
論理低（ブール論理の場合、「０」）によってオンにな
り、論理高（ブール論理の場合、「１」）によってオフ
になる。
るための特定の実施例が示されている。図４に示すよう
に、電流セル３６'は、ＣＭＯＳ電界効果トランジスタ
（ＣＭＯＳＦＥＴ、ｐ型ＣＭＯＳＦＥＴについてはＰＭ
ＯＳＦＥＴ、ｎ型ＣＭＯＳＦＥＴについてはＮＭＯＳＦ
ＥＴ）によって実施される。すなわち、電流源３７は、
ＰＭＯＳＦＥＴによって実施され、スイッチング機構３
８'は、ＰＭＯＳＦＥＴ３８ａ'、３８ｂ'によって実施
される。電源電圧Ｖsによって、ＰＭＯＳＦＥＴ電流源
３７のゲートとソースの間に電圧バイアスＶbiasが印加
されると、ＰＭＯＳＦＥＴ電流源３７は、電流増幅器の
働きをし、この結果、入力電流ｉinから電流ｉsjが発生
する。ＰＭＯＳＦＥＴスイッチング機構３８ａ'、３８
ｂ'は、それぞれ、選択（ＳＥＬ）ライン４３ａ及びｎ
選択（ＮＳＥＬ）ラインの論理信号によって作動する。
ＰＭＯＳＦＥＴスイッチング機構３８ａ'、３８ｂ'は、
論理低（ブール論理の場合、「０」）によってオンにな
り、論理高（ブール論理の場合、「１」）によってオフ
になる。
【００２０】ＰＭＯＳＦＥＴスイッチング機構３８
ａ'、３８ｂ'に対するライン４３ａ、４３ｂの論理信号
は、制御論理回路４６によって制御される。制御論理回
路４６は、ライン３１で入力データを受信し、入力デー
タの復号化を行い、それに従って、ＰＭＯＳＦＥＴスイ
ッチング機構３８ａ'、３８ｂ'を作動させる。図４に示
す構造の場合、制御論理回路４６は、ライン３１の入力
データを復号化して、ｎ選択ライン４３ｂに論理信号を
発生するための２つの連続した論理インバータ４７、４
８（望ましくはＣＭＯＳＦＥＴ論理インバータ）から構
成される。さらに、制御論理回路４６は、ライン３１の
入力データを復号化し、選択ライン４３ａに論理信号を
発生するための論理インバータ５１（望ましくはＣＭＯ
ＳＦＥＴ論理インバータ）から構成される。
ａ'、３８ｂ'に対するライン４３ａ、４３ｂの論理信号
は、制御論理回路４６によって制御される。制御論理回
路４６は、ライン３１で入力データを受信し、入力デー
タの復号化を行い、それに従って、ＰＭＯＳＦＥＴスイ
ッチング機構３８ａ'、３８ｂ'を作動させる。図４に示
す構造の場合、制御論理回路４６は、ライン３１の入力
データを復号化して、ｎ選択ライン４３ｂに論理信号を
発生するための２つの連続した論理インバータ４７、４
８（望ましくはＣＭＯＳＦＥＴ論理インバータ）から構
成される。さらに、制御論理回路４６は、ライン３１の
入力データを復号化し、選択ライン４３ａに論理信号を
発生するための論理インバータ５１（望ましくはＣＭＯ
ＳＦＥＴ論理インバータ）から構成される。
【００２１】スイッチング機構３８ａ'、３８ｂ'は、一
般に、交互にオン、オフになるが、短時間の間同時にオ
ンになり、電流ｉsjが連続して流れることが望ましい。
換言すれば、この状態の場合、ｄｉsj／ｄｔが最小限に
抑えられ、従って、ｄｉs／ｄｔが最小限に抑えられる
ことになる。スイッチング機構３８ａ'、３８ｂ'のスイ
ッチング動作の結果として、電流ｉsjに揺らぎが生じる
と、電流の変化ｄｉin／ｄｔが生じ、従って、ＰＭＯＳ
ＦＥＴ電流源３７の両端間における電圧Ｖbiasが変調を
受け、この結果、もう１度、電流ｉsjが変調されること
になる。要するに、正のフィードバック状況が生じるこ
とになる。さらに、Ｖbiasが変化すると、ＰＭＯＳＦＥ
Ｔ電流源３７の動作点がわずかに変化し、この結果、ｉ
sjにわずかな変化が生じる。
般に、交互にオン、オフになるが、短時間の間同時にオ
ンになり、電流ｉsjが連続して流れることが望ましい。
換言すれば、この状態の場合、ｄｉsj／ｄｔが最小限に
抑えられ、従って、ｄｉs／ｄｔが最小限に抑えられる
ことになる。スイッチング機構３８ａ'、３８ｂ'のスイ
ッチング動作の結果として、電流ｉsjに揺らぎが生じる
と、電流の変化ｄｉin／ｄｔが生じ、従って、ＰＭＯＳ
ＦＥＴ電流源３７の両端間における電圧Ｖbiasが変調を
受け、この結果、もう１度、電流ｉsjが変調されること
になる。要するに、正のフィードバック状況が生じるこ
とになる。さらに、Ｖbiasが変化すると、ＰＭＯＳＦＥ
Ｔ電流源３７の動作点がわずかに変化し、この結果、ｉ
sjにわずかな変化が生じる。
【００２２】スイッチング機構３８ａ'、３８ｂ'のスイ
ッチング動作時に、電流ｉsjが連続して流れる機能性を
実現するため、ＣＭＯＳＦＥＴ論理インバータ４８、５
１は、それぞれの出力４３ａ、４３ｂによって、論理低
から論理高へのスイッチングよりも、論理高から論理低
へのスイッチングの方が速くなるような比率にされる場
合が多い。こうした比率にするため、ＣＭＯＳＦＥＴ論
理インバータ４８、５１内のコンポーネントＮＭＯＳＦ
ＥＴ（図示されてない）は、ＣＭＯＳＦＥＴ４８、５１
内のＰＭＯＳＦＥＴ（図示されてない）より速くスイッ
チするように製造される。一般に、同じスイッチング速
度のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの幅は、１.６
／１.０の比率になっている。従って、観念的に表現す
ると、幅の比率は、１.６／１.０未満になるように修正
される。
ッチング動作時に、電流ｉsjが連続して流れる機能性を
実現するため、ＣＭＯＳＦＥＴ論理インバータ４８、５
１は、それぞれの出力４３ａ、４３ｂによって、論理低
から論理高へのスイッチングよりも、論理高から論理低
へのスイッチングの方が速くなるような比率にされる場
合が多い。こうした比率にするため、ＣＭＯＳＦＥＴ論
理インバータ４８、５１内のコンポーネントＮＭＯＳＦ
ＥＴ（図示されてない）は、ＣＭＯＳＦＥＴ４８、５１
内のＰＭＯＳＦＥＴ（図示されてない）より速くスイッ
チするように製造される。一般に、同じスイッチング速
度のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの幅は、１.６
／１.０の比率になっている。従って、観念的に表現す
ると、幅の比率は、１.６／１.０未満になるように修正
される。
【００２３】ＣＭＯＳＦＥＴ論理インバータ４８、５１
の比率を前述のようにした図４の電流セル３６'は、あ
る程度有効であるが、図４の電流セル３６'は、スイッ
チング機構３８ａ'、３８ｂ'のスイッチング・レートが
増すと、問題を生じることになる。望ましくないことで
はあるが、スイッチング・レートが増すにつれて、スイ
ッチング機構３８ａ'、３８ｂ'の動作が不正確になるた
め、ビデオ・ディスプレイ１２（図１）の歪みが再発す
ることになる。その上、より精巧で、解像度の向上した
ビデオ・ディスプレイ１２に適応するため、スイッチン
グ・レートを増すことが必要になる。ビデオ・ディスプ
レイ１２の傾向は、スクリーンのリフレッシュ・レート
だけでなく、ドット・クロック・レート、または、ピク
セル・クロック・レートも高める方向にある。
の比率を前述のようにした図４の電流セル３６'は、あ
る程度有効であるが、図４の電流セル３６'は、スイッ
チング機構３８ａ'、３８ｂ'のスイッチング・レートが
増すと、問題を生じることになる。望ましくないことで
はあるが、スイッチング・レートが増すにつれて、スイ
ッチング機構３８ａ'、３８ｂ'の動作が不正確になるた
め、ビデオ・ディスプレイ１２（図１）の歪みが再発す
ることになる。その上、より精巧で、解像度の向上した
ビデオ・ディスプレイ１２に適応するため、スイッチン
グ・レートを増すことが必要になる。ビデオ・ディスプ
レイ１２の傾向は、スクリーンのリフレッシュ・レート
だけでなく、ドット・クロック・レート、または、ピク
セル・クロック・レートも高める方向にある。
【００２４】論理インバータ４８、５１の比率設定の信
頼性は、回路製造の変動要素、温度、及び電圧の関数で
あるため、この比率設定に頼って、スイッチング（及び
歪み）問題を解決することはできない。さらに、ドット
・クロック・レート及びスクリーン・リフレッシュ・レ
ートが増すにつれて、スイッチング機構３８ａ'、３８
ｂ'のスイッチングのための時間間隔が少なくなり、結
果として、スイッチング機構３８ａ'、３８ｂ'に対する
極めて正確な制御が要求されるが、この要求は、比率設
定で満たされるものではない。
頼性は、回路製造の変動要素、温度、及び電圧の関数で
あるため、この比率設定に頼って、スイッチング（及び
歪み）問題を解決することはできない。さらに、ドット
・クロック・レート及びスクリーン・リフレッシュ・レ
ートが増すにつれて、スイッチング機構３８ａ'、３８
ｂ'のスイッチングのための時間間隔が少なくなり、結
果として、スイッチング機構３８ａ'、３８ｂ'に対する
極めて正確な制御が要求されるが、この要求は、比率設
定で満たされるものではない。
【００２５】図５には、それぞれ、ＤＡＣ２３内におけ
るスイッチング機構３８ａ'、３８ｂ'の高スイッチング
速度と、ＤＡＣ２３の電源側及び出力側におけるインピ
ーダンスＺs、Ｚoとの組み合わせによって生じるｄｉo
／ｄｔ、ｄｉs／ｄｔが引き起こす、ビデオ・ディスプ
レイ１２（図１）に対する視覚上の悪影響を最小限に抑
えるか排除するための、図４の制御論理回路４６に関す
る新規な実施例が示されている。
るスイッチング機構３８ａ'、３８ｂ'の高スイッチング
速度と、ＤＡＣ２３の電源側及び出力側におけるインピ
ーダンスＺs、Ｚoとの組み合わせによって生じるｄｉo
／ｄｔ、ｄｉs／ｄｔが引き起こす、ビデオ・ディスプ
レイ１２（図１）に対する視覚上の悪影響を最小限に抑
えるか排除するための、図４の制御論理回路４６に関す
る新規な実施例が示されている。
【００２６】制御論理回路４６は、一般に、それぞれ、
ｎ選択信号（ＮＳＥＬ）及び選択信号（ＳＥＬ）の電圧
振幅しきい値に基づいて、選択信号及びｎ選択信号をト
リガするための２つのフィードバック・ループから構成
される。すなわち、図５に示すように、入力データ３１
を利用することによって、選択信号４３ａ及びｎ選択信
号４３ｂが得られるが、重要なのは、選択信号４３ａ及
びｎ選択信号４３ｂをフィードバックして、入力データ
３１と組み合わせることである。フィードバック・ルー
プは、下記のように実施される。選択信号４３ａの場
合、選択信号４３ａを論理インバータ５２にフィードバ
ックし、ＮＡＮＤ論理ゲート５３において、入力データ
３１と組み合わせられる。次に、ｎ選択信号４３ｂを発
生するため、ＮＡＮＤ論理ゲート５３の出力が、論理イ
ンバータ５６において反転される。さらに、ｎ選択信号
４３ｂの場合、選択信号４３ｂを論理インバータ５７に
フィードバックし、ＮＡＮＤ論理ゲート５８において、
入力データ３１と組み合わせられる。入力データ３１の
反転は、論理インバータ６１によって実施される。さら
に、選択信号４３ａを発生するため、ＮＡＮＤ論理ゲー
ト５８の出力が、論理インバータ６２を介して反転され
る。
ｎ選択信号（ＮＳＥＬ）及び選択信号（ＳＥＬ）の電圧
振幅しきい値に基づいて、選択信号及びｎ選択信号をト
リガするための２つのフィードバック・ループから構成
される。すなわち、図５に示すように、入力データ３１
を利用することによって、選択信号４３ａ及びｎ選択信
号４３ｂが得られるが、重要なのは、選択信号４３ａ及
びｎ選択信号４３ｂをフィードバックして、入力データ
３１と組み合わせることである。フィードバック・ルー
プは、下記のように実施される。選択信号４３ａの場
合、選択信号４３ａを論理インバータ５２にフィードバ
ックし、ＮＡＮＤ論理ゲート５３において、入力データ
３１と組み合わせられる。次に、ｎ選択信号４３ｂを発
生するため、ＮＡＮＤ論理ゲート５３の出力が、論理イ
ンバータ５６において反転される。さらに、ｎ選択信号
４３ｂの場合、選択信号４３ｂを論理インバータ５７に
フィードバックし、ＮＡＮＤ論理ゲート５８において、
入力データ３１と組み合わせられる。入力データ３１の
反転は、論理インバータ６１によって実施される。さら
に、選択信号４３ａを発生するため、ＮＡＮＤ論理ゲー
ト５８の出力が、論理インバータ６２を介して反転され
る。
【００２７】図６には、図５の新規な制御論理回路４６
の応答が示されている。要するに、ｎ選択信号（ＮＳＥ
Ｌ）が電圧しきい値ｖ1まで降下する際、すなわち、ス
イッチング機構３８ｂ'がオンになる過程において、選
択信号（ＳＥＬ）４３ａが、論理高電圧ｖhに向かって
上昇を開始し、これによって、トランジスタ３８ａ'を
オフにする動作が始まる。選択信号が電圧しきい値ｖ1
まで降下する際、すなわち、スイッチング機構３８ａ'
がオンになる過程において、選択信号４３ｂが、論理高
電圧ｖhに向かって上昇を開始し、これによって、トラ
ンジスタ３８ｂ'をオフにする動作が始まる。
の応答が示されている。要するに、ｎ選択信号（ＮＳＥ
Ｌ）が電圧しきい値ｖ1まで降下する際、すなわち、ス
イッチング機構３８ｂ'がオンになる過程において、選
択信号（ＳＥＬ）４３ａが、論理高電圧ｖhに向かって
上昇を開始し、これによって、トランジスタ３８ａ'を
オフにする動作が始まる。選択信号が電圧しきい値ｖ1
まで降下する際、すなわち、スイッチング機構３８ａ'
がオンになる過程において、選択信号４３ｂが、論理高
電圧ｖhに向かって上昇を開始し、これによって、トラ
ンジスタ３８ｂ'をオフにする動作が始まる。
【００２８】しきい値ｖ1は、できるだけゼロに近いこ
とが望ましい。図５に示す構成をとる場合、しきい値ｖ
1の大きさが極めて小さくなるので、この要求が満たさ
れる。この特徴によって、過度の時間遅延を必要とせず
に、スイッチング機構３８ａ'、３８ｂ'の「オン」状態
のオーバラップが保証される。従って、電流の変化ｄｉ
s／ｄｔが、有効に最小限に抑えられる。
とが望ましい。図５に示す構成をとる場合、しきい値ｖ
1の大きさが極めて小さくなるので、この要求が満たさ
れる。この特徴によって、過度の時間遅延を必要とせず
に、スイッチング機構３８ａ'、３８ｂ'の「オン」状態
のオーバラップが保証される。従って、電流の変化ｄｉ
s／ｄｔが、有効に最小限に抑えられる。
【００２９】ＤＡＣ２３の出力側における電流の変化ｄ
ｉo／ｄｔを減少させるために、スイッチング機構３８
ａ'、３８ｂ'の「オン」状態のオーバラップが増加され
る。このオーバラップの増加は、スイッチング・レート
が増す結果として時間間隔が減少しても、スイッチング
機構３８ａ'、３８ｂ'の制御性が向上する結果として、
許容できる。このオーバラップをさらに大きくすると、
選択信号（ＳＥＬ）４３ａ及びｎ選択信号（ＮＳＥＬ）
４３ｂが、図７に示す論理状態の間で遷移する。図７に
示すように、ｎ選択信号４３ｂは、時間ｔ0 でゼロまで
降下する。時間ｔ0からｔ1の間、スイッチング機構３８
ａ'、３８ｂ'は、両方とも、オン状態である。時間ｔ1
において、選択信号４３ａは、論理高に向かって上昇を
開始する、すなわち、トランジスタ３８ａ'をオフにす
る動作を開始する。時間ｔ2において、トランジスタ３
８ａ'は、完全にオフになるが、トランジスタ３８ｂ'
は、完全なオン状態のままである。時間ｔ3において、
選択信号４３ａがゼロまで降下すると、トランジスタ３
８ａ'は、再び、オンになる。時間ｔ3から時間ｔ4の
間、スイッチング機構３８ａ'、３８ｂ'は、両方とも、
オン状態である。上記の事象のシーケンスが続行され
る。
ｉo／ｄｔを減少させるために、スイッチング機構３８
ａ'、３８ｂ'の「オン」状態のオーバラップが増加され
る。このオーバラップの増加は、スイッチング・レート
が増す結果として時間間隔が減少しても、スイッチング
機構３８ａ'、３８ｂ'の制御性が向上する結果として、
許容できる。このオーバラップをさらに大きくすると、
選択信号（ＳＥＬ）４３ａ及びｎ選択信号（ＮＳＥＬ）
４３ｂが、図７に示す論理状態の間で遷移する。図７に
示すように、ｎ選択信号４３ｂは、時間ｔ0 でゼロまで
降下する。時間ｔ0からｔ1の間、スイッチング機構３８
ａ'、３８ｂ'は、両方とも、オン状態である。時間ｔ1
において、選択信号４３ａは、論理高に向かって上昇を
開始する、すなわち、トランジスタ３８ａ'をオフにす
る動作を開始する。時間ｔ2において、トランジスタ３
８ａ'は、完全にオフになるが、トランジスタ３８ｂ'
は、完全なオン状態のままである。時間ｔ3において、
選択信号４３ａがゼロまで降下すると、トランジスタ３
８ａ'は、再び、オンになる。時間ｔ3から時間ｔ4の
間、スイッチング機構３８ａ'、３８ｂ'は、両方とも、
オン状態である。上記の事象のシーケンスが続行され
る。
【００３０】図７に示す応答は、図５のフィードバック
・ループに遅延を導入することによって、実施される。
遅延は、図５の論理インバータ５２、５７に比率設定を
施すとによって導入するのが、最も容易である。すなわ
ち、論理インバータ５２、５７には、それぞれの出力の
遷移が、論理低から論理高への場合より、論理高から論
理低への場合のほうが速くなるように、比率設定を施す
のが望ましい。フィードバック・ループに時間遅延を導
入するもう１つの方法は、それぞれの論理インバータ５
２、５７と直列をなすように、追加論理インバータ対ま
たは他の論理ゲート対を導入することである。この構成
によれば、時間遅延が有効に導入されるし、最終的な論
理状態も変化しないが、追加スペースの犠牲を伴うこと
になる。
・ループに遅延を導入することによって、実施される。
遅延は、図５の論理インバータ５２、５７に比率設定を
施すとによって導入するのが、最も容易である。すなわ
ち、論理インバータ５２、５７には、それぞれの出力の
遷移が、論理低から論理高への場合より、論理高から論
理低への場合のほうが速くなるように、比率設定を施す
のが望ましい。フィードバック・ループに時間遅延を導
入するもう１つの方法は、それぞれの論理インバータ５
２、５７と直列をなすように、追加論理インバータ対ま
たは他の論理ゲート対を導入することである。この構成
によれば、時間遅延が有効に導入されるし、最終的な論
理状態も変化しないが、追加スペースの犠牲を伴うこと
になる。
【００３１】図７に示す選択信号４３ａ及びｎ選択信号
４３ｂの論理制御応答の結果として、ＤＡＣ２３からの
出力電流ｉoが、図８に示すように階段状の応答を示す
ことになる。修正された出力電流ｉoによって、ｄｉo／
ｄｔが最適な形で最小限に抑えられ、さらに、出力電流
ｉoの緩やかな変化によって、回路からの電磁伝播（Ｒ
ＦＩ）が減少する。ある意味では、図５の新規の制御論
理回路４６によって、制御性が向上するので、電流スイ
ッチングが時間的に拡散し、出力電流ｉoの急激な変化
が最小限に抑えられる。
４３ｂの論理制御応答の結果として、ＤＡＣ２３からの
出力電流ｉoが、図８に示すように階段状の応答を示す
ことになる。修正された出力電流ｉoによって、ｄｉo／
ｄｔが最適な形で最小限に抑えられ、さらに、出力電流
ｉoの緩やかな変化によって、回路からの電磁伝播（Ｒ
ＦＩ）が減少する。ある意味では、図５の新規の制御論
理回路４６によって、制御性が向上するので、電流スイ
ッチングが時間的に拡散し、出力電流ｉoの急激な変化
が最小限に抑えられる。
【００３２】当該技術の熟練者には明らかなように、本
発明の原理をほとんど逸脱することなく、前述の実施例
に対して、さまざまな変更及び修正を加えることが可能
である。
発明の原理をほとんど逸脱することなく、前述の実施例
に対して、さまざまな変更及び修正を加えることが可能
である。
【００３３】本発明の実施態様の例は、次のとおりであ
る。 （１）一緒に接続され、集合でビデオ・ディスプレイの
ための電流を発生する複数の並列電流セルを有し、前記
電流セルの各々が、連続的な電流を供給する電流源、電
流シンクおよびビデオ・ディスプレイに交互に電流をス
イッチするためのスイッチング手段を備え、前記スイッ
チング手段が、入力データから発生される選択信号によ
って動作し、電流をアースにスイッチするための第１の
スイッチング機構、および入力データから発生されるｎ
選択信号によって動作し、電流をビデオ・ディスプレイ
にスイッチするための第２のスイッチング機構を持つ、
ビデオ・サブシステムのデジタル・アナログ変換器にお
いて、前記選択信号を前記データと組み合わせて、前記
選択信号が第１のあらかじめ定めたしきい値まで低下し
た後に前記ｎ選択信号を発生させる第１のフィードバッ
ク・ループと、前記ｎ選択信号を前記データと組み合わ
せて、前記ｎ選択信号が第２のあらかじめ定めたしきい
値まで低下した後に前記選択信号を発生させる第２のフ
ィードバック・ループと、を備え、前記ビデオ・サブシ
ステムにおける前記スイッチング手段の動作で生じる電
流の揺らぎと寄生インピーダンスによって引き起こされ
るビデオ・ディスプレイに対する視覚上の悪影響を最小
限に抑えることを特徴とするビデオ・サブシステムのデ
ジタル・アナログ変換器。
る。 （１）一緒に接続され、集合でビデオ・ディスプレイの
ための電流を発生する複数の並列電流セルを有し、前記
電流セルの各々が、連続的な電流を供給する電流源、電
流シンクおよびビデオ・ディスプレイに交互に電流をス
イッチするためのスイッチング手段を備え、前記スイッ
チング手段が、入力データから発生される選択信号によ
って動作し、電流をアースにスイッチするための第１の
スイッチング機構、および入力データから発生されるｎ
選択信号によって動作し、電流をビデオ・ディスプレイ
にスイッチするための第２のスイッチング機構を持つ、
ビデオ・サブシステムのデジタル・アナログ変換器にお
いて、前記選択信号を前記データと組み合わせて、前記
選択信号が第１のあらかじめ定めたしきい値まで低下し
た後に前記ｎ選択信号を発生させる第１のフィードバッ
ク・ループと、前記ｎ選択信号を前記データと組み合わ
せて、前記ｎ選択信号が第２のあらかじめ定めたしきい
値まで低下した後に前記選択信号を発生させる第２のフ
ィードバック・ループと、を備え、前記ビデオ・サブシ
ステムにおける前記スイッチング手段の動作で生じる電
流の揺らぎと寄生インピーダンスによって引き起こされ
るビデオ・ディスプレイに対する視覚上の悪影響を最小
限に抑えることを特徴とするビデオ・サブシステムのデ
ジタル・アナログ変換器。
【００３４】（２）前記第１のフィードバック・ループ
に連係した第１の時間遅延手段と、前記第２のフィード
バック・ループに連係した第２の時間遅延手段が設けら
れていることを特徴とする前記（１）に記載のビデオ・
サブシステムのデジタル・アナログ変換器。
に連係した第１の時間遅延手段と、前記第２のフィード
バック・ループに連係した第２の時間遅延手段が設けら
れていることを特徴とする前記（１）に記載のビデオ・
サブシステムのデジタル・アナログ変換器。
【００３５】（３）前記電流シンクが、前記第２のスイ
ッチング機構を通る電流に加えられる等価負荷抵抗に等
しいダミー抵抗からなることを特徴とする、前記（１）
に記載のビデオ・サブシステムのデジタル・アナログ変
換器。
ッチング機構を通る電流に加えられる等価負荷抵抗に等
しいダミー抵抗からなることを特徴とする、前記（１）
に記載のビデオ・サブシステムのデジタル・アナログ変
換器。
【００３６】（４）前記第１のフィードバック・ループ
が、前記データを反転する第１の論理インバータと、前
記ｎ選択信号を反転する第２の論理インバータと、前記
第１と第２の論理インバータからの出力を組み合わせる
ＮＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲートの出力を受
信し、前記選択信号を送り出す第３の論理インバータか
ら構成されることと、前記第２のフィードバック・ルー
プが、前記選択信号を反転する第４の論理インバータ
と、前記第４の論理インバータからの出力と前記データ
を組み合わせるＮＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲ
ートの出力を反転し、前記ｎ選択信号を送り出す第５の
論理インバータから構成されることを特徴とする、前記
（２）に記載のビデオ・サブシステムのデジタル・アナ
ログ変換器。
が、前記データを反転する第１の論理インバータと、前
記ｎ選択信号を反転する第２の論理インバータと、前記
第１と第２の論理インバータからの出力を組み合わせる
ＮＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲートの出力を受
信し、前記選択信号を送り出す第３の論理インバータか
ら構成されることと、前記第２のフィードバック・ルー
プが、前記選択信号を反転する第４の論理インバータ
と、前記第４の論理インバータからの出力と前記データ
を組み合わせるＮＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲ
ートの出力を反転し、前記ｎ選択信号を送り出す第５の
論理インバータから構成されることを特徴とする、前記
（２）に記載のビデオ・サブシステムのデジタル・アナ
ログ変換器。
【００３７】（５）ビデオ・サブシステムにおいてビデ
オ・ディスプレイのために複数の別個の電流を発生する
デジタル・アナログ変換器におけるスイッチング動作
と、ビデオ・サブシステムにおける寄生インピーダンス
の結合によって生じる、ビデオ・ディスプレイに対する
視覚上の悪影響を最小限に抑えるためのシステムであっ
て、連続して電流を供給するための電流源と、電流シン
ク及びビデオ・ディスプレイに交互に電流をスイッチす
るためのスイッチング手段を具備し、該スイッチング手
段が、選択信号によって作動し、電流を電流シンクにス
イッチするための第１のスイッチング機構、及び、ｎ選
択信号によって作動し、電流をビデオ・ディスプレイに
スイッチするための第２のスイッチング機構から成り、
選択信号及びｎ選択信号が入力データから発生するよう
になっている、デジタル・アナログ変換器に連係して、
ビデオ・ディスプレイのために別個の電流を供給するた
めの電流セルと、前記選択信号と前記データを組み合わ
せて、前記ｎ選択信号を導き出し、前記選択信号が第１
のあらかじめ定められたしきい値まで低下した後、前記
ｎ選択信号が発生するようにする第１のフィードバック
・ループと、前記ｎ選択信号と前記データを組み合わせ
て、前記選択信号を導き出し、前記ｎ選択信号が第２の
あらかじめ定められたしきい値まで低下した後、前記選
択信号が発生するようにする第２のフィードバック・ル
ープから構成される、システム。
オ・ディスプレイのために複数の別個の電流を発生する
デジタル・アナログ変換器におけるスイッチング動作
と、ビデオ・サブシステムにおける寄生インピーダンス
の結合によって生じる、ビデオ・ディスプレイに対する
視覚上の悪影響を最小限に抑えるためのシステムであっ
て、連続して電流を供給するための電流源と、電流シン
ク及びビデオ・ディスプレイに交互に電流をスイッチす
るためのスイッチング手段を具備し、該スイッチング手
段が、選択信号によって作動し、電流を電流シンクにス
イッチするための第１のスイッチング機構、及び、ｎ選
択信号によって作動し、電流をビデオ・ディスプレイに
スイッチするための第２のスイッチング機構から成り、
選択信号及びｎ選択信号が入力データから発生するよう
になっている、デジタル・アナログ変換器に連係して、
ビデオ・ディスプレイのために別個の電流を供給するた
めの電流セルと、前記選択信号と前記データを組み合わ
せて、前記ｎ選択信号を導き出し、前記選択信号が第１
のあらかじめ定められたしきい値まで低下した後、前記
ｎ選択信号が発生するようにする第１のフィードバック
・ループと、前記ｎ選択信号と前記データを組み合わせ
て、前記選択信号を導き出し、前記ｎ選択信号が第２の
あらかじめ定められたしきい値まで低下した後、前記選
択信号が発生するようにする第２のフィードバック・ル
ープから構成される、システム。
【００３８】（６）前記第１のフィードバック・ループ
に連係した第１の時間遅延手段と、前記第２のフィード
バック・ループに連係した第２の時間遅延手段が設けら
れていることを特徴とする、前記（５）に記載のシステ
ム。
に連係した第１の時間遅延手段と、前記第２のフィード
バック・ループに連係した第２の時間遅延手段が設けら
れていることを特徴とする、前記（５）に記載のシステ
ム。
【００３９】（７）前記電流シンクが、前記第２のスイ
ッチング機構を通る電流に加えられる等価負荷抵抗に等
しいダミー抵抗からなることを特徴とする、前記（５）
に記載のシステム。
ッチング機構を通る電流に加えられる等価負荷抵抗に等
しいダミー抵抗からなることを特徴とする、前記（５）
に記載のシステム。
【００４０】（８）前記第１のフィードバック・ループ
が、前記データを反転する第１の論理インバータと、前
記ｎ選択信号を反転する第２の論理インバータと、前記
第１と第２の論理インバータからの出力を組み合わせる
ＮＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲートの出力を受
信し、前記選択信号を送り出す第３の論理インバータか
ら構成されることと、前記第２のフィードバック・ルー
プが、前記選択信号を反転する第４の論理インバータ
と、前記第４の論理インバータからの出力と前記データ
を組み合わせるＮＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲ
ートの出力を反転し、前記ｎ選択信号を送り出す第５の
論理インバータから構成されることを特徴とする、前記
（６）に記載のシステム。
が、前記データを反転する第１の論理インバータと、前
記ｎ選択信号を反転する第２の論理インバータと、前記
第１と第２の論理インバータからの出力を組み合わせる
ＮＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲートの出力を受
信し、前記選択信号を送り出す第３の論理インバータか
ら構成されることと、前記第２のフィードバック・ルー
プが、前記選択信号を反転する第４の論理インバータ
と、前記第４の論理インバータからの出力と前記データ
を組み合わせるＮＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲ
ートの出力を反転し、前記ｎ選択信号を送り出す第５の
論理インバータから構成されることを特徴とする、前記
（６）に記載のシステム。
【００４１】（９）互いに接続されて、別個の電流を集
合的に発生する複数の並列電流セルから成り、該電流セ
ルが、それぞれ、連続電流を供給する電流源と、電流シ
ンク及びビデオ・ディスプレイに交互に電流をスイッチ
するためのスイッチング手段を具備しており、該スイッ
チング手段が、選択信号によって作動し、電流を電流シ
ンクにスイッチするための第１のスイッチング機構、及
び、ｎ選択信号によって作動し、電流をビデオ・ディス
プレイにスイッチするための第２のスイッチング機構か
ら成り、選択信号及びｎ選択信号が入力データから発生
するようになっている、ビデオ・ディスプレイのために
複数の別個の電流を発生するビデオ・サブシステムのデ
ジタル・アナログ変換器のために、ビデオ・サブシステ
ムにおけるスイッチング手段の作動で生じる電流の揺ら
ぎ、及び、寄生インピーダンスによって引き起こされ
る、ビデオ・ディスプレイに対する視覚上の悪影響を最
小限に抑える方法であって、前記選択信号と前記データ
を組み合わせて、前記ｎ選択信号を導き出し、前記選択
信号が第１のあらかじめ定められたしきい値まで低下し
た後、前記ｎ選択信号が発生するようにするステップ
と、前記ｎ選択信号と前記データを組み合わせて、前記
選択信号を導き出し、前記ｎ選択信号が第２のあらかじ
め定められたしきい値まで低下した後、前記選択信号が
発生するようにするステップと、フィードバックを利用
して、前記第１と第２のスイッチング機構をより精密に
スイッチすることによって、前記電流源からの前記電流
を安定化させ、ビデオ・ディスプレイに対する視覚上の
悪影響が最小限に抑えられるようにするステップと、を
含む方法。
合的に発生する複数の並列電流セルから成り、該電流セ
ルが、それぞれ、連続電流を供給する電流源と、電流シ
ンク及びビデオ・ディスプレイに交互に電流をスイッチ
するためのスイッチング手段を具備しており、該スイッ
チング手段が、選択信号によって作動し、電流を電流シ
ンクにスイッチするための第１のスイッチング機構、及
び、ｎ選択信号によって作動し、電流をビデオ・ディス
プレイにスイッチするための第２のスイッチング機構か
ら成り、選択信号及びｎ選択信号が入力データから発生
するようになっている、ビデオ・ディスプレイのために
複数の別個の電流を発生するビデオ・サブシステムのデ
ジタル・アナログ変換器のために、ビデオ・サブシステ
ムにおけるスイッチング手段の作動で生じる電流の揺ら
ぎ、及び、寄生インピーダンスによって引き起こされ
る、ビデオ・ディスプレイに対する視覚上の悪影響を最
小限に抑える方法であって、前記選択信号と前記データ
を組み合わせて、前記ｎ選択信号を導き出し、前記選択
信号が第１のあらかじめ定められたしきい値まで低下し
た後、前記ｎ選択信号が発生するようにするステップ
と、前記ｎ選択信号と前記データを組み合わせて、前記
選択信号を導き出し、前記ｎ選択信号が第２のあらかじ
め定められたしきい値まで低下した後、前記選択信号が
発生するようにするステップと、フィードバックを利用
して、前記第１と第２のスイッチング機構をより精密に
スイッチすることによって、前記電流源からの前記電流
を安定化させ、ビデオ・ディスプレイに対する視覚上の
悪影響が最小限に抑えられるようにするステップと、を
含む方法。
【００４２】（１０）前記選択信号と前記データの組み
合わせを遅延させるステップと、前記ｎ選択信号と前記
データの組み合わせを遅延させるステップと、を更に含
む前記（９）に記載の方法。
合わせを遅延させるステップと、前記ｎ選択信号と前記
データの組み合わせを遅延させるステップと、を更に含
む前記（９）に記載の方法。
【００４３】
【発明の効果】本発明によると、ビデオ・サブシステム
のデジタル・アナログ変換器におけるスイッチング動作
と、ビデオ・サブシステムの寄生インピーダンスとの組
み合わせによって生じる、ビデオ・ディスプレイに対す
る視覚上の悪影響を最小限に抑えることができる。
のデジタル・アナログ変換器におけるスイッチング動作
と、ビデオ・サブシステムの寄生インピーダンスとの組
み合わせによって生じる、ビデオ・ディスプレイに対す
る視覚上の悪影響を最小限に抑えることができる。
【図１】 ビデオ・ディスプレイに接続されて、その駆
動を行うビデオ・サブシステムの概略図である。
動を行うビデオ・サブシステムの概略図である。
【図２】 図１のビデオ・サブシステムのデジタル・ア
ナログ変換器（ＤＡＣ）内に配置された１〜ｎの複数の
電流セルに関する概略図である。
ナログ変換器（ＤＡＣ）内に配置された１〜ｎの複数の
電流セルに関する概略図である。
【図３】 図１のビデオ・サブシステムのＤＡＣ内に配
置された修正電流セルｊの概略図である。
置された修正電流セルｊの概略図である。
【図４】 図３の電流セルｊの特定のＣＭＯＳ実施例に
関する概略図である。
関する概略図である。
【図５】 本発明に基づく、図４の新規の制御論理回路
に関する概略図である。
に関する概略図である。
【図６】 図５の新規の制御論理回路によって発生する
選択信号及びｎ選択信号を示すグラフである。
選択信号及びｎ選択信号を示すグラフである。
【図７】 新規の制御論理回路のフィードバック・ルー
プに時間遅延機構を配置した場合に、図５の新規の制御
論理回路によって発生する選択信号及びｎ選択信号のグ
ラフである。
プに時間遅延機構を配置した場合に、図５の新規の制御
論理回路によって発生する選択信号及びｎ選択信号のグ
ラフである。
【図８】 図５の新規の制御論理回路が、図７に示す応
答をするように構成されている場合の、出力電流ｉoを
表したグラフである。
答をするように構成されている場合の、出力電流ｉoを
表したグラフである。
１１ ビデオ・サブシステム
１２ ビデオ・ディスプレイ
１３ 伝送ライン
１６ プロセッサ
１７ フロント・エンド論理回路
１８ フレーム・バッファ
２１ ビデオ・デジタル・アナログ変換器
２２ カラー・マップ
２３ ＤＡＣ
３２ 出力ライン
３６ 並列電流セル
３７ 電流源
３８ スイッチング機構
４２ ダンプ・ライン
４６ 制御論理回路
４８ 論理インバータ
５１ 論理インバータ
５２ 論理インバータ
５３ ＮＡＮＤ論理ゲート
５６ 論理インバータ
５７ 論理インバータ
５８ ＮＡＮＤ論理ゲート
６１ 論理インバータ
６２ 論理インバータ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−117031（ＪＰ，Ａ)
特開 平４−54020（ＪＰ，Ａ)
特開 平５−258575（ＪＰ，Ａ)
特開 昭58−85627（ＪＰ，Ａ)
特表 昭62−502220（ＪＰ，Ａ)
特表 平５−509214（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 3/05
H03M 1/08
H04N 5/14
Claims (10)
- 【請求項１】別個の電流を集合的に生成するために共に
接続された複数の並列電流セルを有する、複数の別個の
電流を生成するビデオ・サブシステムのデジタル・アナ
ログ変換器であって、 前記電流セルのそれぞれが、連続的な電流を供給する電
流源、および電流シンクとビデオ・ディスプレイとに電
流を向けるよう構成されたスイッチを有し、 前記スイッチが、電流をアースに向けるよう選択信号に
よって駆動される第１のスイッチング機構、および電流
をビデオ・ディスプレイに向けるようｎ選択信号によっ
て駆動される第２のスイッチング機構を有し、該選択信
号および該ｎ選択信号が入力データから生成される前記
デジタル・アナログ変換器において、 前記ビデオ・サブシステムにおける前記スイッチの駆動
と寄生インピーダンスから生じる電流の揺らぎによって
引き起こされるビデオ・ディスプレイに対する視覚上の
悪影響を最小限に抑えるために、 前記選択信号を前記入力データと組み合わせて前記ｎ選
択信号を得るよう、前記選択信号を前記ｎ選択信号の生
成回路にフィードバックする第１のフィードバック・ル
ープと、 前記ｎ選択信号を前記入力データと組み合わせて前記選
択信号を得るよう、前記ｎ選択信号を前記選択信号の生
成回路にフィードバックする第２のフィードバック・ル
ープと、を含み、前記第１のスイッチング機構は、前記選択信号の降下に
よりオンになり、前記第２のスイッチング機構は、前記
ｎ選択信号の降下によりオンになるよう構成されてお
り、 前記第１のフィードバック・ループに接続された前記ｎ
選択信号の生成回路が、前記選択信号が降下したことに
応答して前記ｎ選択信号を上昇させて前記第２のスイッ
チング機構をオフにし、前記第２のフィードバック・ル
ープに接続された前記選択信号の生成回路が、前記ｎ選
択信号が降下したことに応答して前記選択信号を上昇さ
せて前記第１のスイッチング機構をオフにするよう構成
されている、 デジタル・アナログ変換器。 - 【請求項２】前記第１のフィードバック・ループに連係
した第１の時間遅延手段と、前記第２のフィードバック
・ループに連係した第２の時間遅延手段とを含む請求項
１に記載のデジタル・アナログ変換器。 - 【請求項３】前記第１のフィードバック・ループが、前
記データを反転する第１の論理インバータと、前記ｎ選
択信号を反転する第２の論理インバータと、前記第１お
よび第２の論理インバータからの出力を組み合わせるＮ
ＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲートの出力を受信
し前記選択信号を提供する第３の論理インバータと、を
含み、 前記第２のフィードバック・ループが、前記選択信号を
反転する第４の論理インバータと、前記第４の論理イン
バータからの出力と前記データを組み合わせるＮＡＮＤ
論理ゲートと、ＮＡＮＤ論理ゲートの出力を反転し、前
記ｎ選択信号を提供する第５の論理インバータと、を含
む請求項２に記載のデジタル・アナログ変換器。 - 【請求項４】前記電流シンクが、前記第２のスイッチン
グ機構を通る電流に課される等価負荷抵抗に等しいダミ
ー抵抗を含む請求項１に記載のデジタル・アナログ変換
器。 - 【請求項５】前記遅延手段がＣＭＯＳＦＥＴロジックイ
ンバータ内部のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの幅
の比率によって実施される請求項１に記載のデジタル・
アナログ変換器。 - 【請求項６】ビデオ・ディスプレイのために複数の別個
の電流を発生するデジタル・アナログ変換器におけるス
イッチング動作とビデオ・サブシステムにおける寄生イ
ンピーダンスの結合によって生じる、ビデオ・ディスプ
レイに対する視覚上の悪影響を最小限に抑えるシステム
であって、該システムは、 デジタル・アナログ変換器に連係する、ビデオ・ディス
プレイに別個の電流を供給するための電流セルを含み、
該電流セルが、連続して電流を供給する電流源および電
流シンクとビデオ・ディスプレイとに実質的に交互に電
流を向けるスイッチを有し、該スイッチが、電流シンク
に電流を向けるよう選択信号の降下によって駆動される
第１のスイッチング機構、およびビデオ・ディスプレイ
に電流を向けるようｎ選択信号の降下によって駆動され
る第２のスイッチング機構を有し、該選択信号および該
ｎ選択信号が入力データから生成され、 さらに前記システムは、 前記選択信号が第１の予め定めたしきい値まで低下した
後で前記ｎ選択信号が生成されるよう、該選択信号と前
記データとを組み合わせて該ｎ選択信号を導き出すｎ選
択信号の生成回路に、前記選択信号をフィードバックす
る第１のフィードバック・ループと、 前記ｎ選択信号が第２の予め定めたしきい値まで低下し
た後で前記選択信号が生成されるよう、該ｎ選択信号と
前記データとを組み合わせて該選択信号を導き出す選択
信号の生成回路に、前記ｎ選択信号をフィードバックす
る第２のフィードバック・ループと、を含み、前記第１のフィードバック・ループに接続された前記ｎ
選択信号の生成回路が、前記選択信号が降下したことに
応答して前記ｎ選択信号を上昇させて前記第２のスイッ
チング機構をオフにし、前記第２のフィードバック・ル
ープに接続された前記選択信号の生成回路が、前記ｎ選
択信号が降下したことに応答して前記選択信号を上昇さ
せて前記第１のスイッチング機構をオフにするよう構成
されている、 前記システム。 - 【請求項７】前記第１のフィードバック・ループに連係
した第１の時間遅延手段と、前記第２のフィードバック
・ループに連係した第２の時間遅延手段を含む請求項６
に記載のシステム。 - 【請求項８】前記第１のフィードバック・ループが、前
記データを反転する第１の論理インバータと、前記ｎ選
択信号を反転する第２の論理インバータと、前記第１お
よび第２の論理インバータからの出力を組み合わせるＮ
ＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲートの出力を受信
し、前記選択信号を提供する第３の論理インバータと、
を含み、 前記第２のフィードバック・ループが、前記選択信号を
反転する第４の論理インバータと、前記第４の論理イン
バータからの出力と前記データとを組み合わせるＮＡＮ
Ｄ論理ゲートと、ＮＡＮＤ論理ゲートの出力を反転し、
前記ｎ選択信号を提供する第５の論理インバータと、を
含む請求項７に記載のシステム。 - 【請求項９】前記遅延手段が、ＣＭＯＳＦＥＴ論理イン
バータ内のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの幅の比率
によって実施される請求項７に記載のシステム。 - 【請求項１０】前記電流シンクが、前記第２のスイッチ
ング機構を通る電流に課される等価負荷抵抗に等しいダ
ミー抵抗を含む請求項６に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/210,981 US5452014A (en) | 1994-03-21 | 1994-03-21 | Video dac rise time control and supply noise suppression |
| US210,981 | 1994-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07295757A JPH07295757A (ja) | 1995-11-10 |
| JP3504374B2 true JP3504374B2 (ja) | 2004-03-08 |
Family
ID=22785139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08619995A Expired - Lifetime JP3504374B2 (ja) | 1994-03-21 | 1995-03-17 | ビデオ・サブシステムのディジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5452014A (ja) |
| JP (1) | JP3504374B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7268014B2 (ja) | 2017-10-25 | 2023-05-02 | ディディピー スペシャルティ エレクトロニック マテリアルズ ユーエス，エルエルシー | 低ナトリウム樹脂の製造 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745064A (en) * | 1994-10-25 | 1998-04-28 | Matsushita Electric Industrial Co., Ltd. | D/A conversion device having multiple D/A converters with substantially equal voltages supplied thereto |
| TW331679B (en) * | 1995-12-22 | 1998-05-11 | Thomson Multimedia Sa | Analog-to-digital converter. |
| US5942999A (en) * | 1997-08-08 | 1999-08-24 | International Business Machines Corporation | Controllable integrated linear attenuator for a D/A converter |
| GB2333191A (en) * | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | DAC current switch with reduced crossover noise |
| JP3209967B2 (ja) | 1998-11-04 | 2001-09-17 | 沖電気工業株式会社 | 電流セル及びこれを用いたディジタル／アナログ変換器 |
| GB2356304B (en) | 1999-11-10 | 2003-11-19 | Fujitsu Ltd | Switch driver circuitry |
| GB2356302B (en) | 1999-11-10 | 2003-11-05 | Fujitsu Ltd | Current switching circuitry |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4695743A (en) * | 1985-10-23 | 1987-09-22 | Hughes Aircraft Company | Multiple input dissymmetric latch |
| JPH01277027A (ja) * | 1988-04-28 | 1989-11-07 | Toshiba Corp | デジタル・アナログ変換回路 |
| JP2570471B2 (ja) * | 1990-06-25 | 1997-01-08 | 日本電気株式会社 | クロックドライバー回路 |
| US5334998A (en) * | 1991-07-05 | 1994-08-02 | Sun Microsystems, Inc. | Method and apparatus for utilizing blanking on both zero setup and pedestal setup display monitors with a conventional computer system |
| KR930009432B1 (ko) * | 1991-12-31 | 1993-10-04 | 현대전자산업 주식회사 | 디지탈/아나로그 변환기용 전류소자 |
| KR950008957B1 (ko) * | 1992-12-31 | 1995-08-09 | 현대전자산업주식회사 | 디지탈/아날로그 변환회로 |
-
1994
- 1994-03-21 US US08/210,981 patent/US5452014A/en not_active Expired - Lifetime
-
1995
- 1995-03-17 JP JP08619995A patent/JP3504374B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7268014B2 (ja) | 2017-10-25 | 2023-05-02 | ディディピー スペシャルティ エレクトロニック マテリアルズ ユーエス，エルエルシー | 低ナトリウム樹脂の製造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07295757A (ja) | 1995-11-10 |
| US5452014A (en) | 1995-09-19 |
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