JP3501686B2 - カラー撮像装置及びそれを用いた撮像システム - Google Patents
カラー撮像装置及びそれを用いた撮像システムInfo
- Publication number
- JP3501686B2 JP3501686B2 JP17113699A JP17113699A JP3501686B2 JP 3501686 B2 JP3501686 B2 JP 3501686B2 JP 17113699 A JP17113699 A JP 17113699A JP 17113699 A JP17113699 A JP 17113699A JP 3501686 B2 JP3501686 B2 JP 3501686B2
- Authority
- JP
- Japan
- Prior art keywords
- color
- signal
- image pickup
- pixels
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明はカラー撮像装置及び
それを用いた撮像システムに係わり、特に各画素信号を
原信号で読出す動作と、加算して読出す動作を選択可能
なカラー撮像装置及びそれを用いた撮像システムに関す
る。
それを用いた撮像システムに係わり、特に各画素信号を
原信号で読出す動作と、加算して読出す動作を選択可能
なカラー撮像装置及びそれを用いた撮像システムに関す
る。
【０００２】
【従来の技術】デジタルスチルカメラは２００万画素の
撮像素子が使用されるようになった。これは銀鉛写真画
質を追求した結果であって、静止画専用に用いられてい
た。従来ＮＴＳＣ用のビデオカメラは４０万画素程度で
あり、読出し速度はインタレース走査で約１３．５ＭＨ
ｚ、プログレッシブ走査で約２７ＭＨｚである。
撮像素子が使用されるようになった。これは銀鉛写真画
質を追求した結果であって、静止画専用に用いられてい
た。従来ＮＴＳＣ用のビデオカメラは４０万画素程度で
あり、読出し速度はインタレース走査で約１３．５ＭＨ
ｚ、プログレッシブ走査で約２７ＭＨｚである。
【０００３】２００万画素の撮像素子を動画で使用する
と、上記４０万画素の場合の５倍の読出し速度になる。
と、上記４０万画素の場合の５倍の読出し速度になる。
【０００４】このような読出し速度で読み出しを行う
と、消費電力が非常に増大し、また、かかる消費電力増
大によるノイズの悪化が生じ、さらに画像処理用のメモ
リの増大によるコストアップを招く問題があった。
と、消費電力が非常に増大し、また、かかる消費電力増
大によるノイズの悪化が生じ、さらに画像処理用のメモ
リの増大によるコストアップを招く問題があった。
【０００５】この様な問題を解決するものとして、特開
平９−２４７６８９号公報に開示されたカラー撮像装置
がある。同公報に示される実施例（公報の図３）では、
４×４画素を単位として同一色を間引いて読み出し加算
している。
平９−２４７６８９号公報に開示されたカラー撮像装置
がある。同公報に示される実施例（公報の図３）では、
４×４画素を単位として同一色を間引いて読み出し加算
している。
【０００６】
【発明が解決しようとする課題】この場合、問題になる
のは４×４画素のなかで利用される有効画素が１／４に
なっていること、また全体の画素数で考えると１／１６
になっていることである。従って、２００万画素の素子
の場合２００万／１６≒１２．５万画素相当の解像度し
か得られない。即ち、利用効率が非常に悪くなり、実際
上モニタ程度にしか使うことができない。
のは４×４画素のなかで利用される有効画素が１／４に
なっていること、また全体の画素数で考えると１／１６
になっていることである。従って、２００万画素の素子
の場合２００万／１６≒１２．５万画素相当の解像度し
か得られない。即ち、利用効率が非常に悪くなり、実際
上モニタ程度にしか使うことができない。
【０００７】さらに上記特開平９−２４７６８９号公報
の実施例（公報の図２）では複数の画素信号を混合して
読出すことが記載されているが、これをＣＣＤで行うに
は実現性がなく（ＣＣＤでは電荷転送なのでＸ−Ｙ走査
の読出しは困難）、また半導体スイッチと光ダイオード
で行うには、垂直信号線のＫＴＣノイズが大きく、良好
なＳ／Ｎが得られない問題がある。
の実施例（公報の図２）では複数の画素信号を混合して
読出すことが記載されているが、これをＣＣＤで行うに
は実現性がなく（ＣＣＤでは電荷転送なのでＸ−Ｙ走査
の読出しは困難）、また半導体スイッチと光ダイオード
で行うには、垂直信号線のＫＴＣノイズが大きく、良好
なＳ／Ｎが得られない問題がある。
【０００８】上述の様に従来技術では画素信号を間引
き、また４×４画素単位による読出しのため、充分な解
像度が得られない、Ｓ／Ｎが悪いという課題があった。
き、また４×４画素単位による読出しのため、充分な解
像度が得られない、Ｓ／Ｎが悪いという課題があった。
【０００９】また、画素から信号を読み出す場合、従来
は１行目の画素信号を上側のメモリ、２行目の画素信号
を下側のメモリへ転送していた。従って水平方向の加算
は容易であったが垂直及び斜め方向の加算は困難であっ
た。
は１行目の画素信号を上側のメモリ、２行目の画素信号
を下側のメモリへ転送していた。従って水平方向の加算
は容易であったが垂直及び斜め方向の加算は困難であっ
た。
【００１０】本発明は従来技術の課題を解決し、高精細
の画像と、それより低解像の動画像を良画質で撮影でき
るカラー撮像装置およびそれを用いた撮像システムを提
供することを目的とする。
の画像と、それより低解像の動画像を良画質で撮影でき
るカラー撮像装置およびそれを用いた撮像システムを提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のカラー撮像装置
は、マトリクス状に配列された複数の画素を有し、第１
の色フィルターを一の斜め方向に配列するとともに、第
２の色フィルターと第３の色フィルターとを該一の斜め
方向と交差する他の斜め方向に配列した２行２列の基本
配列を、前記複数の画素に対して水平方向及び垂直方向
に配置した撮像素子と、前記第１の色フィルターが配列
された、前記一の斜め方向に隣接した２以上の画素の信
号を加算する第１の加算手段と、前記第２の色フィルタ
ーが配列された、水平方向及び垂直方向の複数の画素の
信号を加算するとともに、前記第３の色フィルターが配
列された、水平方向及び垂直方向の複数の画素の信号を
加算する第２の加算手段と、を備えたものである。
は、マトリクス状に配列された複数の画素を有し、第１
の色フィルターを一の斜め方向に配列するとともに、第
２の色フィルターと第３の色フィルターとを該一の斜め
方向と交差する他の斜め方向に配列した２行２列の基本
配列を、前記複数の画素に対して水平方向及び垂直方向
に配置した撮像素子と、前記第１の色フィルターが配列
された、前記一の斜め方向に隣接した２以上の画素の信
号を加算する第１の加算手段と、前記第２の色フィルタ
ーが配列された、水平方向及び垂直方向の複数の画素の
信号を加算するとともに、前記第３の色フィルターが配
列された、水平方向及び垂直方向の複数の画素の信号を
加算する第２の加算手段と、を備えたものである。
【００１２】本発明の撮像システムは、上記本発明のカ
ラー撮像装置と、該カラー撮像装置へ光を結像する光学
系と、該カラー撮像装置からの出力信号を処理する信号
処理回路とを有することを特徴とするものである。
ラー撮像装置と、該カラー撮像装置へ光を結像する光学
系と、該カラー撮像装置からの出力信号を処理する信号
処理回路とを有することを特徴とするものである。
【００１３】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１４】図１は本発明のカラー撮像装置による画素
信号読み出し方法を示す概略説明図である。図１では撮
像素子の出力は４チャンネル（４出力）あり、撮像素子
のマトリクス状に配された各画素のカラーフィルターは
市松模様状に配置されており、Ｇ（緑）フィルターは市
松模様の半分に配され、Ｒ（赤）フィルター、Ｂ（青）
フィルターは市松模様の残りの半分にそれぞれ半分づつ
配されている。
信号読み出し方法を示す概略説明図である。図１では撮
像素子の出力は４チャンネル（４出力）あり、撮像素子
のマトリクス状に配された各画素のカラーフィルターは
市松模様状に配置されており、Ｇ（緑）フィルターは市
松模様の半分に配され、Ｒ（赤）フィルター、Ｂ（青）
フィルターは市松模様の残りの半分にそれぞれ半分づつ
配されている。
【００１５】高精細読出しの場合（システム１）は、各
画素信号が独立に読出されて、全画素読み出しが行われ
る。すなわち、出力Ａからは読み出し回路１１により画
素信号Ｇ11，Ｇ13，Ｇ15，…が出力され、出力Ｂからは
読み出し回路１１により画素信号Ｇ22，Ｇ24，Ｇ26，…
が出力され、出力Ｃからは読み出し回路１２により画素
信号Ｂ21，Ｂ23，Ｂ25，…が出力され、出力Ｄからは読
み出し回路１２により画素信号Ｒ12，Ｒ14，Ｒ16，…が
出力される。そして、２ライン（例えば、Ｖ1ラインと
Ｖ2ライン）から色信号が形成される。
画素信号が独立に読出されて、全画素読み出しが行われ
る。すなわち、出力Ａからは読み出し回路１１により画
素信号Ｇ11，Ｇ13，Ｇ15，…が出力され、出力Ｂからは
読み出し回路１１により画素信号Ｇ22，Ｇ24，Ｇ26，…
が出力され、出力Ｃからは読み出し回路１２により画素
信号Ｂ21，Ｂ23，Ｂ25，…が出力され、出力Ｄからは読
み出し回路１２により画素信号Ｒ12，Ｒ14，Ｒ16，…が
出力される。そして、２ライン（例えば、Ｖ1ラインと
Ｖ2ライン）から色信号が形成される。
【００１６】また、低解像読出しの場合（システム２）
は、加算と間引き読み出しが行われる。システム２で
は、４ラインから色信号を形成する。Ｇ（緑）信号は４
ラインの中で中央の２ラインから斜め加算し、Ｒ（赤）
信号とＢ（青）信号は４ラインから縦方向加算と横方向
加算を行う。フィールド間では４ラインの組み合わせを
変えインターレース走査を行う。すなわち、システム２
において、偶数フィールドでは、４ライン（例えばＶ
1，Ｖ2，Ｖ3，Ｖ4ライン）から色信号が形成され、出力
Ａからは読み出し回路１１により画素信号Ｇ31＋Ｇ22，
Ｇ33＋Ｇ24，…が出力され、出力Ｃからは読み出し回路
１２により画素信号Ｂ21＋Ｂ41＋Ｂ23＋Ｂ43，Ｂ25＋Ｂ
45＋Ｂ27＋Ｂ47，…が出力され、出力Ｄからは読み出し
回路１２により画素信号Ｒ12＋Ｒ32＋Ｒ14＋Ｒ34，Ｒ16
＋Ｒ36＋Ｒ18＋Ｒ38，…が出力される。奇数フィールド
では、４ライン（例えば、Ｖ3，Ｖ4，Ｖ5，Ｖ6ライン）
から色信号が形成され、出力Ａからは読み出し回路１１
により画素信号Ｇ51＋Ｇ42，Ｇ53＋Ｇ44，…が出力さ
れ、出力Ｃからは読み出し回路１２により画素信号Ｂ41
＋Ｂ61＋Ｂ43＋Ｂ63，…が出力され、出力Ｄからは読み
出し回路１２により画素信号Ｒ32＋Ｒ52＋Ｒ34＋Ｒ54，
…が出力される。なお、加算されるべき（第１の色とな
る）Ｇフィルターが配された画素のライン間隔は、第２
色及び第３色となるＲ，Ｂフィルターが配された画素の
ライン間隔よりも狭くなっている。このような配置によ
りＧ信号は他の色よりも高解像度の信号となり、高域輝
度信号を生成することができる。
は、加算と間引き読み出しが行われる。システム２で
は、４ラインから色信号を形成する。Ｇ（緑）信号は４
ラインの中で中央の２ラインから斜め加算し、Ｒ（赤）
信号とＢ（青）信号は４ラインから縦方向加算と横方向
加算を行う。フィールド間では４ラインの組み合わせを
変えインターレース走査を行う。すなわち、システム２
において、偶数フィールドでは、４ライン（例えばＶ
1，Ｖ2，Ｖ3，Ｖ4ライン）から色信号が形成され、出力
Ａからは読み出し回路１１により画素信号Ｇ31＋Ｇ22，
Ｇ33＋Ｇ24，…が出力され、出力Ｃからは読み出し回路
１２により画素信号Ｂ21＋Ｂ41＋Ｂ23＋Ｂ43，Ｂ25＋Ｂ
45＋Ｂ27＋Ｂ47，…が出力され、出力Ｄからは読み出し
回路１２により画素信号Ｒ12＋Ｒ32＋Ｒ14＋Ｒ34，Ｒ16
＋Ｒ36＋Ｒ18＋Ｒ38，…が出力される。奇数フィールド
では、４ライン（例えば、Ｖ3，Ｖ4，Ｖ5，Ｖ6ライン）
から色信号が形成され、出力Ａからは読み出し回路１１
により画素信号Ｇ51＋Ｇ42，Ｇ53＋Ｇ44，…が出力さ
れ、出力Ｃからは読み出し回路１２により画素信号Ｂ41
＋Ｂ61＋Ｂ43＋Ｂ63，…が出力され、出力Ｄからは読み
出し回路１２により画素信号Ｒ32＋Ｒ52＋Ｒ34＋Ｒ54，
…が出力される。なお、加算されるべき（第１の色とな
る）Ｇフィルターが配された画素のライン間隔は、第２
色及び第３色となるＲ，Ｂフィルターが配された画素の
ライン間隔よりも狭くなっている。このような配置によ
りＧ信号は他の色よりも高解像度の信号となり、高域輝
度信号を生成することができる。
【００１７】上記の構成とすることで、Ｇ信号は垂直５
００本の解像度が得られる。
００本の解像度が得られる。
【００１８】次に画素部の構成例について説明する。画
素部はＣＭＯＳセンサーと呼ばれる画素をマトリクス状
に配置して構成される。
素部はＣＭＯＳセンサーと呼ばれる画素をマトリクス状
に配置して構成される。
【００１９】図２はＣＭＯＳセンサーおよび読み出し回
路を示す回路図である。ＣＭＯＳセンサーは各画素アン
プのバラツキとゲート部のリセットノイズがあるので、
そのノイズを除去するため出力部に信号用メモリＣＴ１
とノイズ用メモリＣＴ２を設けて、減算処理によりノイ
ズを除去している。
路を示す回路図である。ＣＭＯＳセンサーは各画素アン
プのバラツキとゲート部のリセットノイズがあるので、
そのノイズを除去するため出力部に信号用メモリＣＴ１
とノイズ用メモリＣＴ２を設けて、減算処理によりノイ
ズを除去している。
【００２０】図２において、破線領域はＣＭＯＳセンサ
ーの一画素を示し、ＰＤはフォトダイオード、ＭTXは転
送用トランジスタ、ＭRESはリセット用トランジスタ、
ＭSELは画素アンプとなる増幅用トランジスタ、ＭSELは
画素を選択する選択用トランジスタである。リセット用
トランジスタＭRES、ＭRVをオンして画素部および垂直
出力線のリセットを行った後に画素アンプ、選択用トラ
ンジスタＭSEL、トランジスタＭCT2を介してノイズ用メ
モリＣＴ２にノイズ信号を蓄積する。また、転送用トラ
ンジスタＭTXをオンして、フォトダイオードＰＤから光
電変換された信号が画素アンプとなる増幅用トランジス
タＭSELのゲートに転送され、画素アンプ、選択用トラ
ンジスタＭSEL、トランジスタＭCT1を介して信号用メモ
リＣＴ１にノイズ信号成分を含む信号を蓄積する。そし
て、信号用メモリＣＴ１に蓄積されたノイズ信号成分を
含む信号と、ノイズ用メモリＣＴ２に蓄積されたノイズ
信号とを水平出力線に出力し、減算処理して画素アンプ
のバラツキとゲート部のリセットノイズ等のノイズ成分
が除去された信号を得る。φSEL、φTX、φRES、φRV、
φTS、φTNはそれぞれ増幅用トランジスタＭSEL、転送
用トランジスタＭTX、リセット用トランジスタＭRES，
ＭRV、トランジスタＭCT1，ＭCT2を制御する制御信号で
ある。また、トランジスタＭLは画素アンプＭSFの負荷
である。φLはφSELと共通に駆動するか、常にＨレベル
として抵抗としても良い。
ーの一画素を示し、ＰＤはフォトダイオード、ＭTXは転
送用トランジスタ、ＭRESはリセット用トランジスタ、
ＭSELは画素アンプとなる増幅用トランジスタ、ＭSELは
画素を選択する選択用トランジスタである。リセット用
トランジスタＭRES、ＭRVをオンして画素部および垂直
出力線のリセットを行った後に画素アンプ、選択用トラ
ンジスタＭSEL、トランジスタＭCT2を介してノイズ用メ
モリＣＴ２にノイズ信号を蓄積する。また、転送用トラ
ンジスタＭTXをオンして、フォトダイオードＰＤから光
電変換された信号が画素アンプとなる増幅用トランジス
タＭSELのゲートに転送され、画素アンプ、選択用トラ
ンジスタＭSEL、トランジスタＭCT1を介して信号用メモ
リＣＴ１にノイズ信号成分を含む信号を蓄積する。そし
て、信号用メモリＣＴ１に蓄積されたノイズ信号成分を
含む信号と、ノイズ用メモリＣＴ２に蓄積されたノイズ
信号とを水平出力線に出力し、減算処理して画素アンプ
のバラツキとゲート部のリセットノイズ等のノイズ成分
が除去された信号を得る。φSEL、φTX、φRES、φRV、
φTS、φTNはそれぞれ増幅用トランジスタＭSEL、転送
用トランジスタＭTX、リセット用トランジスタＭRES，
ＭRV、トランジスタＭCT1，ＭCT2を制御する制御信号で
ある。また、トランジスタＭLは画素アンプＭSFの負荷
である。φLはφSELと共通に駆動するか、常にＨレベル
として抵抗としても良い。
【００２１】図３は本発明の撮像装置の信号読み出し回
路の構成を示すブロック図である。なお、図２を用いて
説明したノイズ除去構成についてはここでは説明の簡易
化のため省略する。
路の構成を示すブロック図である。なお、図２を用いて
説明したノイズ除去構成についてはここでは説明の簡易
化のため省略する。
【００２２】画素部の上側には２ライン分のＧ用メモリ
ＭＧ1，ＭＧ2，…を設け、下側には２ラインと水平２行
分のＢとＲ用メモリＭＢ11，ＭＢ12，ＭＢ31，ＭＢ32，
…、ＭＲ21，ＭＲ22，ＭＲ41，ＭＲ42，…を設けてい
る。上側及び下側メモリには画素部から画素信号が読み
出される。上側メモリは水平走査回路（Ｈ・ＳＲ）２１
により制御され、下側メモリは水平走査回路（Ｈ・Ｓ
Ｒ）２２により制御される。画素部からの信号の読み出
しは垂直走査回路（Ｖ・ＳＲ）２３により制御される。
ＭＧ1，ＭＧ2，…を設け、下側には２ラインと水平２行
分のＢとＲ用メモリＭＢ11，ＭＢ12，ＭＢ31，ＭＢ32，
…、ＭＲ21，ＭＲ22，ＭＲ41，ＭＲ42，…を設けてい
る。上側及び下側メモリには画素部から画素信号が読み
出される。上側メモリは水平走査回路（Ｈ・ＳＲ）２１
により制御され、下側メモリは水平走査回路（Ｈ・Ｓ
Ｒ）２２により制御される。画素部からの信号の読み出
しは垂直走査回路（Ｖ・ＳＲ）２３により制御される。
【００２３】信号の加算は次のように行う。上側メモリ
（Ｇ用メモリ）では加算パルスφaddにより隣接する２
画素分の信号をメモリ上であるいは水平信号線上で加算
するように制御される。例えば、メモリＭＧ1に転送さ
れた信号とメモリＭＧ2に転送された信号とが加算さ
れ、メモリＭＧ3に転送された信号とメモリＭＧ4に転送
された信号とが加算される。
（Ｇ用メモリ）では加算パルスφaddにより隣接する２
画素分の信号をメモリ上であるいは水平信号線上で加算
するように制御される。例えば、メモリＭＧ1に転送さ
れた信号とメモリＭＧ2に転送された信号とが加算さ
れ、メモリＭＧ3に転送された信号とメモリＭＧ4に転送
された信号とが加算される。
【００２４】下側メモリ（Ｂ用メモリ及びＲ用メモリ）
では加算パルスφaddにより４画素の信号が加算される
ように制御される。例えば、それぞれメモリＭＢ11，Ｍ
Ｂ12，ＭＢ31，ＭＢ32に転送された信号とが加算され、
それぞれメモリＭＲ21，ＭＲ22，ＭＲ41，ＭＲ42に転送
された信号とが加算される。
では加算パルスφaddにより４画素の信号が加算される
ように制御される。例えば、それぞれメモリＭＢ11，Ｍ
Ｂ12，ＭＢ31，ＭＢ32に転送された信号とが加算され、
それぞれメモリＭＲ21，ＭＲ22，ＭＲ41，ＭＲ42に転送
された信号とが加算される。
【００２５】図４は上記信号読み出し回路のより詳細な
構成を示す回路構成図、図５は全画素信号読み出しのタ
イミング図、図６は加算及び間引き読み出しのタイミン
グ図である。
構成を示す回路構成図、図５は全画素信号読み出しのタ
イミング図、図６は加算及び間引き読み出しのタイミン
グ図である。
【００２６】まず、全画素信号読み出しの場合について
図４および図５を用いて説明する。
図４および図５を用いて説明する。
【００２７】図５に示すように、期間ｔ0では、制御信
号φTG1，φTG2，φTB1，φTB2，φTR1，φTR2，φRVを
Ｈレベルとして読み出し回路をリセットする。
号φTG1，φTG2，φTB1，φTB2，φTR1，φTR2，φRVを
Ｈレベルとして読み出し回路をリセットする。
【００２８】次に期間ｔ1では、Ｖ1ラインが選択され、
制御信号φTG1，φTR1，φTR2をＨレベルとすると、画
素信号Ｇ11が上側メモリＭＧ1へ、画素信号Ｒ12が下側
メモリＭＲ21及びＭＲ22へ転送される。下側メモリでは
２つのメモリＭＲ21，ＭＲ22を共通に利用しメモリから
水平出力線への読み出しゲインを大きくしている。
制御信号φTG1，φTR1，φTR2をＨレベルとすると、画
素信号Ｇ11が上側メモリＭＧ1へ、画素信号Ｒ12が下側
メモリＭＲ21及びＭＲ22へ転送される。下側メモリでは
２つのメモリＭＲ21，ＭＲ22を共通に利用しメモリから
水平出力線への読み出しゲインを大きくしている。
【００２９】次に期間ｔ2では、同様にＶ2ラインが選択
され、制御信号φTG2，φTB1，φTB2をＨレベルとする
と、画素信号Ｇ22が上側メモリＭＧ2へ、画素信号Ｂ21
が下側メモリＭＢ11及びＭＢ12へ転送される。下側メモ
リでは２つのメモリＭＢ11，ＭＢ12を共通に利用しメモ
リから水平出力線への読み出しゲインを大きくしてい
る。
され、制御信号φTG2，φTB1，φTB2をＨレベルとする
と、画素信号Ｇ22が上側メモリＭＧ2へ、画素信号Ｂ21
が下側メモリＭＢ11及びＭＢ12へ転送される。下側メモ
リでは２つのメモリＭＢ11，ＭＢ12を共通に利用しメモ
リから水平出力線への読み出しゲインを大きくしてい
る。
【００３０】次に水平走査回路２１から制御信号φH11
とφH21、φH12とφH22、φH13とφH23、…が同時に順
次出力されて、各上側メモリから二本の水平出力線に信
号が転送され、出力Ａ，Ｂから出力される。制御信号φ
H11とφH21、φH12とφH22、φH13とφH23、…が出力さ
れる間にはφHCがＨレベルとなり、水平出力線がリセッ
トされる。なお、不図示であるが、同様に水平走査回路
２２から、上記制御信号φH11〜φH13、φH21〜φH23と
同相の制御信号φH11′とφH21′、φH12′とφH22′、
φH13′とφH23′、…が同時に順次出力されて、各下側
メモリから二本の水平出力線に信号が転送され、出力
Ｃ，Ｄから出力される。この結果、２×２画素単位の信
号が出力Ａ，Ｂ，Ｃ，Ｄから出力される。その後、同様
にＶ3ライン、Ｖ4ラインが選択され信号読み出しが行わ
れる。
とφH21、φH12とφH22、φH13とφH23、…が同時に順
次出力されて、各上側メモリから二本の水平出力線に信
号が転送され、出力Ａ，Ｂから出力される。制御信号φ
H11とφH21、φH12とφH22、φH13とφH23、…が出力さ
れる間にはφHCがＨレベルとなり、水平出力線がリセッ
トされる。なお、不図示であるが、同様に水平走査回路
２２から、上記制御信号φH11〜φH13、φH21〜φH23と
同相の制御信号φH11′とφH21′、φH12′とφH22′、
φH13′とφH23′、…が同時に順次出力されて、各下側
メモリから二本の水平出力線に信号が転送され、出力
Ｃ，Ｄから出力される。この結果、２×２画素単位の信
号が出力Ａ，Ｂ，Ｃ，Ｄから出力される。その後、同様
にＶ3ライン、Ｖ4ラインが選択され信号読み出しが行わ
れる。
【００３１】次に加算及び間引き読み出しについて図４
および図６を用いて説明する。ここでは偶数フィールド
（Ｆeven）の場合について説明するが、奇数フィールド
（Ｆodd）の場合についても同様な動作で加算及び間引
き読み出しを行うことができる。
および図６を用いて説明する。ここでは偶数フィールド
（Ｆeven）の場合について説明するが、奇数フィールド
（Ｆodd）の場合についても同様な動作で加算及び間引
き読み出しを行うことができる。
【００３２】図６に示すように、期間ｔ0では、制御信
号φTG1，φTG2，φTB1，φTB2，φTR1，φTR2をＨレベ
ルとして読み出し回路をリセットする。
号φTG1，φTG2，φTB1，φTB2，φTR1，φTR2をＨレベ
ルとして読み出し回路をリセットする。
【００３３】次に期間ｔ1では、φTR1がＨレベルとなっ
て、Ｖ1ラインのＲ信号である画素信号Ｒ12，Ｒ14，…
が下側メモリＭＲ21，ＭＲ41，…へ転送され、Ｇ信号は
メモリに転送されない。
て、Ｖ1ラインのＲ信号である画素信号Ｒ12，Ｒ14，…
が下側メモリＭＲ21，ＭＲ41，…へ転送され、Ｇ信号は
メモリに転送されない。
【００３４】期間ｔ2では、φTG2，φTB1がＨレベルと
なって、Ｖ2ラインのＧ信号である画素信号Ｇ22，Ｇ2
4，…が上側メモリＭＧ2，ＭＧ4へ転送され、Ｂ信号で
あるＢ21，Ｂ23，…が下側メモリＭＢ11，ＭＢ31へ転送
される。
なって、Ｖ2ラインのＧ信号である画素信号Ｇ22，Ｇ2
4，…が上側メモリＭＧ2，ＭＧ4へ転送され、Ｂ信号で
あるＢ21，Ｂ23，…が下側メモリＭＢ11，ＭＢ31へ転送
される。
【００３５】期間ｔ3では、φTG1，φTR2がＨレベルと
なって、Ｖ3ラインのＧ信号である画素信号Ｇ31，Ｇ3
3，…が上側メモリＭＧ1，ＭＧ3へ転送され、Ｒ信号で
あるＲ32，Ｒ34，…が下側メモリＭＲ22，ＭＲ42へ転送
される。
なって、Ｖ3ラインのＧ信号である画素信号Ｇ31，Ｇ3
3，…が上側メモリＭＧ1，ＭＧ3へ転送され、Ｒ信号で
あるＲ32，Ｒ34，…が下側メモリＭＲ22，ＭＲ42へ転送
される。
【００３６】期間ｔ4では、φTB2がＨレベルとなって、
Ｖ4ラインのＢ信号である画素信号Ｂ41，Ｂ43，…が下
側メモリＭＢ12，ＭＢ32へ転送され、Ｇ信号はメモリへ
転送されない。
Ｖ4ラインのＢ信号である画素信号Ｂ41，Ｂ43，…が下
側メモリＭＢ12，ＭＢ32へ転送され、Ｇ信号はメモリへ
転送されない。
【００３７】期間ｔ5に、φaddが印加され、Ｇ信号は隣
接する上側メモリ間で信号が加算される。すなわち、Ｇ
31＋Ｇ22、Ｇ33＋Ｇ24、…の加算処理が行われる。下側
メモリではφaddにより垂直方向の信号がメモリにより
加算される。すなわち、Ｂ21＋Ｂ41、Ｂ23＋Ｂ43、…の
加算処理、およびＲ12＋Ｒ32、Ｒ14＋Ｒ34、…の加算処
理が行われる。さらに、信号（Ｂ21＋Ｂ41）と信号（Ｂ
23＋Ｂ43）、信号（Ｒ12＋Ｒ32）と信号（Ｒ14＋Ｒ34）
は水平出力線で加算されて、信号（Ｂ21＋Ｂ41＋Ｂ23＋
Ｂ43）、信号（Ｒ12＋Ｒ32＋Ｒ14＋Ｒ34）が得られる。
接する上側メモリ間で信号が加算される。すなわち、Ｇ
31＋Ｇ22、Ｇ33＋Ｇ24、…の加算処理が行われる。下側
メモリではφaddにより垂直方向の信号がメモリにより
加算される。すなわち、Ｂ21＋Ｂ41、Ｂ23＋Ｂ43、…の
加算処理、およびＲ12＋Ｒ32、Ｒ14＋Ｒ34、…の加算処
理が行われる。さらに、信号（Ｂ21＋Ｂ41）と信号（Ｂ
23＋Ｂ43）、信号（Ｒ12＋Ｒ32）と信号（Ｒ14＋Ｒ34）
は水平出力線で加算されて、信号（Ｂ21＋Ｂ41＋Ｂ23＋
Ｂ43）、信号（Ｒ12＋Ｒ32＋Ｒ14＋Ｒ34）が得られる。
【００３８】図６のタイミング図で、水平シフトパルス
はφＨ1nの印加で出力Ａに信号が出力され、φＨ2nはＬ
ｏｗ状態が保持され出力Ｂには信号が出力されない。下
側メモリの信号はφＨ1n′，φＨ2n′が同相印加され、
垂直方向と水平方向に加算された信号（下側メモリ及び
水平出力線により加算された信号）が出力Ｃと出力Ｄに
出力される。
はφＨ1nの印加で出力Ａに信号が出力され、φＨ2nはＬ
ｏｗ状態が保持され出力Ｂには信号が出力されない。下
側メモリの信号はφＨ1n′，φＨ2n′が同相印加され、
垂直方向と水平方向に加算された信号（下側メモリ及び
水平出力線により加算された信号）が出力Ｃと出力Ｄに
出力される。
【００３９】図７はインターレース駆動を行った場合
の、Ｒ，Ｇ，Ｂ画素の加算信号を得るときの各色の画素
利用領域を示す図である。偶数フィールドと奇数フィー
ルドとにおいて、Ｒ画素とＢ画素は一部共通利用する
が、Ｇ画素は共通利用しない。Ｇ画素からの信号は隣接
する斜め方向の２画素が加算され、水平解像度及び垂直
解像度が向上する。
の、Ｒ，Ｇ，Ｂ画素の加算信号を得るときの各色の画素
利用領域を示す図である。偶数フィールドと奇数フィー
ルドとにおいて、Ｒ画素とＢ画素は一部共通利用する
が、Ｇ画素は共通利用しない。Ｇ画素からの信号は隣接
する斜め方向の２画素が加算され、水平解像度及び垂直
解像度が向上する。
【００４０】以上説明した実施例は、加算及び間引き読
み出しにおいて、４ラインから色信号を形成したもので
あるが、本発明はこれに限定されるものはなく、例えば
８ラインから色信号を形成することができる。図８は画
素行を８ライン利用した場合の画素利用形態を示す図で
ある。本形態は図７の形態に対し、さらに多くのライン
で画素信号を加算したものである。同図において、Ｒ画
素については、Ｖ3，Ｖ5，Ｖ7ラインから図中○で囲ま
れた９個のＲ画素が加算され、Ｇ画素については、Ｖ
4，Ｖ6ラインから図中□で囲まれた６個のＧ画素が加算
され、Ｂ画素については、Ｖ2，Ｖ4，Ｖ6ラインから図
中△で囲まれた９個のＢ画素が加算される。８ライン
中、Ｂ画素とＲ画素は５ライン中から選択加算され、Ｇ
画素は３ライン中から選択加算される。
み出しにおいて、４ラインから色信号を形成したもので
あるが、本発明はこれに限定されるものはなく、例えば
８ラインから色信号を形成することができる。図８は画
素行を８ライン利用した場合の画素利用形態を示す図で
ある。本形態は図７の形態に対し、さらに多くのライン
で画素信号を加算したものである。同図において、Ｒ画
素については、Ｖ3，Ｖ5，Ｖ7ラインから図中○で囲ま
れた９個のＲ画素が加算され、Ｇ画素については、Ｖ
4，Ｖ6ラインから図中□で囲まれた６個のＧ画素が加算
され、Ｂ画素については、Ｖ2，Ｖ4，Ｖ6ラインから図
中△で囲まれた９個のＢ画素が加算される。８ライン
中、Ｂ画素とＲ画素は５ライン中から選択加算され、Ｇ
画素は３ライン中から選択加算される。
【００４１】また、以上説明した実施例では、カラーフ
ィルターとしてＧ色，Ｂ色，Ｒ色を用いたものについて
説明したが、これ以外であっても、高解像度が必要な輝
度信号用の色のフィルターが配列された画素の加算のラ
イン間隔を、その他の色のカラーフィルターが配列され
た画素の加算のライン間隔より狭くすればよい。
ィルターとしてＧ色，Ｂ色，Ｒ色を用いたものについて
説明したが、これ以外であっても、高解像度が必要な輝
度信号用の色のフィルターが配列された画素の加算のラ
イン間隔を、その他の色のカラーフィルターが配列され
た画素の加算のライン間隔より狭くすればよい。
【００４２】図９に上記撮像装置を用いたシステム概略
図を示す。同図に示すように、光学系７１を通って入射
した画像光はＣＭＯＳセンサー７２上に結像する。ＣＭ
ＯＳセンサー７２上に配置されている画素アレーによっ
て光情報は電気信号へと変換される。その電気信号は信
号処理回路７３によって予め決められた方法によって信
号変換処理され、出力される。信号処理された信号は、
記録系、通信系７４により情報記録装置により記録、あ
るいは情報転送される。記録、あるいは転送された信号
は再生系７７により再生される。ＣＭＯＳセンサー７
２、信号処理回路７３はタイミング制御回路７５により
制御され、光学系７１、タイミング制御回路７５、記録
系・通信系７４、再生系７７はシステムコントロール回
路７６により制御される。タイミング制御回路７５によ
り独立読出しか、加算・間引き読出しかを選択すること
ができる。
図を示す。同図に示すように、光学系７１を通って入射
した画像光はＣＭＯＳセンサー７２上に結像する。ＣＭ
ＯＳセンサー７２上に配置されている画素アレーによっ
て光情報は電気信号へと変換される。その電気信号は信
号処理回路７３によって予め決められた方法によって信
号変換処理され、出力される。信号処理された信号は、
記録系、通信系７４により情報記録装置により記録、あ
るいは情報転送される。記録、あるいは転送された信号
は再生系７７により再生される。ＣＭＯＳセンサー７
２、信号処理回路７３はタイミング制御回路７５により
制御され、光学系７１、タイミング制御回路７５、記録
系・通信系７４、再生系７７はシステムコントロール回
路７６により制御される。タイミング制御回路７５によ
り独立読出しか、加算・間引き読出しかを選択すること
ができる。
【００４３】前述した高画素読出し（全画素読出し）と
低画素読出し（加算・間引き読出し）とでは水平と垂直
駆動パルスが異なる。従って読出しモード毎にセンサー
の駆動タイミング、信号処理回路の解像度処理、記録系
の記録画素数を変える必要がある。これらの制御はシス
テムコントロール回路７６で各読出しモードに応じて行
われる。また読出しモードで、加算により感度が異な
る。例えば高画素読出しに対し加算読出しでは信号量が
２倍になる。このままではダイナミックレンジが１／２
になるため不図示の絞りを半絞り小さく制御することに
より適正信号を得る。この結果、低照度時は１／２の明
るさまで撮影可能となる。信号処理回路及び記録系は高
精細用と動画像用に別に設けても良い。
低画素読出し（加算・間引き読出し）とでは水平と垂直
駆動パルスが異なる。従って読出しモード毎にセンサー
の駆動タイミング、信号処理回路の解像度処理、記録系
の記録画素数を変える必要がある。これらの制御はシス
テムコントロール回路７６で各読出しモードに応じて行
われる。また読出しモードで、加算により感度が異な
る。例えば高画素読出しに対し加算読出しでは信号量が
２倍になる。このままではダイナミックレンジが１／２
になるため不図示の絞りを半絞り小さく制御することに
より適正信号を得る。この結果、低照度時は１／２の明
るさまで撮影可能となる。信号処理回路及び記録系は高
精細用と動画像用に別に設けても良い。
【００４４】
【発明の効果】以上、本発明によれば、画素信号の読み
出しを全画素独立読み出しと加算及び間引き読み出しを
選択することにより、高精細画像とより低解像度の画像
を切り換えた記録及び表示することができる。
出しを全画素独立読み出しと加算及び間引き読み出しを
選択することにより、高精細画像とより低解像度の画像
を切り換えた記録及び表示することができる。
【００４５】複数ラインの画素信号の中で第１の色の信
号（例えばＧ信号）は隣接するラインで加算し、それ以
外の色の信号は間引いたので、第１の色の信号は高解像
度の信号を得ることができた。第２の色の信号と第３の
色の信号（例えばＲ信号とＢ信号）は垂直方向及び水平
方向で加算したので、垂直及び水平方向のモアレが非常
に低減できた。また信号の加算によりＳ／Ｎが向上し、
低画素数読み出しでは駆動周波数をＮＴＳＣ用撮像素子
並に低速にできたので低消費電力が達成できた。
号（例えばＧ信号）は隣接するラインで加算し、それ以
外の色の信号は間引いたので、第１の色の信号は高解像
度の信号を得ることができた。第２の色の信号と第３の
色の信号（例えばＲ信号とＢ信号）は垂直方向及び水平
方向で加算したので、垂直及び水平方向のモアレが非常
に低減できた。また信号の加算によりＳ／Ｎが向上し、
低画素数読み出しでは駆動周波数をＮＴＳＣ用撮像素子
並に低速にできたので低消費電力が達成できた。
【図１】本発明のカラー撮像装置による画素信号読み出
し方法を示す概略説明図である。
し方法を示す概略説明図である。
【図２】ＣＭＯＳセンサーおよび読み出し回路を示す回
路図である。
路図である。
【図３】本発明の撮像装置の信号読み出し回路の構成を
示すブロック図である。
示すブロック図である。
【図４】上記信号読み出し回路のより詳細な構成を示す
回路構成図である。
回路構成図である。
【図５】全画素信号読み出しのタイミング図である。
【図６】加算及び間引き読み出しのタイミング図であ
る。
る。
【図７】インターレース駆動を行った場合の、Ｒ，Ｇ，
Ｂ画素の加算信号を得るときの各色の画素利用領域を示
す図である。
Ｂ画素の加算信号を得るときの各色の画素利用領域を示
す図である。
【図８】画素行を８ライン利用した場合の画素利用形態
を示す図である。
を示す図である。
【図９】本発明によるシステムを示す概略図である。
１１，１２ 読み出し回路
２１，２２ 水平走査回路
２３ 垂直走査回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−182005（ＪＰ，Ａ)
特開 平11−146278（ＪＰ，Ａ)
特開 平９−247689（ＪＰ，Ａ)
特開2000−197065（ＪＰ，Ａ)
特開2000−341699（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 9/07
Claims (8)
- 【請求項１】 マトリクス状に配列された複数の画素を
有し、第１の色フィルターを一の斜め方向に配列すると
ともに、第２の色フィルターと第３の色フィルターとを
該一の斜め方向と交差する他の斜め方向に配列した２行
２列の基本配列を、前記複数の画素に対して水平方向及
び垂直方向に配置した撮像素子と、 前記第１の色フィルターが配列された、前記一の斜め方
向に隣接した２以上の画素の信号を加算する第１の加算
手段と、 前記第２の色フィルターが配列された、水平方向及び垂
直方向の複数の画素の信号を加算するとともに、前記第
３の色フィルターが配列された、水平方向及び垂直方向
の複数の画素の信号を加算する第２の加算手段と、 を備えたカラー撮像装置。 - 【請求項２】 請求項１に記載のカラー撮像装置におい
て、前記第１の色フィルターが配された画素は隣接する
ライン間で加算され、前記第２及び第３の色フィルター
が配された画素は１ラインおきに配されたライン間で加
算されることを特徴とするカラー撮像装置。 - 【請求項３】 請求項１又は請求項２に記載のカラー撮
像装置において、前記第１の色フイルターはＧ（緑）色
フィルター、第２及び第３の色フィルターはＲ（赤）色
フィルター及びＢ（青）色フィルターであることを特徴
とするカラー撮像装置。 - 【請求項４】 請求項１に記載のカラー撮像装置におい
て、フィールド毎に加算するラインを変えることを特徴
とするカラー撮像装置。 - 【請求項５】 請求項１〜３のいずれかの請求項に記載
のカラー撮像装置において、各画素からの信号を独立に
読み出す手段と画素からの信号をそれぞれ色ごとに加算
して読み出す手段とを切り替える切替手段を有するカラ
ー撮像装置。 - 【請求項６】 請求項３に記載のカラー撮像装置におい
て、Ｇ色フィルターが配された画素からの信号より高域
輝度信号を形成することを特徴とするカラー撮像装置。 - 【請求項７】 請求項１〜６のいずれか１項に記載のカ
ラー撮像装置において、 前記撮像素子は、複数の画素からの信号を蓄積する複数
のメモリと、前記メモリ間を接続するトランジスタと、
前記複数のメモリからの信号を順次出力する共通出力線
とを有し、前記第１及び第２の加算手段は、前記トラン
ジスタを制御することにより、複数の画素からの信号の
加算を行うことを特徴とする撮像装置。 - 【請求項８】 請求項１〜７のいずれかの請求項に記載
のカラー撮像装置と、該カラー撮像装置へ光を結像する
光学系と、該カラー撮像装置からの出力信号を処理する
信号処理回路とを有することを特徴とする撮像システ
ム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17113699A JP3501686B2 (ja) | 1999-06-17 | 1999-06-17 | カラー撮像装置及びそれを用いた撮像システム |
| US09/584,198 US6992714B1 (en) | 1999-05-31 | 2000-05-31 | Image pickup apparatus having plural pixels arranged two-dimensionally, and selective addition of different pixel color signals to control spatial color arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17113699A JP3501686B2 (ja) | 1999-06-17 | 1999-06-17 | カラー撮像装置及びそれを用いた撮像システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000358250A JP2000358250A (ja) | 2000-12-26 |
| JP3501686B2 true JP3501686B2 (ja) | 2004-03-02 |
Family
ID=15917662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17113699A Expired - Fee Related JP3501686B2 (ja) | 1999-05-31 | 1999-06-17 | カラー撮像装置及びそれを用いた撮像システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3501686B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701498B2 (en) | 2002-12-20 | 2010-04-20 | Panasonic Corporation | Solid-state image pickup device, drive method therefor and camera |
| JP4557540B2 (ja) * | 2002-12-20 | 2010-10-06 | パナソニック株式会社 | 固体撮像装置及びその駆動方法、並びにカメラ |
| CN101312537B (zh) * | 2004-12-27 | 2013-02-13 | 索尼株式会社 | 固态成像装置以及成像设备 |
| JP4475665B2 (ja) | 2006-03-31 | 2010-06-09 | キヤノン株式会社 | 固体撮像装置 |
| JP4416753B2 (ja) | 2006-03-31 | 2010-02-17 | キヤノン株式会社 | 固体撮像装置 |
| JP5375163B2 (ja) * | 2009-02-18 | 2013-12-25 | 株式会社ニコン | 撮像装置および撮像素子出力制御方法 |
| JP5426587B2 (ja) * | 2011-01-31 | 2014-02-26 | 株式会社東芝 | 固体撮像装置及びその画素平均化処理方法 |
-
1999
- 1999-06-17 JP JP17113699A patent/JP3501686B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000358250A (ja) | 2000-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6992714B1 (en) | Image pickup apparatus having plural pixels arranged two-dimensionally, and selective addition of different pixel color signals to control spatial color arrangement | |
| US7349016B2 (en) | Solid-state color imaging apparatus capable of reducing false signals with regard to both luminance and chrominance | |
| US7663680B2 (en) | Arrangement of circuits in pixels, each circuit shared by a plurality of pixels, in image sensing apparatus | |
| JP4611296B2 (ja) | 電荷ビニング型イメージセンサ | |
| US7319218B2 (en) | Method and apparatus for pixel signal binning and interpolation in column circuits of a sensor circuit | |
| JP4497872B2 (ja) | 撮像装置 | |
| JP3501694B2 (ja) | 撮像装置及びそれを用いた撮像システム | |
| JP3501682B2 (ja) | カラー撮像装置及びそれを用いた撮像システム | |
| JP4499348B2 (ja) | 固体撮像装置及びその信号読み出し方法 | |
| JPH09247689A (ja) | カラー撮像装置 | |
| US20080088725A1 (en) | Solid-state imaging device | |
| US8754971B2 (en) | Image sensing apparatus and image capturing system | |
| JP2001292453A (ja) | カラー撮像装置及びそれを用いた撮像システム | |
| US20100245628A1 (en) | Imaging apparatus and imaging system | |
| JP3727012B2 (ja) | カラー固体撮像装置 | |
| KR100462260B1 (ko) | 영상픽업장치 | |
| JP2002165136A (ja) | 撮像装置及び撮像システム | |
| JP3501686B2 (ja) | カラー撮像装置及びそれを用いた撮像システム | |
| JP3956875B2 (ja) | 固体撮像装置 | |
| JP3985275B2 (ja) | 撮像装置および撮像方法 | |
| JP2004080690A (ja) | Ｃｃｄ型固体撮像素子とそれを用いたカメラシステム | |
| JP4424101B2 (ja) | 固体撮像装置 | |
| JP4133455B2 (ja) | テレビカメラおよび画素信号の読み出し方法 | |
| JP3948456B2 (ja) | 固体撮像素子および固体撮像素子の制御方法 | |
| JP3849230B2 (ja) | 信号処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031202 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |